KR102140112B1 - Manufacturing method of semiconductor with reduced surface roughness using molybdenum disulphide and semiconductor made thereof - Google Patents
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- H01L2924/1026—Compound semiconductors
- H01L2924/1072—Layered
- H01L2924/10722—Molybdenum disulfide [MoS2]
Abstract
본 발명은 반도체 제조 공정 중 이온 주입 및 열처리 과정에서 발생할 수 있는 표면 거칠기를 완화시킬 수 있는 반도체 제조 방법 및 이를 이용하여 제조된 반도체에 관한 것이다. 구체적으로 본 발명은, SiC 기판에 도펀트(dopant)를 주입(implant)하는 단계, 상기 도펀트가 주입된 SiC 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계, 및 상기 캡핑된 SiC 기판을 열처리 하는 단계, 및 상기 열처리된 SiC 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되, 상기 벌집격자 구조는 이황화몰리브덴 시트인 것을 특징으로 하는, 반도체 제조 방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method capable of alleviating surface roughness that may occur during ion implantation and heat treatment during a semiconductor manufacturing process and a semiconductor manufactured using the same. Specifically, the present invention, implanting a dopant (dopant) in a SiC substrate, the step of capping (capping) a material of a two-dimensional honeycomb lattice structure on the SiC substrate into which the dopant is injected, and A step of heat-treating the capped SiC substrate, and removing the material of the two-dimensional honeycomb structure on the heat-treated SiC substrate, wherein the honeycomb structure is a molybdenum disulfide sheet, characterized in that the semiconductor manufacturing method It is about.
Description
본 발명은 이황화 몰리브덴을 이용하여 도펀트를 도핑하는 반도체 제조 공정에서 발생할 수 있는 반도체 표면의 조도(거칠기)를 개선시킬 수 있는 제조 방법 및 이를 이용하여 제조된 반도체에 관한 것이다.The present invention relates to a manufacturing method capable of improving the roughness (roughness) of a semiconductor surface that may occur in a semiconductor manufacturing process in which a dopant is doped using molybdenum disulfide and a semiconductor manufactured using the same.
실리콘 카바이드(탄화규소, SiC) 전력 반도체 소자는 재료 고유의 물질적 특성이 우수하여, 고출력, 고효율 전력 변환 소자 분야에 있어서, 기존의 실리콘 등 타 반도체 소자에 비해 탁월한 장점을 갖는 소자로서 각광받고 있다.Silicon carbide (silicon carbide, SiC) power semiconductor devices are attracting attention as devices having excellent advantages over other semiconductor devices such as silicon in the field of high-power, high-efficiency power conversion devices due to excellent material-specific material properties.
실리콘 카바이드 전력 반도체 소자는 기존 실리콘 기반의 전력 반도체 소자에 비해 에너지 밴드 폭이 3배, 항복 전압 특성이 10배, 포화전자 속도가 2배, 열전도도 특성이 3배로 높아서, 고온, 고 전압에서의 소자 안정성이 우수하고 높은 동작 주파수에서의 동작이 가능하여 기존의 전기, 전자 시스템의 신뢰성을 향상시키고 전력 변환 효율을 높이며 시스템을 경량화시킬 수 있다.Silicon carbide power semiconductor devices have three times higher energy band width, 10 times breakdown voltage characteristic, 2 times saturation electron velocity, and 3 times higher thermal conductivity characteristics than conventional silicon-based power semiconductor elements, so they It has excellent device stability and can operate at a high operating frequency, improving the reliability of existing electrical and electronic systems, improving power conversion efficiency, and making the system lighter.
실리콘 카바이드를 이용한 반도체 소자는 단일 n 타입 또는 p 타입 실리콘 카바이드 반도체를 활용하기도 하지만, 그 용도에 따라 실리콘 카바이드 반도체에 도펀트(불순물)을 주입하여 p 타입 및 n 타입 영역을 전체적으로 또는 국소화 영역으로 형성한다. 실리콘 카바이드 반도체에 p 타입 SiC 영역을 형성하기 위해서 알루미늄 혹은 붕소를 주입하고 n 타입 SiC 영역을 형성하기 위해서 질소를 주입(implant)하며, 실리콘 카바이드의 경도 때문에 확산 공정이 아닌, 고 전류 이온 주입 공정을 활용 해야한다. 이렇게 주입된 불순물을 활성화하기 위하여 고온(약 1500 ~ 1800 °C)에서 장시간 활성화 열처리(anneal) 공정을 진행하게 되는데, 이 경우 규소-규소 결합, 탄소-탄소 결합, 규소 혹은 탄소의 단글링 본드(dangling bond)가 형성되어 표면 조도(거칠기)가 높아진다.Semiconductor devices using silicon carbide may utilize a single n-type or p-type silicon carbide semiconductor, but dopants (impurities) are implanted into the silicon carbide semiconductor depending on the application to form p-type and n-type regions as whole or localized regions. . Aluminum or boron is implanted to form a p-type SiC region in a silicon carbide semiconductor, and nitrogen is implanted to form an n-type SiC region. Due to the hardness of the silicon carbide, a high current ion implantation process, not a diffusion process, is used. Should be utilized. In order to activate the injected impurities, a long-time activation annealing process is performed at a high temperature (about 1500 to 1800 °C), in which case silicon-silicon bond, carbon-carbon bond, silicon or carbon single bond ( dangling bond) is formed to increase the surface roughness (roughness).
이와 같이 표면에 형성된 결합들은 자유 전자를 포획하게 되고, 표면에 네거티브 차지(negative charge) 트랩을 형성하게 된다. 이렇게 트랩된 전자들은 자유 전자들을 쿨롱 분산시키는 산란중심 (scattering center)으로 작용하게 된다.The bonds formed on the surface thus capture free electrons, and form a negative charge trap on the surface. The trapped electrons act as a scattering center that scatters free electrons.
이러한 현상들에 의하여 반도체 계면 특성을 악화시키고, 제조된 반도체 소자의 특성에 바람직하지 않은 영향을 미치게 된다. 거칠기가 나빠진 표면은 누설 전류의 통로가 되어 반도체 소자의 특성을 악화시키는 것이다.Due to these phenomena, the semiconductor interface characteristics are deteriorated, and an undesirable effect is exerted on the characteristics of the manufactured semiconductor device. The roughened surface becomes a passage for leakage current, thereby deteriorating the characteristics of the semiconductor device.
이러한 단점을 보완하기 위해서 현재는 활성화 열처리 공정 후, 질산 알루미 늄(AlN) 또는 경화된 포토 레지스터를 캡층으로 올린 이후, 수산화칼륨(KOH) 또는 산소 플라즈마 건식 에칭을 이용하여 상기 캡층을 제거하는데, 이 때 실리콘 카바이드의 표면에 습식 식각 손상, 플라즈마로 인한 손상이 발생하는 문제점이 있다.In order to compensate for these drawbacks, aluminum nitrate (AlN) or a cured photoresist is raised to the cap layer after the activation heat treatment process, and then the cap layer is removed using potassium hydroxide (KOH) or oxygen plasma dry etching. When the surface of the silicon carbide wet etching damage, there is a problem that damage caused by the plasma.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 도펀트 주입 공정 후 열처리 과정에서 발생할 수 있는 반도체 표면 조도를 최소화시킬 수 있는 제조 방법을 제공하는 것을 그 목적으로 한다.The present invention aims to solve the above and other problems. Another object is to provide a manufacturing method capable of minimizing semiconductor surface roughness that may occur in a heat treatment process after a dopant injection process.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by a person having ordinary knowledge in the technical field to which the present invention belongs from the following description. Will be able to.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 반도체 기판에 도펀트(dopant)를 주입(implant)하는 단계, 상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계, 및 상기 캡핑된 반도체 기판을 열처리 하는 단계, 및 상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하는, 반도체 제조 방법을 제공한다.According to one aspect of the present invention to achieve the above or other object, implanting a dopant into a semiconductor substrate (implant), a two-dimensional honeycomb lattice structure of the semiconductor substrate on which the dopant is injected A method of manufacturing a semiconductor, comprising: capping a material, heat-treating the capped semiconductor substrate, and removing the material of the two-dimensional honeycomb structure on the heat-treated semiconductor substrate.
이때, 상기 도펀트는 질소, 인, 알루미늄 및 보론 중 적어도 하나를 포함할 수 있다.In this case, the dopant may include at least one of nitrogen, phosphorus, aluminum and boron.
그리고, 상기 열처리 단계는, 비활성 또는 질소 분위기에서 약 1500 ~ 1800 °C에서 약 30 ~ 60분 정도 이루어질 수 있다.In addition, the heat treatment step may be performed for about 30 to 60 minutes at about 1500 to 1800 °C in an inert or nitrogen atmosphere.
또한, 상기 반도체 기판은 에피텍셜층이 형성된 SiC 반도체 기판일 수 있다.Further, the semiconductor substrate may be a SiC semiconductor substrate on which an epitaxial layer is formed.
그리고, 상기 반도체는 실리콘 카바이드 MOSFET(SiC MOSFET)일 수 있다.In addition, the semiconductor may be a silicon carbide MOSFET (SiC MOSFET).
또한, 상기 또는 다른 목적을 달성하기 위해 본 발명의 다른 측면에 따르면, 상기 제조 방법으로 제조된 반도체를 제공한다.In addition, according to another aspect of the present invention to achieve the above or other object, to provide a semiconductor manufactured by the manufacturing method.
본 발명에 따른 반도체 제조 방법 및 반도체의 효과에 대해 설명하면 다음과 같다.When explaining the semiconductor manufacturing method and the effect of the semiconductor according to the present invention are as follows.
본 발명의 실시 예들 중 적어도 하나에 의하면, 캡핑층으로 사용되는 이황화몰리브덴(MoS2) 나노 시트는 벌집격자 구조로 형성되어 육방정계 구조의 SiC 기판 표면의 원자들과 1:1 매칭될 수 있기 때문에, 열처리 이후에도 표면 상태를 상당히 개선시킬 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, the molybdenum disulfide (MoS 2 ) nano sheet used as a capping layer is formed in a honeycomb structure so that it can be 1:1 matched with atoms on the surface of the SiC substrate having a hexagonal structure. , Even after heat treatment, there is an advantage that the surface condition can be significantly improved.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 이황화몰리브덴(MoS2) 나노 시트를 캡핑층으로 활용할 경우, 롤투롤 공정 장비 사이즈에 따라서 넓은 영역의 캡핑층을 합성할 수 있어 실용화하는데 최적화 될 수 있다.In addition, according to at least one of the embodiments of the present invention, when a molybdenum disulfide (MoS 2 ) nano sheet is used as a capping layer, a wide range of capping layers can be synthesized according to the roll-to-roll process equipment size, and thus can be optimized for practical use. have.
그리고 본 발명의 실시 예들 중 적어도 하나에 의하면, 기판을 이루는 SiC의 격자상수(a: ~3.095 ÅA)와 MoS2의 격자 상수 특성 (a: ~3.16 ÅA)이 상당히 유사하여 캡으로 적용하여 후 열처리시 SiC의 표면 원자와 MoS2 의 원자가 1대 1 매칭이 용의하여 더욱 개선된 표면 개질 특성을 유도할 수 있다는 장점이 존재한다.And according to at least one of the embodiments of the present invention, the lattice constant (a: ~3.095 기판A) of SiC constituting the substrate and the lattice constant characteristic (a: ~3.16 ÅA) of MoS 2 are considerably similar, followed by heat treatment after application as a cap There is an advantage that the surface atom of SiC and the valence of MoS 2 can be easily matched to one-to-one matching to induce improved surface modification properties.
그뿐만 아니라, 본 발명의 실시 예들 중 적어도 하나에 의하면, 후술되는 화학 세정 공정을 통하여, 열처리 단계 후 이황화몰리브덴(MoS2) 나노 시트 캡핑 층을 손쉽게 제거할 수 있다는 장점 역시 존재한다.In addition, according to at least one of the embodiments of the present invention, there is also an advantage that the molybdenum disulfide (MoS 2 ) nano sheet capping layer can be easily removed after the heat treatment step through a chemical cleaning process described below.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.Further scope of applicability of the present invention will become apparent from the following detailed description. However, various changes and modifications within the spirit and scope of the present invention may be clearly understood by those skilled in the art, and thus, it should be understood that specific embodiments such as detailed description and preferred embodiments of the present invention are given by way of illustration only.
도 1a는 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다.
도 1b는 본 발명의 일실시예에 따른 이황화몰리브덴 나노 시트 합성 순서도를 도시하는 도면이다.
도 1c는 본 발명의 일실시예에 따라 Ni 호일(801) 표면 상에 성장된 이황화몰리브덴(MoS2)을 SiC 기판 상으로 이동시키는 개념도를 도시하는 도면이다.
도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.
도 4는 본 발명의 일실시에에 따라 이황화 몰리브덴 층(402)을 형성한 개념도를 도시하는 도면이다.
도 5는 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.
도 6은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.
도 7은 본 발명의 일실시예에 따른 Ni 호일(801)에 (NH4)2MoS4 용액(802)을 코팅하는 개념도를 도시한다.
도 8는 본 발명의 일실시예에 따른 코팅된 Ni 호일(801)에 열적 분해 공정을 수행하는 개념도를 도시한다.
도 9는 자연상에서 존재할 수 있는 이황화몰리브덴의 격자 구조를 도시하는 도면이다.1A is a flowchart illustrating a semiconductor manufacturing method according to an embodiment of the present invention.
1B is a view showing a synthetic molybdenum disulfide nano sheet synthesis flow chart according to an embodiment of the present invention.
1C is a diagram illustrating a conceptual diagram of moving molybdenum disulfide (MoS2) grown on the surface of a
Figure 2 is a semiconductor substrate according to an embodiment of the present invention, Figure 3 is a view showing a conceptual diagram in which a dopant is injected on a semiconductor substrate according to an embodiment of the present invention.
4 is a diagram illustrating a conceptual diagram of a
FIG. 5 is a view showing a layer in which a dopant injected by a heat treatment process is activated according to an embodiment of the present invention.
6 is a view showing a state in which the capping removal process is completed according to an embodiment of the present invention.
7 illustrates a conceptual diagram of coating (NH 4 ) 2 MoS 4 solution 802 on Ni
8 shows a conceptual diagram for performing a thermal decomposition process on a coated
9 is a view showing a lattice structure of molybdenum disulfide that may exist in nature.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, exemplary embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are assigned the same reference numbers regardless of the reference numerals, and overlapping descriptions thereof will be omitted. The suffixes "modules" and "parts" for components used in the following description are given or mixed only considering the ease of writing the specification, and do not have meanings or roles distinguished from each other in themselves. In addition, in the description of the embodiments disclosed herein, when it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed herein, detailed descriptions thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed in the specification is not limited by the accompanying drawings, and all modifications included in the spirit and technical scope of the present invention , It should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When an element is said to be "connected" or "connected" to another component, it is understood that other components may be directly connected to or connected to the other component, but there may be other components in between. It should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Singular expressions include plural expressions unless the context clearly indicates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as “comprises” or “have” are intended to indicate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, and that one or more other features are present. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.
반도체 기판은 기판 상부에 형성될 반도체 영역과 실질적으로 반응하지 않으면서, 고온 하에 노출되어도 변형, 열화 등이 일어나지 않는 물질을 포함할 수 있으며, 통상적인 반도체 공정에서 사용되는 기판으로서, 예를 들어, 실리콘, 실리콘 산화물 (예: SiO2), 실리콘 질화물 (예: SiN), 실리콘 카바이드(SiC), 질화 반도체 (예: GaN), 금속 호일(metal foil, 예를 들면, 구리 호일, 알루미늄 호일, 니켈 호일, 팔라디움 호일, 스테인레스 스틸(stainless steel) 등), 금속 산화물, HOPG(Highly Ordered Pyrolytic Graphite), 헥사고날 보론 나이트라이드(Hexagonal Boron Nitride:h-BN), c-plane 사파이어 웨이퍼 (c-plane sapphire wafer), ZnS (Zinc Sulfide) 및 고분자 기판(polymer substrate)으로 이루어진 군으로부터 선택되는 하나 이상을 포함할 수 있으나, 바람직하게는, 실리콘 카바이드(SiC)일 수 있으며, 더욱 바람직하게는 육방정계(hexagonal) 구조의 실리콘 카바이드일 수 있다.The semiconductor substrate may include a material that does not substantially react with a semiconductor region to be formed on the substrate, and does not undergo deformation or deterioration even when exposed to high temperatures. As a substrate used in a conventional semiconductor process, for example, Silicon, silicon oxide (eg SiO2), silicon nitride (eg SiN), silicon carbide (SiC), nitride semiconductors (eg GaN), metal foil (eg copper foil, aluminum foil, nickel foil) , Palladium foil, stainless steel, etc., metal oxide, Highly Ordered Pyrolytic Graphite (HOPG), Hexagonal Boron Nitride:h-BN, c-plane sapphire wafer ), ZnS (Zinc Sulfide) and may include one or more selected from the group consisting of a polymer substrate (polymer substrate), preferably, it may be silicon carbide (SiC), more preferably hexagonal (hexagonal) It may be a structured silicon carbide.
상기 반도체 기판의 예시에서, 상기 금속 호일은, 알루미늄 호일과 같이 녹는 점이 높으면서 탄소 박막을 형성촉매로는 작용하지 않는 물질 또는 구리 및 니켈 호일처럼 탄소 박막 형성 촉매로도 작용할 수 있는 물질일 수 있다.In the example of the semiconductor substrate, the metal foil may be a material that has a high melting point such as aluminum foil and does not act as a catalyst for forming a carbon thin film or a material capable of acting as a catalyst for forming a carbon thin film such as copper and nickel foil.
상기 반도체 기판의 예시에서, 상기 금속 산화물의 보다 구체적인 예로는, 알루미늄 산화물, 몰리브덴 산화물, 마그네슘 산화물, 인듐 틴 옥사이드 등일 수 있으나 이에 한정되는 것은 아니다.In the example of the semiconductor substrate, a more specific example of the metal oxide may be aluminum oxide, molybdenum oxide, magnesium oxide, indium tin oxide, etc., but is not limited thereto.
상기 실리콘 카바이드는 실리콘과 탄소의 화합물로 공유결합과 부분적 이온 결합으로 이루어진 인공화합물로서, 기존에 범용으로 사용되는 실리콘에 비해 에너지 밴드폭이 3배, 항복 전압 특성이 10배, 포화 전자 속도가 2 배, 열전도도 특성이 3배로 높아서 실리콘에 비해 약 8배 높은 전압을 견딜 수 있고, 전류는 100배 정도 흘릴 수 있다.The silicon carbide is an artificial compound composed of a covalent bond and a partial ionic bond as a compound of silicon and carbon, which has an energy bandwidth of 3 times, a breakdown voltage characteristic of 10 times, and a saturation electron velocity of 2 compared to conventionally used silicon. 3 times higher thermal conductivity characteristics, can withstand about 8 times higher voltage than silicon, and current can flow about 100 times higher.
또한, 상기 실리콘 카바이드는 간접 천이 반도체로서, 단결정 제조 기술이 다른 기판에 비해 간이한 편이며, GaN과 격자 부정합이 적고 열특성이 우수하여 GaN 박막을 성장시키는 기판으로 활용될 수도 있다.In addition, the silicon carbide is an indirect transition semiconductor, and the single crystal manufacturing technology is simpler than other substrates, and may be utilized as a substrate for growing GaN thin films due to less GaN and lattice mismatch and excellent thermal characteristics.
상기 실리콘 카바이드의 결정 구조는 1000 ℃ 내지 2700 ℃ 이상의 영역에 걸쳐 결정 구조가 다른 상이 존재할 수 있으며, 대표적인 안정상으로는 3C(Cubic), 4H(Hexagonal), 6H(Hexagonal), 15R(Rhombohedral) 등이며, 이외에도 200 여종이 넘는 동질 이상형이 존재하지만, 대형의 단결정 성장이 가능한 안정상으로 존재할 수 있는 다형으로서 바람직하게는 4단 육방정계(4H, 4층 육방정계) 구조일 수 있다.The crystal structure of the silicon carbide may have a phase having a different crystal structure over a region of 1000°C to 2700°C, and typical stable phases are 3C (Cubic), 4H (Hexagonal), 6H (Hexagonal), and 15R (Rhombohedral). In addition, there are more than 200 homogeneous ideal forms, but as a polymorph that can exist as a stable phase capable of growing large single crystals, it may be preferably a four-stage hexagonal system (4H, four-layer hexagonal system).
상기 반도체 기판은 서로 다른 1 이상의 물질의 혼합물로 이루어진 단일층일 수도 있고, 서로 다른 2 이상의 물질로 이루어진 개별 층들이 적층된 다층 구조일 수도 있다.The semiconductor substrate may be a single layer made of a mixture of different one or more materials, or a multi-layer structure in which individual layers made of two or more different materials are stacked.
본 발명의 일 실시예에 따를 때, 도펀트(불순물)가 주입된 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것일 수 있다.According to an embodiment of the present invention, a silicon carbide (SiC) semiconductor region into which a dopant (impurity) is injected may be a p-type inversion region.
상기 반도체 영역은, 실리콘 카바이드 기판에 용도에 따라 불순물을 주입하여, p 타입, n 타입을 전체적으로 혹은 국소적으로 형성시키는 것을 의미하며, p 타입 반전 또는 n 타입인 것일 수 있다.The semiconductor region means that a p-type, n-type is formed entirely or locally by implanting impurities into a silicon carbide substrate depending on the application, and may be p-type inversion or n-type.
본 발명의 일 실시예에는 반도체의 SiC/SiO2 계면 전하 포획 밀도를 감소시키기 위한 제조 방법이다. 상기 전하 포획 밀도의 감소는, 소자의 표면 누설 전류를 감소시켜서 소자 저항을 개선시킬 수 있다.In one embodiment of the present invention is a manufacturing method for reducing the SiC/SiO 2 interface charge capture density of a semiconductor. The reduction in charge trapping density can improve device resistance by reducing the surface leakage current of the device.
본 발명의 일 실시예에 따를 때, 상기 불순물은, 질소(N), 인(P), 붕소(B) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것일 수 있다.According to an embodiment of the present invention, the impurities may include at least one of nitrogen (N), phosphorus (P), boron (B), and aluminum (Al).
상기 p 타입 실리콘 카바이드 반도체 영역은, 실리콘 카바이드 반도체에 불순물인 알루미늄 또는 붕소, 바람직하게는 붕소를 주입한 것일 수 있으며, 상기 n 타입 실리콘 카바이드 반도체 영역은, 불순물로서, 질소를 주입한 것일 수 있다.The p-type silicon carbide semiconductor region may be implanted with aluminum or boron, preferably boron, as an impurity into the silicon carbide semiconductor, and the n-type silicon carbide semiconductor region may be implanted with nitrogen as an impurity.
상기 붕소를 주입한 p 타입 실리콘 카바이드 반도체 영역은, 정공(hole)에 의해 전류가 흐르므로 정공이 메이저 캐리어가 되고, 자유 전자가 마이너 캐리어가 되는 것으로써, 붕소 원자량을 증가시키면 정공이 증가할 수 있다.In the p-type silicon carbide semiconductor region in which the boron is implanted, a hole becomes a major carrier because a current flows through a hole, and a free electron becomes a minor carrier. have.
상기 불순물은, 고온 이온 임플란터를 활용하여 주입할 수 있으며, 불순물 주입시 불순물 농도와 주변 온도, 주입 에너지는 최종적으로 요구되는 p 타입 반전 영역의 두께와 농도에 맞게 조절할 수 있다.The impurity can be implanted by utilizing a high temperature ion implanter, and the impurity concentration, ambient temperature, and implantation energy can be adjusted according to the thickness and concentration of the finally required p-type inversion region.
도 1a는 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다. 도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.1A is a flowchart illustrating a semiconductor manufacturing method according to an embodiment of the present invention. Figure 2 is a semiconductor substrate according to an embodiment of the present invention, Figure 3 is a view showing a conceptual diagram in which a dopant is injected on a semiconductor substrate according to an embodiment of the present invention.
도 4는 본 발명의 일실시에에 따라 이황화 몰리브덴 층(402)을 형성한 개념도를 도시하는 도면이다.4 is a diagram illustrating a conceptual diagram of a
도 5는 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.FIG. 5 is a view showing a layer in which a dopant injected by a heat treatment process is activated according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.6 is a view showing a state in which the capping removal process is completed according to an embodiment of the present invention.
이하에서는, 도 1a, 도 1b의 순서도 및 도 2 내지 도 6의 개념도를 함께 참조하여 설명한다.Hereinafter, the flowcharts of FIGS. 1A and 1B and the conceptual diagrams of FIGS. 2 to 6 will be described together.
도시된 도면을 참조하면, 에피택셜 층이 형성된 SiC 기판(201) 상에 도펀트(이온) 주입(implant) 공정(S101, 도 2 -> 도 3)이 이루어진다. 도 3을 참조하면, 불순물이 주입 후 활성화 되지 않은 SiC 우물 영역(301)이 도시된다.Referring to the illustrated drawings, a dopant (ion) implantation process (S101, FIG. 2 -> FIG. 3) is performed on the
n+-SiC를 위한 도펀트로는 질소 또는 인, p-body SiC를 위한 도펀트로는 알루미늄이나 붕소, p+-SiC를 위한 도펀트로는 알루미늄이 있을 수 있다.The dopant for n + -SiC may be nitrogen or phosphorus, aluminum or boron as the dopant for p-body SiC, or aluminum as the dopant for p + -SiC.
이와 같이 주입된 도펀트 영역(301)의 활성화를 위해서는 비활성 혹은 질소 분위기에서 약 1500 ~ 1800 °C에서 약 30 ~ 60분 정도 열처리(S103 단계)해야 한다.In order to activate the injected
하지만, 이러한 열처리 공정을 거치고 나면, 표면에 원자들끼리 결합을 형성하거나 단글링 본드(dangling bond)를 형성하게 된다. 표면의 규소-규소 결합에 의해서 비정실 실리콘층이 형성되거나, 탄소-탄소 결합에 의해서 탄소 클러스터가 형성된다. 이렇게 형성되는 결합에 의해서 표면 거칠기가 상당히 나빠질 수 있으며, 이렇게 표면 거칠기가 안좋아진 상태를 표면 상태(surface state)라고 부른다.However, after such a heat treatment process, atoms are formed on the surface, or a dangling bond is formed. An amorphous silicon layer is formed by the silicon-silicon bond on the surface, or a carbon cluster is formed by the carbon-carbon bond. The surface roughness may be significantly deteriorated by the bond formed in this way, and the state in which the surface roughness is not good is called a surface state.
표면에 원하지 않은 규소-규소 결합, 탄소-탄소 결합이나 단글링 본드가 형성되면, 이러한 결합이 전자를 포획하게 된다. 포획된 전자들은 표면에 네거티브 차지를 형성하게 되고, 자유전자들에 쿨롱 힘을 작용하여 산란중심(scattering center)으로 역할하게 되어 결국, 소스로부터 드레인으로 흐르는 전류를 감소시킨다. 즉, 온 저항이 증가한다는 의미이다.When unwanted silicon-silicon bonds, carbon-carbon bonds or dangling bonds are formed on the surface, these bonds will trap electrons. The trapped electrons form a negative charge on the surface, acting as a scattering center by acting on a Coulomb force on the free electrons, which in turn reduces the current flowing from the source to the drain. That is, the on resistance increases.
따라서, 본 발명에서는, S103 단계의 열처리를 하기 전에 S102 단계의 캡핑(Capping) 공정을 추가하여, 위와 같이 안좋은 표면 상태의 형성을 최소화시키도록 제안하는 것이다.Therefore, in the present invention, it is proposed to minimize the formation of a bad surface condition as described above by adding a capping process of step S102 before heat treatment of step S103.
상술한 규소-규소 결합, 탄소-탄소 결합 및 단글링 본드의 형성은 결국 표면에 위치하는 원자들이 고온에서 서로 결합하기 때문에 발생한다고 예상해 볼 수 있다. 따라서, 본 발명의 발명가(들)은, 열처리 되는 동안 다른 물질을 표면의 원자들과 대체하여(alternatively) 결합시켜 서로 결합되지 않도록 예방하고, 열처리 후 그 결합된 물질들을 제거하고자 하는 것이다.It can be expected that the above-described formation of silicon-silicon bonds, carbon-carbon bonds, and monogling bonds occurs because atoms located on the surface are bonded to each other at high temperature. Therefore, the inventor(s) of the present invention is to prevent other materials from binding to each other by alternately bonding to atoms on the surface during heat treatment, and to remove the combined materials after heat treatment.
육방정계 구조의 SiC 기판에서는 이에 정확하게 매칭될 수 있는 구조의 물질로 캡핑할 경우, 가장 효과적으로 표면의 원자들과 결합될 수 있을 것이다. 이를 위하여 본 발명의 일실시예에서는, 이러한 구조로 2차원의 벌집격자(honeycomb lattice) 구조의 물질을 이용하도록 제안하는 것이다. 왜냐하면, 육방정계 구조의 상면과 상기 벌집격자 구조의 물질이 1:1로 매칭될 수 있기 때문이다.In the case of a hexagonal structured SiC substrate, when capped with a material having a structure that can be accurately matched, it will be able to bond with atoms on the surface most effectively. To this end, in one embodiment of the present invention, it is proposed to use a material of a two-dimensional honeycomb lattice structure with such a structure. This is because the upper surface of the hexagonal structure and the material of the honeycomb structure can be matched 1:1.
이를 위하여 본 발명의 일실시예에 따른 캡핑 단계는, 상기 도펀트가 주입된 기판 상에 이황화몰리브덴(MoS2) 나노 시트를 합성하도록 제안한다.To this end, the capping step according to an embodiment of the present invention proposes to synthesize a molybdenum disulfide (MoS 2 ) nano sheet on a substrate into which the dopant is injected.
일반적으로 이황화몰리브덴(MoS2) 나노 시트를 합성하기 위해, 화학 기상 증착법, 화학적 박리법이나 화학 용매 박리법을 적용한다.In general, to synthesize molybdenum disulfide (MoS 2 ) nanosheets, a chemical vapor deposition method, a chemical peeling method, or a chemical solvent peeling method is applied.
화학 기상 증착법(Bottom-up)은, MoCl5(전이금속 클로라이드) 혹은 MoO3(전이금속 산화물)을 기반으로 황 파우더와 함께 고온에서 가열하여 합성시킨다.The chemical vapor deposition method (Bottom-up) is synthesized by heating at a high temperature with sulfur powder based on MoCl 5 (transition metal chloride) or MoO 3 (transition metal oxide).
화학적 박리법은, Li 이온 층을 삽입(intercalation)하는 방식에 의한 합성 방법이다.The chemical exfoliation method is a synthesis method by intercalation of a Li ion layer.
이와 같은 일반적인 합성 방법에 의해서는, 합성 조건이 상당히 까다롭거나 대면적에 어려운 단점이 존재한다.By such a general synthesis method, there are disadvantages in which the synthesis conditions are quite difficult or difficult for a large area.
화학용매 박리법은 위 두 가지 방법을 개선한 방법으로서, 오일상의 화학용매를 이용한 두 단계의 열적 분해 박리법, 원심분리와 초음파 분산으로 디칼코제나이드 생성한다. 한 겹 혹은 여러 겹의 전이금속 디칼코제나이드 대량생산 가능하다는 장점이 있으나, 낮은 수율, 비효율적인 전사 방법이나 높은 생산 단가 등의 단점이 존재한다.The chemical solvent stripping method is an improved method of the above two methods, and the dekalcogenide is produced by two steps of thermal decomposition stripping using an oily chemical solvent, centrifugation and ultrasonic dispersion. Although it has the advantage of being able to mass-produce single-ply or multi-ply transition metal dichalcogenides, there are disadvantages such as low yield, inefficient transfer method, and high production cost.
따라서, 본 발명에서는 아래와 같이 합성 방법을 개선시켜 적용할 수 있도록 제안한다.Therefore, the present invention proposes to improve and apply the synthesis method as follows.
도 1b는 본 발명의 일실시예에 따른 이황화몰리브덴 나노 시트 합성 순서도를 도시하는 도면이다.1B is a view showing a synthetic molybdenum disulfide nano sheet synthesis flow chart according to an embodiment of the present invention.
도 7은 본 발명의 일실시예에 따른 Ni 호일(801)에 (NH4)2MoS4 용액(802)을 코팅하는 개념도를 도시한다. 도 8은 본 발명의 일실시예에 따른 코팅된 Ni 호일(801)에 열적 분해 공정을 수행하는 개념도를 도시한다.7 illustrates a conceptual diagram of coating (NH 4 ) 2 MoS 4 solution 802 on
우선 Ni 호일(801, Ni foil)에 (NH4)2MoS4 용액(802)을 코팅(S1101 단계)시킨다. 이때, 코팅시키는 방법으로 롤투롤 방식뿐만 아니라 스프레이 방식으로 이루어질 수 있다. 또한, 코팅(S1101 단계) 공정은 약 약 300°C에서 최적화될 수 있다.First, (NH 4 ) 2 MoS 4 solution 802 is coated on Ni foil 801 (Ni foil) (step S1101). At this time, as a coating method, it may be made in a spray method as well as a roll-to-roll method. In addition, the coating (step S1101) process may be optimized at about 300 °C.
코팅된 Ni 호일을 롤투롤 공정 챔버(902)에서 N2 분위기 하에 열적 분해 공정(S1102 단계, Roll-to-roll thermal decomposition)을 수행한다.The coated Ni foil is subjected to a thermal decomposition process (Step S1102, Roll-to-roll thermal decomposition) in an N 2 atmosphere in a roll-to-
코팅된 Ni 호일(801)은 롤(901)에서 롤(901)로 이송되면서, 롤투롤 공정 챔버(902)를 통과하여 열적 분해 공정(S1102 단계)이 수행된다. 지난다. 이때, 롤투롤 공정 챔버(902)는 약 600°C에서 최적화될 수 있다. 특히, 본 열적 분해 공정(S1102 단계)은 H2가 없는 상태에서의 열적 분해 공정이라는 것이 특징이 존재한다. 왜냐하면, 에너지 적으로 활성화된 H 원자는 불안정한 S 부위에서 화학 흡착되어 고온에서 Mo-S 결합을 파괴시킨다. 따라서 본 발명에서는 정밀하게 제어를 위해 위해 H2 가없는 탈황 공정을 제안하는 것이다.As the
이와 같은 열적 분해 공정(S1102 단계)에 의해 Ni 호일(801)의 표면에서 결정성이 개선된 이황화몰리브덴(MoS2)이 성장된다.By this thermal decomposition process (step S1102), molybdenum disulfide (MoS 2 ) with improved crystallinity is grown on the surface of the
이와 같이 Ni 호일(801) 표면 상에 성장된 이황화몰리브덴(MoS2)을 SiC 기판 상으로 이동(S1103 단계)시킬 수 있다. S1103 단계에 대해서 도 1c를 참조하여 상세히 설명한다.As described above, molybdenum disulfide (MoS 2 ) grown on the surface of the
도 1c는 본 발명의 일실시예에 따라 Ni 호일(801) 표면 상에 성장된 이황화몰리브덴(MoS2)을 SiC 기판 상으로 이동시키는 일실시예를 도시하는 도면이다.1C is a view showing an embodiment of moving molybdenum disulfide (MoS 2 ) grown on the surface of a
도시된 일실시예에 따르면, 먼저 이황화몰리브덴(MoS2)이 성장되어 있는 Ni 호일(801) 상에 PMMA(802, methyl methacrylate)를 코팅(도 1c의 (a) → (b))시킨다. 이때, PMMA의 코팅은 스핀 코팅에 의해서 이루어질 수 있으며, 코팅은 한차례 이루어질 수 있지만 2차례 이상 반복적으로 이루어질 수도 있을 것이다.According to the illustrated embodiment, first, PMMA (802, methyl methacrylate) is coated on
상술한 PMMA(802) 코팅이 이루어진 후, Ni 호일(801)이 제거된다. 이때 Ni 호일(801)의 제거는 Ni 식각액(Nickel etchant)에 담가서 제거(도 1c의 (c)) 시킬 수 있다.After the
Ni 호일(801)이 제거된 시료는, SiC 상부에 전사된다(도 1c의 (d)). 이때, 시료와 SiC의 접착이 강해지도록 약 180°C에서 열처리될 수 있다.The sample from which the
시료가 SiC와 충분히 결합된 후, PMMA(802)를 제거(도 1c (d) → (e))시킨다. 이때 PMMA(802)의 제거는 끓는 아세톤에서 약 10분간 세척하여 제거시킬 수 있으며, 제거된 표면은 IPA로 세정하여 마무리할 수 있다. 이와 같이 마무리가 완료되면, 최종적으로 SiC 기판 상에 상술한 이황화몰리브덴(MoS2)가 적합하게 체결되어 있을 것이다.After the sample is sufficiently combined with SiC,
도 4는 본 발명의 일실시예에 따라 성장 시킨 이황화몰리브덴(MoS2)의 캡핑층(402)을 도시한다.4 shows a
이와 같이 형성된 이황화몰리브덴(MoS2) 나노 시트는 벌집격자 구조로 형성되어 육방정계 구조의 SiC 기판 표면의 원자들과 1:1 매칭될 수 있기 때문에, 표면 상태를 상당히 개선시킬 수 있다는 장점이 존재한다.The molybdenum disulfide (MoS 2 ) nano sheet thus formed is formed in a honeycomb lattice structure and can be 1:1 matched with atoms on the surface of the SiC substrate having a hexagonal structure, so there is an advantage that the surface state can be significantly improved. .
또한, 이와 같은 이황화몰리브덴(MoS2) 나노 시트를 캡핑층으로 활용할 경우, 롤투롤 공정 장비 사이즈에 따라서 넓은 영역의 캡핑층(402)을 합성할 수 있어 실용화하는데 최적화 될 수 있다.In addition, when such a molybdenum disulfide (MoS 2 ) nano sheet is used as a capping layer, a wide range of capping
더 나아가, 기판을 이루는 SiC의 격자상수(a: ~3.095 ÅA)와 MoS2의 격자 상수 특성 (a: ~3.16 ÅA)이 상당히 유사하여 캡으로 적용하여 후 열처리시 SiC의 표면 원자와 MoS2 의 원자가 1대 1 매칭이 용의하여 더욱 개선된 표면 개질 특성을 유도할 수 있다는 장점이 존재한다.Furthermore, the lattice constant of SiC constituting the substrate (a: ~3.095 ÅA) and the lattice constant property of MoS 2 (a: ~3.16 ÅA) are quite similar, and applied as a cap to apply SiC to the surface atoms of the SiC and MoS 2 The advantage is that valence 1 to 1 matching can be readily induced to induce more improved surface modification properties.
그뿐만 아니라, 후술되는 화학 세정 공정을 통하여, 열처리 단계 후 이황화몰리브덴(MoS2) 나노 시트 캡핑 층을 손쉽게 제거할 수 있다는 장점 역시 존재한다.In addition, there is also an advantage that the molybdenum disulfide (MoS 2 ) nano sheet capping layer can be easily removed after the heat treatment step through a chemical cleaning process described below.
그 후 상술한 103 단계의 열처리(annealing) 공정이 이루어질 수 있다. 열처리 공정이 이루어지면, 도 5의 도펀트(불순물)가 활성화 되지 않은 SiC 우물 영역(301)이 도 6의 활성화된 SiC 우물 영역(302)로 바뀔 수 있을 것이다.Thereafter, an annealing process of step 103 described above may be performed. When the heat treatment process is performed, the
특히, 본 발명의 일실시예에 따른 이황화몰리브덴(MoS2)은, 자연상에서 존재할 수 있는 상(phase) 중에서 2H 타입의 이황화몰리브덴(2H-MoS2)을 이용하도록 제안한다.In particular, molybdenum disulfide (MoS 2 ) according to an embodiment of the present invention is proposed to use 2H type molybdenum disulfide (2H-MoS 2 ) among phases that may exist in the natural phase.
도 9는 자연상에서 존재할 수 있는 이황화몰리브덴의 격자 구조를 도시하는 도면이다.9 is a view showing a lattice structure of molybdenum disulfide that may exist in nature.
도시된 도면에서와 같이 자연상에서 이황화몰리브덴(MoS2)은 2 가지 안정상과 1가지 준안정상으로 존재할 수 있는데, 2 가지 안정상으로는 상술한 2H-MoS2(2 hexagonal-molybdenum disulfide) 및 3R-MoS2(3 rhombohedral-molybdenum disulfide)가 존재하며, 준안정상으로는 1T-MoS2(1 tetragonal-molybdenum disulfide)가 존재한다. 2H 격자 구조 타입의 이황화몰리브덴의 경우 상술한 벌집 격자 구조를 띄게 된다. 따라서, 본 발명의 일실시예에서는 이와 같은 2H 격자 구조 타입을 캡핑층으로 활용하도록 제안하는 것이다.As shown in the drawing, in nature, molybdenum disulfide (MoS 2 ) may exist in two stable phases and one metastable phase, and the two stable phases are 2H-MoS 2 (2 hexagonal-molybdenum disulfide) and 3R-MoS described above. 2 (3 rhombohedral-molybdenum disulfide) is present, and 1T-MoS 2 (1 tetragonal-molybdenum disulfide) is present in the metastable phase. The 2H lattice structure type molybdenum disulfide has the honeycomb lattice structure described above. Therefore, in one embodiment of the present invention, it is proposed to utilize this 2H lattice structure type as a capping layer.
다시 도 1a로 복귀하여, 열처리가 이루어진 S103 단계 후에 캡핑층(402, 이황화몰리브덴(MoS2) 층)을 제거(S104 단계)하여 표면 거칠기가 개선된 SiC 기판을 얻을 수 있다.Returning to FIG. 1A again, after the heat treatment is performed in step S103, the capping layer 402 (molybdenum disulfide (MoS 2 ) layer) is removed (step S104) to obtain a SiC substrate having improved surface roughness.
열처리 과정을 위하여 높은 온도가 유지되더라도 SiC 기판 표면에 원자들은 캡핑 층과 강하게 결합되어 있기 때문에, 표면에 위치한 원자들 서로 간에 결합되지 않을 것이다. 열처리 과정이 끝난 후 캡핑층(402)을 제거할 경우, 표면에 위치한 원자들은 서로 결합되지 않은 상태로 유지될 수 있어 표면에 거칠기가 개선될 수 있는 것이다.Even if a high temperature is maintained for the heat treatment process, atoms on the surface of the SiC substrate are strongly bonded to the capping layer, so atoms located on the surface will not be bonded to each other. When the
더 나아가 본 발명의 일실시예에 따른 S104 단계는, 피라냐(Piranha) 세정이나 아쿠아 레기아(왕수, aqua regia, 진한 염산(HCl)과 진한 질산(HNO3)을 3:1로 섞은 용액)를 이용하여 상기 캡핑(402, 이황화몰리브덴(MoS2) 층)을 제거시키도록 제안한다.Further, in step S104 according to an embodiment of the present invention, Piranha washing or aqua regia (aqua regia, a solution of concentrated hydrochloric acid (HCl) and concentrated nitric acid (HNO 3 ) in a 3:1 ratio) It is proposed to remove the capping (402, molybdenum disulfide (MoS 2 ) layer) by using.
본 발명에서는, S104 단계에서 피라냐 세정을 이용하도록 제안한다. 왜냐하면 아쿠아 레기아 세정 방식을 이용하는 경우에는, SiC 기판에 손상(damage)을 줄 가능성이 존재하기 때문이다.In the present invention, it is proposed to use piranha cleaning in step S104. This is because in the case of using the Aqua Regia cleaning method, there is a possibility of damaging the SiC substrate.
피라냐 세정을 위하여 먼저 황산(H2SO4)와 과산화수소(H2O2)를 4:1의 비율로 혼합한 뒤 약 120°C 정도로 끓이고 약 10분정도 담군다. 그 후 초순수를 이용하여 약 10분 정도 세정 작업을 수행하여 피라냐 세정 용액을 세척해낸다.For cleaning piranha, sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) are first mixed at a ratio of 4:1, then boiled at about 120°C and soaked for about 10 minutes. After that, the cleaning solution is washed for about 10 minutes using ultrapure water to wash the piranha cleaning solution.
이상으로 본 발명에 따른 SiC MOSFET 제조 방법 및 이를 이용한 SiC MOSFET의 실시예를 실시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.The SiC MOSFET manufacturing method according to the present invention and an embodiment of the SiC MOSFET using the same have been described above, but this is described as at least one embodiment, whereby the technical idea of the present invention and its configuration and operation are not limited. That is, the scope of the technical idea of the present invention is not limited/limited by the drawings or the description referring to the drawings. In addition, the concepts and embodiments of the invention presented in the present invention may be used by a person having ordinary knowledge in the technical field to which the present invention pertains as a basis for modifying or designing with other structures in order to perform the same purpose of the present invention. , The equivalent structure modified or changed by a person having ordinary knowledge in the technical field to which the present invention pertains is bound by the technical scope of the present invention described in the claims, and the scope or scope of the invention described in the claims Various changes, substitutions, and changes are possible without departing.
Claims (6)
상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계; 및
상기 캡핑된 반도체 기판을 열처리 하는 단계; 및
상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되,
상기 캡핑하는 단계는,
Ni 호일(Ni foil)에 (NH4)2MoS4 용액(802)을 코팅하는 단계;
상기 코팅된 Ni 호일을 N2 분위기 하에 열적 분해하여 이황화몰리브덴층을 성장시키는 단계;
상기 이황화몰리브덴층 상에 PMMA(methyl methacrylate)를 코팅하는 단계;
상기 Ni 호일을 제거하는 단계;
상기 Ni 호일이 제거된 이황화몰리브덴층을 SiC 상부에 전사시키는 단계;
상기 이황화몰리브덴층과 상기 SiC 상부의 접착력이 향상되도록 열처리하는 단계; 및
상기 이황화몰리브덴층 상에 코팅된 PMMA를 제거시키는 단계를 포함하고,
상기 이황화몰리브덴은 2H-MoS2(2 hexagonal-molybdenum disulfide) 안정상인 것을 특징으로 하는,
반도체 제조 방법.
Implanting a dopant into a semiconductor substrate;
Capping a material having a two-dimensional honeycomb lattice structure on the semiconductor substrate in which the dopant is injected; And
Heat-treating the capped semiconductor substrate; And
Removing the material of the two-dimensional honeycomb structure on the heat-treated semiconductor substrate,
The capping step,
Coating (NH 4 ) 2 MoS 4 solution 802 on Ni foil;
Thermally decomposing the coated Ni foil under an N 2 atmosphere to grow a molybdenum disulfide layer;
Coating PMMA (methyl methacrylate) on the molybdenum disulfide layer;
Removing the Ni foil;
Transferring the molybdenum disulfide layer from which the Ni foil has been removed onto the SiC;
Heat-treating so that the adhesion between the molybdenum disulfide layer and the SiC is improved; And
And removing the PMMA coated on the molybdenum disulfide layer,
The molybdenum disulfide is characterized in that the 2H-MoS 2 (2 hexagonal-molybdenum disulfide) stable phase,
Semiconductor manufacturing method.
상기 도펀트는 질소, 인, 알루미늄 및 보론 중 적어도 하나인 것을 특징으로 하는,
반도체 제조 방법.
According to claim 1,
The dopant is characterized in that at least one of nitrogen, phosphorus, aluminum and boron,
Semiconductor manufacturing method.
상기 열처리 단계는, 비활성 혹은 질소 분위기에서 1500 ~ 1800 °C에서 30 ~ 60분 이루어지는 것을 특징으로 하는,
반도체 제조 방법.
According to claim 1,
The heat treatment step, characterized in that 30 to 60 minutes at 1500 ~ 1800 °C in an inert or nitrogen atmosphere,
Semiconductor manufacturing method.
상기 반도체 기판은 에피텍셜층이 형성된 SiC 반도체 기판인 것을 특징으로 하는,
반도체 제조 방법.
According to claim 1,
The semiconductor substrate is characterized in that the SiC semiconductor substrate is formed epitaxial layer,
Semiconductor manufacturing method.
상기 반도체는 실리콘 카바이드 MOSFET(SiC MOSFET)인 것을 특징으로 하는,
반도체 제조 방법.
According to claim 1,
The semiconductor is characterized in that the silicon carbide MOSFET (SiC MOSFET),
Semiconductor manufacturing method.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230076968A (en) * | 2021-11-23 | 2023-06-01 | 포항공과대학교 산학협력단 | Manufacturing method of semiconductor with reduced surface roughness using nano-sheet of molybdenum disulphide |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100048005A1 (en) * | 2008-03-19 | 2010-02-25 | Seebauer Edmund G | Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101692000B1 (en) * | 2015-01-08 | 2017-01-09 | 메이플세미컨덕터(주) | Manufacturing Methods of Thermal Oxide Layer For SiC Power Semiconductor Devices And Manufacturing Methods of SiC Power Semiconductor Devices |
-
2018
- 2018-12-19 KR KR1020180165072A patent/KR102140112B1/en active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100048005A1 (en) * | 2008-03-19 | 2010-02-25 | Seebauer Edmund G | Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230076968A (en) * | 2021-11-23 | 2023-06-01 | 포항공과대학교 산학협력단 | Manufacturing method of semiconductor with reduced surface roughness using nano-sheet of molybdenum disulphide |
| KR102550957B1 (en) * | 2021-11-23 | 2023-07-04 | 포항공과대학교 산학협력단 | Manufacturing method of semiconductor with reduced surface roughness using nano-sheet of molybdenum disulphide |
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| KR20200076786A (en) | 2020-06-30 |
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