KR20230076968A - Manufacturing method of semiconductor with reduced surface roughness using nano-sheet of molybdenum disulphide - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000002135 nanosheet Substances 0.000 title claims description 32
- 230000003746 surface roughness Effects 0.000 title abstract description 7
- 229910052982 molybdenum disulfide Inorganic materials 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000002019 doping agent Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims abstract description 21
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 47
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 33
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000527 sonication Methods 0.000 claims description 9
- 238000004528 spin coating Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract 1
- 230000000116 mitigating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 23
- 239000010410 layer Substances 0.000 description 21
- 230000008569 process Effects 0.000 description 18
- 239000012535 impurity Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 230000008901 benefit Effects 0.000 description 9
- 238000001308 synthesis method Methods 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000005119 centrifugation Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 241000252506 Characiformes Species 0.000 description 4
- 239000011203 carbon fibre reinforced carbon Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000004299 exfoliation Methods 0.000 description 4
- 239000011888 foil Substances 0.000 description 4
- 239000003574 free electron Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 239000006228 supernatant Substances 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- BNGXYYYYKUGPPF-UHFFFAOYSA-M (3-methylphenyl)methyl-triphenylphosphanium;chloride Chemical compound [Cl-].CC1=CC=CC(C[P+](C=2C=CC=CC=2)(C=2C=CC=CC=2)C=2C=CC=CC=2)=C1 BNGXYYYYKUGPPF-UHFFFAOYSA-M 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000005083 Zinc sulfide Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000002525 ultrasonication Methods 0.000 description 2
- 229910052984 zinc sulfide Inorganic materials 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009830 intercalation Methods 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000307 polymer substrate Polymers 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910021381 transition metal chloride Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- 238000001132 ultrasonic dispersion Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- DRDVZXDWVBGGMH-UHFFFAOYSA-N zinc;sulfide Chemical compound [S-2].[Zn+2] DRDVZXDWVBGGMH-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
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Abstract
본 발명은 반도체 제조 공정 중 이온 주입 및 열처리 과정에서 발생할 수 있는 표면 거칠기를 완화시킬 수 있는 반도체 제조 방법 및 이를 이용하여 제조된 반도체에 관한 것이다. 구체적으로 본 발명은, SiC 기판에 도펀트(dopant)를 주입(implant)하는 단계, 상기 도펀트가 주입된 SiC 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계, 및 상기 캡핑된 SiC 기판을 열처리 하는 단계, 및 상기 열처리된 SiC 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되, 상기 벌집격자 구조는 이황화몰리브덴 시트인 것을 특징으로 하는, 반도체 제조 방법에 관한 것이다.The present invention relates to a semiconductor manufacturing method capable of mitigating surface roughness that may occur during ion implantation and heat treatment during a semiconductor manufacturing process, and a semiconductor manufactured using the same. Specifically, the present invention is a step of implanting a dopant into a SiC substrate, capping a material having a two-dimensional honeycomb lattice structure on the SiC substrate into which the dopant is implanted, and Heat-treating the capped SiC substrate, and removing the two-dimensional honeycomb lattice structure material from the heat-treated SiC substrate, wherein the honeycomb lattice structure is a molybdenum disulfide sheet. It is about.
Description
본 발명은 이황화 몰리브덴 나노시트를 이용하여 도펀트를 도핑하는 반도체 제조 공정에서 발생할 수 있는 반도체 표면의 조도(거칠기)를 개선시킬 수 있는 제조 방법에 관한 것이다.The present invention relates to a manufacturing method capable of improving the roughness (roughness) of a semiconductor surface that may occur in a semiconductor manufacturing process in which a dopant is doped using molybdenum disulfide nanosheets.
실리콘 카바이드(탄화규소, SiC) 전력 반도체 소자는 재료 고유의 물질적 특성이 우수하여, 고출력, 고효율 전력 변환 소자 분야에 있어서, 기존의 실리콘 등 타 반도체 소자에 비해 탁월한 장점을 갖는 소자로서 각광받고 있다.Silicon carbide (silicon carbide, SiC) power semiconductor devices are in the spotlight as a device having outstanding advantages over other semiconductor devices such as silicon in the field of high-output, high-efficiency power conversion devices due to their excellent material-specific material properties.
실리콘 카바이드 전력 반도체 소자는 기존 실리콘 기반의 전력 반도체 소자에 비해 에너지 밴드 폭이 3배, 항복 전압 특성이 10배, 포화전자 속도가 2배, 열전도도 특성이 3배로 높아서, 고온, 고 전압에서의 소자 안정성이 우수하고 높은 동작 주파수에서의 동작이 가능하여 기존의 전기, 전자 시스템의 신뢰성을 향상시키고 전력 변환 효율을 높이며 시스템을 경량화시킬 수 있다.Silicon carbide power semiconductor devices have 3 times the energy band width, 10 times the breakdown voltage, 2 times the saturation electron velocity, and 3 times the thermal conductivity compared to conventional silicon-based power semiconductor devices. It has excellent device stability and can operate at a high operating frequency, thereby improving the reliability of existing electrical and electronic systems, increasing power conversion efficiency, and reducing the weight of the system.
실리콘 카바이드를 이용한 반도체 소자는 단일 n 타입 또는 p 타입 실리콘 카바이드 반도체를 활용하기도 하지만, 그 용도에 따라 실리콘 카바이드 반도체에 도펀트(불순물)을 주입하여 p 타입 및 n 타입 영역을 전체적으로 또는 국소화 영역으로 형성한다. 실리콘 카바이드 반도체에 p 타입 SiC 영역을 형성하기 위해서 알루미늄 혹은 붕소를 주입하고 n 타입 SiC 영역을 형성하기 위해서 질소를 주입(implant)하며, 실리콘 카바이드의 경도 때문에 확산 공정이 아닌, 고 전류 이온 주입 공정을 활용해야 한다. 이렇게 주입된 불순물을 활성화하기 위하여 고온(약 1500 ~ 1800 °C)에서 장시간 활성화 열처리(anneal) 공정을 진행하게 되는데, 이 경우 SiC 표면에 스텝 번칭(Step bunching)이 발생하여 표면 조도(거칠기)가 높아지고, 규소-규소 결합, 탄소-탄소 결합, 규소 혹은 탄소의 단글링 본드(dangling bond)가 형성되어 전하를 포획한다.Semiconductor devices using silicon carbide may utilize a single n-type or p-type silicon carbide semiconductor, but depending on the purpose, dopants (impurities) are implanted into the silicon carbide semiconductor to form p-type and n-type regions entirely or as localized regions. . In order to form a p-type SiC region in the silicon carbide semiconductor, aluminum or boron is implanted and nitrogen is implanted to form an n-type SiC region. should be utilized In order to activate the implanted impurities, a long-term activation annealing process is performed at a high temperature (about 1500 ~ 1800 °C). In this case, step bunching occurs on the SiC surface and the surface roughness (roughness) is reduced. and a silicon-silicon bond, a carbon-carbon bond, or a dangling bond of silicon or carbon is formed to capture charge.
이와 같이 표면에 형성된 결합들은 자유 전자를 포획하게 되고, 표면에 네거티브 차지(negative charge) 트랩을 형성하게 된다. 이렇게 트랩된 전자들은 자유 전자들을 쿨롱 분산시키는 산란중심 (scattering center)으로 작용하게 된다.The bonds formed on the surface capture free electrons and form negative charge traps on the surface. These trapped electrons act as a scattering center that disperses the free electrons into Coulombs.
이러한 현상들에 의하여 반도체 계면 특성을 악화시키고, 제조된 반도체 소자의 특성에 바람직하지 않은 영향을 미치게 된다. 거칠기가 나빠진 표면은 누설 전류의 통로가 되어 반도체 소자의 특성을 악화시키는 것이다.These phenomena deteriorate semiconductor interface characteristics and undesirably affect the characteristics of manufactured semiconductor devices. The roughened surface becomes a passage for leakage current and deteriorates the characteristics of the semiconductor device.
이러한 단점을 보완하기 위해서 현재는 활성화 열처리 공정 후, 질산 알루미 늄(AlN) 또는 경화된 포토 레지스터를 캡층으로 올린 이후, 수산화칼륨(KOH) 또는 산소 플라즈마 건식 에칭을 이용하여 상기 캡층을 제거하는데, 이 때 실리콘 카바이드의 표면에 습식 식각 손상, 플라즈마로 인한 손상이 발생하는 문제점이 있다.In order to compensate for this disadvantage, currently, after an activation heat treatment process, aluminum nitrate (AlN) or a hardened photoresist is raised as a cap layer, and then the cap layer is removed using potassium hydroxide (KOH) or oxygen plasma dry etching. There is a problem that wet etching damage and plasma damage occur on the surface of silicon carbide.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 도펀트 주입 공정 후 열처리 과정에서 발생할 수 있는 반도체 표면 조도를 최소화 시킬 수 있는 제조 방법을 제공하는 것을 그 목적으로 한다.The present invention aims to solve the foregoing and other problems. Another object is to provide a manufacturing method capable of minimizing semiconductor surface roughness that may occur in a heat treatment process after a dopant implantation process.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below. You will be able to.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 반도체 기판에 도펀트(dopant)를 주입(implant)하는 단계; 상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계; 및 상기 캡핑된 반도체 기판을 열처리 하는 단계; 및 상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되, 상기 2차원 벌집격자 구조의 물질은 이황화몰리브덴 나노시트인 것을 특징으로 하는, 반도체 제조 방법을 제공한다.According to one aspect of the present invention to achieve the above or other object, implanting a dopant (dopant) into a semiconductor substrate (implant); capping a material having a two-dimensional honeycomb lattice structure on the semiconductor substrate implanted with the dopant; and heat-treating the capped semiconductor substrate; and removing the two-dimensional honeycomb lattice structure material from the heat-treated semiconductor substrate, wherein the two-dimensional honeycomb lattice structure material is a molybdenum disulfide nanosheet.
상기 이황화몰리브덴 나노시트는, 팁 소니케이션이 적용될 수 있다.Tip sonication may be applied to the molybdenum disulfide nanosheet.
상기 팁 소니케이션이 적용된 이황화몰리브덴 나노시트의 직경은 20 nm ~ 30 nm일 수 있다.The diameter of the molybdenum disulfide nanosheet to which the tip sonication is applied may be 20 nm to 30 nm.
상기 캡핑하는 단계는, 상기 이황화몰리브덴 나노시트가 분산된 에탄올 솔루션을 스핀코팅으로 코팅할 수 있다.In the capping step, the ethanol solution in which the molybdenum disulfide nanosheets are dispersed may be coated by spin coating.
상기 반도체는 실리콘 카바이드 기반 MOSFET(SiC based MOSFET)일 수 있다.The semiconductor may be a silicon carbide based MOSFET (SiC based MOSFET).
본 발명에 따른 반도체 제조 방법 및 반도체의 효과에 대해 설명하면 다음과 같다.The semiconductor manufacturing method and the effect of the semiconductor according to the present invention will be described.
본 발명의 실시 예들 중 적어도 하나에 의하면, 캡핑층으로 사용되는 이황화몰리브덴(MoS2) 나노시트는 벌집격자 구조로 형성되어 육방정계 구조의 SiC 기판 표면의 원자들과 1:1 매칭될 수 있기 때문에, 열처리 이후에도 표면 상태를 상당히 개선시킬 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, the molybdenum disulfide (MoS 2 ) nanosheet used as the capping layer is formed in a honeycomb lattice structure and can be 1:1 matched with atoms on the surface of a hexagonal SiC substrate. , there is an advantage that the surface state can be significantly improved even after heat treatment.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 직경의 사이즈가 이황화몰리브덴(MoS2) 나노시트를 캡핑층으로 활용할 경우, 대면적의 이황화몰리브덴 나노시트의 불균일하거나 결함(defect)에 의해서 생길수 있는 캡핑층의 공백을 최소화시킬 수 있다는 장점이 존재한다.In addition, according to at least one of the embodiments of the present invention, when the size of the diameter is molybdenum disulfide (MoS 2 ) nanosheets are used as a capping layer, the large area of molybdenum disulfide nanosheets may be non-uniform or caused by defects. There is an advantage that the void of the capping layer can be minimized.
그리고 본 발명의 실시 예들 중 적어도 하나에 의하면, 기판을 이루는 SiC의 격자상수(a: ~3.095 Å)와 MoS2의 격자 상수 특성 (a: ~3.16 Å)이 상당히 유사하여 캡으로 적용하여 후 열처리시 SiC의 표면 원자와 MoS2 의 원자가 1대 1 매칭이 용이하여 더욱 개선된 표면 개질 특성을 유도할 수 있다는 장점이 존재한다.And according to at least one of the embodiments of the present invention, the lattice constant of SiC constituting the substrate (a: ~ 3.095 Å) and the lattice constant of MoS 2 (a: ~ 3.16 Å) are very similar, so it is applied as a cap and post-heat treatment There is an advantage in that surface atoms of SiC and atoms of MoS 2 can be easily matched one-to-one, leading to further improved surface modification properties.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.A further scope of the applicability of the present invention will become apparent from the detailed description that follows. However, since various changes and modifications within the spirit and scope of the present invention can be clearly understood by those skilled in the art, it should be understood that the detailed description and specific examples such as preferred embodiments of the present invention are given as examples only.
도 1은 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다.
도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.
도 4는 본 발명의 일실시에에 따라 이황화 몰리브덴 층(402)을 형성한 개념도를 도시하는 도면이다.
도 5는 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.
도 6은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.
도 7은 본 발명의 일실시예에 따른 이황화몰리브덴 나노시트 합성 방법의 순서도를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따른 이황화몰리브덴 나노시트 합성 개념도를 도시하는 도면이다.
도 9는 본 발명의 일실시예에 따라, 팁 소니케이션을 수행하기 전과 후에 이황화몰리브덴 나노시트의 크기를 비교하는 도면이다.1 is a diagram showing a flow chart of a semiconductor manufacturing method according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a semiconductor substrate according to an embodiment of the present invention, and FIG. 3 is a conceptual diagram in which dopants are implanted into a semiconductor substrate according to an embodiment of the present invention.
4 is a diagram showing a conceptual diagram in which a
5 is a diagram illustrating a layer in which a dopant implanted by a heat treatment process is activated according to an embodiment of the present invention.
6 is a diagram illustrating a state in which a capping removal process is completed according to an embodiment of the present invention.
7 is a diagram showing a flow chart of a method for synthesizing molybdenum disulfide nanosheets according to an embodiment of the present invention.
8 is a diagram showing a conceptual diagram of synthesizing molybdenum disulfide nanosheets according to an embodiment of the present invention.
9 is a diagram comparing the sizes of molybdenum disulfide nanosheets before and after performing tip sonication according to one embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, the embodiments disclosed in this specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are given the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted. The suffixes "module" and "unit" for components used in the following description are given or used together in consideration of ease of writing the specification, and do not have meanings or roles that are distinct from each other by themselves. In addition, in describing the embodiments disclosed in this specification, if it is determined that a detailed description of a related known technology may obscure the gist of the embodiment disclosed in this specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in this specification, the technical idea disclosed in this specification is not limited by the accompanying drawings, and all changes included in the spirit and technical scope of the present invention , it should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers, such as first and second, may be used to describe various components, but the components are not limited by the terms. These terms are only used for the purpose of distinguishing one component from another.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, but other elements may exist in the middle. It should be. On the other hand, when an element is referred to as “directly connected” or “directly connected” to another element, it should be understood that no other element exists in the middle.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as "comprise" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.
반도체 기판은 기판 상부에 형성될 반도체 영역과 실질적으로 반응하지 않으면서, 고온 하에 노출되어도 변형, 열화 등이 일어나지 않는 물질을 포함할 수 있으며, 통상적인 반도체 공정에서 사용되는 기판으로서, 예를 들어, 실리콘, 실리콘 산화물 (예: SiO2), 실리콘 질화물 (예: SiN), 실리콘 카바이드(SiC), 질화 반도체 (예: GaN), 금속 호일(metal foil, 예를 들면, 구리 호일, 알루미늄 호일, 니켈 호일, 팔라디움 호일, 스테인레스 스틸(stainless steel) 등), 금속 산화물, HOPG(Highly Ordered Pyrolytic Graphite), 헥사고날 보론 나이트라이드(Hexagonal Boron Nitride:h-BN), c-plane 사파이어 웨이퍼 (c-plane sapphire wafer), ZnS (Zinc Sulfide) 및 고분자 기판(polymer substrate)으로 이루어진 군으로부터 선택되는 하나 이상을 포함할 수 있으나, 바람직하게는, 실리콘 카바이드(SiC)일 수 있으며, 더욱 바람직하게는 육방정계(hexagonal) 구조의 실리콘 카바이드일 수 있다.The semiconductor substrate may include a material that does not substantially react with a semiconductor region to be formed on the substrate and does not undergo deformation or deterioration even when exposed to high temperatures, and is a substrate used in a typical semiconductor process, for example, Silicon, silicon oxide (eg SiO2), silicon nitride (eg SiN), silicon carbide (SiC), nitride semiconductor (eg GaN), metal foil (eg copper foil, aluminum foil, nickel foil) , palladium foil, stainless steel, etc.), metal oxides, HOPG (Highly Ordered Pyrolytic Graphite), Hexagonal Boron Nitride (h-BN), c-plane sapphire wafer ), ZnS (Zinc Sulfide), and polymer substrates, but may include at least one selected from the group consisting of, preferably, silicon carbide (SiC), more preferably hexagonal The structure may be silicon carbide.
상기 반도체 기판의 예시에서, 상기 금속 호일은, 알루미늄 호일과 같이 녹는 점이 높으면서 탄소 박막을 형성촉매로는 작용하지 않는 물질 또는 구리 및 니켈 호일처럼 탄소 박막 형성 촉매로도 작용할 수 있는 물질일 수 있다.In the example of the semiconductor substrate, the metal foil may be a material that has a high melting point, such as aluminum foil, and does not act as a catalyst for forming a carbon thin film, or a material that can also act as a catalyst for forming a carbon thin film, such as copper and nickel foil.
상기 반도체 기판의 예시에서, 상기 금속 산화물의 보다 구체적인 예로는, 알루미늄 산화물, 몰리브덴 산화물, 마그네슘 산화물, 인듐 틴 옥사이드 등일 수 있으나 이에 한정되는 것은 아니다.In the example of the semiconductor substrate, more specific examples of the metal oxide may be aluminum oxide, molybdenum oxide, magnesium oxide, indium tin oxide, etc., but are not limited thereto.
상기 실리콘 카바이드는 실리콘과 탄소의 화합물로 공유결합과 부분적 이온 결합으로 이루어진 인공화합물로서, 기존에 범용으로 사용되는 실리콘에 비해 에너지 밴드폭이 3배, 항복 전압 특성이 10배, 포화 전자 속도가 2 배, 열전도도 특성이 3배로 높아서 실리콘에 비해 약 8배 높은 전압을 견딜 수 있고, 전류는 100배 정도 흘릴 수 있다.The silicon carbide is an artificial compound composed of a covalent bond and a partial ionic bond as a compound of silicon and carbon, and has three times the energy bandwidth, 10 times the breakdown voltage characteristic, and 2 times the saturation electron velocity compared to conventionally used silicon. Its thermal conductivity is 3 times higher, so it can withstand about 8 times higher voltage than silicon and can flow about 100 times more current.
또한, 상기 실리콘 카바이드는 간접 천이 반도체로서, 단결정 제조 기술이 다른 기판에 비해 간이한 편이며, GaN과 격자 부정합이 적고 열특성이 우수하여 GaN 박막을 성장시키는 기판으로 활용될 수도 있다.In addition, the silicon carbide is an indirect transition semiconductor, and the single crystal manufacturing technology is simple compared to other substrates, and it has low lattice mismatch with GaN and excellent thermal characteristics, so it can be used as a substrate for growing GaN thin films.
상기 실리콘 카바이드의 결정 구조는 1000 ℃ 내지 2700 ℃ 이상의 영역에 걸쳐 결정 구조가 다른 상이 존재할 수 있으며, 대표적인 안정상으로는 3C(Cubic), 4H(Hexagonal), 6H(Hexagonal), 15R(Rhombohedral) 등이며, 이외에도 200 여종이 넘는 동질 이상형이 존재하지만, 대형의 단결정 성장이 가능한 안정상으로 존재할 수 있는 다형으로서 바람직하게는 4단 육방정계(4H, 4층 육방정계) 구조일 수 있다.In the crystal structure of the silicon carbide, phases with different crystal structures may exist over a range of 1000 ° C to 2700 ° C or more, and representative stable phases include 3C (Cubic), 4H (Hexagonal), 6H (Hexagonal), 15R (Rhombohedral), etc. In addition, there are more than 200 homogeneous ideal forms, but as a polymorph that can exist as a stable phase capable of growing a large single crystal, it may preferably have a 4-step hexagonal (4H, 4-layer hexagonal) structure.
상기 반도체 기판은 서로 다른 1 이상의 물질의 혼합물로 이루어진 단일층일 수도 있고, 서로 다른 2 이상의 물질로 이루어진 개별 층들이 적층된 다층 구조일 수도 있다.The semiconductor substrate may be a single layer made of a mixture of one or more different materials, or may have a multilayer structure in which individual layers made of two or more different materials are stacked.
본 발명의 일 실시예에 따를 때, 도펀트(불순물)가 주입된 실리콘 카바이드(SiC) 반도체 영역은, p 타입 반전 영역인 것일 수 있다.According to an embodiment of the present invention, a silicon carbide (SiC) semiconductor region implanted with dopants (impurities) may be a p-type inversion region.
상기 반도체 영역은, 실리콘 카바이드 기판에 용도에 따라 불순물을 주입하여, p 타입, n 타입을 전체적으로 혹은 국소적으로 형성시키는 것을 의미하며, p 타입 반전 또는 n 타입인 것일 수 있다.The semiconductor region means to entirely or locally form a p-type or an n-type semiconductor region by implanting impurities into a silicon carbide substrate according to a purpose, and may be a p-type inversion or an n-type semiconductor region.
본 발명의 일 실시예에는 반도체의 SiC/SiO2 계면 전하 포획 밀도를 감소시키기 위한 제조 방법이다. 상기 전하 포획 밀도의 감소는, 소자의 표면 누설 전류를 감소시켜서 소자 저항을 개선시킬 수 있다.One embodiment of the present invention is a manufacturing method for reducing the SiC/SiO 2 interfacial charge trap density of a semiconductor. Reduction of the charge trapping density may improve device resistance by reducing surface leakage current of the device.
본 발명의 일 실시예에 따를 때, 상기 불순물은, 질소(N), 인(P), 붕소(B) 및 알루미늄(Al) 중 적어도 하나를 포함하는 것일 수 있다.According to an embodiment of the present invention, the impurity may include at least one of nitrogen (N), phosphorus (P), boron (B), and aluminum (Al).
상기 p 타입 실리콘 카바이드 반도체 영역은, 실리콘 카바이드 반도체에 불순물인 알루미늄 또는 붕소를 주입한 것일 수 있으며, 상기 n 타입 실리콘 카바이드 반도체 영역은, 불순물로서, 질소 또는 인을 주입한 것일 수 있다.The p-type silicon carbide semiconductor region may be a silicon carbide semiconductor implanted with aluminum or boron as an impurity, and the n-type silicon carbide semiconductor region may be implanted with nitrogen or phosphorus as an impurity.
상기 알루미늄 또는 붕소를 주입한 p 타입 실리콘 카바이드 반도체 영역은, 정공(hole)에 의해 전류가 흐르므로 정공이 메이저 캐리어가 되고, 자유 전자가 마이너 캐리어가 되는 것으로써, 알루미늄 또는 붕소의 양을 증가시키면 정공이 증가할 수 있다.In the p-type silicon carbide semiconductor region implanted with aluminum or boron, current flows due to holes, so that holes become major carriers and free electrons become minor carriers, so when the amount of aluminum or boron is increased, hole may increase.
상기 불순물은, 고온 이온 임플란터를 활용하여 주입할 수 있으며, 불순물 주입시 불순물 농도와 주변 온도, 주입 에너지는 최종적으로 요구되는 p 타입 반전 영역의 두께와 농도에 맞게 조절할 수 있다.The impurity may be implanted using a high-temperature ion implanter, and when implanting the impurity, the impurity concentration, ambient temperature, and implantation energy may be adjusted according to the finally required thickness and concentration of the p-type inversion region.
도 1은 본 발명의 일실시예에 따른 반도체 제조 방법의 순서도를 도시하는 도면이다. 도 2는 본 발명의 일실시예에 따라 반도체 기판, 도 3은 본 발명의 일실시예에 따른 반도체 기판 상에 도펀트가 주입된 개념도를 도시하는 도면이다.1 is a diagram showing a flow chart of a semiconductor manufacturing method according to an embodiment of the present invention. FIG. 2 is a diagram illustrating a semiconductor substrate according to an embodiment of the present invention, and FIG. 3 is a conceptual diagram in which dopants are implanted into a semiconductor substrate according to an embodiment of the present invention.
도 4는 본 발명의 일실시에에 따라 이황화 몰리브덴 층(402)을 형성한 개념도를 도시하는 도면이다.4 is a diagram showing a conceptual diagram in which a
도 5는 본 발명의 일실시예에 따라 열처리 공정에 의해 주입된 도펀트가 활성화된 층을 도시하는 도면이다.5 is a diagram illustrating a layer in which a dopant implanted by a heat treatment process is activated according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따라 캡핑 제거 공정이 완료된 상태를 도시하는 도면이다.6 is a diagram illustrating a state in which a capping removal process is completed according to an embodiment of the present invention.
이하에서는, 도 1의 순서도 및 도 2 내지 도 6의 개념도를 함께 참조하여 설명한다.Hereinafter, description will be made with reference to the flowchart of FIG. 1 and the conceptual diagrams of FIGS. 2 to 6 together.
도시된 도면을 참조하면, 에피택셜 층이 형성된 SiC 기판(201) 상에 도펀트(이온) 주입(implant) 공정(S101, 도 2 -> 도 3)이 이루어진다. 도 3을 참조하면, 불순물이 주입 후 활성화 되지 않은 SiC 우물 영역(301)이 도시된다.Referring to the illustrated drawings, a dopant (ion) implant process (S101, FIG. 2 -> FIG. 3) is performed on the
n+-SiC를 위한 도펀트로는 질소 또는 인, p-body SiC를 위한 도펀트로는 알루미늄이나 붕소, p+-SiC를 위한 도펀트로는 알루미늄또는 붕소가 있을 수 있다.Nitrogen or phosphorus may be used as a dopant for n + -SiC, aluminum or boron may be used as a dopant for p-body SiC, and aluminum or boron may be used as a dopant for p + -SiC.
이와 같이 주입된 도펀트 영역(301)의 활성화를 위해서는 비활성 혹은 질소 분위기에서 약 1500 ~ 1800 °C에서 약 30 ~ 60분 정도 열처리(S103 단계)해야 한다.In order to activate the implanted
하지만, 이러한 열처리 공정을 거치고 나면, SiC 표면에서 스텝 번칭을 유발하여 표면 거칠기가 상당히 나빠질 수 있다. 또한 SiC 표면의 스텝에 밀집되어 있는 단글링 본드(dangling bond)가 활성화되어 표면의 규소-규소 결합에 의해서 비정실 실리콘층이 형성되거나, 탄소-탄소 결합에 의해서 탄소 클러스터가 형성된다. However, after such a heat treatment process, step bunching is induced on the SiC surface, and surface roughness may be significantly deteriorated. In addition, dangling bonds densely clustered on the step of the SiC surface are activated, and an amorphous silicon layer is formed by silicon-silicon bonding on the surface or a carbon cluster is formed by carbon-carbon bonding.
표면에 원하지 않은 규소-규소 결합, 탄소-탄소 결합이나 단글링 본드가 형성되면, 이러한 결합이 전자를 포획하게 된다. 포획된 전자들은 표면에 네거티브 차지를 형성하게 되고, 자유전자들에 쿨롱 힘을 작용하여 산란중심(scattering center)으로 역할하게 되어 결국, 소스로부터 드레인으로 흐르는 전류를 감소시킨다. 즉, 온 저항이 증가한다는 의미이다.When undesirable silicon-silicon bonds, carbon-carbon bonds or dangling bonds are formed on the surface, these bonds will capture electrons. The captured electrons form a negative charge on the surface, and act as a scattering center by acting on the free electrons with a Coulomb force, eventually reducing the current flowing from the source to the drain. That is, the on-resistance increases.
따라서, 본 발명에서는, S103 단계의 열처리를 하기 전에 S102 단계의 캡핑(Capping) 공정을 추가하여, 위와 같이 스텝 번칭으로 인한 표면 거칠기 증가를 최소화시키도록 제안하는 것이다.Therefore, in the present invention, it is proposed to minimize the increase in surface roughness due to step bunching as described above by adding a capping process in step S102 before performing the heat treatment in step S103.
상술한 규소-규소 결합, 탄소-탄소 결합 및 단글링 본드의 형성은 결국 표면에 위치하는 원자들이 고온에서 서로 결합하기 때문에 발생한다고 예상해 볼 수 있다. 따라서, 본 발명의 발명가(들)은, 열처리 되는 동안 다른 물질을 표면의 원자들과 대체하여(alternatively) 결합시켜 서로 결합되지 않도록 예방하고, 열처리 후 그 결합된 물질들을 제거하고자 하는 것이다.It can be expected that the formation of the above-described silicon-silicon bond, carbon-carbon bond, and dangling bond eventually occurs because atoms located on the surface bond to each other at a high temperature. Therefore, the inventor(s) of the present invention, during heat treatment, alternately combine other materials with atoms on the surface to prevent them from being combined with each other, and to remove the combined materials after heat treatment.
육방정계 구조의 SiC 기판에서는 이에 정확하게 매칭될 수 있는 구조의 물질로 캡핑할 경우, 가장 효과적으로 표면의 원자들과 결합될 수 있을 것이다. 이를 위하여 본 발명의 일실시예에서는, 이러한 구조로 2차원의 벌집격자(honeycomb lattice) 구조의 물질을 이용하도록 제안하는 것이다. 왜냐하면, 육방정계 구조의 상면과 상기 벌집격자 구조의 물질이 1:1로 매칭될 수 있기 때문이다.In the case of a SiC substrate having a hexagonal structure, when it is capped with a material having a structure that can be precisely matched thereto, it will be most effectively bonded to atoms on the surface. To this end, in one embodiment of the present invention, it is proposed to use a material having a two-dimensional honeycomb lattice structure as such a structure. This is because the upper surface of the hexagonal structure and the material of the honeycomb lattice structure can be matched 1:1.
이를 위하여 본 발명의 일실시예에 따른 캡핑 단계는, 상기 도펀트가 주입된 기판 상에 이황화몰리브덴(MoS2) 나노시트를 합성하도록 제안한다.To this end, in the capping step according to an embodiment of the present invention, it is proposed to synthesize molybdenum disulfide (MoS 2 ) nanosheets on the dopant-injected substrate.
일반적으로 이황화몰리브덴(MoS2) 나노시트를 합성하기 위해, 화학 기상 증착법, 화학적 박리법이나 화학 용매 박리법을 적용한다.In general, in order to synthesize molybdenum disulfide (MoS 2 ) nanosheets, a chemical vapor deposition method, a chemical exfoliation method, or a chemical solvent exfoliation method is applied.
화학 기상 증착법(Bottom-up)은, MoCl5(전이금속 클로라이드) 혹은 MoO3(전이금속 산화물)을 기반으로 황 파우더와 함께 고온에서 가열하여 합성시킨다.In the chemical vapor deposition method (Bottom-up), based on MoCl 5 (transition metal chloride) or MoO 3 (transition metal oxide), sulfur powder is synthesized by heating at high temperature.
화학적 박리법은, Li 이온 층을 삽입(intercalation)하는 방식에 의한 합성 방법이다.The chemical exfoliation method is a synthesis method by a method of intercalating a Li ion layer.
이와 같은 일반적인 합성 방법에 의해서는, 합성 조건이 상당히 까다롭거나 대면적에 어려운 단점이 존재한다.By such a general synthesis method, there are disadvantages in that the synthesis conditions are very difficult or difficult in a large area.
화학용매 박리법은 위 두 가지 방법을 개선한 방법으로서, 오일상의 화학용매를 이용한 두 단계의 열적 분해 박리법, 원심분리와 초음파 분산으로 디칼코제나이드 생성한다. 한 겹 혹은 여러 겹의 전이금속 디칼코제나이드 대량생산 가능하다는 장점이 있으나, 낮은 수율, 비효율적인 전사 방법이나 높은 생산 단가 등의 단점이 존재한다.The chemical solvent separation method is an improved method of the above two methods, and dichalcogenide is produced by two-step thermal decomposition separation method using an oily chemical solvent, centrifugation and ultrasonic dispersion. It has the advantage of being able to mass-produce single-layer or multi-layer transition metal dichalcogenide, but has disadvantages such as low yield, inefficient transfer method, and high production cost.
따라서, 본 발명에서는 아래와 같이 합성 방법을 개선시켜 적용할 수 있도록 제안한다.Therefore, the present invention proposes to improve and apply the synthesis method as follows.
도 7은 본 발명의 일실시예에 따른 이황화몰리브덴 나노시트 합성 방법의 순서도를 도시하는 도면이다. 도 8은 본 발명의 일실시예에 따른 이황화몰리브덴 나노시트 합성 개념도를 도시하는 도면이다.7 is a diagram showing a flow chart of a method for synthesizing molybdenum disulfide nanosheets according to an embodiment of the present invention. 8 is a diagram showing a conceptual diagram of synthesizing molybdenum disulfide nanosheets according to an embodiment of the present invention.
도 7 및 도 8을 함께 참조하여 설명한다.It will be described with reference to FIGS. 7 and 8 together.
먼저 S801 단계에서 본 발명에 따른 합성 방법은 이황화몰리브덴 나노시트를 에탄올에 분산시킨다. 도 8 (a)의 예시에서와 같이 2g의 이황화몰리브덴 나노시트를 1L의 에탄올에 분산시킬 수 있다.First, in step S801, in the synthesis method according to the present invention, molybdenum disulfide nanosheets are dispersed in ethanol. As in the example of FIG. 8 (a), 2 g of molybdenum disulfide nanosheets may be dispersed in 1 L of ethanol.
그리고 본 발명에 따른 합성 방법은 에탄올에 분산된 이황화몰리브덴 나노시트 솔루션에 팁 소니케이션 처리(S802)를 수행할 수 있다(도 8 (b)). 울트라 소니케이션은 배스 외부에 오슐레이터 건이 진동을 일으켜서 분산이나 전구체를 녹여주는 반면, 팁소니케이션은 오슐레이터 혼이 직접 용매에 담겨서 더 높은 프리퀀시로 진동을 일으켜 전해지는 파워가 더 크기 때문에 기계적 박리에 유리하다. 본 발명에서는 전처리 과정으로 울트라 소니케이션을 수행한 후, 분산된 용액을 팁 소니케이션 처리를 통해 MoS2 시트를 더 작은 나노 사이즈로 박리할 수 있다.In the synthesis method according to the present invention, tip sonication treatment (S802) may be performed on the molybdenum disulfide nanosheet solution dispersed in ethanol (FIG. 8 (b)). In ultra sonication, the oscillator gun vibrates outside the bath to dissolve the dispersion or precursor, whereas in tipsonication, the oscillator horn is directly immersed in the solvent and vibrates at a higher frequency, resulting in greater power transmitted. favorable for exfoliation; In the present invention, after performing ultra sonication as a pretreatment process, the dispersed solution is subjected to tip sonication treatment to MoS 2 It is possible to peel the sheet into a smaller nano size.
이어서 S803 단계에서 본 발명에 따른 합성 방법은 팁 소니케이션 처리된 이황화몰리브덴 나노시트 솔루션에 원심분리를 수행한다. 도 8 (c)에 도시된 예시에서 S803 단계는, 약 8000 rpm에서 약 30분간 원심분리를 수행한다.Subsequently, in step S803, the synthesis method according to the present invention performs centrifugation on the tip sonication-treated molybdenum disulfide nanosheet solution. In the example shown in FIG. 8 (c), in step S803, centrifugation is performed at about 8000 rpm for about 30 minutes.
특히, 상술한 방법에 의해서 생성된 이황화몰리브덴 나노시트는, 직경이 약 20 ~ 30nm의 균일한 사이즈로 획득될 수 있다는 장점이 존재한다. 이렇게 사이즈가 작고 균일하게 획득되는 이황화몰리브덴 나노시트는, 인접한 시트와 간격이 촘촘하게 형성될 수 있다. 이에 따라, 대면적 이황화몰리브덴 나노시트에서 발생되는 다양한 결함(defect), 불균형 및 불균일로 인하여 일부 커버리지에 공백이 생기게 되는 문제를 최소화 시킬 수 있다는 장점이 존재한다.In particular, the molybdenum disulfide nanosheet produced by the above-described method has the advantage that it can be obtained in a uniform size of about 20 to 30 nm in diameter. The molybdenum disulfide nanosheets obtained in such a small size and uniformly may be formed with close spacing between adjacent sheets. Accordingly, there is an advantage in that it is possible to minimize the problem of gaps in some coverages due to various defects, imbalances, and non-uniformities generated in the large-area molybdenum disulfide nanosheets.
S804 단계에서 본 발명에 따른 합성 방법은, 원심분리가 이루어지고 난 솔루션에 상청액(표면에 뜨는 물질)을 수집하고 침전물은 제거한다. 이와 같이 원심분리 후 얻게 되는 최초 이황화몰리브덴 나노시트 농도는 약 100 ± 2.7 mg/L 정도이다.In step S804, the synthesis method according to the present invention collects the supernatant (a material floating on the surface) in the solution after centrifugation and removes the precipitate. As such, the initial molybdenum disulfide nanosheet concentration obtained after centrifugation is about 100 ± 2.7 mg/L.
S805 단계에서 본 발명에 따른 합성 방법은, 상기 상청액을 에탄올에 희석시킨다. 예를 들어, 0.2 mL 의 이황화몰리브덴 나노시트 상청액을 1 mL의 에탄올에 희석시킬 수 있다.In the synthesis method according to the present invention in step S805, the supernatant is diluted in ethanol. For example, 0.2 mL of molybdenum disulfide nanosheet supernatant can be diluted in 1 mL of ethanol.
마지막으로, S806 단계에서 본 발명에 따른 합성 방법은, 에탄올에 희석된 이황화몰리브덴 나노시트 상청액을 이용하여 스핀코팅을 S102 단계의 캡핑 공정을 수행할 수 있다.Finally, in step S806, the synthesis method according to the present invention may perform spin coating using the supernatant of molybdenum disulfide nanosheets diluted in ethanol and the capping step of step S102.
도 4는 본 발명의 일실시예에 따라 S806 단계의 스핀코팅을 이용하여 캡핑시킨 이황화몰리브덴(MoS2)의 캡핑층(402)을 도시한다.4 shows a
이와 같이 형성된 이황화몰리브덴(MoS2) 나노시트는 벌집격자 구조로 형성되어 1) 공정이 용이하고 비용이 낮으며 2) 육방정계 구조의 SiC 기판 표면의 원자들과 1:1 매칭될 수 있기 때문에, 표면 상태를 상당히 개선시킬 수 있다는 장점이 존재한다.Since the molybdenum disulfide (MoS 2 ) nanosheet formed in this way is formed in a honeycomb lattice structure, 1) the process is easy and the cost is low, and 2) it can be 1:1 matched with atoms on the surface of a SiC substrate having a hexagonal structure, There is an advantage that the surface condition can be significantly improved.
더 나아가, 기판을 이루는 SiC의 격자상수(a: ~3.095 Å)와 MoS2의 격자 상수 특성 (a: ~3.16 Å)이 상당히 유사하여 캡으로 적용하여 후 열처리시 SiC의 표면 원자와 MoS2 의 원자가 1대 1 매칭이 용의하여 더욱 개선된 표면 개질 특성을 유도할 수 있다는 장점이 존재한다.Furthermore, the lattice constant of SiC constituting the substrate (a: ~3.095 Å ) and the lattice constant characteristics of MoS 2 (a: ~3.16 Å) are very similar, so it is applied as a cap and heat treatment There is an advantage that valence one-to-one matching can be easily achieved to induce more improved surface modification properties.
그 후 상술한 S103 단계의 열처리(annealing) 공정이 이루어질 수 있다. 열처리 공정이 이루어지면, 도 4의 도펀트(불순물)가 활성화 되지 않은 SiC 우물 영역(301)이 도 5의 활성화된 SiC 우물 영역(302)로 바뀔 수 있을 것이다.Thereafter, the annealing process of step S103 described above may be performed. When the heat treatment process is performed, the
다시 도 1로 복귀하여, 열처리가 이루어진 S103 단계 후에 캡핑층(402, 이황화몰리브덴(MoS2) 층)을 제거(S104 단계)하여 표면 거칠기가 개선된 SiC 기판을 얻을 수 있다. 더 나아가 본 발명의 일실시예에 따른 S104 단계는, 피라냐(Piranha) 세정이나 아쿠아 레기아(왕수, aqua regia, 진한 염산(HCl)과 진한 질산 (HNO3)을 3:1로 섞은 용액)를 이용하여 상기 캡핑층(402)을 제거시키도록 제안한다. 본 발명에서는, S104 단계에서 피라냐 세정을 이용하도록 제안한다. 왜냐하면 아쿠아 레기아 세정 방식을 이용하는 경우에는, SiC 기판에 손상(damage)을 줄 가능성이 존재하기 때문이다. 피라냐 세정을 위하여 먼저 황산(H2SO4)와 과산화수소(H2O2)를 4:1의 비율로 혼합한 뒤 약 120°C 정도로 끓이고 약 10분 정도 담근다. 그 후 초순수를 이용하여 약 10분 정도 세정 작업을 수행하여 피라냐 세정 용액을 세척해낸다.Returning to FIG. 1 again, after step S103 of heat treatment, the capping layer 402 (molybdenum disulfide (MoS 2 ) layer) is removed (step S104) to obtain a SiC substrate having improved surface roughness. Furthermore, in step S104 according to an embodiment of the present invention, piranha cleaning or aqua regia (regia, aqua regia, a solution of concentrated hydrochloric acid (HCl) and concentrated nitric acid (HNO 3 ) mixed at a ratio of 3: 1) It is proposed to remove the
도 9는 본 발명의 일실시예에 따라, 팁 소니케이션을 수행하기 전과 후에 이황화몰리브덴 나노시트의 크기를 비교하는 도면이다.9 is a diagram comparing the sizes of molybdenum disulfide nanosheets before and after performing tip sonication according to one embodiment of the present invention.
ㅇblanket
열처리 과정을 위하여 높은 온도가 유지되더라도 SiC 기판 표면에 원자들은 캡핑 층과 강하게 결합되어 있기 때문에, 표면에 위치한 원자들 서로 간에 결합되지 않을 것이다. 열처리 과정이 끝난 후 캡핑층(402)을 제거할 경우, 표면에 위치한 원자들은 서로 결합되지 않은 상태로 유지될 수 있어 표면에 거칠기가 개선될 수 있는 것이다.Even if a high temperature is maintained for the heat treatment process, since atoms on the surface of the SiC substrate are strongly bonded to the capping layer, atoms located on the surface will not bond to each other. When the
이상으로 본 발명에 따른 SiC MOSFET 제조 방법 및 이를 이용한 SiC MOSFET의 실시예를 실시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.Above, the SiC MOSFET manufacturing method according to the present invention and the embodiment of the SiC MOSFET using the same have been carried out, but this is described as at least one embodiment, whereby the technical spirit of the present invention and its configuration and operation are not limited. That is, the scope of the technical idea of the present invention is not limited / limited by the drawings or the description referring to the drawings. In addition, the concepts and embodiments of the present invention presented in the present invention can be used by those skilled in the art as a basis for modifying or designing other structures to achieve the same purpose of the present invention. , Modified or changed equivalent structure by a person skilled in the art to which the present invention belongs is bound by the technical scope of the present invention described in the claims, and the spirit or scope of the invention described in the claims Various changes, substitutions, and changes are possible within the limit that does not deviate.
Claims (5)
상기 도펀트가 주입된 반도체 기판 상에 2차원 벌집격자(honeycomb lattice) 구조의 물질을 캡핑(capping)하는 단계; 및
상기 캡핑된 반도체 기판을 열처리 하는 단계; 및
상기 열처리된 반도체 기판 상에서 상기 2차원 벌집격자 구조의 물질을 제거하는 단계를 포함하되,
상기 2차원 벌집격자 구조의 물질은 이황화몰리브덴 나노시트인 것을 특징으로 하는,
반도체 제조 방법.
implanting a dopant into a semiconductor substrate;
capping a material having a two-dimensional honeycomb lattice structure on the semiconductor substrate implanted with the dopant; and
heat-treating the capped semiconductor substrate; and
Including the step of removing the material of the two-dimensional honeycomb lattice structure from the heat-treated semiconductor substrate,
Characterized in that the material of the two-dimensional honeycomb lattice structure is a molybdenum disulfide nanosheet,
Semiconductor manufacturing method.
팁 소니케이션이 적용된 것을 특징으로 하는,
반도체 제조 방법.
The method of claim 1, wherein the molybdenum disulfide nanosheet,
Characterized in that tip sonication is applied,
Semiconductor manufacturing method.
상기 팁 소니케이션이 적용된 이황화몰리브덴 나노시트의 직경은 20nm ~ 30nm인 것을 특징으로 하는,
반도체 제조 방법.
According to claim 2,
Characterized in that the diameter of the molybdenum disulfide nanosheet to which the tip sonication is applied is 20 nm to 30 nm,
Semiconductor manufacturing method.
상기 이황화몰리브덴 나노시트가 분산된 에탄올 솔루션을 스핀코팅으로 코팅하는 것을 특징으로 하는,
반도체 제조 방법.
The method of claim 1, wherein the capping step comprises:
Characterized in that the ethanol solution in which the molybdenum disulfide nanosheets are dispersed is coated by spin coating,
Semiconductor manufacturing method.
상기 반도체는 실리콘 카바이드 MOSFET(SiC MOSFET)인 것을 특징으로 하는,
반도체 제조 방법.
According to claim 1,
Characterized in that the semiconductor is a silicon carbide MOSFET (SiC MOSFET),
Semiconductor manufacturing method.
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