KR102138664B1 - Display device - Google Patents
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Abstract
본 발명의 실시예에 따른 표시장치는, 표시영역에서 동영상 영역과 정지영상 영역을 구분하여 게이트 신호를 서로 다르게 인가하는 표시장치를 제공하고, 입력되는 데이터를 판정하여 변경되는 영역의 데이터와 게이트 드라이브를 구동하고, 변경되지 않는 영역의 데이터와 게이트 드라이브를 구동하지 않으므로서, 소비 전력을 절감할 수 있는 표시장치를 제공할 수 있다.
본 발명의 실시예에 따른 표시장치는, n(n은 자연수)개의 게이트 라인들이 형성된 패널; 클록신호 및 구동 모드 제어 신호를 생성하는 타이밍 제어부; 및 상기 클록 신호 및 구동 모드 제어 신호에 대응하여 상기 게이트 라인들 각각에 게이트 신호를 인가하는 게이트 드라이버; 를 포함하고, 상기 구동 모드 제어 신호는 정지 화면 또는 동영상 화면에 따라 논리 값을 달리하는 신호로서, 논리 값에 따라 상기 게이트 라인들에 게이트 신호의 출력 여부가 결정되는 표시장치.A display device according to an exemplary embodiment of the present invention provides a display device that differently applies a gate signal by separating a video area and a still image area from a display area, and determines input data to determine the data to be changed and the gate drive It is possible to provide a display device that can reduce power consumption by driving and driving data and a gate drive in an unchanged region.
A display device according to an exemplary embodiment of the present invention includes: a panel having n (n is a natural number) gate lines; A timing control unit generating a clock signal and a driving mode control signal; And a gate driver applying a gate signal to each of the gate lines in response to the clock signal and the driving mode control signal. Including, wherein the driving mode control signal is a signal having a different logic value according to a still screen or a video screen, and a display device for determining whether to output a gate signal to the gate lines according to the logic value.
Description
본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.
최근, 전자정보 표시장치분야에서는 평판표시장치(Flat Display Device)가 기존의 음극선관 표시장치(CRT)등을 대체하고 있으며, 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 있다. Recently, in the field of electronic information display devices, flat display devices have replaced conventional cathode ray tube display devices (CRTs), such as LCD (Liquid Crystal Display), PDP (Plasma Display Panel) ), Field Emission Display (FED) and Organic Light Emitting Diodes (OLED).
특히, 스위칭 소자로서 박막트랜지스터(Thin Film Transistor)가 이용되는 액티브 매트릭스(active matrix)방식의 표시장치는 동적인 영상을 표시하기에 적합하다. In particular, an active matrix type display device in which a thin film transistor is used as a switching element is suitable for displaying a dynamic image.
전술한 박막트랜지스터의 턴-온/오프 동작을 제어하기 위해, 통상의 표시장치에는 스캔(scan)신호를 생성 및 제공하는 게이트 구동부가 구비되며, 화상의 계조를 나타내기 위한 데이터신호를 제공하는 데이터 구동부가 구비된다.In order to control the turn-on/off operation of the above-described thin film transistor, a typical display device is provided with a gate driver for generating and providing a scan signal, and data providing a data signal for representing the gradation of an image A driving unit is provided.
도 1은 종래의 표시장치의 기본 구성을 나타낸 블록도이다.1 is a block diagram showing the basic configuration of a conventional display device.
도시된 바와 같이, 종래의 표시장치는 화상을 표시하는 패널(1)과 구동부들(4,5)로 이루어진다.As shown, a conventional display device is made up of a
패널(1)은 글라스를 이용한 기판 상에 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소를 정의하며, 화소에 인가되는 데이터신호에 따라 화상을 표시한다. In the
이러한 패널(1)은 화소가 형성되어 화상을 구현하는 표시영역(A/A)과, 표시영역(A/A)을 둘러싸는 비표시영역(N/A)으로 구분된다.The
구동부(4,5)는 게이트 구동부(4) 및 데이터 구동부(5)를 포함한다. The
게이트 구동부(4)는 타이밍 제어부(미도시)로부터 공급되는 게이트 제어신호(GCS)에 응답하여 패널(1)상에 배열된 화소의 스위칭 소자의 턴-온/오프(turn on/off)를 제어한다. The
이러한 게이트 구동부(4)는 게이트 라인(GL)을 통해 패널(1)에 게이트 구동전압(VG)을 출력하여 라인씩 순차적으로 화소의 스위칭 소자를 턴-온함으로서, 한 수평주기마다 데이터 구동회로(5)로부터 공급되는 데이터신호가 화소에 공급되도록 한다.The
데이터 구동부(5)는 타이밍 제어부로부터 공급되는 데이터 제어신호(DCS)에 응답하여 디지털 파형의 영상데이터를 아날로그 파형의 데이터신호로 변조한다. The
다음으로, 하나의 수평기간에 해당하는 데이터신호는 수평 주기마다 모든 데이터 라인(DL)을 통해 동시에 패널(1)에 공급되어 각 화소가 화상의 계조를 표시하게 된다.Next, a data signal corresponding to one horizontal period is simultaneously supplied to the
이러한 구조의 표시장치에서, 게이트 구동부(4)는 데이터 구동부(5)에 비해 상대적으로 그 구조가 단순하다는 특징이 있으며, 표시장치의 부피와 무게, 그리고 제조비용절감을 위해 게이트 구동부를 별도의 IC로 구현하여 패널(1)에 본딩(bonding)하는 방식이 아닌, 패널(1)의 기판 제조 시 박막트랜지스터의 형태로 함께 비표시영역(N/A)상에 제조하는 게이트-인-패널(Gate-In-Panel, GIP)방식이 제안되었다.In the display device having such a structure, the
또한, 표시장치에는 도 1에 도시된 바와 같이 게이트 구동부(4)를 패널(10)의 좌우에 GIP 방식으로 내장하고, 각 전후 게이트 구동전압간 오버랩 구간을 두어 게이트 라인에 대한 프리차징(precharging)을 통해 스위칭 소자가 안정적으로 턴-온되도록 하는 구조가 적용되고 있다.In addition, as illustrated in FIG. 1, the
또한, 표시장치는 고화질 구현을 위하여 표시장치의 구동주파수를 60Hz 가 아닌 120Hz 이상으로 적용하는 방식이 제안되었다. 그러나 이러한 표시장치는 구동 주파수 증가에 따른 소비 전력이 증가하는 문제가 있었다. In addition, a method of applying a driving frequency of the display device to 120Hz or more, not 60Hz, has been proposed for the display device to realize high image quality. However, such a display device has a problem in that power consumption increases with an increase in driving frequency.
특히 동영상 구현 시 고주파 동작을 통하여 화질을 개선하였으나, 정지 화면 또는 정지 화면과 동영상이 함께 존재하는 화면에서 일률적으로 고주파 동작을 진행함으로써, 불필요한 소비 전력이 증가하는 문제가 있었다.In particular, when the video was implemented, the image quality was improved through high-frequency operation, but there was a problem in that unnecessary power consumption was increased by uniformly performing high-frequency operation on a still image or a screen in which a still image and a video exist together.
위 문제를 해결하기 위하여 본 발명의 실시예에 따른 표시장치는, 표시영역에서 동영상 영역과 정지영상 영역을 구분하여 게이트 신호를 서로 다르게 인가하는 표시장치를 제공한다.In order to solve the above problem, a display device according to an exemplary embodiment of the present invention provides a display device for differently applying a gate signal by dividing a moving picture area and a still image area in a display area.
또한 입력되는 데이터를 판정하여 변경되는 영역의 데이터와 게이트 드라이브를 구동하고, 변경되지 않는 영역의 데이터와 게이트 드라이브를 구동하지 않으므로서, 소비 전력을 절감할 수 있는 표시장치를 제공한다.In addition, a display device capable of reducing power consumption is provided by determining input data and driving data and a gate drive in an area to be changed, and driving data and a gate drive in an unchanged area.
또한 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있는 표시장치도 제공한다.Also, a display device capable of reducing power consumption is provided by realizing high-frequency driving only in a region in which the scan signal is supplied to the gate line, and driving low frequency in a region in which the scan signal is not supplied.
본 발명의 실시예에 따른 표시장치는, n(n은 자연수)개의 게이트 라인들이 형성된 패널; 클록신호 및 구동 모드 제어 신호를 생성하는 타이밍 제어부; 및 상기 클록 신호 및 구동 모드 제어 신호에 대응하여 상기 게이트 라인들 각각에 게이트 신호를 인가하는 게이트 드라이버; 를 포함하고, 상기 구동 모드 제어 신호는 정지 화면 또는 동영상 화면에 따라 논리 값을 달리하는 신호로서, 논리 값에 따라 상기 게이트 라인들에 게이트 신호의 출력 여부가 결정되는 표시장치.A display device according to an exemplary embodiment of the present invention includes: a panel in which n (n is a natural number) gate lines are formed; A timing control unit generating a clock signal and a driving mode control signal; And a gate driver applying a gate signal to each of the gate lines in response to the clock signal and the driving mode control signal. Including, wherein the driving mode control signal is a signal having a different logic value according to a still screen or a video screen, and a display device for determining whether to output a gate signal to the gate lines according to the logic value.
본 발명의 실시예에 따른 표시장치는, 상기 게이트 드라이버는 게이트 신호 생성부 및 게이트 제어부를 포함하고, 상기 게이트 신호 생성부는 상기 클록 신호에 대응하여 게이트 신호를 상기 게이트 제어부로 출력하고, 상기 게이트 제어부는 상기 게이트 라인에 게이트 신호의 출력 여부를 상기 구동 모드 제어 신호의 논리 값에 따라 결정하는 표시장치.In the display device according to an exemplary embodiment of the present invention, the gate driver includes a gate signal generator and a gate controller, and the gate signal generator outputs a gate signal to the gate controller in response to the clock signal, and the gate controller The display device determines whether or not a gate signal is output to the gate line according to a logic value of the driving mode control signal.
본 발명의 실시예에 따른 표시장치는, 상기 게이트 제어부는 AND 게이트로 구성된 비교부, 스위칭부 및 상기 스위칭부의 출력 신호에 따라 제어되는 제1 및 제2 스위치를 포함하고, 상기 비교부는 상기 게이트 신호 생성부로부터의 출력 신호의 논리 값과 상기 구동 모드 제어 신호의 논리 값을 비교하여 그에 따른 출력을 상기 스위칭부로 출력하고, 상기 스위칭부는 상기 비교부의 출력 값에 따라, 상기 제1 및 제2 스위치 중 하나를 턴-온하고, 나머지 하나를 턴-오프하는 표시장치.The display device according to an embodiment of the present invention, the gate control unit includes a comparison unit composed of an AND gate, a switching unit and first and second switches controlled according to the output signals of the switching unit, and the comparison unit comprises the gate signal The logic value of the output signal from the generation unit is compared with the logic value of the drive mode control signal, and the corresponding output is output to the switching unit, and the switching unit is selected from among the first and second switches according to the output value of the comparison unit. A display device that turns on one and turns off the other.
본 발명의 실시예에 따른 표시장치는, 상기 제1 스위치가 턴-온하는 경우 상기 클럭 신호를 상기 제1 스위치와 대응되는 게이트 라인으로 출력하고, 상기 제2 스위치가 턴-온하는 경우, 상기 제2 스위치와 대응하는 게이트 라인의 신호를 방전하는 표시장치.The display device according to an exemplary embodiment of the present invention outputs the clock signal to a gate line corresponding to the first switch when the first switch is turned on, and when the second switch is turned on, A display device that discharges the signal of the gate line corresponding to the second switch.
본 발명의 실시예에 따른 표시장치는, 상기 게이트 라인들 중, 동영상 영역에 대응하는 제1 게이트 라인들과 정지 영상 영역에 대응하는 제2 게이트 라인들 중에서 상기 제2 게이트 라인들에는 게이트 신호가 출력되지 않는 표시장치.In the display device according to an exemplary embodiment of the present invention, among the gate lines, a gate signal is provided to the second gate lines among first gate lines corresponding to a video region and second gate lines corresponding to a still image region. Display device that is not output.
본 발명의 실시예에 따른 표시장치는, n(n은 자연수)개의 게이트 라인이 형성된 패널; 제1 내지 제4 클록신호 및 구동 모드 제어 신호를 생성하는 타이밍 제어부; 상기 제1 및 제2 클록신호 및 상기 구동 모드 제어 신호의 하이 논리에 대응하여 게이트 하이 논리 신호를 상기 홀수번째 게이트 라인의 일측에 인가하는 제1 게이트 구동부; 및 상기 제3 및 제4 클록신호 및 상기 구동 모드 제어 신호의 하이 논리에 대응하여 상기 게이트 하이논리 신호를 상기 짝수번째 게이트 라인의 일측에 인가하는 제2게이트 구동부;를 포함하고, 상기 구동 모드 제어 신호는 동영상 화면 시 하이 논리 신호인 표시장치.A display device according to an exemplary embodiment of the present invention includes: a panel in which n (n is a natural number) gate lines are formed; A timing control unit generating first to fourth clock signals and a driving mode control signal; A first gate driver for applying a gate high logic signal to one side of the odd-numbered gate lines in correspondence with the high logic of the first and second clock signals and the drive mode control signal; And a second gate driver that applies the gate high logic signal to one side of the even-numbered gate line in response to high logic of the third and fourth clock signals and the driving mode control signal. The signal is a display device that is a high logic signal on a video screen.
본 발명의 실시예에 따른 표시장치는, 상기 제1 내지 제4 클록신호는,In the display device according to the exemplary embodiment of the present invention, the first to fourth clock signals may include:
각각 2 수평기간(2H)의 하이 논리 신호 구간을 가지며, 전후 신호간 1 수평기간(1H)이 중첩되는 것을 특징으로 표시장치.A display device characterized in that each has a high logic signal period of 2 horizontal periods (2H), and 1 horizontal period (1H) overlaps between the front and rear signals.
본 발명의 실시예에 따른 표시장치는, 상기 제1 및 제2 게이트 드라이버 각각은 게이트 신호 생성부 및 게이트 제어부를 포함하고, 상기 게이트 신호 생성부는 상기 제1 내지 제4 클록 신호에 대응하여 게이트 신호를 상기 게이트 제어부로 출력하고, 상기 게이트 제어부는 상기 게이트 라인에 게이트 신호의 출력 여부를 상기 구동 모드 제어 신호의 논리 값에 따라 결정하는 표시장치.In the display device according to an exemplary embodiment of the present invention, each of the first and second gate drivers includes a gate signal generator and a gate controller, and the gate signal generator is a gate signal corresponding to the first to fourth clock signals. Is output to the gate control unit, and the gate control unit determines whether to output a gate signal to the gate line according to a logic value of the driving mode control signal.
본 발명의 실시예에 따른 표시장치는, 상기 게이트 제어부는 AND 게이트로 구성된 비교부, 스위칭부 및 상기 스위칭부의 출력 신호에 따라 제어되는 제1 및 제2 스위치를 포함하고, 상기 비교부는 상기 게이트 신호 생성부로부터의 출력 신호의 논리 값과 상기 구동 모드 제어 신호의 논리 값을 비교하여 그에 따른 출력을 상기 스위칭부로 출력하고, 상기 스위칭부는 상기 비교부의 출력 값에 따라, 상기 제1 및 제2 스위치 중 하나를 턴-온하고, 나머지 하나를 턴-오프하는 표시장치.The display device according to an embodiment of the present invention, the gate control unit includes a comparison unit composed of an AND gate, a switching unit and first and second switches controlled according to the output signals of the switching unit, and the comparison unit comprises the gate signal The logic value of the output signal from the generation unit is compared with the logic value of the drive mode control signal, and the corresponding output is output to the switching unit, and the switching unit is selected from among the first and second switches according to the output value of the comparison unit. A display device that turns on one and turns off the other.
본 발명의 실시예에 따른 표시장치는, 상기 타이밍 제어부는 정지 화면 시 저주파 구동하는 표시장치.In the display device according to the exemplary embodiment of the present invention, the timing control unit is a display device that drives a low frequency when a still screen is displayed.
본 발명의 실시예에 따른 표시장치는, 표시영역에서 동영상 영역과 정지영상 영역을 구분하여 게이트 신호를 서로 다르게 인가하는 표시장치를 제공하고, 입력되는 데이터를 판정하여 변경되는 영역의 데이터와 게이트 드라이브를 구동하고, 변경되지 않는 영역의 데이터와 게이트 드라이브를 구동하지 않으므로서, 소비 전력을 절감할 수 있는 표시장치를 제공하며, 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있는 표시장치도 제공할 수 있다.A display device according to an exemplary embodiment of the present invention provides a display device that differently applies a gate signal by separating a video area and a still image area from a display area, and determines input data to determine the data to be changed and the gate drive Drive, and provide a display device that can reduce power consumption without driving the data and gate drive in an unchanged area, and realize high frequency driving only in the area where the scan signal is supplied to the gate line. In a region in which the signal is not supplied, low-frequency driving may be provided, thereby providing a display device capable of reducing power consumption.
도 1은 종래의 표시장치의 기본 구성을 나타낸 블록도.
도 2는 본 발명의 실시예에 따른 표시장치 및 이의 구동부를 도시한 도면.
도 3은 본 발명의 실시예에 따른 표시장치의 게이트 구동부를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 표시장치의 제1 게이트 구동부를 나타낸 도면.
도 5는 제1 게이트 구동부의 동작을 다이어그램으로 나타낸 도면.
도 6은 본 발명의 실시예에 따른 표시장치의 게이트 구동부의 회로도.
도 7은 게이트 신호 생성부의 한 주기간 동작 과정을 나타낸 다이어그램.
도 8은 본 발명의 표시장치의 동작 방식을 설명하기 위한 도면.1 is a block diagram showing the basic configuration of a conventional display device.
2 is a view showing a display device and a driving unit thereof according to an embodiment of the present invention.
3 is a view showing a gate driver of a display device according to an exemplary embodiment of the present invention.
4 is a view illustrating a first gate driver of a display device according to an exemplary embodiment of the present invention.
5 is a diagram showing the operation of the first gate driver.
6 is a circuit diagram of a gate driver of a display device according to an exemplary embodiment of the present invention.
7 is a diagram illustrating a main period operation process of the gate signal generation unit.
8 is a view for explaining the operation method of the display device of the present invention.
이하, 본 발명의 실시예에 의한 표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.Hereinafter, with reference to the drawings of the display device according to an embodiment of the present invention will be described in detail. The embodiments introduced below are provided as examples in order to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Throughout the specification, the same reference numbers indicate the same components.
도 2는 본 발명의 실시예에 따른 표시장치 및 이의 구동부를 도시한 도면이다.2 is a view showing a display device and a driving unit thereof according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 표시장치(100)는 화상을 표시하는 패널(210)과, 외부 시스템으로부터 타이밍 신호를 인가 받아 각종 제어신호를 생성하는 타이밍 제어부(200)와, 제어신호에 대응하여 패널(210)을 제어하는 게이트 및 데이터 구동부(310, 320,400)을 포함할 수 있다.Referring to FIG. 2, the
패널(210)은 글라스를 이용한 기판 상에 n 개의(n은 자연수) 게이트 라인(GL)과 다수의 데이터 라인(DL)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소를 정의한다. In the panel 210, n (n is a natural number) gate line GL and a plurality of data lines DL are intersected in a matrix form on a substrate using glass, and a plurality of pixels are defined at the intersection.
각 화소에는 박막트랜지스터(TFT)와 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)가 구비되며, 모든 화소들은 하나의 표시영역(A/A)을 이루게 된다. Each pixel is provided with a thin film transistor (TFT), a liquid crystal capacitor (Clc), and a storage capacitor (Cst), and all pixels form one display area (A/A).
화소가 정의되지 않은 영역은 비표시영역(N/A)으로 구분된다.Areas in which pixels are not defined are divided into non-display areas (N/A).
타이밍 제어부(200)는 외부시스템으로부터 전송되는 영상신호(RGB)와, 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE) 및 구동 모드 제어 신호(Mode Control Signal:MCS)등의 신호를 인가 받아 게이트 구동부(140) 및 데이터 구동부(150)의 제어신호를 생성할 수 있다.The
여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는 데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 패널(210)에 정의된 화소에 데이터전압을 공급하는 기간을 나타내는 신호이다.Here, the horizontal synchronization signal (Hsync) is a signal indicating the time it takes to display one horizontal line of the screen, and the vertical synchronization signal (Vsync) is a signal indicating the time it takes to display a screen of one frame, and a data enable signal. (DE) is a signal indicating a period during which the data voltage is supplied to the pixels defined in the panel 210.
또한 구동 모드 제어 신호(MCS)는 표시영역(A/A)의 영역 별로 동영상 영역과 정지 영상 영역을 구분하여 스캔 신호의 출력 여부를 결정하는 신호이다.In addition, the driving mode control signal MCS is a signal for determining whether to output a scan signal by dividing a video area and a still image area for each area of the display area A/A.
또한, 타이밍 제어부(200)는 입력되는 타이밍 신호에 동기하여 게이트 구동부(310, 320)의 제어신호(GCS) 및 데이터구동부(400)의 제어신호(DCS)를 생성할 수 있다.In addition, the
그 밖에 타이밍 제어부(200) 는 게이트 구동부(310, 320)의 각 스테이지의 구동 타이밍을 결정하는 복수의 클록신호(CLK 1 ~ CLK 4)를 생성하고, 게이트 구동부(310, 320)에 제공한다. In addition, the
여기서, 제1 내지 제4 클록신호(CLK 1 ~ CLK4)는 하이 구간이 2 수평기간(2H)동안 진행되며, 서로간 1 수평기간(1H)이 중첩되는 신호이다. Here, the first to fourth clock signals
타이밍 제어부(200)는 입력 받은 영상데이터(RGB DATA)를 데이터 구동부(400)가 처리 가능한 형태로 정렬 및 변조하여 출력한다. The
여기서, 정렬된 영상데이터(RGBv)는 화질개선을 위한 색 좌표 보정 알고리즘이 적용된 형태일 수 있다.Here, the aligned image data RGBv may be in a form in which a color coordinate correction algorithm for improving image quality is applied.
게이트 구동부(310, 320)는 패널(210)의 양단, 비표시영역(N/A)에 두 개가 구비될 수 있다.Two
각 게이트 구동부(310, 320)는 쉬프트 레지스터를 포함하는 복수의 스테이지로 이루어 질 수 있다. Each
이러한 게이트 구동부(310, 320)는 패널(210)의 기판 제조 시 박막패턴 형태로 비표시영역상에 게이트-인-패널(Gate-In-Panel, GIP)방식으로 내장될 수 있다.When the substrate of the panel 210 is manufactured, the
이러한 제1 및 제2 게이트 구동부(310, 320)는 타이밍 제어부(200)로부터 입력되는 게이트 제어신호(GCS)와 구동 모드 제어 신호(MCS)에 응답하여 패널(210)에 형성된 다수의 게이트 라인(GL 1 ~ GL n)을 통해 2 수평기간(2H)마다 교번으로 게이트 하이전압(VGH)을 출력할 수 있다. The first and
여기서, 출력된 게이트 하이전압(VGH)은 2 수평기간(2H)동안 유지되고 전후 게이트 하이전압(VGH)이 1 수평기간(1H) 동안 중첩될 수 있다. Here, the output gate high voltage VGH may be maintained for 2 horizontal periods 2H, and the front and rear gate high voltage VGH may overlap for 1 horizontal period 1H.
이는 게이트 라인(GL 1 ~ GL n)을 프리차징(precharging)하기 위한 것으로, 데이터전압 인가 시 보다 안정적인 화소 충전을 진행할 수 있다.This is for precharging the gate lines GL 1 to GL n, and more stable pixel charging can be performed when a data voltage is applied.
이를 위해, 제1 게이트 구동부(310)에는 각각 2 수평기간(2H)을 갖는 제1 및 제2 클록신호(CLK 1, CLK 2)가 인가되고, 제2 게이트 구동부(320)에는 제1 및 제2 클록신호(CLK 1, CLK 2)와 1 수평기간(1H)이 중첩되며, 2 수평기간(2H)을 갖는 제3 및 제4 클록신호(CLK 2, CLK 4)가 인가될 수 있다.To this end, first and second clock signals
일 예로서, 제1 게이트 구동부(310)가 n 번째 게이트 라인(GLn)으로 게이트 하이전압(VGH)을 출력하면, 1 수평기간(1H) 후 제2 게이트 구동부(320)는 n+1 번째 게이트 라인(GLn+1)으로 게이트 하이전압(VGH)을 출력할 수 있다.As an example, when the
즉 상기 제1 게이트 구동부(310)는 홀수번째 게이트 라인에 게이트 신호를 제공하고, 상기 제2 게이트 구동부(320)는 짝수번째 게이트 라인에 게이트 신호를 제공할 수 있다.That is, the
도 3은 본 발명의 실시예에 따른 표시장치의 게이트 구동부를 나타낸 도면이다.3 is a diagram illustrating a gate driver of a display device according to an exemplary embodiment of the present invention.
도 3을 참조하면, 본 발명의 실시예에 따른 표시장치의 게이트 구동부(300)는 제1 및 제2 게이트 구동부(310, 320)를 포함하고, 상기 제1 및 제2 게이트 구동부(310, 320) 각각은 게이트 신호 생성부(330) 및 게이트 제어부(340)를 포함할 수 있다.Referring to FIG. 3, the
상기 게이트 신호 생성부(330)에는 클럭 신호(CLK1, CLK2, CLK3, CLK4), 전원 신호들(VDD, VSS)이 입력되며, 게이트 신호를 생성하여 게이트 제어부(340)로 공급하는 역할을 할 수 있다.Clock signals CLK1, CLK2, CLK3, and CLK4 and power signals VDD and VSS are input to the
상기 게이트 신호 생성부(330) 중 최 상단에 위치한 게이트 신호 생성부(331)는 스타트 신호(VST)를 인가 받아 게이트 신호를 생성할 수 있고, 다음 단의 게이트 신호 생성부(332)는 이 전단의 게이트 신호 생성부(321)로부터 신호를 인가받아 게이트 신호를 생성할 수 있다.The
이러한 방식으로 생성된 게이트 신호는 게이트 제어부(340)로 입력되고, 상기 게이트 제어부(340)는 구동 모드 제어 신호(MCS)의 신호에 따라서 게이터 신호의 출력 여부를 결정할 수 있다.The gate signal generated in this way is input to the
상기 구동 모드 제어 신호(MCS)는 타이밍 제어부로부터 공급될 수 있고, 패널(210)에 표시되는 화면 중에서 정지화면과 동영상 화면을 구분하여, 정지 화면인 경우, 로우 논리의 신호가 되고, 동영상 화면인 경우 하이 논리의 신호가 되어, 동영상 화면이 나타나는 영역에서만 게이트 신호가 인가되고, 그에 따른 데이터 신호의 업데이트가 가능하도록 할 수 있다.The driving mode control signal (MCS) may be supplied from a timing control unit, and is divided into a still image and a video screen among screens displayed on the panel 210, and in the case of a still screen, becomes a low logic signal and is a video screen. In this case, it becomes a signal of high logic, so that the gate signal is applied only in the region where the video screen appears, and the data signal can be updated accordingly.
도 4는 본 발명의 실시예에 따른 표시장치의 제1 게이트 구동부를 나타낸 도면이고, 도 5는 제1 게이트 구동부의 동작을 다이어그램으로 나타낸 도면이다.4 is a diagram illustrating a first gate driver of a display device according to an exemplary embodiment of the present invention, and FIG. 5 is a diagram illustrating an operation of the first gate driver.
도 4를 참조하면, 본 발명의 실시예에 따른 표시장치의 제1 게이트 구동부(310)는 복수개의 게이트 신호 생성부(331, 332, 333,…)와 상기 복수개의 게이트 신호 생성부(331, 332, 333,…)와 대응되는 게이트 제어부(341, 342, 343,….)을 포함할 수 있다.Referring to FIG. 4, the
상기 게이트 제어부(341, 342, 343,….) 각각은 로직 회로로서 AND 게이트인 비교부(350, 351, 352,…) 및 스위칭부(360, 361, 362,…)를 포함할 수 있다.Each of the
도 4와 도 5를 참조하여, 제1 게이트 구동부(310)의 동작 과정을 설명한다.4 and 5, an operation process of the
<제1 시구간(T1)><1st time period (T1)>
제1 시구간(T1) 동안, 제1 게이트 신호 생성부(331)로부터 하이(High)의 게이트 신호(스캔 신호)가 제1 비교부(350)로 출력되고, 구동 모드 제어 신호(MCS)가 하이 논리를 가지는 경우, 제1 비교부(350)는 하이 논리 신호를 제1 스위칭부(360)에 출력할 수 있다.During the first time period T1, a high gate signal (scan signal) is output from the first
반대로 제1 게이트 신호 생성부(331)로부터 하이(High)의 게이트 신호(스캔 신호)가 제1 비교부(350)로 출력되지만, 구동 모드 제어 신호(MCS)가 로우 논리를 가지는 경우, 제1 비교부(350)는 로우 논리 신호를 제1 스위칭부(360)에 출력할 수 있다.Conversely, a high gate signal (scan signal) is output from the first
제1 스위칭부(360)가 제1 비교부(350)로부터 하이 논리의 신호를 인가받는 경우에는, 제1 스위치(S1)를 턴온하여, 제1 클럭 신호(CLK1)가 제1 게이트 라인(GL1)으로 출력될 수 있도록 하는 동시에, 제2 스위치(S2)에는 턴오프 할 수 있다.When the
또한 상기 제1 스위칭부(360)가 제1 비교부(350)로부터 로우 논리의 신호를 인가받는 경우에는, 제1 스위치(S1)를 턴오프하고, 제2 스위치(S2)를 턴온하여, 제1 게이트 라인(GL1) 상의 신호를 방전하도록 할 수 있다.In addition, when the
<제2 시구간(T2)><2nd time period (T2)>
제2 시구간(T2) 동안, 제1 스위칭부(360)는 제1 비교부(350)로부터 하이 논리 신호를 인가 받은 경우, 제1 스위치(S1)에 하이 논리의 신호를 인가하고, 제2 스위치(S2)에 로우(Low) 논리의 신호를 출력한다. During the second time period T2, the
<제3 시구간(T3)><3rd time period (T3)>
제3 시구간(T3) 동안, 제1 게이트 제어부(341)의 제1 스위치(S1)에 하이 논리의 클럭 신호(CLK1)가 인가되면서, 부트스트랩(Bootstrap)에 따라 제1 스위치(S1)의 Q 노드는 상승하고, 제1 게이트 라인(GL1)으로 게이트 신호를 출력할 수 있다.During the third time period T3, while the high logic clock signal CLK1 is applied to the first switch S1 of the first
<제4 시구간(T4)><4th time period (T4)>
제4 시구간(T4) 동안, 제2 게이트 제어부(342)의 제2 비교부(351)에는 하이 논리의 구동 모드 제어 신호(MCS)가 인가되고, 제2 게이트 신호 생성부(332)로부터의 하이 논리 신호에 의하여 상기 제2 비교부(351)는 하이 논리의 신호를 제2 스위칭부(361)로 출력하고 있는 상태이고, 전술한 제1 스위칭부(361)의 동작과 같은 방식으로 하이 논리의 클럭 신호(CLK2)가 게이트 신호로써 제2 게이트 제어부(342)의 제1 스위치(S1)을 통해서 제3 게이트 라인(GL3)으로 출력될 수 있다.During the fourth time period T4, a high logic driving mode control signal MCS is applied to the
<제5시구간(T5)><Section 5 (T5)>
제5 시구간(T5) 동안에는 구동 모드 제어 신호(MCS)가 로우 논리를 가지므로, 제3 비교부(352)는 제3 게이트 신호 생성부(333)에서 생성된 하이 논리의 게이트 신호와 로우 논리의 구동 모드 제어 신호(MCS)를 입력 받아, 로우 논리의 출력을 제3 스위칭부(362)로 제공하므로, 상기 제3 스위칭부(362)는 제3 게이트 제어부(343)의 제1 스위치(S1)는 오프시키고, 제2 스위치(S2)는 턴온 시켜, 제5 게이트 라인에 스캔 신호인 게이트 신호를 출력하지 않는다.During the fifth time period T5, since the driving mode control signal MCS has a low logic, the
이와 같은 동작을 통하여, 표시 영역(A/A) 중 특정 영역에 게이트 신호를 인가하지 않으므로서, 해당 게이트 라인에 대응하는 데이터 라인(DL)이 구동되지 않도록 하고 그에 따라 소비 전력을 감소할 수 있다.Through this operation, since a gate signal is not applied to a specific area of the display area A/A, the data line DL corresponding to the corresponding gate line is not driven and power consumption can be reduced accordingly. .
또한 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있다.Further, only the region in which the scan signal is supplied to the gate line realizes high frequency driving, and the region in which the scan signal is not supplied is subjected to low frequency driving, thereby reducing power consumption.
도 6은 본 발명의 실시예에 따른 표시장치의 게이트 구동부의 회로도이다.6 is a circuit diagram of a gate driver of a display device according to an exemplary embodiment of the present invention.
도 6을 참조하면, 본 발명의 실시예에 따른 표시장치의 게이트 구동부는 게이트 신호 생성부들(331, 332) 게이트 제어부들(341, 342)을 포함할 수 있다.Referring to FIG. 6, the gate driver of the display device according to an exemplary embodiment of the present invention may include
제1 게이트 신호 생성부(331)와 제2 게이트 신호 생성부(332)는 동일한 구조를 가지고 있다.The first
<게이트 신호 생성부의 회로의 연결관계><Circuit connection of the gate signal generator>
게이트 신호 생성부들(331, 332)의 연결 관계를 구체적으로 살펴본다.The connection relationship between the
제1 게이트 신호 생성부(331)는 제1 내지 제13 트랜지스터(T1~T13)을 포함할 수 있다.The first
제1 트랜지스터(T1)는 스타트 신호(VST)에 의하여 제어되고, 하이 전압을 유지하는 제1 전원(VDD1)과 제3 트랜지스터(T3)의 제어 단자 사이에 연결될 수 있다.The first transistor T1 is controlled by the start signal VST and may be connected between the first power source VDD1 maintaining a high voltage and the control terminal of the third transistor T3.
제2 트랜지스터(T2)는 제2 전원(VVD2)과 제3 트랜지스터(T3) 사이에 연결될 수 있다. 도시된 트랜지스터가 MOSFET 인 경우, 상기 제2 트랜지스터(T2)의 게이트 단자와 드레인 단자는 상기 제2 전원(VDD2)에 연결되어, 다이오드처럼 동작할 수 있다.The second transistor T2 may be connected between the second power source VVD2 and the third transistor T3. When the illustrated transistor is a MOSFET, the gate terminal and the drain terminal of the second transistor T2 are connected to the second power source VDD2, and thus may operate like a diode.
제3 트랜지스터(T3)는 스타트 신호(VST)에 의하여 제1 트랜지스터(T1)가 턴온되는 경우 제1 전원(VDD)에 의하여 턴온될 수 있고, 제2 트랜지스터(T2)와 그라운드 전원(VSS) 사이에 연결될 수 있다.The third transistor T3 may be turned on by the first power source VDD when the first transistor T1 is turned on by the start signal VST, and between the second transistor T2 and the ground power source VSS. Can be connected to.
제4 트랜지스터(T4)는 게이트 제어부(341)의 스위칭부(360)로부터 인가되는 신호에 의하여 제어되고, Q 노드와 그라운드 전원(VSS) 사이에 연결될 수 있고, 상기 스위칭부(360)로부터 인가되는 신호에 의하여 상기 제4 트랜지스터(T4)가 턴온되는 경우, Q 노드에 그라운드 전원이 인가되어, 상기 Q노드가 방전될 수 있다.The fourth transistor T4 is controlled by a signal applied from the
제5 트랜지스터(T5)는 제3 전원(VDD3)에 의하여 제어되고, QBo노드와 그라운드 전원(VSS) 사이에 연결될 수 있다.The fifth transistor T5 is controlled by the third power supply VDD3 and may be connected between the QBo node and the ground power supply VSS.
상기 제2 전원(VDD2)과 제3 전원(VDD3)은 서로 반대되는 논리를 가진 신호로써, 예를 들어 상기 제2 전원(VDD2)이 하이 논리의 신호인 경우, 상기 제3 전원(VDD3)는 로우 논리의 신호가 되고, 상기 제2 전원(VDD2)이 로우 논리의 신호인 경우, 상기 제3 전원(VDD3)는 하이 논리의 신호가 될 수 있다.The second power supply VDD2 and the third power supply VDD3 are signals having opposite logics, for example, when the second power supply VDD2 is a high logic signal, the third power supply VDD3 is When the second power supply VDD2 is a low logic signal, the third power supply VDD3 may be a high logic signal.
제6 트랜지스터(T6)는 QBo 노드의 전압에 의하여 제어되고, Q 노드와 그라운드 전원(VSS) 사이에 연결될 수 있다.The sixth transistor T6 is controlled by the voltage of the QBo node, and may be connected between the Q node and the ground power supply VSS.
제7 트랜지스터(T7)는 Q 노드의 전압에 따라 제어되고, 제1 클럭 신호(CLK1)가 인가되는 단자와 제8 트랜지스터(T8) 사이에 연결될 수 있다.The seventh transistor T7 is controlled according to the voltage of the Q node, and may be connected between the terminal to which the first clock signal CLK1 is applied and the eighth transistor T8.
제8 트랜지스터(T8)는 QBo 노드의 전압에 의하여 제어되고, 제7 트랜지스터(T7)와 그라운드 전워(VSS) 사이에 연결될 수 있다.The eighth transistor T8 is controlled by the voltage of the QBo node, and may be connected between the seventh transistor T7 and the ground power VSS.
제9 트랜지스터(T9)는 제7 트랜지스터(T7)와 그라운드 전원(VSS) 사이에 연결될 수 있다.The ninth transistor T9 may be connected between the seventh transistor T7 and the ground power supply VSS.
제10 트랜지스터(T10)는 Q 노드와 그라운드 전원(VSS) 사이에 연결되고, QBe 노드 전압에 의하여 제어될 수 있다.The tenth transistor T10 is connected between the Q node and the ground power source VSS, and can be controlled by the QBe node voltage.
제11 트랜지스터(T11)는 제2 전원(VDD2)에 의하여 제어되고, QBe 노드와 그라운드 전원(VSS) 사이에 연결될 수 있다. The eleventh transistor T11 is controlled by the second power supply VDD2 and may be connected between the QBe node and the ground power supply VSS.
제12 트랜지스터(T12)는 제3 전원(VDD3)과 QBe 노드 사이에 연결될 수 있다. 그리고 도시된 트랜지스터가 MOSFET 인 경우, 상기 제12 트랜지스터(T12)의 게이트 단자와 드레인 단자는 상기 제3 전원(VDD3)에 연결되어, 다이오드처럼 동작할 수 있다.The twelfth transistor T12 may be connected between the third power source VDD3 and the QBe node. In addition, when the illustrated transistor is a MOSFET, the gate terminal and the drain terminal of the twelfth transistor T12 are connected to the third power source VDD3, so that they may operate like a diode.
제13 트랜지스터(T13)는 Q 노드의 전압에 의하여 제어되고, 제12 트랜지스터(T12)와 그라운드 전원(VSS) 사이에 연결될 수 있다.The thirteenth transistor T13 is controlled by the voltage of the Q node and may be connected between the twelfth transistor T12 and the ground power supply VSS.
제2, 제3, 제5, 제6 및 제8 트랜지스터(T2, T3, T5, T8)와 제12, 제13, 제11, 제11, 및 제9 트랜지스터(T12, T13, T11, T9)는 서로 대칭 구조를 이루고, 인가되는 제2 및 제3 전원(VDD2, VDD3)이 서로 반대가 되므로, 서로 반대의 논리를 가지는 제2 및 제3 전원(VDD2, VDD3)에 의하여 교대로 동작할 수 있다.Second, third, fifth, sixth and eighth transistors (T2, T3, T5, T8) and 12th, 13th, 11th, 11th, and 9th transistors (T12, T13, T11, T9) Is symmetrical to each other, and since the applied second and third power sources VDD2 and VDD3 are opposite to each other, the second and third power sources VDD2 and VDD3 having opposite logics may alternately operate. have.
<게이트 제어부의 연결관계> <Connection of gate control unit>
게이트 제어부들(341, 342)의 연결관계를 구체적으로 살펴본다.The connection relationship between the
제1 및 제2 게이트 제어부(341, 342)은 서로 동일한 구조를 가지므로, 제1 게이트 제어부(341)를 중심으로 살펴본다.Since the first and second
상기 제1 게이트 제어부(341)는 제1 비교부(350)과 제1 스위칭부(360) 그리고 제1 및 제2 스위치(S1, S2)를 포함할 수 있고, 제1 게이트 라인(GL1)으로 출력 신호를 내보낼 수 있다.The first
제1 비교부는 입력으로써, 구동 모드 제어 신호(MCS)와 Q 노드의 신호를 인가받고, 상기 구동 모드 제어 신호(MCS)와 Q 노드의 신호가 동일 논리인지 상이한 논리 신호인지에 따른 결과를 제1 스위칭부(360)에 제공할 수 있다.The first comparator receives, as an input, a signal of a driving mode control signal (MCS) and a Q node, and a result of whether the signal of the driving mode control signal (MCS) and the Q node is the same logic or a different logical signal is first It can be provided to the
상기 제1 스위칭부(360)는 제1 비교부(350)와 다음 단의 게이트 신호 생성부인 제2 게이트 신호 생성부(322)의 제1 트랜지스터(T1)와 연결되고, 출력 신호를 제1 및 제2 스위치(S1, S2)에 내보낼 수 있다. The
상기 제1 스위치(S1)는 제1 클럭신호(CLK1)가 인가되는 단자와 제1 게이트 라인(GL1) 사이에 연결될 수 있고, 제2 스위치(S2)는 상기 제1 스위치(S1)와 그라운드 전원(VSS) 단자 사이에 연결될 수 있다.The first switch S1 may be connected between the terminal to which the first clock signal CLK1 is applied and the first gate line GL1, and the second switch S2 may include the first switch S1 and ground power. It can be connected between the (VSS) terminal.
도 7은 게이트 신호 생성부의 한 주기간 동작 과정을 나타낸 다이어그램이다.7 is a diagram illustrating a main period operation process of the gate signal generation unit.
도 6 및 도 7을 참조하면, VSS는 그라운드 전원이고, VDD1 및 VDD2인 제1 및 제2 전원은 하이 논리의 신호이고, VDD3인 제3 전원은 로우 논리의 신호이다.6 and 7, VSS is a ground power supply, first and second power supplies, VDD1 and VDD2, are high logic signals, and a third power supply, VDD3 is a low logic signal.
<제1 시구간(T1)><1st time period (T1)>
제1 시구간(T1) 동안, 제1 전원(VDD1)이 공급되는 상태에서 스타트 신호(VST)가 인가되면 제1 트랜지스터(T1)는 턴온되고, 그에 따라 하이 논리의 신호가 제3 트랜지스터(T3)에 공급되어, 상기 제3 트랜지스터(T3)가 턴온된다. During the first time period T1, when the start signal VST is applied in a state in which the first power source VDD1 is supplied, the first transistor T1 is turned on, and accordingly, the signal of high logic is the third transistor T3. ), the third transistor T3 is turned on.
상기 제3 트랜지스터(T3)가 턴온되면, 그라운드 전압이 QBo 노드에 충전될 수 있다.When the third transistor T3 is turned on, a ground voltage may be charged to the QBo node.
상기 QBo 노드에 그라운드 전압이 인가되면서 제 6 및 제8 트랜지스터(T6, T8)는 턴-오프가 된다. As the ground voltage is applied to the QBo node, the sixth and eighth transistors T6 and T8 are turned off.
한편 제1 트랜지스터(T1)의 턴온으로, Q 노드는 제1 전원(VDD1)으로 충전되고, 커패시터(C)에 전압이 충전된다.On the other hand, with the turn-on of the first transistor T1, the Q node is charged with the first power supply VDD1, and the capacitor C is charged with a voltage.
<제2 시구간(T2)><2nd time period (T2)>
제2 시구간(T2) 동안, 제1 클럭신호(CLK1)이 하이 논리가 되면, 부트스트랩에 의하여 Q 노드의 전압은 증폭되고, 이는 제1 비교기(350)로 인가될 수 있다.During the second time period T2, when the first clock signal CLK1 becomes high logic, the voltage of the Q node is amplified by the bootstrap, which can be applied to the
제1 비교부(350)는 구동 모드 신호(MCS)의 논리 값과 Q 노드의 전압의 논리 값에 따라서 제1 게이트 라인(GL1)으로 스캔 신호를 공급할 지 여부가 결정될 수 있다.The
도 8은 본 발명의 표시장치의 동작 방식을 설명하기 위한 도면이다.8 is a view for explaining the operation method of the display device of the present invention.
도 8을 참조하면, 일예로 표시영역(A/A)에는 동영상 영역(A)과 정지 화면 영역(B)을 나타내었다.Referring to FIG. 8, as an example, a video area A and a still screen area B are shown in the display area A/A.
표시장치에 있어서, 기본적으로 정지 화면을 나타내지만 시계와 같이 일부 영역만이 동영상으로 데이터 신호의 업데이트가 필요한 경우를 설명한다.In the display device, a case in which a data signal is required to be updated with a moving image is basically described, although a still image is basically displayed.
동영상 영역(A)에 대응하는 게이트 라인에 게이트 신호가 인가되는 경우, 각 화소의 박막 트랜지스터가 턴-온하여 해당 게이트 라인에 대응하는 데이터 라인으로 데이터 신호가 인가될 수 있다.When the gate signal is applied to the gate line corresponding to the video region A, the thin film transistor of each pixel is turned on to apply a data signal to the data line corresponding to the corresponding gate line.
도면 상으로 제1 내지 제3 게이트 라인(GL1~GL3)에 대응하는 게이트 신호 생성부(331, 332)에서 생성된 게이트 신호는 하이 논리의 구동 모드 제어 신호(MCS)에 따라서 각 게이트 라인으로 게이트 신호가 공급될 수 있고, 그에 따라 데이터 신호가 업데이트 될 수 있다.In the drawing, the gate signals generated by the
정지화면(B)에 대응하는 게이트 라인(GL4~GLn)에 대응하는 게이트 신호 생성부(333, 334,…)에는 게이트 신호가 생성되어도, 구동 모드 제어 신호(MCS)가 로우 논리 신호를 가지므로, 정지화면(B)의 데이터 신호는 업데이트 되지 않는다.Although the gate signal is generated in the
상기 구동 모드 제어 신호(MCS)는 타이밍 제어부로부터 생성되고, 입력되는 데이터 신호(RGB)를 판별하여, 정지화면인지 동영상 화면인지에 따라서 상기 구동 모드 제어 신호(MCS)의 논리 값을 제어할 수 있다.The driving mode control signal MCS is generated from a timing control unit, and an input data signal RGB is determined to control a logic value of the driving mode control signal MCS according to whether it is a still screen or a video screen. .
이와 같은 방식을 통하여, 표시영역(A/A)상의 동영상 영역과 정지영상 영역을 구분하여 게이트 신호를 서로 다르게 인가할 수 있고, 입력되는 데이터를 판정하여 변경되는 영역의 데이터와 게이트 드라이브를 구동하고, 변경되지 않는 영역의 데이터와 게이트 드라이브를 구동하지 않으므로서, 소비 전력을 절감할 수 있으며, 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있다.Through this method, the gate signal can be applied differently by dividing the moving image region and the still image region on the display area A/A, and determining the input data to drive the data and the gate drive of the changed region. By not driving the data and gate drive of the unchanged area, power consumption can be reduced, and only the area where the scan signal is supplied to the gate line realizes high-frequency driving, and the area where the scan signal is not supplied is low frequency. By driving, power consumption can be reduced.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.In the detailed description of the present invention described above, the present invention has been described with reference to preferred embodiments of the present invention, but those skilled in the art or those skilled in the art will appreciate the invention described in the claims below. It will be understood that various modifications and changes may be made to the present invention without departing from the spirit and technical scope. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
이하, 본 발명의 실시예에 의한 표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 표시장치 및 이의 구동부를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 표시장치(100)는 화상을 표시하는 패널(210)과, 외부 시스템으로부터 타이밍 신호를 인가 받아 각종 제어신호를 생성하는 타이밍 제어부(200)와, 제어신호에 대응하여 패널(210)을 제어하는 게이트 및 데이터 구동부(310, 320,400)을 포함할 수 있다.
패널(210)은 글라스를 이용한 기판 상에 n 개의(n은 자연수) 게이트 라인(GL)과 다수의 데이터 라인(DL)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소를 정의한다.
각 화소에는 박막트랜지스터(TFT)와 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)가 구비되며, 모든 화소들은 하나의 표시영역(A/A)을 이루게 된다.
화소가 정의되지 않은 영역은 비표시영역(N/A)으로 구분된다.
타이밍 제어부(200)는 외부시스템으로부터 전송되는 영상신호(RGB)와, 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE) 및 구동 모드 제어 신호(Mode Control Signal:MCS)등의 신호를 인가 받아 게이트 구동부(140) 및 데이터 구동부(150)의 제어신호를 생성할 수 있다.
여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는 데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 패널(210)에 정의된 화소에 데이터전압을 공급하는 기간을 나타내는 신호이다.
또한 구동 모드 제어 신호(MCS)는 표시영역(A/A)의 영역 별로 동영상 영역과 정지 영상 영역을 구분하여 스캔 신호의 출력 여부를 결정하는 신호이다.
또한, 타이밍 제어부(200)는 입력되는 타이밍 신호에 동기하여 게이트 구동부(310, 320)의 제어신호(GCS) 및 데이터구동부(400)의 제어신호(DCS)를 생성할 수 있다.
그 밖에 타이밍 제어부(200) 는 게이트 구동부(310, 320)의 각 스테이지의 구동 타이밍을 결정하는 복수의 클록신호(CLK 1 ~ CLK 4)를 생성하고, 게이트 구동부(310, 320)에 제공한다.
여기서, 제1 내지 제4 클록신호(CLK 1 ~ CLK4)는 하이 구간이 2 수평기간(2H)동안 진행되며, 서로간 1 수평기간(1H)이 중첩되는 신호이다.
타이밍 제어부(200)는 입력 받은 영상데이터(RGB DATA)를 데이터 구동부(400)가 처리 가능한 형태로 정렬 및 변조하여 출력한다.
여기서, 정렬된 영상데이터(RGBv)는 화질개선을 위한 색 좌표 보정 알고리즘이 적용된 형태일 수 있다.
게이트 구동부(310, 320)는 패널(210)의 양단, 비표시영역(N/A)에 두 개가 구비될 수 있다.
각 게이트 구동부(310, 320)는 쉬프트 레지스터를 포함하는 복수의 스테이지로 이루어 질 수 있다.
이러한 게이트 구동부(310, 320)는 패널(210)의 기판 제조 시 박막패턴 형태로 비표시영역상에 게이트-인-패널(Gate-In-Panel, GIP)방식으로 내장될 수 있다.
이러한 제1 및 제2 게이트 구동부(310, 320)는 타이밍 제어부(200)로부터 입력되는 게이트 제어신호(GCS)와 구동 모드 제어 신호(MCS)에 응답하여 패널(210)에 형성된 다수의 게이트 라인(GL 1 ~ GL n)을 통해 2 수평기간(2H)마다 교번으로 게이트 하이전압(VGH)을 출력할 수 있다.
여기서, 출력된 게이트 하이전압(VGH)은 2 수평기간(2H)동안 유지되고 전후 게이트 하이전압(VGH)이 1 수평기간(1H) 동안 중첩될 수 있다.
이는 게이트 라인(GL 1 ~ GL n)을 프리차징(precharging)하기 위한 것으로, 데이터전압 인가 시 보다 안정적인 화소 충전을 진행할 수 있다.
이를 위해, 제1 게이트 구동부(310)에는 각각 2 수평기간(2H)을 갖는 제1 및 제2 클록신호(CLK 1, CLK 2)가 인가되고, 제2 게이트 구동부(320)에는 제1 및 제2 클록신호(CLK 1, CLK 2)와 1 수평기간(1H)이 중첩되며, 2 수평기간(2H)을 갖는 제3 및 제4 클록신호(CLK 2, CLK 4)가 인가될 수 있다.
일 예로서, 제1 게이트 구동부(310)가 n 번째 게이트 라인(GLn)으로 게이트 하이전압(VGH)을 출력하면, 1 수평기간(1H) 후 제2 게이트 구동부(320)는 n+1 번째 게이트 라인(GLn+1)으로 게이트 하이전압(VGH)을 출력할 수 있다.
즉 상기 제1 게이트 구동부(310)는 홀수번째 게이트 라인에 게이트 신호를 제공하고, 상기 제2 게이트 구동부(320)는 짝수번째 게이트 라인에 게이트 신호를 제공할 수 있다.
도 3은 본 발명의 실시예에 따른 표시장치의 게이트 구동부를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 표시장치의 게이트 구동부(300)는 제1 및 제2 게이트 구동부(310, 320)를 포함하고, 상기 제1 및 제2 게이트 구동부(310, 320) 각각은 게이트 신호 생성부(330) 및 게이트 제어부(340)를 포함할 수 있다.
상기 게이트 신호 생성부(330)에는 클럭 신호(CLK1, CLK2, CLK3, CLK4), 전원 신호들(VDD, VSS)이 입력되며, 게이트 신호를 생성하여 게이트 제어부(340)로 공급하는 역할을 할 수 있다.
상기 게이트 신호 생성부(330) 중 최 상단에 위치한 게이트 신호 생성부(331)는 스타트 신호(VST)를 인가 받아 게이트 신호를 생성할 수 있고, 다음 단의 게이트 신호 생성부(332)는 이 전단의 게이트 신호 생성부(321)로부터 신호를 인가받아 게이트 신호를 생성할 수 있다.
이러한 방식으로 생성된 게이트 신호는 게이트 제어부(340)로 입력되고, 상기 게이트 제어부(340)는 구동 모드 제어 신호(MCS)의 신호에 따라서 게이터 신호의 출력 여부를 결정할 수 있다.
상기 구동 모드 제어 신호(MCS)는 타이밍 제어부로부터 공급될 수 있고, 패널(210)에 표시되는 화면 중에서 정지화면과 동영상 화면을 구분하여, 정지 화면인 경우, 로우 논리의 신호가 되고, 동영상 화면인 경우 하이 논리의 신호가 되어, 동영상 화면이 나타나는 영역에서만 게이트 신호가 인가되고, 그에 따른 데이터 신호의 업데이트가 가능하도록 할 수 있다.
도 4는 본 발명의 실시예에 따른 표시장치의 제1 게이트 구동부를 나타낸 도면이고, 도 5는 제1 게이트 구동부의 동작을 다이어그램으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 표시장치의 제1 게이트 구동부(310)는 복수개의 게이트 신호 생성부(331, 332, 333,…)와 상기 복수개의 게이트 신호 생성부(331, 332, 333,…)와 대응되는 게이트 제어부(341, 342, 343,….)을 포함할 수 있다.
상기 게이트 제어부(341, 342, 343,….) 각각은 로직 회로로서 AND 게이트인 비교부(350, 351, 352,…) 및 스위칭부(360, 361, 362,…)를 포함할 수 있다.
도 4와 도 5를 참조하여, 제1 게이트 구동부(310)의 동작 과정을 설명한다.
<제1 시구간(T1)>
제1 시구간(T1) 동안, 제1 게이트 신호 생성부(331)로부터 하이(High)의 게이트 신호(스캔 신호)가 제1 비교부(350)로 출력되고, 구동 모드 제어 신호(MCS)가 하이 논리를 가지는 경우, 제1 비교부(350)는 하이 논리 신호를 제1 스위칭부(360)에 출력할 수 있다.
반대로 제1 게이트 신호 생성부(331)로부터 하이(High)의 게이트 신호(스캔 신호)가 제1 비교부(350)로 출력되지만, 구동 모드 제어 신호(MCS)가 로우 논리를 가지는 경우, 제1 비교부(350)는 로우 논리 신호를 제1 스위칭부(360)에 출력할 수 있다.
제1 스위칭부(360)가 제1 비교부(350)로부터 하이 논리의 신호를 인가받는 경우에는, 제1 스위치(S1)를 턴온하여, 제1 클럭 신호(CLK1)가 제1 게이트 라인(GL1)으로 출력될 수 있도록 하는 동시에, 제2 스위치(S2)에는 턴오프 할 수 있다.
또한 상기 제1 스위칭부(360)가 제1 비교부(350)로부터 로우 논리의 신호를 인가받는 경우에는, 제1 스위치(S1)를 턴오프하고, 제2 스위치(S2)를 턴온하여, 제1 게이트 라인(GL1) 상의 신호를 방전하도록 할 수 있다.
<제2 시구간(T2)>
제2 시구간(T2) 동안, 제1 스위칭부(360)는 제1 비교부(350)로부터 하이 논리 신호를 인가 받은 경우, 제1 스위치(S1)에 하이 논리의 신호를 인가하고, 제2 스위치(S2)에 로우(Low) 논리의 신호를 출력한다.
<제3 시구간(T3)>
제3 시구간(T3) 동안, 제1 게이트 제어부(341)의 제1 스위치(S1)에 하이 논리의 클럭 신호(CLK1)가 인가되면서, 부트스트랩(Bootstrap)에 따라 제1 스위치(S1)의 Q 노드는 상승하고, 제1 게이트 라인(GL1)으로 게이트 신호를 출력할 수 있다.
<제4 시구간(T4)>
제4 시구간(T4) 동안, 제2 게이트 제어부(342)의 제2 비교부(351)에는 하이 논리의 구동 모드 제어 신호(MCS)가 인가되고, 제2 게이트 신호 생성부(332)로부터의 하이 논리 신호에 의하여 상기 제2 비교부(351)는 하이 논리의 신호를 제2 스위칭부(361)로 출력하고 있는 상태이고, 전술한 제1 스위칭부(361)의 동작과 같은 방식으로 하이 논리의 클럭 신호(CLK2)가 게이트 신호로써 제2 게이트 제어부(342)의 제1 스위치(S1)을 통해서 제3 게이트 라인(GL3)으로 출력될 수 있다.
<제5시구간(T5)>
제5 시구간(T5) 동안에는 구동 모드 제어 신호(MCS)가 로우 논리를 가지므로, 제3 비교부(352)는 제3 게이트 신호 생성부(333)에서 생성된 하이 논리의 게이트 신호와 로우 논리의 구동 모드 제어 신호(MCS)를 입력 받아, 로우 논리의 출력을 제3 스위칭부(362)로 제공하므로, 상기 제3 스위칭부(362)는 제3 게이트 제어부(343)의 제1 스위치(S1)는 오프시키고, 제2 스위치(S2)는 턴온 시켜, 제5 게이트 라인에 스캔 신호인 게이트 신호를 출력하지 않는다.
이와 같은 동작을 통하여, 표시 영역(A/A) 중 특정 영역에 게이트 신호를 인가하지 않으므로서, 해당 게이트 라인에 대응하는 데이터 라인(DL)이 구동되지 않도록 하고 그에 따라 소비 전력을 감소할 수 있다.
또한 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있다.
도 6은 본 발명의 실시예에 따른 표시장치의 게이트 구동부의 회로도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 표시장치의 게이트 구동부는 게이트 신호 생성부들(331, 332) 게이트 제어부들(341, 342)을 포함할 수 있다.
제1 게이트 신호 생성부(331)와 제2 게이트 신호 생성부(332)는 동일한 구조를 가지고 있다.
<게이트 신호 생성부의 회로의 연결관계>
게이트 신호 생성부들(331, 332)의 연결 관계를 구체적으로 살펴본다.
제1 게이트 신호 생성부(331)는 제1 내지 제13 트랜지스터(T1~T13)을 포함할 수 있다.
제1 트랜지스터(T1)는 스타트 신호(VST)에 의하여 제어되고, 하이 전압을 유지하는 제1 전원(VDD1)과 제3 트랜지스터(T3)의 제어 단자 사이에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 전원(VVD2)과 제3 트랜지스터(T3) 사이에 연결될 수 있다. 도시된 트랜지스터가 MOSFET 인 경우, 상기 제2 트랜지스터(T2)의 게이트 단자와 드레인 단자는 상기 제2 전원(VDD2)에 연결되어, 다이오드처럼 동작할 수 있다.
제3 트랜지스터(T3)는 스타트 신호(VST)에 의하여 제1 트랜지스터(T1)가 턴온되는 경우 제1 전원(VDD)에 의하여 턴온될 수 있고, 제2 트랜지스터(T2)와 그라운드 전원(VSS) 사이에 연결될 수 있다.
제4 트랜지스터(T4)는 게이트 제어부(341)의 스위칭부(360)로부터 인가되는 신호에 의하여 제어되고, Q 노드와 그라운드 전원(VSS) 사이에 연결될 수 있고, 상기 스위칭부(360)로부터 인가되는 신호에 의하여 상기 제4 트랜지스터(T4)가 턴온되는 경우, Q 노드에 그라운드 전원이 인가되어, 상기 Q노드가 방전될 수 있다.
제5 트랜지스터(T5)는 제3 전원(VDD3)에 의하여 제어되고, QBo노드와 그라운드 전원(VSS) 사이에 연결될 수 있다.
상기 제2 전원(VDD2)과 제3 전원(VDD3)은 서로 반대되는 논리를 가진 신호로써, 예를 들어 상기 제2 전원(VDD2)이 하이 논리의 신호인 경우, 상기 제3 전원(VDD3)는 로우 논리의 신호가 되고, 상기 제2 전원(VDD2)이 로우 논리의 신호인 경우, 상기 제3 전원(VDD3)는 하이 논리의 신호가 될 수 있다.
제6 트랜지스터(T6)는 QBo 노드의 전압에 의하여 제어되고, Q 노드와 그라운드 전원(VSS) 사이에 연결될 수 있다.
제7 트랜지스터(T7)는 Q 노드의 전압에 따라 제어되고, 제1 클럭 신호(CLK1)가 인가되는 단자와 제8 트랜지스터(T8) 사이에 연결될 수 있다.
제8 트랜지스터(T8)는 QBo 노드의 전압에 의하여 제어되고, 제7 트랜지스터(T7)와 그라운드 전워(VSS) 사이에 연결될 수 있다.
제9 트랜지스터(T9)는 제7 트랜지스터(T7)와 그라운드 전원(VSS) 사이에 연결될 수 있다.
제10 트랜지스터(T10)는 Q 노드와 그라운드 전원(VSS) 사이에 연결되고, QBe 노드 전압에 의하여 제어될 수 있다.
제11 트랜지스터(T11)는 제2 전원(VDD2)에 의하여 제어되고, QBe 노드와 그라운드 전원(VSS) 사이에 연결될 수 있다.
제12 트랜지스터(T12)는 제3 전원(VDD3)과 QBe 노드 사이에 연결될 수 있다. 그리고 도시된 트랜지스터가 MOSFET 인 경우, 상기 제12 트랜지스터(T12)의 게이트 단자와 드레인 단자는 상기 제3 전원(VDD3)에 연결되어, 다이오드처럼 동작할 수 있다.
제13 트랜지스터(T13)는 Q 노드의 전압에 의하여 제어되고, 제12 트랜지스터(T12)와 그라운드 전원(VSS) 사이에 연결될 수 있다.
제2, 제3, 제5, 제6 및 제8 트랜지스터(T2, T3, T5, T8)와 제12, 제13, 제11, 제11, 및 제9 트랜지스터(T12, T13, T11, T9)는 서로 대칭 구조를 이루고, 인가되는 제2 및 제3 전원(VDD2, VDD3)이 서로 반대가 되므로, 서로 반대의 논리를 가지는 제2 및 제3 전원(VDD2, VDD3)에 의하여 교대로 동작할 수 있다.
<게이트 제어부의 연결관계>
게이트 제어부들(341, 342)의 연결관계를 구체적으로 살펴본다.
제1 및 제2 게이트 제어부(341, 342)은 서로 동일한 구조를 가지므로, 제1 게이트 제어부(341)를 중심으로 살펴본다.
상기 제1 게이트 제어부(341)는 제1 비교부(350)과 제1 스위칭부(360) 그리고 제1 및 제2 스위치(S1, S2)를 포함할 수 있고, 제1 게이트 라인(GL1)으로 출력 신호를 내보낼 수 있다.
제1 비교부는 입력으로써, 구동 모드 제어 신호(MCS)와 Q 노드의 신호를 인가받고, 상기 구동 모드 제어 신호(MCS)와 Q 노드의 신호가 동일 논리인지 상이한 논리 신호인지에 따른 결과를 제1 스위칭부(360)에 제공할 수 있다.
상기 제1 스위칭부(360)는 제1 비교부(350)와 다음 단의 게이트 신호 생성부인 제2 게이트 신호 생성부(322)의 제1 트랜지스터(T1)와 연결되고, 출력 신호를 제1 및 제2 스위치(S1, S2)에 내보낼 수 있다.
상기 제1 스위치(S1)는 제1 클럭신호(CLK1)가 인가되는 단자와 제1 게이트 라인(GL1) 사이에 연결될 수 있고, 제2 스위치(S2)는 상기 제1 스위치(S1)와 그라운드 전원(VSS) 단자 사이에 연결될 수 있다.
도 7은 게이트 신호 생성부의 한 주기간 동작 과정을 나타낸 다이어그램이다.
도 6 및 도 7을 참조하면, VSS는 그라운드 전원이고, VDD1 및 VDD2인 제1 및 제2 전원은 하이 논리의 신호이고, VDD3인 제3 전원은 로우 논리의 신호이다.
<제1 시구간(T1)>
제1 시구간(T1) 동안, 제1 전원(VDD1)이 공급되는 상태에서 스타트 신호(VST)가 인가되면 제1 트랜지스터(T1)는 턴온되고, 그에 따라 하이 논리의 신호가 제3 트랜지스터(T3)에 공급되어, 상기 제3 트랜지스터(T3)가 턴온된다.
상기 제3 트랜지스터(T3)가 턴온되면, 그라운드 전압이 QBo 노드에 충전될 수 있다.
상기 QBo 노드에 그라운드 전압이 인가되면서 제 6 및 제8 트랜지스터(T6, T8)는 턴-오프가 된다.
한편 제1 트랜지스터(T1)의 턴온으로, Q 노드는 제1 전원(VDD1)으로 충전되고, 커패시터(C)에 전압이 충전된다.
<제2 시구간(T2)>
제2 시구간(T2) 동안, 제1 클럭신호(CLK1)이 하이 논리가 되면, 부트스트랩에 의하여 Q 노드의 전압은 증폭되고, 이는 제1 비교기(350)로 인가될 수 있다.
제1 비교부(350)는 구동 모드 신호(MCS)의 논리 값과 Q 노드의 전압의 논리 값에 따라서 제1 게이트 라인(GL1)으로 스캔 신호를 공급할 지 여부가 결정될 수 있다.
도 8은 본 발명의 표시장치의 동작 방식을 설명하기 위한 도면이다.
도 8을 참조하면, 일예로 표시영역(A/A)에는 동영상 영역(A)과 정지 화면 영역(B)을 나타내었다.
표시장치에 있어서, 기본적으로 정지 화면을 나타내지만 시계와 같이 일부 영역만이 동영상으로 데이터 신호의 업데이트가 필요한 경우를 설명한다.
동영상 영역(A)에 대응하는 게이트 라인에 게이트 신호가 인가되는 경우, 각 화소의 박막 트랜지스터가 턴-온하여 해당 게이트 라인에 대응하는 데이터 라인으로 데이터 신호가 인가될 수 있다.
도면 상으로 제1 내지 제3 게이트 라인(GL1~GL3)에 대응하는 게이트 신호 생성부(331, 332)에서 생성된 게이트 신호는 하이 논리의 구동 모드 제어 신호(MCS)에 따라서 각 게이트 라인으로 게이트 신호가 공급될 수 있고, 그에 따라 데이터 신호가 업데이트 될 수 있다.
정지화면(B)에 대응하는 게이트 라인(GL4~GLn)에 대응하는 게이트 신호 생성부(333, 334,…)에는 게이트 신호가 생성되어도, 구동 모드 제어 신호(MCS)가 로우 논리 신호를 가지므로, 정지화면(B)의 데이터 신호는 업데이트 되지 않는다.
상기 구동 모드 제어 신호(MCS)는 타이밍 제어부로부터 생성되고, 입력되는 데이터 신호(RGB)를 판별하여, 정지화면인지 동영상 화면인지에 따라서 상기 구동 모드 제어 신호(MCS)의 논리 값을 제어할 수 있다.
이와 같은 방식을 통하여, 표시영역(A/A)상의 동영상 영역과 정지영상 영역을 구분하여 게이트 신호를 서로 다르게 인가할 수 있고, 입력되는 데이터를 판정하여 변경되는 영역의 데이터와 게이트 드라이브를 구동하고, 변경되지 않는 영역의 데이터와 게이트 드라이브를 구동하지 않으므로서, 소비 전력을 절감할 수 있으며, 게이트 라인에 스캔 신호가 공급되는 영역만, 고주파 구동을 실현하고, 스캔 신호가 공급되지 않는 영역은 저주파 구동을 함으로써, 소비 전력을 감소할 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Hereinafter, with reference to the drawings of the display device according to an embodiment of the present invention will be described in detail. The embodiments introduced below are provided as examples in order to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Throughout the specification, the same reference numbers indicate the same components.
2 is a view showing a display device and a driving unit thereof according to an embodiment of the present invention.
Referring to FIG. 2, the
In the panel 210, n (n is a natural number) gate line GL and a plurality of data lines DL are intersected in a matrix form on a substrate using glass, and a plurality of pixels are defined at the intersection.
Each pixel is provided with a thin film transistor (TFT), a liquid crystal capacitor (Clc), and a storage capacitor (Cst), and all pixels form one display area (A/A).
Areas in which pixels are not defined are divided into non-display areas (N/A).
The
Here, the horizontal synchronization signal (Hsync) is a signal indicating the time it takes to display one horizontal line of the screen, and the vertical synchronization signal (Vsync) is a signal indicating the time it takes to display a screen of one frame, and a data enable signal. (DE) is a signal indicating a period during which the data voltage is supplied to the pixels defined in the panel 210.
In addition, the driving mode control signal MCS is a signal for determining whether to output a scan signal by dividing a video area and a still image area for each area of the display area A/A.
In addition, the
In addition, the
Here, the first to fourth clock signals
The
Here, the aligned image data RGBv may be in a form in which a color coordinate correction algorithm for improving image quality is applied.
Two
Each
When the substrate of the panel 210 is manufactured, the
The first and
Here, the output gate high voltage VGH may be maintained for 2 horizontal periods 2H, and the front and rear gate high voltage VGH may overlap for 1 horizontal period 1H.
This is for precharging the gate lines GL 1 to GL n, and more stable pixel charging can be performed when a data voltage is applied.
To this end, first and second clock signals
As an example, when the
That is, the
3 is a diagram illustrating a gate driver of a display device according to an exemplary embodiment of the present invention.
Referring to FIG. 3, the
Clock signals CLK1, CLK2, CLK3, and CLK4 and power signals VDD and VSS are input to the
The
The gate signal generated in this way is input to the
The driving mode control signal (MCS) may be supplied from a timing control unit, and is divided into a still image and a video screen among screens displayed on the panel 210, and in the case of a still screen, becomes a low logic signal and is a video screen. In this case, it becomes a signal of high logic, so that the gate signal is applied only in the region where the video screen appears, and the data signal can be updated accordingly.
4 is a diagram illustrating a first gate driver of a display device according to an exemplary embodiment of the present invention, and FIG. 5 is a diagram illustrating an operation of the first gate driver.
Referring to FIG. 4, the
Each of the
4 and 5, an operation process of the
<1st time period (T1)>
During the first time period T1, a high gate signal (scan signal) is output from the first
Conversely, a high gate signal (scan signal) is output from the first
When the
In addition, when the
<2nd time period (T2)>
During the second time period T2, the
<3rd time period (T3)>
During the third time period T3, while the high logic clock signal CLK1 is applied to the first switch S1 of the first
<4th time period (T4)>
During the fourth time period T4, a high logic driving mode control signal MCS is applied to the
<Section 5 (T5)>
During the fifth time period T5, since the driving mode control signal MCS has a low logic, the
Through this operation, since a gate signal is not applied to a specific area of the display area A/A, the data line DL corresponding to the corresponding gate line is not driven and power consumption can be reduced accordingly. .
Further, only the region in which the scan signal is supplied to the gate line realizes high frequency driving, and the region in which the scan signal is not supplied is subjected to low frequency driving, thereby reducing power consumption.
6 is a circuit diagram of a gate driver of a display device according to an exemplary embodiment of the present invention.
Referring to FIG. 6, the gate driver of the display device according to an exemplary embodiment of the present invention may include
The first
<Circuit connection of the gate signal generator>
The connection relationship between the
The first
The first transistor T1 is controlled by the start signal VST and may be connected between the first power source VDD1 maintaining a high voltage and the control terminal of the third transistor T3.
The second transistor T2 may be connected between the second power source VVD2 and the third transistor T3. When the illustrated transistor is a MOSFET, the gate terminal and the drain terminal of the second transistor T2 are connected to the second power source VDD2, and thus may operate like a diode.
The third transistor T3 may be turned on by the first power source VDD when the first transistor T1 is turned on by the start signal VST, and between the second transistor T2 and the ground power source VSS. Can be connected to.
The fourth transistor T4 is controlled by a signal applied from the
The fifth transistor T5 is controlled by the third power supply VDD3 and may be connected between the QBo node and the ground power supply VSS.
The second power supply VDD2 and the third power supply VDD3 are signals having opposite logics, for example, when the second power supply VDD2 is a high logic signal, the third power supply VDD3 is When the second power supply VDD2 is a low logic signal, the third power supply VDD3 may be a high logic signal.
The sixth transistor T6 is controlled by the voltage of the QBo node, and may be connected between the Q node and the ground power supply VSS.
The seventh transistor T7 is controlled according to the voltage of the Q node, and may be connected between the terminal to which the first clock signal CLK1 is applied and the eighth transistor T8.
The eighth transistor T8 is controlled by the voltage of the QBo node, and may be connected between the seventh transistor T7 and the ground power VSS.
The ninth transistor T9 may be connected between the seventh transistor T7 and the ground power supply VSS.
The tenth transistor T10 is connected between the Q node and the ground power source VSS, and can be controlled by the QBe node voltage.
The eleventh transistor T11 is controlled by the second power supply VDD2 and may be connected between the QBe node and the ground power supply VSS.
The twelfth transistor T12 may be connected between the third power source VDD3 and the QBe node. In addition, when the illustrated transistor is a MOSFET, the gate terminal and the drain terminal of the twelfth transistor T12 are connected to the third power source VDD3, so that they may operate like a diode.
The thirteenth transistor T13 is controlled by the voltage of the Q node and may be connected between the twelfth transistor T12 and the ground power supply VSS.
Second, third, fifth, sixth and eighth transistors (T2, T3, T5, T8) and 12th, 13th, 11th, 11th, and 9th transistors (T12, T13, T11, T9) Is symmetrical to each other, and since the applied second and third power sources VDD2 and VDD3 are opposite to each other, the second and third power sources VDD2 and VDD3 having opposite logics may alternately operate. have.
<Connection of gate control unit>
The connection relationship between the
Since the first and second
The first
The first comparator receives, as an input, a signal of a driving mode control signal (MCS) and a Q node, and a result of whether the signal of the driving mode control signal (MCS) and the Q node is the same logic or a different logical signal is first. It can be provided to the
The
The first switch S1 may be connected between the terminal to which the first clock signal CLK1 is applied and the first gate line GL1, and the second switch S2 may be connected to the first switch S1 and ground power. It can be connected between the (VSS) terminal.
7 is a diagram illustrating a main period operation process of the gate signal generation unit.
6 and 7, VSS is a ground power supply, first and second power supplies, VDD1 and VDD2, are high logic signals, and a third power supply, VDD3 is a low logic signal.
<1st time period (T1)>
During the first time period T1, when the start signal VST is applied in a state in which the first power source VDD1 is supplied, the first transistor T1 is turned on, and accordingly, the signal of high logic is the third transistor T3. ), the third transistor T3 is turned on.
When the third transistor T3 is turned on, a ground voltage may be charged to the QBo node.
As the ground voltage is applied to the QBo node, the sixth and eighth transistors T6 and T8 are turned off.
On the other hand, with the turn-on of the first transistor T1, the Q node is charged with the first power supply VDD1, and the capacitor C is charged with a voltage.
<2nd time period (T2)>
During the second time period T2, when the first clock signal CLK1 becomes high logic, the voltage of the Q node is amplified by the bootstrap, which can be applied to the
The
8 is a view for explaining the operation method of the display device of the present invention.
Referring to FIG. 8, as an example, a video area A and a still screen area B are shown in the display area A/A.
In the display device, a case in which a data signal is required to be updated with a moving image is basically described, although a still image is basically displayed.
When the gate signal is applied to the gate line corresponding to the video region A, the thin film transistor of each pixel is turned on to apply a data signal to the data line corresponding to the corresponding gate line.
In the drawing, the gate signals generated by the
Although the gate signal is generated in the
The driving mode control signal MCS is generated from a timing control unit, and an input data signal RGB is determined to control a logic value of the driving mode control signal MCS according to whether it is a still screen or a video screen. .
Through this method, the gate signal can be applied differently by dividing the moving image area and the still image area on the display area A/A, and determining the input data to drive the data and the gate drive of the changed area. By not driving the data and gate drive in the unchanged area, power consumption can be reduced, and only the area where the scan signal is supplied to the gate line realizes high-frequency driving, and the area where the scan signal is not supplied is low frequency. By driving, power consumption can be reduced.
In the detailed description of the present invention described above, the present invention has been described with reference to preferred embodiments of the present invention, but those skilled in the art or those skilled in the art will appreciate the invention described in the claims below. It will be understood that various modifications and changes may be made to the present invention without departing from the spirit and technical scope. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
Claims (10)
클럭 신호 및 구동 모드 제어 신호를 생성하는 타이밍 제어부;
상기 클럭 신호 및 구동 모드 제어 신호에 대응하여 상기 게이트 라인들 중 일부의 게이트 라인들 각각에 게이트 신호를 인가하는 제1 게이트 구동부; 및
상기 클럭 신호 및 구동 모드 제어 신호에 대응하여 상기 게이트 라인들 중 나머지 게이트 라인들 각각에 게이트 신호를 인가하는 제2 게이트 구동부를 포함하고,
상기 구동 모드 제어 신호는 정지 화면 또는 동영상 화면에 따라 논리 값을 달리하는 신호로서, 논리 값에 따라 상기 게이트 라인들 각각에 게이트 신호의 출력 여부가 결정되고,
상기 제1 게이트 구동부에 연결된 상기 일부의 게이트 라인들 중 상기 동영상 화면에 대응되는 일부의 게이트 라인에만 게이트 신호가 공급되는 표시장치.a panel in which n (n is a natural number) gate lines are formed;
A timing control unit generating a clock signal and a driving mode control signal;
A first gate driver applying a gate signal to each of some of the gate lines among the gate lines in response to the clock signal and the driving mode control signal; And
And a second gate driver applying a gate signal to each of the remaining gate lines among the gate lines in response to the clock signal and the driving mode control signal.
The driving mode control signal is a signal having a different logic value according to a still screen or a video screen, and it is determined whether a gate signal is output to each of the gate lines according to the logic value.
A display device in which a gate signal is supplied only to a portion of the gate lines connected to the first gate driver, corresponding to the video screen.
상기 제1 게이트 구동부 및 상기 제2 게이트 구동부 각각은 게이트 신호 생성부 및 게이트 제어부를 포함하고,
상기 게이트 신호 생성부는 상기 클럭 신호에 대응하여 게이트 신호를 상기 게이트 제어부로 출력하고,
상기 게이트 제어부는 상기 게이트 라인에 게이트 신호의 출력 여부를 상기 구동 모드 제어 신호의 논리 값에 따라 결정하는 표시장치.According to claim 1,
Each of the first gate driver and the second gate driver includes a gate signal generator and a gate controller,
The gate signal generator outputs a gate signal to the gate controller in response to the clock signal,
The gate control unit determines whether a gate signal is output to the gate line according to a logic value of the driving mode control signal.
상기 게이트 제어부는 AND 게이트로 구성된 비교부, 스위칭부 및 상기 스위칭부의 출력 신호에 따라 제어되는 제1 및 제2 스위치를 포함하고,
상기 비교부는 상기 게이트 신호 생성부로부터의 출력 신호의 논리 값과 상기 구동 모드 제어 신호의 논리 값을 비교하여 그에 따른 출력을 상기 스위칭부로 출력하고,
상기 스위칭부는 상기 비교부의 출력 값에 따라, 상기 제1 및 제2 스위치 중 하나를 턴-온하고, 나머지 하나를 턴-오프하는 표시장치.According to claim 2,
The gate control unit includes a comparison unit composed of an AND gate, a switching unit, and first and second switches controlled according to output signals of the switching unit,
The comparison unit compares the logic value of the output signal from the gate signal generation unit with the logic value of the drive mode control signal, and outputs the corresponding output to the switching unit,
The switching unit turns on one of the first and second switches according to the output value of the comparator, and turns off the other.
상기 제1 스위치가 턴-온하는 경우 상기 클럭 신호를 상기 제1 스위치와 대응되는 게이트 라인으로 출력하고,
상기 제2 스위치가 턴-온하는 경우, 상기 제2 스위치와 대응하는 게이트 라인의 신호를 방전하는 표시장치.According to claim 3,
When the first switch is turned on, the clock signal is output to a gate line corresponding to the first switch,
When the second switch is turned on, a display device that discharges a signal of a gate line corresponding to the second switch.
상기 게이트 라인들 중, 동영상 영역에 대응하는 제1 게이트 라인들과 정지 영상 영역에 대응하는 제2 게이트 라인들 중에서 상기 제2 게이트 라인들에는 게이트 신호가 출력되지 않는 표시장치.According to claim 1,
Among the gate lines, a display device for which a gate signal is not output to the second gate lines among first gate lines corresponding to a video region and second gate lines corresponding to a still image region.
제1 내지 제4 클럭 신호 및 구동 모드 제어 신호를 생성하는 타이밍 제어부;
상기 제1 및 제2 클럭 신호 및 상기 구동 모드 제어 신호의 하이 논리에 대응하여 게이트 하이 논리 신호를 상기 홀수 번째 게이트 라인의 일측에 인가하는 제1 게이트 구동부; 및
상기 제3 및 제4 클럭 신호 및 상기 구동 모드 제어 신호의 하이 논리에 대응하여 상기 게이트 하이 논리 신호를 상기 짝수 번째 게이트 라인의 일측에 인가하는 제2 게이트 구동부를 포함하고,
상기 구동 모드 제어 신호는 동영상 화면 시 하이 논리 신호이고,
상기 제1 게이트 구동부에 연결된 상기 홀수 번째 게이트 라인 중 동영상 화면에 대응되는 일부의 홀수 번째 게이트 라인에만 상기 게이트 하이 논리 신호가 공급되는 표시장치.a panel in which n (n is a natural number) gate lines are formed;
A timing control unit generating first to fourth clock signals and a driving mode control signal;
A first gate driver configured to apply a gate high logic signal to one side of the odd-numbered gate lines in correspondence with high logic of the first and second clock signals and the drive mode control signal; And
And a second gate driver that applies the gate high logic signal to one side of the even-numbered gate line in correspondence to the high logic of the third and fourth clock signals and the driving mode control signal,
The driving mode control signal is a high logic signal in the video screen,
A display device in which the gate high logic signal is supplied only to a part of the odd numbered gate lines corresponding to a moving picture screen among the odd numbered gate lines connected to the first gate driver.
상기 제1 내지 제4 클럭 신호는,
각각 2 수평기간(2H)의 하이 논리 신호 구간을 가지며, 전후 신호간 1 수평기간(1H)이 중첩되는 것을 특징으로 표시장치.The method of claim 6,
The first to fourth clock signals,
A display device characterized in that each has a high logic signal period of 2 horizontal periods (2H), and 1 horizontal period (1H) overlaps between the front and rear signals.
상기 제1 및 제2 게이트 구동부 각각은 게이트 신호 생성부 및 게이트 제어부를 포함하고,
상기 게이트 신호 생성부는 상기 제1 내지 제4 클럭 신호에 대응하여 게이트 신호를 상기 게이트 제어부로 출력하고,
상기 게이트 제어부는 상기 게이트 라인에 게이트 신호의 출력 여부를 상기 구동 모드 제어 신호의 논리 값에 따라 결정하는 표시장치.The method of claim 6,
Each of the first and second gate drivers includes a gate signal generator and a gate controller,
The gate signal generation unit outputs a gate signal to the gate control unit corresponding to the first to fourth clock signals,
The gate control unit determines whether a gate signal is output to the gate line according to a logic value of the driving mode control signal.
상기 게이트 제어부는 AND 게이트로 구성된 비교부, 스위칭부 및 상기 스위칭부의 출력 신호에 따라 제어되는 제1 및 제2 스위치를 포함하고,
상기 비교부는 상기 게이트 신호 생성부로부터의 출력 신호의 논리 값과 상기 구동 모드 제어 신호의 논리 값을 비교하여 그에 따른 출력을 상기 스위칭부로 출력하고,
상기 스위칭부는 상기 비교부의 출력 값에 따라, 상기 제1 및 제2 스위치 중 하나를 턴-온하고, 나머지 하나를 턴-오프하는 표시장치.The method of claim 8,
The gate control unit includes a comparison unit composed of an AND gate, a switching unit, and first and second switches controlled according to output signals of the switching unit,
The comparison unit compares the logic value of the output signal from the gate signal generation unit with the logic value of the drive mode control signal, and outputs the corresponding output to the switching unit,
The switching unit turns on one of the first and second switches according to the output value of the comparator, and turns off the other.
상기 타이밍 제어부는 정지 화면 시 저주파 구동하는 표시장치.
The method of claim 6,
The timing control unit is a low-frequency driving display device when the still image.
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