KR102129625B1

KR102129625B1 - 기준 신호 생성 회로와 방법 및 이를 포함하는 역률 보상 회로

Info

Publication number: KR102129625B1
Application number: KR1020130104403A
Authority: KR
Inventors: 최지원; 류영기; 황인호; 정상훈; 박태영
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2020-07-03
Also published as: CN104426350A; CN104426350B; KR20150027365A; TWI645658B; US9537387B2; TW201517474A; US20150061609A1

Abstract

전력 변환장치의 역률 보상을 위한 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 회로는 상기 입력 신호를 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 검출부 및 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 위상 측정부를 포함한다. 따라서, 기준 신호는 입력 신호의 위상과 주파수 정보를 정확하게 반영할 수 있다.

Description

기준 신호 생성 회로와 방법 및 이를 포함하는 역률 보상 회로{REFERENTIAL SIGNAL GENERATING CIRCUIT AND METHOD, AND POWER FACTOR COMPENSATION APPARATUS INCLUDING THE SAME}

본 발명은 기준 신호 생성 및 역률 보상 기술에 관한 것으로, 보다 상세하게는 전력 변환장치의 입력 신호에 대한 위상을 측정하여 특정 크기를 갖는 기준 신호를 생성하고, 역률 개선을 제공하는 기준 신호 생성 회로와 방법 및 이를 포함하는 역률 보상 회로에 관한 것이다.

전력 변환장치(Power Converter)는 특정 전력을 전류, 전압, 주파수 등이 다른 전력으로 변환하는 장치에 해당한다. 전력 변환장치는 입력 전원을 수신하여 부하(예를 들어, LED LAMP)에 필요한 출력 전원을 공급한다. 여기에서, 입력 전원은 상용 교류 전원(Alternating Current, AC)에 해당하고, 부하에 공급되는 출력 전원은 직류 전원(Direct Current, DC)에 해당할 수 있다.

부하에 흐르는 전류는 입력 전원의 전류와 유사한 파형을 가지나, 입력 전원의 전압과 전류간에 위상차에 의해 무효 전력(Reactive Power) 손실이 발생할 수 있다.

무효 전력 손실을 감소시키고 전력 변환장치의 역률(Power Factor)을 개선하기 위해서는 입력 전원의 전압과 전류간의 위상차를 감소시켜야 한다.

종래의 전력 변환장치는 입력 교류 전원을 전파 정류하여 입력 전압을 생성하고, 입력 전압을 센싱하여 기준 신호를 생성한다. 종래의 전력 변환장치는 기준 신호와 부하에 흐르는 전류를 비교하여 부하에 흐르는 전류의 크기를 기준 신호를 기초로 제어한다. 입력 전압에 따라 기준 신호가 변동하므로, 부하에 흐르는 전류의 크기도 기준 신호에 따라 변동한다. 따라서 부하에 공급되는 전류가 입력 전압에 근접한 주파수와 위상을 가진다. 예를 들어, 입력 전압이 정현파에 해당하는 경우, 입력 전류는 정현파에 가까운 형태가 될 수 있다.

그러나, 종래의 전력 변환장치는 입력 전압을 감지하기 위해 저항 소자를 사용하는 경우, 일반적으로 고전압인 입력 전압을 견디는 저항을 집적화하기 어렵다는 점에서, 전력 변환장치를 제어하는 제어부의 집적화가 어려운 문제점이 있다. 또한, 종래의 전력 변환장치는 저항에서 전력을 소비하는 문제점이 있다.

미국등록특허 제8,125,197호(2012.02.28.)는 스위치 제어 장치에 관한 것으로, 입력 전압의 주파수 및 위상과 유사한 주파수 및 위상을 가지는 기준 신호를 이용하여 전력 스위치의 튜티를 결정하는 구성을 개시하고 있다.

미국등록특허 제8,148,956호(2012.04.03.)는 역률 보상 회로 및 역률 보상 회로의 구동 방법에 관한 것으로, 입력 전압의 주파수 및 위상과 유사한 기준 신호를 이용하여 역률 보상 회로 및 역률 보상 방법을 제공한다.

도 1은 종래의 역률 개선 회로에서 생성된 기준 신호를 나타내는 파형도이다. 도 1을 참조하면, 선행기술들, 즉 종래의 역률 개선 회로(100)는 입력 신호(Vin)의 대략적인 한 주기 정보(T1~T3)를 측정하여 이에 상응하는 기준 클럭(RCLK)을 생성하고, 생성된 기준 클럭(RCLK)을 기초로 디지털 아날로그 변환기(D/A Converter)에서 프로그래밍된 정현파(SREF)를 생성한다.

종래의 역률 개선 회로(100)는 한 주기 정보(T1~T3)의 오차에 의하여 기준 클럭(SREF)의 오차가 발생하게 되나, 디지털 아날로그 변환기에서 오차분에 대한 보정이 이루어지지 않으며, 또한, 입력 신호(Vin)와 무관하게 프로그래밍된 정현파(VREF)를 생성함에 따라 입력 신호(Vin)와 기준 신호(VREF) 사이에 왜곡이 발생하는 문제점이 있다.

미국등록특허 제8,125,197호(2012.02.28.) 미국등록특허 제8,148,956호(2012.04.03.)

본 발명은 입력 신호의 위상과 주파수 정보를 정확하게 반영할 수 있는 기준 신호 생성에 관한 기술을 제공하고자 한다.

본 발명은 추가적인 제어회로 없이 전력 변환장치의 역률 개선이 가능한 역률 보상 기술을 제공하고자 한다.

실시예들 중에서 전력 변환장치의 역률 보상을 위한 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 회로는 상기 입력 신호를 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 검출부; 및 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 위상 측정부를 포함한다.

일 실시예에서, 상기 검출부는 상기 기준 클럭을 기초로 상기 입력 신호에 대한 샘플링과 상기 샘플링된 입력 신호의 홀딩을 반복하는 샘플링부; 및 상기 최대 크기의 입력 신호를 검출하여 홀딩하는 정점(peak) 검출부를 포함할 수 있다.

일 실시예에서, 상기 위상 측정부는 상기 기준 클럭을 기초로 상기 샘플링부와 상기 검출부 각각의 출력단자들을 상기 위상 측정부의 입력단자에 교대로 연결하는 선택 스위치를 포함할 수 있다.

일 실시예에서, 상기 위상 측정부는 상기 기준 클럭에 따라 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 수신하고 적분하여 중간 연산 신호를 생성하는 연산부; 및 상기 중간 연산 신호를 시간 영역으로 변환하여 상기 샘플링된 입력 신호의 위상을 측정하는 연산 제어부를 포함할 수 있다.

일 실시예에서, 상기 연산부는 상기 샘플링된 입력 신호에 대해 양의 적분(positive integral)을 수행하고, 상기 검출된 최대 크기의 입력 신호에 대해 음의 적분(negative integral)을 수행할 수 있다.

일 실시예에서, 상기 연산 제어부는 상기 검출된 최대 크기의 입력 신호를 적분하는 동안, 상기 중간 연산 신호가 기준 크기보다 큰 구간에 대응되는 펄스 신호를 생성할 수 있다.

일 실시예에서, 기준 신호 생성 회로는 상기 측정된 위상에 대응하여 특정 최대 크기를 갖는 기준 신호를 생성하는 기준 신호 생성부를 더 포함할 수 있다.

일 실시예에서, 상기 기준 신호 생성부는 특정 크기의 전류를 공급하는 전류원; 상기 특정 크기의 전류를 충전하여 기준 전압을 생성하는 커패시터; 및 상기 측정된 위상에 대응되는 시간동안 상기 전류원과 상기 커패시터를 연결하는 스위치를 포함할 수 있다.

여기에서, 상기 기준 신호 생성부는 상기 생성된 기준 전압을 상기 기준 클럭을 기초로 샘플링하고 홀딩하여 상기 기준 신호를 출력할 수 있다.

일 실시예에서, 상기 위상 측정부는 디비전(division) 연산을 통해 상기 샘플링된 입력 신호의 위상을 측정하는 디비전 연산부를 포함할 수 있다.

실시예들 중에서, 전력 변환장치의 역률을 보상하는 역률 보상 회로는 입력 신호에 대응하는 입력 전류가 흐르는 전력 전달 소자; 상기 전력 전달 소자에 연결되고, 상기 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 출력 스위치; 상기 입력 전류를 충전하여 출력 전압을 생성하는 출력 커패시터; 상기 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 회로; 및 상기 출력 전압과 상기 기준 신호를 비교하여 상기 출력 스위치를 제어하는 역률 보상 제어부를 포함하고, 상기 기준 신호 생성 회로는 상기 입력 신호를 상기 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 검출부; 및 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 위상 측정부를 포함한다.

실시예들 중에서, 전력 변환장치의 역률 보상을 위한 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 방법은 기준 신호 생성 회로에서 수행된다. 기준 신호 생성 방법은 (a) 상기 입력 신호를 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 단계; 및 (b) 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 단계를 포함한다.

일 실시예에서, 상기 (b) 단계는 상기 기준 클럭을 기초로 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 선택하는 단계를 포함할 수 있다.

일 실시예에서, 상기 (b) 단계는 (b-1) 상기 기준 클럭에 따라 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 수신하고 적분하여 중간 연산 신호를 생성하는 단계; 및 (b-2) 상기 중간 연산 신호를 시간 영역으로 변환하여 상기 샘플링된 입력 신호의 위상을 측정하는 단계를 포함할 수 있다.

일 실시예에서, 상기 (b-1) 단계는 상기 샘플링된 입력 신호에 대해 양의 적분(positive integral)을 수행하고, 상기 검출된 최대 크기의 입력 신호에 대해 음의 적분(negative integral)을 수행할 수 있다.

일 실시예에서, 상기 (b-2) 단계는 상기 검출된 최대 크기의 입력 신호를 적분하는 동안, 상기 중간 연산 신호가 기준 크기보다 큰 구간에 대응되는 펄스 신호를 생성할 수 있다.

일 실시예에서, 기준 신호 생성 방법은 상기 측정된 위상에 대응하여 특정 최대 크기를 갖는 기준 신호를 생성하는 기준 신호 생성 단계를 더 포함할 수 있다.

일 실시예에서, 상기 기준 신호 생성 단계는 특정 크기의 전류를 상기 측정된 위상에 대응되는 시간동안 충전하여 기준 전압을 생성할 수 있다. 여기에서, 상기 기준 신호 생성 단계는 상기 생성된 기준 전압을 상기 기준 클럭을 기초로 샘플링하고 홀딩하여 상기 기준 신호를 출력하는 단계를 더 포함할 수 있다.

일 실시예에서, 상기 (b) 단계는 디비전(division) 연산을 통해 상기 샘플링된 입력 신호의 위상을 측정할 수 있다.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

본 발명의 일 실시예에 따른 기준 신호 생성 회로와 방법 및 이를 포함하는 역률 보상 회로는 입력 신호의 위상을 측정하여 입력 신호의 위상과 주파수 정보를 정확하게 반영한 기준 신호를 생성할 수 있다.

본 발명의 일 실시예에 따른 기준 신호 생성 회로와 방법 및 이를 포함하는 역률 보상 회로는 추가적인 제어회로 없이 전력 변환장치의 역률 개선이 가능할 수 있다.

도 1은 종래의 역률 개선 회로에서 생성된 기준 신호를 나타내는 파형도이다.
도 2는 본 발명의 일 실시예에 따른 역률 보상 회로를 나타내는 블록도이다.
도 3는 도 2에 있는 기준 신호 생성 회로를 나타내는 블록도이다.
도 4는 도 2에 있는 기준 신호 생성 회로를 나타내는 회로도이다.
도 5는 도 3에 있는 연산부의 연산을 설명하는 파형도이다.
도 6은 도 2에 있는 기준 신호 생성 회로에서 생성된 기준 신호를 나타내는 파형도이다.
도 7은 도 3에 있는 기준 신호 생성 회로의 신호들을 나타내는 타이밍도이다.
도 8은 도 2에 있는 기준 신호 생성 회로에서 수행되는 기준 신호 생성 방법의 일 실시예를 나타내는 흐름도이다.
도 9는 도 2에 있는 기준 신호 생성 회로에서 수행되는 기준 신호 생성 방법의 다른 일 실시예를 나타내는 흐름도이다.

본 발명의 실시예에 관한 설명은 본 발명의 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다.

본 발명의 실시예에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것이다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 2는 본 발명의 일 실시예에 따른 역률 보상 회로를 나타내는 블록도이다.

도 2를 참조하면, 역률 보상 회로(200)는 정류부(210), 전력 전달 소자(220), 출력 스위치(230), 출력 전압을 생성하는 출력 커패시터(240), 기준 신호 생성 회로(250) 및 출력 전압 감지부(260) 및 역률 보상 제어부(270)를 포함한다.

정류부(210)는 전력 변환장치에 공급되는 교류 전원을 전파 정류하여 입력 신호(Vin)를 생성한다. 예를 들어, 정류부(210)는 브릿지 다이오드(Bridge Diode)로 구현될 수 있다.

전력 전달 소자(220)는 입력 신호(Vin)에 대응하는 입력 전류를 부하 측으로 전송하고, 예를 들어, 인덕터로 구현될 수 있다.

출력 스위치(230)는 전력 전달 소자(220) 후단에 연결되어 입력 전류에 의해 생성되는 출력 전압을 조절한다. 출력 스위치(230)는 후술할 역률 보상 제어부(270)의 제어신호에 따라 동작하며, 예를 들어, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현될 수 있다.

출력 스위치(230)가 턴 온(Turn On)되면 입력 전류는 출력 스위치(230)를 통해 흐르고, 이와 반대로, 출력 스위치(230)가 턴 오프(Turn Off)되면 입력 전류는 부하가 연결된 출력단으로 흐른다.

일 실시예에서, 출력 스위치(230)와 출력단 사이에는 다이오드가 직렬로 연결될 수 있다. 다이오드의 애노드(Anode, 양극)와 캐소드(Cathode, 음극)은 각각 전력 전달 소자(220)와 출력단에 연결되고 출력 스위치(230)의 동작에 따라 전류의 흐름을 제어할 수 있다.

출력 커패시터(240)는 전력 전달소자(220)의 후단에 연결되고, 입력 전류를 충전하여 출력 전압(Vout)을 생성한다.

기준 신호 생성 회로(250)는 전력 전달 소자(220)의 전단에서 입력 신호(Vin)를 검출하여 샘플링하고, 입력 신호(Vin)의 최대 크기(Vpeak)를 검출하며, 샘플링된 입력 신호(Vsh)와 검출된 최대 크기(Vpeak)를 기초로 샘플링된 입력 신호의 위상을 측정한다. 또한, 기준 신호 생성 회로(250)는 측정된 위상에 대응하여 특정 크기(amplitude)를 갖는 기준 신호(Vref)를 생성한다.

출력 전압 감지부(260)는 출력단의 출력 전압(Vout)을 센싱하여 역률 보상 제어부(260)에 제공한다.

역률 보상 제어부(270)는 출력 전압(Vout)과 기준 신호(Vref)를 비교하고, 출력 스위치부(230)를 통해 흐르는 전류를 센싱하여 출력 스위치(320)를 제어한다.

역률 보상 제어부(270)는 출력 전압(Vout)과 기준 신호(Vref)의 차를 증폭하여 오차 신호를 생성하고 이를 기초로 출력 스위치(320)를 제어할 수 있다.

도 3은 도 2에 있는 기준 신호 생성 회로를 나타내는 블록도이고, 도 4는 도 2에 있는 기준 신호 생성 회로를 나타내는 회로도이다.

도 3과 도 4를 참조하면, 기준 신호 생성 회로(250)는 검출부(310), 위상 측정부(320) 및 기준 신호 생성부(330)를 포함한다.

검출부(310)는 입력 신호(Vin)를 기준 클럭(CLK)에 따라 샘플링하고, 입력 신호(Vin)의 최대 크기를 검출하여 각각 홀딩한다.

검출부(310)는 입력 신호(Vin)를 센싱하는 센싱부(미도시)를 포함할 수 있다.

일 실시예에서, 검출부(310)는 기준 클럭(CLK)을 기초로 입력 신호(Vin)에 대한 샘플링과 샘플링된 입력 신호(Vsh)의 홀딩을 반복적으로 수행하는 샘플링부(311)과 입력 신호의 최대 크기(Vpeak)를 검출하여 홀딩하는 정점 검출부(Peak Detector, 312)를 포함할 수 있다. 여기에서, 기준 클럭(CLK)은 특정 주기를 갖는 구형파에 해당하며, 높은 위상(High, 예를 들어 1)과 낮은 위상(Low, 예를 들어, 0)을 가질 수 있다.

샘플링부(311)는 기준 클럭(CLK)이 높은 위상에 해당하는 경우, 입력 신호(Vin)를 샘플링하고, 기준 클럭(CLK)이 낮은 위상에 해당하는 경우, 샘플링된 입력 신호(Vsh)를 홀딩한다.

정점 검출부(312)는 입력 신호(Vin)의 주기마다 최대 크기의 입력 신호(Vpeak)를 검출하고, 다음 입력 신호(Vin)의 주기 동안 최대 크기의 입력 신호(Vpeak)를 홀딩한다. 여기에서, 최대 크기의 입력 신호(Vpeak)는 샘플링된 입력 신호(Vsh)의 위상을 측정하는데 이용될 수 있다.

위상 측정부(320)는 샘플링된 입력 신호(Vsh)와 검출된 최대 크기(Vpeak)를 기초로 샘플링된 입력 신호(Vsh)의 위상을 측정한다.

일 실시예에서, 위상 측정부(320)는 기준 클럭(CLK)을 기초로 샘플링부(311)과 검출부(312) 각각의 출력단자들을 위상 측정부(320)의 입력단자에 교대로 연결하는 선택 스위치(321)를 포함할 수 있다.

선택 스위치(321)는 기준 클럭(CLK)이 높은 위상에 해당하는 경우, 검출부(312)의 최대 크기(Vpeak)를 선택하고, 기준 클럭(CLK)이 낮은 위상에 해당하는 경우, 샘플링부(311)의 샘플링된 입력 신호(Vsh)를 선택할 수 있다.

위상 측정부(320)는 적분(integral) 연산 또는 디비전(division) 연산을 통해 샘플링된 입력 신호(Vsh)의 위상을 측정할 수 있다.

일 실시예에서, 위상 측정부(320)는 기준 클럭(CLK)에 따라 샘플링된 입력 신호(Vsh)와 검출된 최대 크기의 입력 신호(Vpeak)를 교차로 수신하고 적분하여 중간 연산 신호를 생성하는 연산부(322) 및 검출된 최대 크기(Vpeak)를 기초로 중간 연산 신호를 시간 영역으로 변환하여 샘플링된 입력 신호의 위상을 측정하는 연산 제어부(323)를 포함할 수 있다.

도 4를 참조하면, 연산부(322)는 하나의 증폭기, 선택 스위치와 증폭기의 음의 입력단(Negative input terminal, -) 사이에 연결된 저항(R) 및 음의 입력단(-)과 증폭기의 출력단(output terminal) 사이에 연결된 커패시터(C1)으로 구현될 수 있다.

일 실시예에서, 연산부(322)는 샘플링된 입력 신호(Vsh)에 대해 양의 적분(Positive Integral)을 수행하고, 검출된 최대 크기의 입력 신호(Vpeak)에 대해 음의 적분(Negative Integral)을 수행할 수 있다. 적분 과정에 대해서는 후술한다.

일 실시예에서, 연산부(322)는 중간 연산 신호를 증폭하는 제2 증폭기를 더 포함할 수 있다.

연산 제어부(323)는 중간 연산 신호를 시간 영역으로 변환한다.

일 실시예에서, 연산 제어부(323)는 검출된 최대 크기의 입력 신호(Vpeak)를 적분 연산하는 동안, 생성되는 중간 연산 신호가 기준 크기(예를 들어, 0)보다 큰 구간에 대응되는 펄스 신호를 생성할 수 있다. 여기에서, 펄스 신호는 중간 연산 신호가 기준 크기보다 큰 경우 높은 위상(예를 들어, 1)에, 기준 크기보다 작은 경우 낮은 위상(예를 들어, 0)에 해당할 수 있다.

연산 제어부(323)는 생성된 펄스 신호가 기준 크기보다 큰 경우의 구간을 샘플링된 입력 신호(Vsh)의 위상으로 결정할 수 있다.

기준 신호 생성부(330)는 연산 제어부(323)에서 측정된 위상에 대응하여 특정 최대 크기를 갖는 기준 신호(Vref)를 생성한다.

도 4를 참조하면, 기준 신호 생성부(330)는 특정 크기의 전류를 생성하는 전류원(I), 전류원(I)으로부터 공급되는 전류를 충전하여 기준 전압을 생성하는 커패시터(C2) 및 펄스 신호에 대응되는 시간동안 전류원과 커패시터(C2)를 연결하는 스위치를 포함한다.

펄스 신호가 높은 위상(예를 들어, 1)에 해당하는 경우, 스위치는 턴온되고 커패시터는 턴온되는 시간동안 전류원(I)의 전류를 충전하여 특정 기준 전압을 생성할 수 있다. 여기에서, 펄스 신호의 주기는 기준 클럭(CLK)의 주기를 초과할 수 없다. 펄스 신호가 기준 클럭(CLK) 내, 즉, 최대 크기의 입력 신호(Vpeak)를 적분하는 구간 내에 해당하기 때문이다.

기준 신호 생성부(330)는 생성된 기준 전압을 기준 클럭(CLK)을 기초로 샘플링하고 홀딩하여 기준 신호(Vref)를 출력할 수 있다. 기준 신호 생성부(330)는 생성된 기준 전압을 샘플링하고 홀딩하는 기준 신호 홀딩부를 별도로 포함할 수 있다.

도 5는 도 3에 있는 연산부의 연산을 설명하는 파형도이다.

도 5를 참조하면, X축은 시간을 나타내고, Y축은 적분된 신호의 크기([V])를 나타낸다. 연산부(323)는 고정된 시간, 즉 기준 클럭(CLK)의 반 주기(T1)동안 샘플링된 입력 신호(Vsh)를 양의 적분한다. 샘플링된 입력 신호(Vsh)의 크기에 따라 커패시터에 충전되는 신호(중간 연산 신호의 제1 구간)의 기울기는 달라질 수 있다. 연산부(323)는 다음 반 주기(기준 클럭(CLK)의 반 주기)동안 최대 크기의 입력 신호(Vpeak)를 음의 적분한다. 최대 크기의 입력 신호(Vpeak)의 크기는 동일하므로, 이 구간 동안 방전되는 신호(중간 연산 신호의 제2 구간)의 기울기는 동일하다.

도 5에서는 중간 연산 신호가 0보다 큰 경우만을 나타내었으며, 중간 연산 신호의 크기가 0에 해당하는 시간이 해당 샘플링된 입력 신호(Vsh)의 위상에 해당한다. 음의 적분은 최대 크기(Vpeak)를 기초로 수행됨에 따라, 중간 연산 신호가 0보다 큰 값을 갖는 시간(Discharging time, T2)은 음의 적분 연산을 수행하기 전 중간 연산 신호 크기에 따라 각각 달라질 수 있다.

보다 구체적으로, 샘플링된 입력 신호(Vsh)의 위상에 대응되는 시간(T2)은 아래의 수학식1에 따라 결정될 수 있다.

여기에서, Vc는 커패시터에 충전된 전압을 나타낸다. 중간 연산 신호의 제2구간(T1<t<T2)에서 T2에서 Vc는 0에 해당하므로 T2는 입력 전압(Vin), 기준 클럭(CLK) 및 최대 크기(Vpeak)의 관계로 표현될 수 있다.

도 6은 도 2에 있는 기준 신호 생성 회로에서 생성된 기준 신호를 나타내는 파형도이다.

도 6(a)를 참조하면, 입력 신호(Vin)의 최대 크기가 다른 3개의 정현파에 각각 해당하더라도, 기준 신호 생성 회로(250)는 일정 크기의 기준 신호(Vref)를 생성한다.

즉, 기준 신호 생성 회로(250)는 입력 신호의 위상과 주파수는 동일하고 최대 크기가 일정한 기준 신호를 생성할 수 있다.

기준 신호 생성 회로(250)는 입력 신호(Vin)의 한 주기 동안 입력 신호의 최대 크기(Vpeak)와 주파수를 센싱하고, 다음 주기부터 센싱된 최대 크기(Vpeak)와 주파수를 적용하여 기준 신호(Vref)를 생성할 수 있다.

도 6(b)를 참조하면, 입력 신호가 정형파가 아닌 주기 신호에 해당하는 경우, 기준 신호 생성 회로(250)는 입력 신호의 위상과 주파수가 동일한 기준 신호를 생성할 수 있다.

도 7은 도 3에 있는 기준 신호 생성 회로의 신호들을 나타내는 타이밍도이다.

도 7을 참조하면, X축은 시간을 나타내고, Y축은 기준 신호 생성 회로(250)에서 발생하는 신호들 각각의 변화를 나타낸다.

입력 신호(Vin)은 전파 정류된 삼각 파형에 해당하고, 기준 클럭(CLK)의 주기는 입력 신호(Vin) 주기의 1/4에 해당하는 경우를 예를 들어 설명한다.

기준 클럭(CLK)은 입력 신호(Vin) 대비 기준 신호(Vref)의 왜곡을 방지하기 위하여 입력 신호(Vin) 주기의 1/100 보다 작은 주기를 갖는 것이 바람직하다

샘플링된 입력 신호(Vsh)는 기준 신호 생성 회로(250)에 의해 검출부(310)에서 기준 클럭(CLK)를 기초로 입력 신호를 샘플링한 신호에 해당한다.

기준 신호 생성 회로(250)는 앞서 설명한 바와 같이 기준 클럭(CLK)이 높은 위상에 해당하는 경우 입력 신호(Vin)을 샘플링하고, 기준 클럭(CLK)이 낮은 경우 샘플링된 입력 신호(Vsh)를 홀딩한다.

따라서, 샘플링된 입력 신호(Vsh)는 기준 클럭(CLK)이 높은 위상에 해당하는 경우 입력 신호(Vin)와 동일하고, 기준 클럭(CLK)이 낮은 위상에 해당하는 경우 마지막 시각에 샘플링된 특정 값으로 유지되는 파형을 가진다.

중간 연산 신호(Vi, V_integral)는 위상 측정부(320)에서 샘플링된 입력 신호(Vsh)와 검출된 최대 크기(Vpeak)를 교차로 적분 연산하여 생성된 신호에 해당한다.

기준 신호 생성 회로(250)는 샘플링된 입력 신호(Vsh)와 입력 신호의 최대 크기(Vpeak)를 기초로 샘플링된 입력 신호(Vsh)의 위상을 측정함에 따라, 입력 신호의 최대 크기(Vpeak)를 검출하기 전까지 위상 측정과 연관된 연산을 대기시킬 수 있다. 이에 따라, 중간 연산 신호(Vi)은 입력 신호(Vin)의 첫번째 한 주기 동안 변화가 없을 수 있다.

일 실시예에서, 기준 신호 생성 회로(250)는 최대 신호(Vpeak)의 검출 여부를 나타내는 별도의 제어신호(미도시, 예를 들어, peak hold signal)를 생성할 수 있고, 위상 측정부(320) 및 기준 신호 생성부(330)는 상기 제어신호를 기초로 동작할 수 있다.

기준 신호 생성 회로(250)는 입력 신호(Vin)의 첫번째 한 주기를 경과한 다음 시점부터 샘플링된 입력 신호(Vin) 및 검출된 최대 크기(Vpeak)에 대한 적분 연산을 수행한다. 기준 신호 생성 회로(250)는 기준 클럭(CLK)이 높은 위상에 해당하는 경우 최대 크기(Vpeak)에 대한 음의 적분을, 기준 클럭(CLK)이 낮은 위상에 해당하는 경우 샘플링된 입력 신호(Vin)에 대한 양의 적분을 수행한다.

기준 신호 생성 회로(250)는 기준 클럭(CLK)이 높은 위상에서 낮은 위상으로 바뀌는 경우 중간 연산 신호(Vi)의 값을 초기화(예를 들어, 0[V]로) 할 수 있다.

기준 신호 생성 회로(250)가 기준 클럭을(CLK)를 기초로 적분 연산을 반복적으로 수행함에 따라, 중간 연산 신호(Vi)는 초기 값(예를 들어, 0)을 기준으로 상하로 변화하게 된다. 여기에서, 중간 연산 신호(Vi)의 기울기는 양의 적분시에는 샘플링된 입력 신호(Vin)의 크기에 따라 변화되고, 음의 적분시에는 최대 크기(Vpeak)로 일정하다.

펄스 신호(Vct)는 기준 신호 생성 회로(250)에서 중간 연산 신호(Vi)를 시간 영역으로 변환하여 생성된 신호에 해당한다. 보다 구체적으로, 기준 신호 생성 회로(250)는 기준 클럭(CLK)을 기초로 중간 연산 신호(Vi)가 기준 크기보다 큰 구간(예를 들어, 0 이상의 값을 갖는 구간)에 대응되는 펄스 신호(Vct)를 생성할 수 있다.

예를 들면, 펄스 신호(Vct)는 기준 클럭(CLK)가 낮은 위상에 해당하고 중간 신호(Vi)의 크기가 0보다 큰 구간 동안만 높은 위상을 갖는 파형으로 나타날 수 있다.이를 통해, 기준 신호 생성 회로(250)는 샘플링된 입력 신호(Vin)의 위상을 측정할 수 있다.

기준 전압(Vcv)는 기준 신호 생성 회로(250)에서 펄스 신호(Vct)를 전압으로 변환하여 생성된 신호에 해당하고, 기준 신호(Vref)를 생성하기 위해 전처리된 전압에 해당한다.

기준 전압(Vcv)가 생성되는 과정은 도 4를 참조하여 앞서 설명한 바와 같다.

제어신호(Vrefsh)는 기준 전압(Vcv)의 샘플링 및 홀딩을 제어하기 신호에 해당한다. 제어신호(Vrefsh)는 기준 클럭(CLK)과 동일한 주기를 가지며, 기준 클럭(CLK)의 변화하는 시점(높은 위상에서 낮은 위상으로 변화하는 시점)에 임펄스(impulse) 신호로 나타날 수 있다.

기준 신호 생성 회로(250)는 제어신호(Vrefsh)를 기초로 기준 전압(Vcv)을 샘플링 및 홀딩하고, 이를 기초로 최종적으로 기준 신호(Vref)를 생성할 수 있다.

도 7에서, 기준 신호(Vref)는 입력 신호(Vin)보다 1/4주기가 느린 계단 형태의 파형을 나타내나, 앞서 설명한 바와 같이, 기준 클럭(CLK)이 입력 신호(Vin) 주기의 1/100보다 작은 주기를 갖는 경우, 기준 신호(Vref)는 입력 신호(Vin)와 실질적으로 동일하게 나타날 수 있다.

도 8은 도 2에 있는 기준 신호 생성 회로에서 수행되는 기준 신호 생성 방법의 일 실시예를 나타내는 흐름도이다.

도 8을 참조하면, 기준 신호 생성 회로(250)는 입력 신호(Vin)를 기준 클럭(CLK)에 따라 샘플링하고, 상기 입력 신호의 최대 크기(Vpeak)를 검출하여 각각 홀딩한다(S810).

기준 신호 생성 회로(250)는 검출된 입력 신호(Vsh)와 검출된 최대 크기(Vpeak)를 기초로 샘플링된 입력 신호(Vsh)의 위상을 측정한다(S820).

일 실시예에서, 기준 신호 생성 회로(250)는 디비전(division) 연산을 통해 상기 샘플링된 입력 신호의 위상을 측정할 수 있다.

도 9는 도 2에 있는 기준 신호 생성 회로에서 수행되는 기준 신호 생성 방법의 다른 일 실시예를 나타내는 흐름도이다.

도 9를 참조하면, 기준 신호 생성 회로(250)는 입력 신호(Vin)를 기준 클럭(CLK)에 따라 샘플링하고, 상기 입력 신호의 최대 크기(Vpeak)를 검출하여 각각 홀딩한다(S910).

기준 신호 생성 회로(250)는 기준 클럭(CLK)를 기초로 샘플링된 입력 신호(Vsh)와 검출된 최대 크기(Vpeak)를 교대로 선택한다(S920).

기준 신호 생성 회로(250)는 기준 클럭(CLK)에 따라 선택된 신호들(Vsh, Vpeak)을 수신하고 적분하여 중간 연산 신호(Vi)를 생성한다(S930).

일 실시예에서, 기준 신호 생성 회로(250)는 샘플링된 입력 신호(Vsh)에 대해서는 양의 적분을 수행하고, 검출된 최대 크기(Vpeak)에 대해서는 음의 적분을 수행할 수 있다.

기준 신호 생성 회로(250)는 중간 연산 신호(Vi)를 시간 영역으로 변환하여 샘플링된 입력 신호(Vsh)의 위상을 측정한다(S940).

일 실시예에서, 기준 신호 생성 회로(250)는 검출된 최대 크기(Vpeak)를 적분하는 동안, 중간 연산 신호(Vi)가 기준 크기(예를 들어, 0[V])보다 큰 구간에 대응되는 펄스 신호를 생성할 수 있다.

기준 신호 생성 회로(250)는 측정된 위상에 대응하여 기준 신호를 생성한다(S950).

일 실시예에서, 기준 신호 생성 회로(250)는 측정된 위상에 대응하여 특정 최대 크기를 갖는 기준 신호(Vref)를 생성할 수 있다.

일 실시예에서, 기준 신호 생성 회로(250)는 특정 크기의 전류를 측정된 위상에 대응되는 시간동안 충전하여 기준 전압을 생성할 수 있고, 생성된 기준 전압을 기준 클럭(CLK)을 기초로 샘플링하고 홀딩하여 기준 신호(Vref)를 출력할 수 있다.

상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

200 : 역률 보상 회로
210 : 정류부 220 : 전력 전달 소자
230 : 출력 스위치 240 : 출력 커패시터
250 : 기준 신호 생성 회로 260 : 출력 전압 감지부
270 : 역률 보상 제어부 280 : 다이오드
310 : 검출부 311 : 샘플링부
312 : 정점 검출부 320 : 위상 측정부
321 : 선택 스위치부 322 : 연산부
323 : 연산 제어부 330 : 기준 신호 생성부

Claims

전력 변환장치의 역률 보상을 위한 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 회로에 있어서,
상기 입력 신호를 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 검출부;
상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 위상 측정부; 및
상기 측정된 위상에 대응하여 특정 크기를 갖는 기준 신호를 생성하는 기준 신호 생성부를 포함하며,
상기 기준 신호 생성부는 상기 측정된 위상에 따라 생성된 기준 전압을 상기 기준 클럭을 기초로 샘플링하고 홀딩하여 상기 기준 신호를 출력하는 기준 신호 생성 회로.
제1항에 있어서, 상기 검출부는
상기 기준 클럭을 기초로 상기 입력 신호에 대한 샘플링과 상기 샘플링된 입력 신호의 홀딩을 반복하는 샘플링부; 및
상기 최대 크기의 입력 신호를 검출하여 홀딩하는 정점(peak) 검출부를 포함하는 기준 신호 생성 회로.
제2항에 있어서, 상기 위상 측정부는
상기 기준 클럭을 기초로 상기 샘플링부와 상기 검출부 각각의 출력단자들을 상기 위상 측정부의 입력단자에 교대로 연결하는 선택 스위치를 포함하는 기준 신호 생성 회로.
제1항에 있어서, 상기 위상 측정부는
상기 기준 클럭에 따라 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 수신하고 적분하여 중간 연산 신호를 생성하는 연산부; 및
상기 중간 연산 신호를 시간 영역으로 변환하여 상기 샘플링된 입력 신호의 위상을 측정하는 연산 제어부를 포함하는 기준 신호 생성 회로.
제4항에 있어서, 상기 연산부는
상기 샘플링된 입력 신호에 대해 양의 적분(positive integral)을 수행하고, 상기 검출된 최대 크기의 입력 신호에 대해 음의 적분(negative integral)을 수행하는 것을 특징으로 하는 기준 신호 생성 회로.
제4항에 있어서, 상기 연산 제어부는
상기 검출된 최대 크기의 입력 신호를 적분하는 동안, 상기 중간 연산 신호가 기준 크기보다 큰 구간에 대응되는 펄스 신호를 생성하는 것을 특징으로 하는 기준 신호 생성 회로.
삭제
제1항에 있어서, 상기 기준 신호 생성부는
특정 크기의 전류를 공급하는 전류원;
상기 특정 크기의 전류를 충전하여 상기 기준 전압을 생성하는 커패시터; 및
상기 측정된 위상에 대응되는 시간동안 상기 전류원과 상기 커패시터를 연결하는 스위치를 포함하는 것을 특징으로 하는 기준 신호 생성 회로.
삭제
제1항에 있어서, 상기 위상 측정부는
디비전(division) 연산을 통해 상기 샘플링된 입력 신호의 위상을 측정하는 디비전 연산부를 포함하는 것을 특징으로 하는 기준 신호 생성 회로.
전력 변환장치의 역률을 보상하는 역률 보상 회로에 있어서,
입력 신호에 대응하는 입력 전류가 흐르는 전력 전달 소자;
상기 전력 전달 소자에 연결되고, 상기 전력 전달 소자에 흐르는 전류에 의해 생성되는 출력 전압을 조절하는 출력 스위치;
상기 입력 전류를 충전하여 출력 전압을 생성하는 출력 커패시터;
상기 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 회로; 및
상기 출력 전압과 상기 기준 신호를 비교하여 상기 출력 스위치를 제어하는 역률 보상 제어부를 포함하고,
상기 기준 신호 생성 회로는
상기 입력 신호를 상기 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 검출부;
상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 위상 측정부; 및
상기 측정된 위상에 대응하여 특정 크기를 갖는 기준 신호를 생성하는 기준 신호 생성부를 포함하며,
상기 기준 신호 생성부는 상기 측정된 위상에 따라 생성된 기준 전압을 상기 기준 클럭을 기초로 샘플링하고 홀딩하여 상기 기준 신호를 출력하는 것을 특징으로 하는 역률 보상 회로.
전력 변환장치의 역률 보상을 위한 입력 신호에 대응하는 기준 신호를 생성하는 기준 신호 생성 방법에 있어서,
(a) 상기 입력 신호를 기준 클럭에 따라 샘플링하고, 상기 입력 신호의 최대 크기를 검출하여 각각 홀딩하는 단계;
(b) 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 기초로 상기 샘플링된 입력 신호의 위상을 측정하는 단계;
(c) 상기 측정된 위상에 대응하여 특정 크기를 갖는 기준 신호를 생성하는 단계를 포함하며,
상기 (c) 단계는, 상기 측정된 위상에 따라 생성된 기준 전압을 상기 기준 클럭을 기초로 샘플링하고 홀딩하여 상기 기준 신호를 출력하는 단계를 포함하는 기준 신호 생성 방법.
제12항에 있어서, 상기 (b) 단계는
상기 기준 클럭을 기초로 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 선택하는 단계를 포함하는 기준 신호 생성 방법.
제12항에 있어서, 상기 (b) 단계는
(b-1) 상기 기준 클럭에 따라 상기 샘플링된 입력 신호와 상기 검출된 최대 크기의 입력 신호를 교대로 수신하고 적분하여 중간 연산 신호를 생성하는 단계; 및
(b-2) 상기 중간 연산 신호를 시간 영역으로 변환하여 상기 샘플링된 입력 신호의 위상을 측정하는 단계를 포함하는 기준 신호 생성 방법.
제14항에 있어서, 상기 (b-1) 단계는
상기 샘플링된 입력 신호에 대해 양의 적분(positive integral)을 수행하고, 상기 검출된 최대 크기의 입력 신호에 대해 음의 적분(negative integral)을 수행하는 것을 특징으로 하는 기준 신호 생성 방법.
제14항에 있어서, 상기 (b-2) 단계는
상기 검출된 최대 크기의 입력 신호를 적분하는 동안, 상기 중간 연산 신호가 기준 크기보다 큰 구간에 대응되는 펄스 신호를 생성하는 것을 특징으로 하는 기준 신호 생성 방법.
삭제
제12항에 있어서, 상기 (c) 단계는
특정 크기의 전류를 상기 측정된 위상에 대응되는 시간동안 충전하여 상기 기준 전압을 생성하는 것을 특징으로 하는 기준 신호 생성 방법.
삭제
제12항에 있어서, 상기 (b) 단계는
디비전(division) 연산을 통해 상기 샘플링된 입력 신호의 위상을 측정하는 것을 특징으로 하는 기준 신호 생성 방법.