KR102129500B1 - Liquid crystal display panel - Google Patents

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Abstract

실시 예에 따른 액정표시패널은, 게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판; 블랙 매트릭스 및 컬럼 스페이서가 형성된 제2 기판; 상기 제1 기판 및 제2 기판 사이에 개재된 액정층을 포함하고, 상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 돌출부가 형성된다.A liquid crystal display panel according to an embodiment includes a first substrate on which a gate line, a data line, and a thin film transistor are formed; A second substrate on which a black matrix and column spacers are formed; A liquid crystal layer interposed between the first substrate and the second substrate is included, and a protrusion corresponding to the column spacer is formed on the first substrate.

Description

액정표시패널{Liquid crystal display panel}Liquid crystal display panel

실시 예는 액정표시패널에 관한 것이다.The embodiment relates to a liquid crystal display panel.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가되고 있다. 종래의 음극선관 표시장치(CRT)에 비해 박형, 경량화된 액정표시장치(LCD), 플라즈마표시장치(PDP) 또는 유기전계발광소자(OLED)를 포함하는 평판표시장치가 활발하게 연구 및 제품화되고 있다. 이 중에서 액정표시장치는 소형화, 경량화, 박형화 및 저전력 구동의 장점이 있어 현재 널리 사용되고 있다.As the information society develops, the demand for a display device for displaying images is increasing in various forms. Compared to the conventional cathode ray tube display device (CRT), a flat panel display device including a thinner, lighter weight liquid crystal display (LCD), a plasma display (PDP) or an organic light emitting device (OLED) has been actively researched and commercialized. . Among them, the liquid crystal display device has advantages of miniaturization, light weight, thinness, and low power driving, and is currently widely used.

도 1은 종래의 액정표시패널을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional liquid crystal display panel.

도 1a을 참조하면 종래의 액정표시패널은 서로 대향하는 제1 기판(101) 및 제2 기판(102)과 상기 제1 기판(101)과 제2 기판(102) 사이에 개재된 액정층(103)을 포함한다.Referring to FIG. 1A, a conventional liquid crystal display panel includes a first substrate 101 and a second substrate 102 facing each other and a liquid crystal layer 103 interposed between the first substrate 101 and the second substrate 102. ).

상기 액정층(103)은 다수의 액정분자를 포함한다.The liquid crystal layer 103 includes a plurality of liquid crystal molecules.

상기 제1 기판(101) 상에는 배향막(104)이 형성된다. 상기 배향막(104)은 상기 액정층(103)과 접촉하여 상기 액정분자를 일정방향으로 배향하는 역할을 할 수 있다.An alignment layer 104 is formed on the first substrate 101. The alignment layer 104 may serve to align the liquid crystal molecules in a predetermined direction by contacting the liquid crystal layer 103.

상기 제2 기판(102) 상에는 블랙 매트릭스(105)가 형성되고, 상기 블랙 매트릭스(105) 상에는 컬럼 스페이서(107)가 형성된다.A black matrix 105 is formed on the second substrate 102, and a column spacer 107 is formed on the black matrix 105.

상기 블랙 매트릭스(105)는 제어되지 않은 빛샘을 방지하는 역할을 하고, 상기 컬럼 스페이서(107)는 상기 제1 기판(101)과 제2 기판(102) 사이의 셀 갭을 일정하게 유지하는 역할을 할 수 있다.The black matrix 105 serves to prevent uncontrolled light leakage, and the column spacer 107 serves to maintain a constant cell gap between the first substrate 101 and the second substrate 102. can do.

상기 제1 기판(101) 또는 제2 기판(102)은 도 1a와 같이 제조과정 또는 사용과정에서 기판 자체의 휨 또는 외력에 의해 반대방향으로 이동되는 경우가 발생한다.The first substrate 101 or the second substrate 102 may be moved in the opposite direction due to bending or external force of the substrate itself during the manufacturing process or use process as shown in FIG. 1A.

상기 제1 기판(101) 또는 제2 기판(102)이 반대방향으로 이동함으로써 상기 컬럼 스페이서(107) 또한 이동한다. 상기 컬럼 스페이서(107)의 이동으로 상기 컬럼 스페이서(107)는 개구 영역의 배향막(104)과 일시적으로 접촉할 수 있다.The column spacer 107 also moves as the first substrate 101 or the second substrate 102 moves in the opposite direction. As the column spacer 107 moves, the column spacer 107 may temporarily contact the alignment layer 104 in the opening region.

상기 컬럼 스페이서(107)와 배향막(104)의 접촉과정에서 상기 개구영역의 상기 배향막(104)의 일부 영역이 손상되고, 이를 통해 상기 액정분자의 배향 방향이 변화되어 빛샘이 발생하는 문제점이 있다.In the process of contacting the column spacer 107 and the alignment layer 104, a part of the alignment layer 104 of the opening region is damaged, and through this, the alignment direction of the liquid crystal molecules is changed, thereby causing light leakage.

종래에는 상기 배향막(104)의 손상에 의한 빛샘이 시인되는 것을 방지하기 위해 상기 블랙 매트릭스(105)의 면적이 넓어진다.Conventionally, the area of the black matrix 105 is widened to prevent light leakage due to damage to the alignment layer 104.

상기 블랙 매트릭스(105)의 면적증가로 액정표시패널의 개구율이 감소하며, 개구율 감소로 인해, 화상 품질 저하와 소비전력이 증가하는 문제점이 있다.As the area of the black matrix 105 increases, the aperture ratio of the liquid crystal display panel decreases, and due to the aperture ratio reduction, there is a problem in that image quality deteriorates and power consumption increases.

실시 예는 배향막의 손상을 줄이고, 개구율을 향상시킬 수 있는 액정표시패널을 제공한다.An embodiment provides a liquid crystal display panel capable of reducing damage to the alignment layer and improving aperture ratio.

실시 예에 따른 액정표시패널은, 게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판; 블랙 매트릭스 및 컬럼 스페이서가 형성된 제2 기판; 상기 제1 기판 및 제2 기판 사이에 개재된 액정층을 포함하고, 상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 돌출부가 형성된다.A liquid crystal display panel according to an embodiment includes a first substrate on which a gate line, a data line, and a thin film transistor are formed; A second substrate on which a black matrix and column spacers are formed; A liquid crystal layer interposed between the first substrate and the second substrate is included, and a protrusion corresponding to the column spacer is formed on the first substrate.

실시 예에 따른 액정표시패널은, 컬럼 스페이서와 대응되는 위치에 돌출부를 형성하여, 상기 컬럼 스페이서와 개구 영역의 배향막이 접촉하는 것을 방지하여 상기 개구영역의 배향막의 손상을 줄여 빛샘을 방지할 수 있다.The liquid crystal display panel according to the embodiment may form a protrusion at a position corresponding to the column spacer, thereby preventing contact between the column spacer and the alignment layer in the opening area, thereby reducing damage to the alignment layer in the opening area, thereby preventing light leakage. .

실시 예에 따른 액정표시패널은, 컬럼 스페이서와 대응되는 위치에 돌출부를 형성하여, 개구 영역의 배향막 손상에 의한 빛샘을 줄일 수 있고, 이에 따라 블랙 매트릭스의 면적을 줄일 수 있어, 개구율을 증가시킬 수 있고, 이에 따라 화상 품질이 향상되고, 소비전력을 절감할 수 있다.The liquid crystal display panel according to the embodiment may form a protrusion at a position corresponding to the column spacer, thereby reducing light leakage due to damage to the alignment layer in the opening area, and accordingly, reducing the area of the black matrix, thereby increasing the aperture ratio. Thereby, image quality is improved accordingly, and power consumption can be reduced.

도 1은 종래의 액정표시패널을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 액정표시장치를 나타내는 블록도이다.
도 3은 제1 실시 예에 따른 액정표시패널을 나타내는 평면도이다.
도 4는 도 3을 A-A` 방향을 따라 절단한 단면도이다.
도 5는 제1 실시 예에 따른 제1 기판 및 제2 기판의 이동을 나타내는 도면이다.
도 6는 제1 실시 예에 따른 돌출부와 컬럼 스페이서의 형상을 나타내는 상면도이다.
도 7은 제2 실시 예에 따른 액정표시패널을 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 액정표시패널을 나타낸 단면도이다.
도 9는 제4 실시 예에 따른 액정표시패널을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional liquid crystal display panel.
2 is a block diagram showing a liquid crystal display according to a first embodiment.
3 is a plan view illustrating a liquid crystal display panel according to a first embodiment.
4 is a cross-sectional view of FIG. 3 taken along the AA` direction.
5 is a view showing the movement of the first substrate and the second substrate according to the first embodiment.
6 is a top view showing the shape of the protrusion and the column spacer according to the first embodiment.
7 is a cross-sectional view showing a liquid crystal display panel according to a second embodiment.
8 is a cross-sectional view showing a liquid crystal display panel according to a third embodiment.
9 is a cross-sectional view showing a liquid crystal display panel according to a fourth embodiment.

실시 예에 따른 액정표시패널은, 게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판; 블랙 매트릭스 및 컬럼 스페이서가 형성된 제2 기판; 상기 제1 기판 및 제2 기판 사이에 개재된 액정층을 포함하고, 상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 돌출부가 형성된다.A liquid crystal display panel according to an embodiment includes a first substrate on which a gate line, a data line, and a thin film transistor are formed; A second substrate on which a black matrix and column spacers are formed; A liquid crystal layer interposed between the first substrate and the second substrate is included, and a protrusion corresponding to the column spacer is formed on the first substrate.

상기 제1 기판에는 상기 박막 트랜지스터를 덮는 평탄화층이 형성될 수 있다.A planarization layer covering the thin film transistor may be formed on the first substrate.

상기 돌출부는 상기 평탄화층과 일체로 형성될 수 있다.The protrusion may be formed integrally with the planarization layer.

상기 평탄화층 상에는 상부 절연층이 도포되며, 상기 돌출부는 상기 상부 절연층과 일체로 형성될 수 있다.An upper insulating layer is applied on the planarization layer, and the protrusion may be integrally formed with the upper insulating layer.

상기 돌출부는 상기 평탄화층 상의 단차금속에 의해 형성될 수 있다.The protrusion may be formed by a stepped metal on the planarization layer.

상기 컬럼 스페이서는 단면이 역피라미드 형상일 수 있다.The column spacer may have an inverted pyramid cross section.

상기 컬럼 스페이서는 상기 블랙 매트릭스와 접하는 상면과 상기 돌출부와 접하는 하면을 포함하고, 상기 상면과 하면의 길이비는 3:5일 수 있다.The column spacer includes an upper surface contacting the black matrix and a lower surface contacting the protrusion, and a length ratio of the upper surface and the lower surface may be 3:5.

상기 돌출부는 상기 박막 트랜지스터와 대응되는 영역에 형성될 수 있다.The protrusion may be formed in a region corresponding to the thin film transistor.

상기 돌출부는 상기 제2 기판 방향으로 돌출되어 형성될 수 있다.The protrusion may protrude in the direction of the second substrate.

상기 돌출부의 상면은 타원형 또는 바형으로 형성될 수 있다.The upper surface of the protrusion may be formed in an oval shape or a bar shape.

상기 돌출부의 상면의 장축은 상기 데이터 라인과 평행하는 방향일 수 있다.The long axis of the upper surface of the protrusion may be in a direction parallel to the data line.

상기 컬럼 스페이서는 상기 돌출부와 교차하는 방향의 장축을 가지는 타원형 또는 바형으로 형성될 수 있다.The column spacer may be formed in an oval or bar shape having a long axis in a direction intersecting the protrusion.

상기 컬럼 스페이서는 상면이 원형일 수 있다.
The column spacer may have a circular top surface.

도 2는 제1 실시 예에 따른 액정표시장치를 나타내는 블록도이다.2 is a block diagram showing a liquid crystal display according to a first embodiment.

도 2를 참조하면, 제1 실시 예에 따른 액정표시장치는, 액정표시패널(1), 타이밍 컨트롤러(10), 게이트 드라이버(20) 및 데이터 드라이버(30)를 포함할 수 있다.Referring to FIG. 2, the liquid crystal display device according to the first exemplary embodiment may include a liquid crystal display panel 1, a timing controller 10, a gate driver 20, and a data driver 30.

상기 액정표시패널(1)에는 다수의 게이트 라인(GL1 내지 GLn) 및 상기 게이트 라인(GL1 내지 GLn)과 교차하는 방향으로 형성되는 다수의 데이터 라인(DL1 내지 DLm)을 포함할 수 있다. 상기 다수의 게이트 라인(GL1 내지 GLn)에 의해 다수의 화소 영역이 정의되고, 상기 다수의 화소 영역에는 각각 박막 트랜지스터(TFT)가 형성될 수 있다. 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과 전기적으로 연결될 수 있다. The liquid crystal display panel 1 may include a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm formed in a direction intersecting the gate lines GL1 to GLn. A plurality of pixel areas may be defined by the plurality of gate lines GL1 to GLn, and thin film transistors TFT may be formed in the plurality of pixel areas, respectively. The thin film transistor TFT may be electrically connected to the gate lines GL1 to GLn and the data lines DL1 to DLm.

상기 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)에 의해 게이트 신호를 전달받아 턴 온되고, 상기 박막 트랜지스터(TFT)가 턴 온 될 때, 상기 데이터 라인(DL1 내지 DLm)으로부터 전달받은 데이터 전압을 화소전극으로 전달하고, 상기 화소 전극에 인가되는 전압과 공통전압의 전위차에 의해 전계가 발생하고, 상기 전계에 의해 액정이 변위하여 백라이트로부터의 광의 휘도를 조절하여 화상을 표시할 수 있다.The thin film transistor TFT is turned on by receiving a gate signal by the gate lines GL1 to GLn, and when the thin film transistor TFT is turned on, the data voltage received from the data lines DL1 to DLm. Is transferred to a pixel electrode, an electric field is generated by a potential difference between a voltage applied to the pixel electrode and a common voltage, and the liquid crystal is displaced by the electric field to adjust the luminance of light from the backlight to display an image.

상기 타이밍 컨트롤러(10)는 비디오 데이터(RGB), 수평 동기신호(H), 수직 동기신호(H, V) 및 클럭신호(CLK)를 입력받고 상기 게이트 드라이버(20)를 제어하기 위한 게이트 제어신호(GDC)를 생성하고, 상기 데이터 드라이버(30)를 제어하기 위한 데이터 제어신호(DDC)를 생성한다.The timing controller 10 receives video data (RGB), horizontal synchronization signal (H), vertical synchronization signal (H, V) and clock signal (CLK), and a gate control signal for controlling the gate driver 20 (GDC) is generated, and a data control signal (DDC) for controlling the data driver 30 is generated.

상기 게이트 드라이버(20)는 상기 타이밍 컨트롤러(10)로부터의 게이트 제어신호(GDC)에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터, 스캔펄스의 스윙폭을 액정셀의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터, 출력버퍼 등으로 구성된다. 상기 게이트 구동부(20)는 게이트 신호를 게이트 라인(GL1 내지 GLn)에 공급함으로써 상기 게이트 라인(GL1 내지 GLn)에 연결된 박막 트랜지스터(T)를 턴 온 시켜 데이터전압이 공급될 1 수평라인의 액정셀을 선택한다. 상기 데이터 드라이버(30)로부터 발생되는 데이터 전압은 게이트 신호에 의해 선택된 수평라인의 액정셀에 공급한다.The gate driver 20 shifts the shift register of the scan pulse and the swing width of the scan pulse to a level suitable for driving the liquid crystal cell in response to the gate control signal GDC from the timing controller 10. It consists of level shifter and output buffer. The gate driver 20 turns on the thin film transistor T connected to the gate lines GL1 to GLn by supplying a gate signal to the gate lines GL1 to GLn to turn on the liquid crystal cell of one horizontal line to be supplied with a data voltage. Choose. The data voltage generated from the data driver 30 is supplied to the liquid crystal cell of the horizontal line selected by the gate signal.

상기 데이터 드라이버(30)는 상기 타이밍 컨트롤러(10)로부터 전달받은 비디오 데이터(RGB)를 샘플링하고 래치한 다음, 아날로그 데이터 전압으로 변환하여 상기 데이터 라인(DL1 내지 DLm)에 공급한다.The data driver 30 samples and latches the video data RGB received from the timing controller 10, converts it into an analog data voltage, and supplies it to the data lines DL1 to DLm.

상기 게이트 드라이버(20) 및 데이터 드라이버(30)은 다수의 데이터 집적회로(Integrated Circuit)로 구현될 수 있다.
The gate driver 20 and the data driver 30 may be implemented as a plurality of data integrated circuits.

도 3은 제1 실시 예에 따른 액정표시패널을 나타내는 평면도이고, 도 4는 도 3을 A-A` 방향을 따라 절단한 단면도이며, 도 5는 제1 실시 예에 따른 제1 기판 및 제2 기판의 이동을 나타내는 도면이며, 도 6는 제1 실시 예에 따른 돌출부와 컬럼 스페이서의 형상을 나타내는 상면도이다.3 is a plan view showing the liquid crystal display panel according to the first embodiment, FIG. 4 is a cross-sectional view of FIG. 3 taken along the AA` direction, and FIG. 5 is a view showing the first substrate and the second substrate according to the first embodiment It is a view showing the movement, and FIG. 6 is a top view showing the shape of the protrusion and the column spacer according to the first embodiment.

도 3 내지 도 6를 참조하면, 제1 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.3 to 6, the liquid crystal display panel 1 according to the first exemplary embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다. 상기 게이트 라인(GL)은 상기 게이트 전극(41)과 전기적으로 연결될 수 있다. 상기 게이트 전극(41)은 상기 게이트 라인(GL)으로부터 돌출되어 형성될 수 있다. 상기 게이트 라인(GL)은 상기 게이트 전극(41)과 일체로 형성될 수 있다. 상기 게이트 라인(GL)과 상기 게이트 전극(41)은 동일층 상에 형성될 수 있다. A gate line GL and a gate electrode 41 may be formed on the first substrate 1. The gate line GL may be electrically connected to the gate electrode 41. The gate electrode 41 may be formed to protrude from the gate line GL. The gate line GL may be integrally formed with the gate electrode 41. The gate line GL and the gate electrode 41 may be formed on the same layer.

상기 게이트 라인(GL) 및 게이트 전극(41)은 게이트 메탈로 형성될 수 있다. 상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The gate line GL and the gate electrode 41 may be formed of a gate metal. The gate metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo) It may include at least one selected from the group.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다. A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 게이트 절연층(4)은 상기 게이트 라인(GL) 및 게이트 전극(41)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The gate insulating layer 4 is a layer for electrically separating the gate line GL and the gate electrode 41 from other wirings and electrodes. Insulation properties are required, and silicon nitride (SiNx) or silicon oxide (SiOx) is required. It may include an inorganic insulating material such as or an organic insulating material such as benzocyclobutene (BCB).

상기 게이트 전극(41)이 형성된 영역의 게이트 절연층(4) 상에는 반도체 층(5)이 형성될 수 있다. 상기 반도체층(5)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.A semiconductor layer 5 may be formed on the gate insulating layer 4 in the region where the gate electrode 41 is formed. The semiconductor layer 5 may include a channel region, a source region and a drain region.

상기 채널 영역은 상기 게이트 전극(41)과 대응되는 영역이고, 상기 소스 영역 및 드레인 영역은 상기 채널 영역의 양측 영역일 수 있다.The channel region may be a region corresponding to the gate electrode 41, and the source region and the drain region may be regions on both sides of the channel region.

상기 반도체층(5)이 형성된 게이트 절연층(4) 상에는 데이터 라인(DL), 소스 전극(51) 및 드레인 전극(53)이 형성될 수 있다.A data line DL, a source electrode 51 and a drain electrode 53 may be formed on the gate insulating layer 4 on which the semiconductor layer 5 is formed.

상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차하는 방향으로 형성될 수 있다.The data line DL may be formed in a direction crossing the gate line GL.

상기 소스전극(51)은 상기 소스 영역 상에 형성될 수 있고, 상기 드레인 전극(53)은 상기 드레인 영역 상에 형성될 수 있다.The source electrode 51 may be formed on the source region, and the drain electrode 53 may be formed on the drain region.

상기 소스전극(51)은 상기 데이터 라인(DL)과 전기적으로 연결될 수 있다. 상기 소스전극(51)은 상기 데이터 라인(DL)으로부터 돌출되어 형성될 수 있다. 상기 데이터 라인(DL)은 상기 소스전극(51)과 일체로 형성될 수 있다.The source electrode 51 may be electrically connected to the data line DL. The source electrode 51 may be formed to protrude from the data line DL. The data line DL may be formed integrally with the source electrode 51.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 동일층 상에 형성될 수 있다. 상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 동일물질로 형성될 수 있다.The data line DL, the source electrode 51 and the drain electrode 53 may be formed on the same layer. The data line DL, the source electrode 51 and the drain electrode 53 may be formed of the same material.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 데이터 메탈로 형성될 수 있다. 상기 데이터 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The data line DL, the source electrode 51 and the drain electrode 53 may be formed of a data metal. The data metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo) It may include at least one selected from the group.

상기 게이트 전극(43), 소스전극(51), 드레인 전극(53) 및 반도체층(5)은 박막 트랜지스터(T)를 구성한다.The gate electrode 43, the source electrode 51, the drain electrode 53, and the semiconductor layer 5 constitute a thin film transistor T.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)이 형성된 게이트 절연층(4) 상에 층간 절연층(6)이 형성될 수 있다.An interlayer insulating layer 6 may be formed on the gate insulating layer 4 on which the data line DL, source electrode 51 and drain electrode 53 are formed.

상기 층간 절연층(6)은 상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The interlayer insulating layer 6 is a layer for electrically separating the data line DL, the source electrode 51, and the drain electrode 53 from other wirings and electrodes. Insulation properties are required and silicon nitride (SiNx) Or an inorganic insulating material such as silicon oxide (SiOx) or an organic insulating material such as benzocyclobutene (BCB).

상기 층간 절연층(6) 상에는 평탄화층(7)이 형성될 수 있다. 상기 평탄화층(7)은 상기 박막 트랜지스터(T)에 의해 굴곡이 생긴 영역을 평탄화하기 위한 층이다. 상기 평탄화층(7)은 포토아크릴(Photoacryl; PAC)로 형성될 수 있다.A planarization layer 7 may be formed on the interlayer insulating layer 6. The planarization layer 7 is a layer for planarizing a region in which bending is caused by the thin film transistor T. The planarization layer 7 may be formed of photoacryl (PAC).

상기 평탄화층(7)에는 돌출부(80)가 형성될 수 있다. 상기 돌출부(80)는 상기 박막 트랜지스터(T)가 형성된 영역에 형성될 수 있다. 상기 돌출부(80)는 상기 제2 기판(3)에 형성된 컬럼 스페이서(73)와 대응되는 위치에 형성될 수 있다. 상기 돌출부(80)는 상기 평탄화층(7)의 상면으로부터 제2 기판(3) 방향으로 돌출된 형태로 형성될 수 있다.A protrusion 80 may be formed on the planarization layer 7. The protrusion 80 may be formed in a region where the thin film transistor T is formed. The protrusion 80 may be formed at a position corresponding to the column spacer 73 formed on the second substrate 3. The protrusion 80 may be formed in a shape protruding from the upper surface of the planarization layer 7 toward the second substrate 3.

상기 돌출부(80)는 상기 평탄화층(7)과 일체로 형성될 수 있다. 상기 돌출부(80)는 상기 평탄화층(7)과 동일한 물질로 형성될 수 있다. 상기 돌출부(80)는 상기 평탄화층(7)과 동일공정으로 형성될 수 있다.The protrusion 80 may be formed integrally with the planarization layer 7. The protrusion 80 may be formed of the same material as the planarization layer 7. The protrusion 80 may be formed in the same process as the planarization layer 7.

상기 돌출부(80)의 형성과정을 설명하면, 상기 층간 절연층(6) 상부에 포토 아크릴 물질(PAC)을 도포한후 상기 포토 아크릴 물질(PAC) 상에 하프톤 마스크를 위치시킨다. 상기 하프톤 마스크는 투과영역, 반투과 영역 및 차단영역을 포함할 수 있다.When the process of forming the protrusion 80 is described, a halftone mask is placed on the photoacrylic material (PAC) after applying a photoacrylic material (PAC) on the interlayer insulating layer (6). The halftone mask may include a transmissive region, a semitransmissive region, and a blocking region.

상기 투과 영역은 상기 박막 트랜지스터(T)와 대응되는 영역 위치시키고, 상기 박막 트랜지스터(T) 영역을 제외한 화소 영역에는 반투과 영역을 위치시킨 후 노광하여 상기 돌출부(80)가 형성된 평탄화층(7)을 형성할 수 있다.The transmissive region is positioned in a region corresponding to the thin film transistor T, and a semi-transmissive region is positioned in a pixel region excluding the thin film transistor T, and then exposed to expose the planarization layer 7 on which the protrusion 80 is formed. Can form.

상기 하프톤 마스크를 이용하여 상기 돌출부(80)가 형성된 평탄화층(7)을 형성할 수 있어, 추가적인 마스크 없이 한 번의 공정으로 돌출부(80)가 형성된 평탄화층(7)을 형성할 수 있으므로, 제조단가가 절감되고, 공정 수율을 향상시킬 수 있는 효과가 있다.Since the flattening layer 7 on which the protrusions 80 are formed can be formed by using the halftone mask, the flattening layer 7 on which the protrusions 80 are formed can be formed in one step without an additional mask. The unit cost is reduced, and there is an effect of improving the process yield.

상기 평탄화층(7) 상에는 상부 절연층(8)이 형성될 수 있다.An upper insulating layer 8 may be formed on the planarization layer 7.

상기 상부 절연층(8)은 화소의 전극구조에 따라 선택적으로 형성될 수 있다. 예를 들어, 도시하지는 않았으나, 상기 평탄화층(7) 상에 공통전극이 형성되는 경우 상기 상부 절연층(8)은 상기 공통전극의 전기적 분리를 위해 형성될 수 있다.The upper insulating layer 8 may be selectively formed according to the electrode structure of the pixel. For example, although not shown, when a common electrode is formed on the planarization layer 7, the upper insulating layer 8 may be formed for electrical separation of the common electrode.

상기 상부 절연층(8)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The upper insulating layer 8 may include an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx) or an organic insulating material such as benzocyclobutene (BCB).

상기 상부 절연층(8)이 형성된 제1 기판(2)에는 화소 컨택홀(9)이 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 드레인 전극(53)이 형성된 영역에 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 층간 절연층(6), 평탄화층(7) 및 상부 절연층(8)을 관통하며 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 드레인 전극(53)을 노출하며 형성될 수 있다.A pixel contact hole 9 may be formed on the first substrate 2 on which the upper insulating layer 8 is formed. The pixel contact hole 9 may be formed in a region where the drain electrode 53 is formed. The pixel contact hole 9 may be formed through the interlayer insulating layer 6, the planarization layer 7 and the upper insulating layer 8. The pixel contact hole 9 may be formed by exposing the drain electrode 53.

상기 화소 컨택홀(9)이 형성된 상부 절연층(8) 상에는 화소 전극(60)이 형성될 수 있다. 상기 화소 전극(60)은 화소 영역상에 형성될 수 있다. 상기 화소 전극(60)은 상기 화소 컨택홀(9)을 통해 상기 드레인 전극(53)과 전기적으로 연결될 수 있다.A pixel electrode 60 may be formed on the upper insulating layer 8 on which the pixel contact hole 9 is formed. The pixel electrode 60 may be formed on a pixel area. The pixel electrode 60 may be electrically connected to the drain electrode 53 through the pixel contact hole 9.

상기 화소 전극(60)은 투명한 도전물질을 포함할 수 있다. 상기 화소 전극(60)은 ITO, ITZO 및 IZO을 포함할 수 있다.The pixel electrode 60 may include a transparent conductive material. The pixel electrode 60 may include ITO, ITZO, and IZO.

도면에서는 상기 화소 전극(60)이 일체로 화소 영역에 형성되는 것을 예로 들어 도시하였으나, 상기 화소 전극(60)은 서로 평행하는 막대기 형상으로 형성될 수도 있다. In the drawing, the pixel electrode 60 is integrally formed in the pixel area, for example, but the pixel electrode 60 may be formed in a bar shape parallel to each other.

이 경우 상기 화소 전극(60)과 동일층에 상기 화소 전극(60)과 평행하는 막대기 형상의 공통전극이 형성되어 IPS방식(in-plane switching)으로 구동될 수 있고, 또는 상기 상부 절연층(8) 하부에 공통전극이 형성되어 FFS방식(fringe field switching)으로 구동될 수도 있다.In this case, a common electrode having a bar shape parallel to the pixel electrode 60 may be formed on the same layer as the pixel electrode 60 to be driven by in-plane switching (IPS), or the upper insulating layer 8 ) A common electrode may be formed on the lower portion to be driven by an FFS method (fringe field switching).

상기 제2 기판(3) 상에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71)는 제어되지 않은 빛샘을 방지할 수 있다. 상기 블랙 매트릭스(71)는 상기 화소 영역을 제외한 상기 박막 트랜지스터(T) 영역, 게이트 라인(GL) 및 데이터 라인(DL)이 형성된 영역에 대응되도록 형성될 수 있다.A black matrix 71 may be formed on the second substrate 3. The black matrix 71 can prevent uncontrolled light leakage. The black matrix 71 may be formed to correspond to the region in which the thin film transistor T region, the gate line GL and the data line DL are formed except the pixel region.

상기 블랙 매트릭스(71) 상에는 컬럼 스페이서(73)가 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 제1 기판(2) 및 제2 기판(3) 사이의 셀 갭을 일정하게 유지하는 역할을 할 수 있다.A column spacer 73 may be formed on the black matrix 71. The column spacer 73 may serve to maintain a constant cell gap between the first substrate 2 and the second substrate 3.

상기 컬럼 스페이서(73)는 상기 박막 트랜지스터(T)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 돌출부(80)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)의 일 측은 상기 블랙 매트릭스(71)와 접촉하고, 상기 컬럼 스페이서(73)의 타 측은 상기 돌출부(80)가 형성된 상부 절연층(8)과 접촉할 수 있다.The column spacer 73 may be formed in a region corresponding to the thin film transistor T. The column spacer 73 may be formed in a region corresponding to the protrusion 80. One side of the column spacer 73 may contact the black matrix 71 and the other side of the column spacer 73 may contact the upper insulating layer 8 on which the protrusion 80 is formed.

상기 상부 절연층(8)이 형성되지 않은 기판의 경우 상기 컬럼 스페이서(73)의 타 측은 상기 평탄화층(7)의 돌출부(80)에 직접 접촉할 수 있다.In the case where the upper insulating layer 8 is not formed, the other side of the column spacer 73 may directly contact the protrusion 80 of the planarization layer 7.

상기 컬럼 스페이서(73)가 상기 돌출부(80)에 대응되는 영역에 형성됨으로써 제조과정 또는 사용과정에서 기판 자체의 휨 또는 외력에 의해 상기 제1 기판(2)과 제2 기판(3)이 반대방향으로 이동하더라도, 배향막의 파손을 방지할 수 있다.Since the column spacer 73 is formed in a region corresponding to the protrusion 80, the first substrate 2 and the second substrate 3 are in opposite directions due to bending or external force of the substrate itself during manufacturing or use. Even if it moves to, damage to the alignment film can be prevented.

즉, 도 5에 도시된 바와 같이 상기 제1 기판(2)과 제2 기판(3)이 서로 반대방향으로 이동하더라도, 일정 거리 내에서는 상기 돌출부(80)에 의해 상기 컬럼 스페이서(73)가 개구영역의 배향막과 접촉하는 것을 방지할 수 있다.That is, as illustrated in FIG. 5, even if the first substrate 2 and the second substrate 3 move in opposite directions, the column spacer 73 is opened by the protrusion 80 within a certain distance. It is possible to prevent contact with the alignment film in the region.

상기 돌출부(80)에 의해 배향막의 손상을 방지할 수 있어, 상기 배향막의 손상에 의한 액정분자 배향방향 변경에 다른 빛샘을 방지할 수 있다. 또한, 종래의 배향막 손상에 의한 빛샘을 차단하기 위한 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적을 줄일 수 있어 액정표시패널의 개구율이 증가하고, 이에 따라 화상 품질이 향상되고 소비전력을 절감할 수 있는 효과가 있다.Damage to the alignment layer may be prevented by the protrusion 80, and other light leakage may be prevented due to damage to the alignment layer due to damage to the alignment layer. In addition, the area of the black matrix 71 for blocking light leakage due to damage to the conventional alignment layer may be reduced. Since the area of the black matrix 71 can be reduced, the aperture ratio of the liquid crystal display panel increases, thereby improving image quality and reducing power consumption.

도 6과 같이 상기 돌출부(80)는 상면이 타원형인 형태로 형성될 수 있다. 또는 상기 컬럼 스페이서(73)는 상면이 바타입인 형태로 형성될 수 있다.As shown in Figure 6, the protrusion 80 may be formed in an oval-shaped upper surface. Alternatively, the column spacer 73 may be formed in a bar-type upper surface.

상기 컬럼 스페이서(73)는 상면이 타원형, 바타입 또는 원형인 형태로 형성될 수 있다. 상기 돌출부(80)는 상기 데이터 라인(DL)과 평행하는 방향으로 장축을 가지는 타원형 또는 바타입으로 형성될 수 있고, 상기 컬럼 스페이서(73)는 상기 돌출부(80)와 교차하는 방향으로 장축을 가지는 타원형 또는 바타입으로 형성될 수 있다.The column spacer 73 may be formed in an oval, bar type, or circular shape. The protrusion 80 may be formed in an elliptical shape or a bar type having a long axis in a direction parallel to the data line DL, and the column spacer 73 may have a long axis in a direction intersecting the protrusion 80. It may be formed in an oval or bar type.

상기 돌출부(8) 및 컬럼 스페이서(73)를 상기와 같은 형태로 형성함으로써, 상기 제1 및 제2 기판(2, 3)이 여러 방향으로 이동하더라도 상기 배향막의 손상을 방지할 수 있다.By forming the protrusions 8 and the column spacers 73 in the above-described form, even if the first and second substrates 2 and 3 move in various directions, damage to the alignment layer can be prevented.

예를 들어, 상기 컬럼 스페이서(73)가 우상방으로 이동하더라도, B1위치까지 상기 컬럼 스페이서(73)가 상기 돌출부(80) 상에 위치하므로, 배향막의 손상을 방지할 수 있고, 상기 컬럼 스페이서(73)가 좌하방으로 이동하더라도, B2위치까지 상기 컬럼 스페이서(73)가 상기 돌출부(80) 상에 위치하므로, 배향막의 손상을 방지할 수 있다.For example, even if the column spacer 73 moves to the upper right, since the column spacer 73 is positioned on the protrusion 80 until the B1 position, damage to the alignment layer can be prevented, and the column spacer ( Even if 73) moves downward and downward, since the column spacer 73 is positioned on the protrusion 80 until the B2 position, damage to the alignment layer can be prevented.

이에 따라, 상기 컬럼 스페이서(73)가 개구 영역의 배향막과 접촉하는 것을 방지하여, 빛샘을 방지할 수 있으므로, 이를 차단하기 위한 상기 블랙 매트릭스(71)의 면적 또한 줄일 수 있다. 이로써 상기 액정표시패널의 개구율이 증가하고 화상 품질을 향상시킬 수 있으며, 소비전력을 절감할 수 있다.
Accordingly, since the column spacer 73 is prevented from contacting the alignment layer in the opening region, light leakage can be prevented, and thus the area of the black matrix 71 for blocking it can also be reduced. Accordingly, the aperture ratio of the liquid crystal display panel is increased, image quality can be improved, and power consumption can be reduced.

도 7은 제2 실시 예에 따른 액정표시패널을 나타낸 단면도이다.7 is a cross-sectional view showing a liquid crystal display panel according to a second embodiment.

제2 실시 예에 따른 액정표시패널은 돌출부를 상부 절연층을 통해 형성하는 것 이외에는 동일하다. 따라서, 제2 실시 예를 설명함에 있어서, 제1 실시 예와 공통되는 구성에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.The liquid crystal display panel according to the second embodiment is the same except that the protrusion is formed through the upper insulating layer. Therefore, in describing the second embodiment, the same reference numerals are assigned to the same configuration as the first embodiment, and detailed description is omitted.

도 7을 참조하면, 제2 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.Referring to FIG. 7, the liquid crystal display panel 1 according to the second embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다.A gate line GL and a gate electrode 41 may be formed on the first substrate 1.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다.A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 게이트 전극(41)이 형성된 영역의 게이트 절연층(4) 상에는 반도체 층(5)이 형성될 수 있다. 상기 반도체층(5)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.A semiconductor layer 5 may be formed on the gate insulating layer 4 in the region where the gate electrode 41 is formed. The semiconductor layer 5 may include a channel region, a source region and a drain region.

상기 반도체층(5)이 형성된 게이트 절연층(4) 상에는 데이터 라인(DL), 소스 전극(51) 및 드레인 전극(53)이 형성될 수 있다.A data line DL, a source electrode 51 and a drain electrode 53 may be formed on the gate insulating layer 4 on which the semiconductor layer 5 is formed.

상기 게이트 전극(43), 소스전극(51), 드레인 전극(53) 및 반도체층(5)은 박막 트랜지스터(T)를 구성한다.The gate electrode 43, the source electrode 51, the drain electrode 53, and the semiconductor layer 5 constitute a thin film transistor T.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)이 형성된 게이트 절연층(4) 상에 층간 절연층(6)이 형성될 수 있다.An interlayer insulating layer 6 may be formed on the gate insulating layer 4 on which the data line DL, source electrode 51 and drain electrode 53 are formed.

상기 층간 절연층(6) 상에는 평탄화층(7)과 상부 절연층(8)이 순차적으로 적층될 수 있다.The planarization layer 7 and the upper insulating layer 8 may be sequentially stacked on the interlayer insulating layer 6.

상기 상부 절연층(8)에는 돌출부(81)가 형성될 수 있다. 상기 돌출부(81)는 상기 박막 트랜지스터(T)가 형성된 영역에 형성될 수 있다. 상기 돌출부(81)는 상기 제2 기판(3) 상에 형성된 컬럼 스페이서(73)와 대응되는 위치에 형성될 수 있다.A protrusion 81 may be formed on the upper insulating layer 8. The protrusion 81 may be formed in a region where the thin film transistor T is formed. The protrusion 81 may be formed at a position corresponding to the column spacer 73 formed on the second substrate 3.

상기 돌출부(81)는 상기 상부 절연층(8) 의 상면으로부터 제2 기판(3) 방향으로 돌출된 형태로 형성될 수 있다.The protrusion 81 may be formed in a shape protruding from the upper surface of the upper insulating layer 8 in the direction of the second substrate 3.

상기 돌출부(81)는 상기 상부 절연층(8)과 일체로 형성될 수 있다. 상기 돌출부(81)는 상기 상부 절연층(8) 과 동일한 물질로 형성될 수 있다. 상기 돌출부(81)는 상기 상부 절연층(8)과 동일공정으로 형성될 수 있다.The protrusion 81 may be integrally formed with the upper insulating layer 8. The protrusion 81 may be formed of the same material as the upper insulating layer 8. The protrusion 81 may be formed in the same process as the upper insulating layer 8.

상기 돌출부(81) 및 상부 절연층(8)은 절연물질을 도포하고, 이후 하프톤 마스크에 의한 포토 리쏘그래피 공정으로 형성될 수 있다.The protruding portion 81 and the upper insulating layer 8 may be formed by applying an insulating material and thereafter by a photolithography process using a halftone mask.

상기 상부 절연층(8)이 형성된 제1 기판(2)에는 화소 컨택홀(9)이 형성될 수 있다. 상기 화소 컨택홀(9)이 형성된 상부 절연층(8) 상에는 화소 전극(60)이 형성될 수 있다. 상기 화소 전극(60)은 화소 영역상에 형성될 수 있다. 상기 화소 전극(60)은 상기 화소 컨택홀(9)을 통해 상기 드레인 전극(53)과 전기적으로 연결될 수 있다.A pixel contact hole 9 may be formed on the first substrate 2 on which the upper insulating layer 8 is formed. A pixel electrode 60 may be formed on the upper insulating layer 8 on which the pixel contact hole 9 is formed. The pixel electrode 60 may be formed on a pixel area. The pixel electrode 60 may be electrically connected to the drain electrode 53 through the pixel contact hole 9.

상기 제2 기판(3) 상에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71) 상에는 컬럼 스페이서(73)가 형성될 수 있다.A black matrix 71 may be formed on the second substrate 3. A column spacer 73 may be formed on the black matrix 71.

상기 컬럼 스페이서(73)는 상기 박막 트랜지스터(T)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 돌출부(81)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)의 일 측은 상기 블랙 매트릭스(71)와 접촉하고, 상기 컬럼 스페이서(73)의 타 측은 상기 돌출부(81)가 형성된 상부 절연층(8)과 접촉할 수 있다.The column spacer 73 may be formed in a region corresponding to the thin film transistor T. The column spacer 73 may be formed in a region corresponding to the protrusion 81. One side of the column spacer 73 may contact the black matrix 71 and the other side of the column spacer 73 may contact the upper insulating layer 8 on which the protrusion 81 is formed.

상기 컬럼 스페이서(73)가 상기 돌출부(81)에 대응되는 영역에 형성됨으로써 제조과정 또는 사용과정에서 기판 자체의 휨 또는 외력에 의해 상기 제1 기판(2)과 제2 기판(3)이 반대방향으로 이동하더라도, 배향막의 파손을 방지할 수 있다.The column spacer 73 is formed in a region corresponding to the protruding portion 81 so that the first substrate 2 and the second substrate 3 are in opposite directions due to bending or external force of the substrate itself during the manufacturing process or use process. Even if it moves to, damage to the alignment film can be prevented.

즉, 상기 제1 기판(2)과 제2 기판(3)이 서로 반대방향으로 이동하더라도, 일정 거리 내에서는 상기 돌출부(81)에 의해 상기 컬럼 스페이서(73)가 개구영역의 배향막과 접촉하는 것을 방지할 수 있다.That is, even if the first substrate 2 and the second substrate 3 move in opposite directions, the column spacer 73 contacts the alignment layer of the opening region by the protrusion 81 within a certain distance. Can be prevented.

상기 돌출부(81)에 의해 배향막의 손상을 방지할 수 있어, 상기 배향막의 손상에 의한 액정분자 배향방향 변경에 다른 빛샘을 방지할 수 있다. 또한, 종래의 배향막 손상에 의한 빛샘을 차단하기 위한 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적을 줄일 수 있어 액정표시패널의 개구율이 증가하고, 이에 따라 화상 품질이 향상되고 소비전력을 절감할 수 있는 효과가 있다.
Damage to the alignment layer may be prevented by the protrusion 81, and other light leakage due to a change in the alignment direction of the liquid crystal molecules due to the damage to the alignment layer may be prevented. In addition, the area of the black matrix 71 for blocking light leakage due to damage to the conventional alignment layer may be reduced. Since the area of the black matrix 71 can be reduced, the aperture ratio of the liquid crystal display panel increases, thereby improving image quality and reducing power consumption.

도 8은 제3 실시 예에 따른 액정표시패널을 나타낸 단면도이다.8 is a cross-sectional view showing a liquid crystal display panel according to a third embodiment.

제3 실시 예에 따른 액정표시패널은 돌출부를 단차 금속을 통해 형성하는 것 이외에는 동일하다. 따라서, 제3 실시 예를 설명함에 있어서, 제1 실시 예와 공통되는 구성에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.The liquid crystal display panel according to the third embodiment is the same except that the protrusion is formed through a stepped metal. Therefore, in describing the third embodiment, the same reference numerals are assigned to components common to the first embodiment, and detailed descriptions are omitted.

도 8을 참조하면, 제3 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.Referring to FIG. 8, the liquid crystal display panel 1 according to the third exemplary embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다.A gate line GL and a gate electrode 41 may be formed on the first substrate 1.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다.A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 게이트 전극(41)이 형성된 영역의 게이트 절연층(4) 상에는 반도체 층(5)이 형성될 수 있다. 상기 반도체층(5)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.A semiconductor layer 5 may be formed on the gate insulating layer 4 in the region where the gate electrode 41 is formed. The semiconductor layer 5 may include a channel region, a source region and a drain region.

상기 반도체층(5)이 형성된 게이트 절연층(4) 상에는 데이터 라인(DL), 소스 전극(51) 및 드레인 전극(53)이 형성될 수 있다.A data line DL, a source electrode 51 and a drain electrode 53 may be formed on the gate insulating layer 4 on which the semiconductor layer 5 is formed.

상기 게이트 전극(43), 소스전극(51), 드레인 전극(53) 및 반도체층(5)은 박막 트랜지스터(T)를 구성한다.The gate electrode 43, the source electrode 51, the drain electrode 53, and the semiconductor layer 5 constitute a thin film transistor T.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)이 형성된 게이트 절연층(4) 상에 층간 절연층(6)이 형성될 수 있다.An interlayer insulating layer 6 may be formed on the gate insulating layer 4 on which the data line DL, source electrode 51 and drain electrode 53 are formed.

상기 층간 절연층(6) 상에는 평탄화층(7)이 형성될 수 있다.A planarization layer 7 may be formed on the interlayer insulating layer 6.

상기 평탄화층(7) 상에는 단차금속(83)이 형성될 수 있다. 상기 단차금속(83)은 상기 박막 트랜지스터(T)가 형성된 영역에 형성될 수 있다. 상기 단차금속(83)은 상기 제2 기판(3) 상에 형성된 컬럼 스페이서(73)와 대응되는 위치에 형성될 수 있다.A stepped metal 83 may be formed on the planarization layer 7. The stepped metal 83 may be formed in a region where the thin film transistor T is formed. The stepped metal 83 may be formed at a position corresponding to the column spacer 73 formed on the second substrate 3.

상기 단차금속(83)은 일정한 두께를 가지는 금속물질로 형성될 수 있다.The stepped metal 83 may be formed of a metal material having a constant thickness.

상기 단차금속(83)이 형성된 평탄화층(7) 상에는 상부 절연층(8)이 형성될 수 있다. 상기 단차금속(83)에 의해 상기 컬럼 스페이서(73)와 대응되는 상기 상부 절연층(8)은 돌출부를 가진다. 상기 돌출부는 상기 제2 기판(3) 방향으로 돌출된 형태이다.An upper insulating layer 8 may be formed on the planarization layer 7 on which the stepped metal 83 is formed. The upper insulating layer 8 corresponding to the column spacer 73 by the stepped metal 83 has a protrusion. The protruding portion protrudes in the direction of the second substrate 3.

상기 상부 절연층(8)이 형성된 제1 기판(2)에는 화소 컨택홀(9)이 형성될 수 있다. 상기 화소 컨택홀(9)이 형성된 상부 절연층(8) 상에는 화소 전극(60)이 형성될 수 있다. 상기 화소 전극(60)은 화소 영역상에 형성될 수 있다. 상기 화소 전극(60)은 상기 화소 컨택홀(9)을 통해 상기 드레인 전극(53)과 전기적으로 연결될 수 있다.A pixel contact hole 9 may be formed on the first substrate 2 on which the upper insulating layer 8 is formed. A pixel electrode 60 may be formed on the upper insulating layer 8 on which the pixel contact hole 9 is formed. The pixel electrode 60 may be formed on a pixel area. The pixel electrode 60 may be electrically connected to the drain electrode 53 through the pixel contact hole 9.

상기 제2 기판(3) 상에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71) 상에는 컬럼 스페이서(73)가 형성될 수 있다.A black matrix 71 may be formed on the second substrate 3. A column spacer 73 may be formed on the black matrix 71.

상기 컬럼 스페이서(73)는 상기 박막 트랜지스터(T)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 돌출부와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)의 일 측은 상기 블랙 매트릭스(71)와 접촉하고, 상기 컬럼 스페이서(73)의 타 측은 상기 돌출부가 형성된 상부 절연층(8)과 접촉할 수 있다.The column spacer 73 may be formed in a region corresponding to the thin film transistor T. The column spacer 73 may be formed in a region corresponding to the protrusion. One side of the column spacer 73 may contact the black matrix 71 and the other side of the column spacer 73 may contact the upper insulating layer 8 on which the protrusion is formed.

상기 컬럼 스페이서(73)가 상기 돌출부에 대응되는 영역에 형성됨으로써 제조과정 또는 사용과정에서 기판 자체의 휨 또는 외력에 의해 상기 제1 기판(2)과 제2 기판(3)이 반대방향으로 이동하더라도, 배향막의 파손을 방지할 수 있다.Even though the first and second substrates 2 and 3 are moved in opposite directions due to the bending or external force of the substrate itself in the manufacturing process or the use process by forming the column spacer 73 in the area corresponding to the protrusion. , It is possible to prevent the alignment film from being damaged.

즉, 상기 제1 기판(2)과 제2 기판(3)이 서로 반대방향으로 이동하더라도, 일정 거리 내에서는 상기 돌출부(81)에 의해 상기 컬럼 스페이서(73)가 개구영역의 배향막과 접촉하는 것을 방지할 수 있다.That is, even if the first substrate 2 and the second substrate 3 move in opposite directions, the column spacer 73 contacts the alignment layer of the opening region by the protrusion 81 within a certain distance. Can be prevented.

상기 돌출부(81)에 의해 배향막의 손상을 방지할 수 있어, 상기 배향막의 손상에 의한 액정분자 배향방향 변경에 다른 빛샘을 방지할 수 있다. 또한, 종래의 배향막 손상에 의한 빛샘을 차단하기 위한 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적을 줄일 수 있어 액정표시패널의 개구율이 증가하고, 이에 따라 화상 품질이 향상되고 소비전력을 절감할 수 있는 효과가 있다.
Damage to the alignment layer may be prevented by the protrusion 81, and other light leakage due to a change in the alignment direction of the liquid crystal molecules due to the damage to the alignment layer may be prevented. In addition, the area of the black matrix 71 for blocking light leakage due to damage to the conventional alignment layer may be reduced. Since the area of the black matrix 71 can be reduced, the aperture ratio of the liquid crystal display panel increases, thereby improving image quality and reducing power consumption.

도 9는 제4 실시 예에 따른 액정표시패널을 나타낸 단면도이다.9 is a cross-sectional view showing a liquid crystal display panel according to a fourth embodiment.

제4 실시 예는 제1 실시 예와 비교하여 컬럼 스페이서의 형상이 상이한 것 이외에는 동일하다. 따라서, 제4 실시 예를 설명함에 있어서, 제1 실시 예와 공통되는 구성에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.The fourth embodiment is the same as the first embodiment except that the shape of the column spacer is different. Therefore, in describing the fourth embodiment, the same reference numerals are assigned to the same configuration as the first embodiment, and detailed description is omitted.

도 9를 참조하면, 제4 실시 예에 따른 액정표시패널은, 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.Referring to FIG. 9, the liquid crystal display panel according to the fourth exemplary embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다.A gate line GL and a gate electrode 41 may be formed on the first substrate 1.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다.A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 게이트 전극(41)이 형성된 영역의 게이트 절연층(4) 상에는 반도체 층(5)이 형성될 수 있다. 상기 반도체층(5)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.A semiconductor layer 5 may be formed on the gate insulating layer 4 in the region where the gate electrode 41 is formed. The semiconductor layer 5 may include a channel region, a source region and a drain region.

상기 반도체층(5)이 형성된 게이트 절연층(4) 상에는 데이터 라인(DL), 소스 전극(51) 및 드레인 전극(53)이 형성될 수 있다.A data line DL, a source electrode 51 and a drain electrode 53 may be formed on the gate insulating layer 4 on which the semiconductor layer 5 is formed.

상기 게이트 전극(43), 소스전극(51), 드레인 전극(53) 및 반도체층(5)은 박막 트랜지스터(T)를 구성한다.The gate electrode 43, the source electrode 51, the drain electrode 53, and the semiconductor layer 5 constitute a thin film transistor T.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)이 형성된 게이트 절연층(4) 상에 층간 절연층(6)이 형성될 수 있다.An interlayer insulating layer 6 may be formed on the gate insulating layer 4 on which the data line DL, source electrode 51 and drain electrode 53 are formed.

상기 층간 절연층(6) 상에는 평탄화층(7)이 형성될 수 있다. 상기 평탄화층(7)에는 돌출부(80)가 형성될 수 있다.A planarization layer 7 may be formed on the interlayer insulating layer 6. A protrusion 80 may be formed on the planarization layer 7.

상기 평탄화층(7) 상에는 상부 절연층(8)이 형성될 수 있다. An upper insulating layer 8 may be formed on the planarization layer 7.

상기 상부 절연층(8)이 형성된 제1 기판(2)에는 화소 컨택홀(9)이 형성될 수 있다. 상기 화소 컨택홀(9)이 형성된 상부 절연층(8) 상에는 화소 전극(60)이 형성될 수 있다. 상기 화소 전극(60)은 화소 영역상에 형성될 수 있다. 상기 화소 전극(60)은 상기 화소 컨택홀(9)을 통해 상기 드레인 전극(53)과 전기적으로 연결될 수 있다.A pixel contact hole 9 may be formed on the first substrate 2 on which the upper insulating layer 8 is formed. A pixel electrode 60 may be formed on the upper insulating layer 8 on which the pixel contact hole 9 is formed. The pixel electrode 60 may be formed on a pixel area. The pixel electrode 60 may be electrically connected to the drain electrode 53 through the pixel contact hole 9.

상기 제2 기판(3) 상에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71) 상에는 컬럼 스페이서(73)가 형성될 수 있다.A black matrix 71 may be formed on the second substrate 3. A column spacer 73 may be formed on the black matrix 71.

상기 컬럼 스페이서(73)는 단면이 역사다리꼴 형태로 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 블랙 매트릭스(71)와 접촉하는 상면과 상기 상부 절연층(8)과 접촉하는 하면을 포함할 수 있다. 상기 컬럼 스페이서(73)는 하면의 길이가 상면의 길이보다 크게 형성될 수 있다. 상기 컬럼 스페이서(73)의 상면과 하면은 3:5의 길이비를 가지고 형성될 수 있다.The column spacer 73 may have an inverted trapezoidal cross section. The column spacer 73 may include an upper surface contacting the black matrix 71 and a lower surface contacting the upper insulating layer 8. The column spacer 73 may have a length of a lower surface that is larger than a length of the upper surface. The upper and lower surfaces of the column spacer 73 may be formed with a length ratio of 3:5.

상기 컬럼 스페이서(73)는 상기 박막 트랜지스터(T)와 대응되는 영역에 형성될 수 있다. 상기 컬럼 스페이서(73)는 상기 돌출부와 대응되는 영역에 형성될 수 있다.The column spacer 73 may be formed in a region corresponding to the thin film transistor T. The column spacer 73 may be formed in a region corresponding to the protrusion.

상기 컬럼 스페이서(73)의 단면을 역사다리꼴 형태로 형성하여 상기 컬럼 스페이서(73)가 배향막과 접촉하는 것을 효율적으로 방지할 수 있다. 즉. 상기 컬럼 스페이서(73)의 하면을 더 크게 형성하여, 상기 돌출부(80)와 접촉하는 컬럼 스페이서(73)의 면적을 증가시킬 수 있다. 또한, 상기 제1 기판(2) 및 제2 기판(3)이 반대방향으로 크게 이동하더라도, 상기 컬럼 스페이서(73)가 상기 돌출부(80) 상면에서 움직이는 영역을 극대화할 수 있다. 이로써 상기 배향막의 손상을 더욱더 효율적으로 방지할 수 있다.The cross section of the column spacer 73 may be formed in an inverted trapezoidal shape to effectively prevent the column spacer 73 from contacting the alignment layer. In other words. The lower surface of the column spacer 73 may be formed larger to increase the area of the column spacer 73 contacting the protrusion 80. In addition, even if the first substrate 2 and the second substrate 3 move largely in opposite directions, the area where the column spacer 73 moves on the upper surface of the protrusion 80 may be maximized. Accordingly, damage to the alignment layer can be prevented more efficiently.

상기 컬럼 스페이서(73)의 형상에 의해 상기 배향막의 손상을 효율적으로 방지할 수 있어, 상기 배향막의 손상에 의한 액정분자 배향방향 변경에 다른 빛샘을 방지할 수 있다. 또한, 종래의 개구 영역의 배향막 손상에 따른 빛샘을 줄일 수 있어, 상기 블랙 매트릭스(71)의 면적 또한 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적을 줄일 수 있어 액정표시패널의 개구율이 증가하고, 이에 따라 화상 품질이 향상되고 소비전력을 절감할 수 있는 효과가 있다.Due to the shape of the column spacer 73, damage to the alignment layer can be effectively prevented, and light leakage due to a change in the alignment direction of liquid crystal molecules due to damage to the alignment layer can be prevented. In addition, since light leakage due to damage to the alignment layer in the conventional opening region can be reduced, the area of the black matrix 71 can also be reduced. Since the area of the black matrix 71 can be reduced, the aperture ratio of the liquid crystal display panel increases, thereby improving image quality and reducing power consumption.

1: 액정표시패널
2: 제1 기판
3: 제2 기판
4: 게이트 절연층
5: 반도체 층
6: 층간 절연층
7: 평탄화층
8: 상부 절연층
10: 타이밍 컨트롤러
20: 게이트 드라이버
30: 데이터 드라이버
41: 게이트 전극
51: 소스 전극
53: 드레인 전극
60: 화소 전극
70: 제2 기판
71: 블랙 매트릭스
73: 컬럼 스페이서
80: 돌출부
83: 단차금속1: LCD panel
2: First substrate
3: Second substrate
4: gate insulation layer
5: semiconductor layer
6: Interlayer insulation layer
7: planarization layer
8: upper insulating layer
10: timing controller
20: gate driver
30: data driver
41: gate electrode
51: source electrode
53: drain electrode
60: pixel electrode
70: second substrate
71: Black Matrix
73: Column spacer
80: protrusion
83: step metal

Claims (13)

게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판;
블랙 매트릭스 및 컬럼 스페이서가 형성된 제2 기판;
상기 제1 기판 및 제2 기판 사이에 개재된 액정층을 포함하고,
상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 돌출부가 형성되며,
상기 제1 기판에는 상기 박막 트랜지스터를 덮는 평탄화층이 형성되고,
상기 평탄화층 상에는 상부 절연층이 형성되며,
상기 돌출부는 상기 상부 절연층과 일체로 형성되되, 상기 돌출부가 형성된 상기 상부 절연층의 두께는 상기 돌출부가 형성되지 않은 상기 상부 절연층의 두께보다 두꺼운 액정표시패널.A first substrate on which gate lines, data lines, and thin film transistors are formed;
A second substrate on which a black matrix and column spacers are formed;
And a liquid crystal layer interposed between the first substrate and the second substrate,
A protrusion corresponding to the column spacer is formed on the first substrate,
A planarization layer covering the thin film transistor is formed on the first substrate,
An upper insulating layer is formed on the planarization layer,
The protrusion is formed integrally with the upper insulating layer, and the thickness of the upper insulating layer on which the protrusion is formed is thicker than the thickness of the upper insulating layer on which the protrusion is not formed. 삭제delete 삭제delete 삭제delete 삭제delete 게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판;
블랙 매트릭스 및 컬럼 스페이서가 형성된 제2 기판;
상기 제1 기판 및 제2 기판 사이에 개재된 액정층을 포함하고,
상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 돌출부가 형성되며,
상기 컬럼 스페이서는 상기 블랙 매트릭스와 접하는 상면과 상기 돌출부와 접하는 하면을 포함하고,
상기 컬럼 스페이서의 하면의 길이가 상기 컬럼 스페이서의 상면의 길이보다 큰 액정표시패널.A first substrate on which a gate line, a data line, and a thin film transistor are formed;
A second substrate on which a black matrix and column spacers are formed;
And a liquid crystal layer interposed between the first substrate and the second substrate,
A protrusion corresponding to the column spacer is formed on the first substrate,
The column spacer includes an upper surface in contact with the black matrix and a lower surface in contact with the protrusion,
A liquid crystal display panel having a length of a lower surface of the column spacer larger than a length of an upper surface of the column spacer. 제6항에 있어서,
상기 상면과 하면의 길이비는 3:5인 액정표시패널.The method of claim 6,
The length ratio between the upper surface and the lower surface is 3:5. 제1항 또는 제6항에 있어서,
상기 돌출부는 상기 박막 트랜지스터와 대응되는 영역에 형성되는 액정표시패널.The method of claim 1 or 6,
The protrusion is formed in a region corresponding to the thin film transistor. 제1항 또는 제6항에 있어서,
상기 돌출부는 상기 제2 기판 방향으로 돌출되어 형성되는 액정표시패널.The method of claim 1 or 6,
The protrusion is formed to protrude in the direction of the second substrate. 제1항 또는 제6항에 있어서,
상기 돌출부의 상면은 타원형 또는 바형으로 형성되는 액정표시패널.The method of claim 1 or 6,
The upper surface of the protrusion is an elliptical or liquid crystal display panel formed in a bar shape. 제10항에 있어서,
상기 돌출부의 상면의 장축은 상기 데이터 라인과 평행하는 방향인 액정표시패널.The method of claim 10,
The long axis of the upper surface of the protrusion is in a direction parallel to the data line. 제10항에 있어서,
상기 컬럼 스페이서는 상기 돌출부와 교차하는 방향의 장축을 가지는 타원형 또는 바형으로 형성되는 액정표시패널.The method of claim 10,
The column spacer is a liquid crystal display panel formed in an elliptical or bar shape having a long axis in a direction intersecting the protrusion. 제1항 또는 제6항에 있어서,
상기 컬럼 스페이서는 상면이 원형인 액정표시패널.The method of claim 1 or 6,
The column spacer has a circular liquid crystal display panel.
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