KR102076698B1

KR102076698B1 - Liquid crystal display panel

Info

Publication number: KR102076698B1
Application number: KR1020130164198A
Authority: KR
Inventors: 정택준; 이승철; 홍순환; 장상수; 정준영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-26
Filing date: 2013-12-26
Publication date: 2020-02-13
Also published as: KR20150076375A

Abstract

실시 예에 따른 액정표시패널은, 게이트 라인, 데이터 라인 및 박막 트랜지스터가 형성된 제1 기판; 및 상기 제1 기판과 합착되는 제2 기판을 포함하고, 상기 제2 기판에는 상기 제1 기판과 제2 기판의 수평이동을 제한하는 래치 스페이서가 형성되고, 상기 제1 기판 상에는 상기 컬럼 스페이서와 대응되는 함몰부가 형성된다.In an embodiment, a liquid crystal display panel includes: a first substrate on which a gate line, a data line, and a thin film transistor are formed; And a second substrate bonded to the first substrate, wherein a latch spacer for limiting horizontal movement of the first substrate and the second substrate is formed on the second substrate, and corresponding to the column spacer on the first substrate. Recesses are formed.

Description

Liquid crystal display panel

실시 예는 액정표시패널에 관한 것이다.The embodiment relates to a liquid crystal display panel.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가되고 있다. 종래의 음극선관 표시장치(CRT)에 비해 박형, 경량화된 액정표시장치(LCD), 플라즈마표시장치(PDP) 또는 유기전계발광소자(OLED)를 포함하는 평판표시장치가 활발하게 연구 및 제품화되고 있다. 이 중에서 액정표시장치는 소형화, 경량화, 박형화 및 저전력 구동의 장점이 있어 현재 널리 사용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. Compared to the conventional cathode ray tube display device (CRT), a flat panel display device including a thinner, lighter liquid crystal display (LCD), a plasma display device (PDP), or an organic light emitting display device (OLED) has been actively researched and commercialized. . Among them, the liquid crystal display device is widely used because of the advantages of miniaturization, light weight, thinness, and low power driving.

도 1은 종래의 액정표시패널을 나타낸 단면도이다.1 is a cross-sectional view showing a conventional liquid crystal display panel.

도 1a을 참조하면 종래의 액정표시패널은 서로 대향하는 제1 기판(101) 및 제2 기판(102)과 상기 제1 기판(101)과 제2 기판(102) 사이에 개재된 액정층(103)을 포함한다.Referring to FIG. 1A, a conventional liquid crystal display panel includes a liquid crystal layer 103 interposed between a first substrate 101 and a second substrate 102 facing each other, and between the first substrate 101 and the second substrate 102. ).

상기 액정층(103)은 다수의 액정분자를 포함한다.The liquid crystal layer 103 includes a plurality of liquid crystal molecules.

상기 제1 기판(101) 상에는 배향막(104)이 형성된다. 상기 배향막(104)은 상기 액정층(103)과 접촉하여 상기 액정분자를 일정방향으로 배향하는 역할을 할 수 있다.An alignment layer 104 is formed on the first substrate 101. The alignment layer 104 may contact the liquid crystal layer 103 to align the liquid crystal molecules in a predetermined direction.

상기 제2 기판(102) 상에는 블랙 매트릭스(105)가 형성되고, 상기 블랙 매트릭스(105) 상에는 컬럼 스페이서(107)가 형성된다.The black matrix 105 is formed on the second substrate 102, and the column spacer 107 is formed on the black matrix 105.

상기 블랙 매트릭스(105)는 제어되지 않은 빛샘을 방지하는 역할을 하고, 상기 컬럼 스페이서(107)는 상기 제1 기판(101)과 제2 기판(102) 사이의 셀 갭을 일정하게 유지하는 역할을 할 수 있다.The black matrix 105 serves to prevent uncontrolled light leakage, and the column spacer 107 serves to maintain a constant cell gap between the first substrate 101 and the second substrate 102. can do.

상기 제1 기판(101) 또는 제2 기판(102)은 도 1a와 같이 제조과정 또는 사용과정에서 기판 자체의 휨 또는 외력에 의해 반대방향으로 이동되는 경우가 발생한다.When the first substrate 101 or the second substrate 102 is moved in the opposite direction by the bending or external force of the substrate itself in the manufacturing process or use process, as shown in Figure 1a.

상기 제1 기판(101) 또는 제2 기판(102)이 반대방향으로 이동함으로써 상기 컬럼 스페이서(107) 또한 이동한다. 상기 컬럼 스페이서(107)의 이동으로 상기 컬럼 스페이서(107)는 개구 영역의 배향막(104)과 일시적으로 접촉할 수 있다.The column spacer 107 also moves by moving the first substrate 101 or the second substrate 102 in the opposite direction. By moving the column spacer 107, the column spacer 107 may be in contact with the alignment layer 104 in the opening region.

상기 컬럼 스페이서(107)와 배향막(104)의 접촉과정에서 상기 개구영역의 상기 배향막(104)의 일부 영역이 손상되고, 이를 통해 상기 액정분자의 배향 방향이 변화되어 빛샘이 발생하는 문제점이 있다.In the contact process between the column spacer 107 and the alignment layer 104, a portion of the alignment layer 104 of the opening region is damaged, thereby changing the alignment direction of the liquid crystal molecules, thereby causing light leakage.

종래에는 상기 배향막(104)의 손상에 의한 빛샘이 시인되는 것을 방지하기 위해 상기 블랙 매트릭스(105)의 면적이 넓어진다.Conventionally, the area of the black matrix 105 is widened to prevent light leakage caused by damage of the alignment layer 104 to be visually recognized.

상기 블랙 매트릭스(105)의 면적증가로 액정표시패널의 개구율이 감소하며, 개구율 감소로 인해, 화상 품질 저하와 소비전력이 증가하는 문제점이 있다.As the area of the black matrix 105 increases, the aperture ratio of the liquid crystal display panel decreases. As a result, the image quality decreases and power consumption increases due to the decrease of the aperture ratio.

실시 예는 배향막의 손상을 줄이고, 개구율을 향상시킬 수 있는 액정표시패널을 제공한다.The embodiment provides a liquid crystal display panel which can reduce damage to an alignment layer and improve an aperture ratio.

실시 예에 따른 액정표시패널은 래치 스페이서와 대응되는 위치에 단차를 가지는 함몰부를 형성하여, 기판의 수평방향으로의 이동을 방지하여 배향막의 손상을 줄여 빛샘을 방지할 수 있다.The liquid crystal display panel according to the exemplary embodiment may form a recess having a step at a position corresponding to the latch spacer, thereby preventing the light leakage by reducing damage of the alignment layer by preventing the substrate from moving in the horizontal direction.

실시 예에 따른 액정표시패널은, 래치 스페이서와 대응되는 위치에 단차를 가지는 함몰부를 형성하여, 기판의 수평방향으로의 이동을 제한하여 개구율을 증가시킬 수 있고, 이에 따라 화상 품질이 향상되고 소비전력을 절감할 수 있다.In the liquid crystal display panel according to the embodiment, by forming a recess having a step at a position corresponding to the latch spacer, it is possible to limit the movement in the horizontal direction of the substrate to increase the aperture ratio, thereby improving image quality and power consumption Can reduce the cost.

도 1은 종래의 액정표시패널을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 액정표시장치를 나타내는 블록도이다.
도 3은 제1 실시 예에 따른 액정표시패널 나타내는 평면도이다.
도 4는 도 3을 A-A`방향, B-B` 방향을 따라 절단한 단면도이다.
도 5는 제1 실시 예에 따른 함몰부의 형성방법을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 액정표시패널을 나타낸 단면도이다.
도 7은 제3 실시 예에 따른 액정표시패널을 나타내는 상면도이다.1 is a cross-sectional view showing a conventional liquid crystal display panel.
2 is a block diagram illustrating a liquid crystal display according to a first embodiment.
3 is a plan view illustrating a liquid crystal display panel according to a first embodiment.
4 is a cross-sectional view taken along the AA ′ and BB ′ directions of FIG. 3.
5 is a view showing a method of forming a recessed part according to the first embodiment.
6 is a cross-sectional view illustrating a liquid crystal display panel according to a second embodiment.
7 is a top view illustrating a liquid crystal display panel according to a third embodiment.

상기 래치 스페이서는 상기 함몰부와 대응되는 형상으로 형성될 수 있다.The latch spacer may be formed in a shape corresponding to the depression.

상기 함몰부는 다수의 단차부를 가질 수 있다.The depression may have a plurality of stepped portions.

상기 함몰부는 횡단면이 원형일 수 있다.The depression may have a circular cross section.

상기 다수의 단차부는 동심원 형상일 수 있다.The plurality of stepped portions may be concentric.

상기 함몰부는 횡단면이 사각형일 수 있다.The depression may have a rectangular cross section.

상기 다수의 단차부는 각각 중심이 동일하고 면적이 다른 다수의 사각형상일 수 있다.The plurality of stepped portions may each have a plurality of quadrangles having the same center and different areas.

상기 돌출부는 다수의 단차를 가지는 돌출영역을 포함할 수 있다.The protrusion may include a protrusion area having a plurality of steps.

상기 제1 기판에는 상기 박막 트랜지스터를 덮는 평탄화층이 형성될 수 있다.A planarization layer covering the thin film transistor may be formed on the first substrate.

상기 함몰부는 상기 평탄화층에 형성될 수 있다.The depression may be formed in the planarization layer.

상기 평탄화층 상에는 상부 절연층이 도포되며, 상기 함몰부는 상기 상부 절연층에 형성될 수 있다.An upper insulating layer may be coated on the planarization layer, and the depression may be formed on the upper insulating layer.

상기 함몰부는 멀티톤 마스크를 이용해 형성될 수 있다.The depression may be formed using a multitone mask.

상기 단차부는 일 방향으로만 형성될 수 있다.The stepped portion may be formed only in one direction.

도 2는 제1 실시 예에 따른 액정표시장치를 나타내는 블록도이다.2 is a block diagram illustrating a liquid crystal display according to a first embodiment.

도 2를 참조하면, 제1 실시 예에 따른 액정표시장치는, 액정표시패널(1), 타이밍 컨트롤러(10), 게이트 드라이버(20) 및 데이터 드라이버(30)를 포함할 수 있다.Referring to FIG. 2, the liquid crystal display according to the first exemplary embodiment may include a liquid crystal display panel 1, a timing controller 10, a gate driver 20, and a data driver 30.

상기 액정표시패널(1)에는 다수의 게이트 라인(GL1 내지 GLn) 및 상기 게이트 라인(GL1 내지 GLn)과 교차하는 방향으로 형성되는 다수의 데이터 라인(DL1 내지 DLm)을 포함할 수 있다. 상기 다수의 게이트 라인(GL1 내지 GLn)에 의해 다수의 화소 영역이 정의되고, 상기 다수의 화소 영역에는 각각 박막 트랜지스터(TFT)가 형성될 수 있다. 상기 박막 트랜지스터(TFT)는 상기 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과 전기적으로 연결될 수 있다. The liquid crystal display panel 1 may include a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm formed in a direction crossing the gate lines GL1 to GLn. A plurality of pixel regions may be defined by the plurality of gate lines GL1 to GLn, and a thin film transistor TFT may be formed in each of the plurality of pixel regions. The thin film transistor TFT may be electrically connected to the gate lines GL1 to GLn and the data lines DL1 to DLm.

상기 박막 트랜지스터(TFT)는 게이트 라인(GL1 내지 GLn)에 의해 게이트 신호를 전달받아 턴 온되고, 상기 박막 트랜지스터(TFT)가 턴 온 될 때, 상기 데이터 라인(DL1 내지 DLm)으로부터 전달받은 데이터 전압을 화소전극으로 전달하고, 상기 화소 전극에 인가되는 전압과 공통전압의 전위차에 의해 전계가 발생하고, 상기 전계에 의해 액정이 변위하여 백라이트로부터의 광의 휘도를 조절하여 화상을 표시할 수 있다.The thin film transistor TFT is turned on by receiving a gate signal by gate lines GL1 to GLn, and the data voltage received from the data lines DL1 to DLm when the thin film transistor TFT is turned on. Is transmitted to the pixel electrode, an electric field is generated by a potential difference between the voltage applied to the pixel electrode and the common voltage, and the liquid crystal is displaced by the electric field to adjust the brightness of light from the backlight to display an image.

상기 타이밍 컨트롤러(10)는 비디오 데이터(RGB), 수평 동기신호(H), 수직 동기신호(H, V) 및 클럭신호(CLK)를 입력받고 상기 게이트 드라이버(20)를 제어하기 위한 게이트 제어신호(GDC)를 생성하고, 상기 데이터 드라이버(30)를 제어하기 위한 데이터 제어신호(DDC)를 생성한다.The timing controller 10 receives a video data RGB, a horizontal synchronizing signal H, a vertical synchronizing signal H and V, and a clock signal CLK and receives a gate control signal for controlling the gate driver 20. (GDC) is generated, and a data control signal (DDC) for controlling the data driver 30 is generated.

상기 게이트 드라이버(20)는 상기 타이밍 컨트롤러(10)로부터의 게이트 제어신호(GDC)에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터, 스캔펄스의 스윙폭을 액정셀의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터, 출력버퍼 등으로 구성된다. 상기 게이트 구동부(20)는 게이트 신호를 게이트 라인(GL1 내지 GLn)에 공급함으로써 상기 게이트 라인(GL1 내지 GLn)에 연결된 박막 트랜지스터(T)를 턴 온 시켜 데이터전압이 공급될 1 수평라인의 액정셀을 선택한다. 상기 데이터 드라이버(30)로부터 발생되는 데이터 전압은 게이트 신호에 의해 선택된 수평라인의 액정셀에 공급한다.The gate driver 20 shifts the shift register which sequentially generates the scan pulse and the swing width of the scan pulse to a level suitable for driving the liquid crystal cell in response to the gate control signal GDC from the timing controller 10. Level Shifter, Output Buffer and so on. The gate driver 20 turns on the thin film transistor T connected to the gate lines GL1 to GLn by supplying a gate signal to the gate lines GL1 to GLn, thereby supplying a liquid crystal cell of one horizontal line to which a data voltage is supplied. Select. The data voltage generated from the data driver 30 is supplied to the liquid crystal cell of the horizontal line selected by the gate signal.

상기 데이터 드라이버(30)는 상기 타이밍 컨트롤러(10)로부터 전달받은 비디오 데이터(RGB)를 샘플링하고 래치한 다음, 아날로그 데이터 전압으로 변환하여 상기 데이터 라인(DL1 내지 DLm)에 공급한다.The data driver 30 samples and latches the video data RGB received from the timing controller 10, converts the data data into analog data voltages, and supplies them to the data lines DL1 to DLm.

상기 게이트 드라이버(20) 및 데이터 드라이버(30)은 다수의 데이터 집적회로(Integrated Circuit)로 구현될 수 있다.
The gate driver 20 and the data driver 30 may be implemented with a plurality of data integrated circuits.

도 3은 제1 실시 예에 따른 액정표시패널 나타내는 평면도이고, 도 4는 도 3을 A-A`방향, B-B` 방향을 따라 절단한 단면도이고, 도 5는 제1 실시 예에 따른 함몰부의 형성방법을 나타낸 도면이다.3 is a plan view illustrating a liquid crystal display panel according to a first embodiment, FIG. 4 is a cross-sectional view taken along line AA ′ and BB ′ of FIG. 3, and FIG. 5 illustrates a method of forming a recessed part according to the first embodiment. The figure shown.

도 2 및 도 3을 참조하면, 제1 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.2 and 3, the liquid crystal display panel 1 according to the first embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다. 상기 게이트 라인(GL)은 상기 게이트 전극(41)과 전기적으로 연결될 수 있다. 상기 게이트 전극(41)은 상기 게이트 라인(GL)으로부터 돌출되어 형성될 수 있다. 상기 게이트 라인(GL)은 상기 게이트 전극(41)과 일체로 형성될 수 있다. 상기 게이트 라인(GL)과 상기 게이트 전극(41)은 동일층 상에 형성될 수 있다. A gate line GL and a gate electrode 41 may be formed on the first substrate 1. The gate line GL may be electrically connected to the gate electrode 41. The gate electrode 41 may protrude from the gate line GL. The gate line GL may be integrally formed with the gate electrode 41. The gate line GL and the gate electrode 41 may be formed on the same layer.

상기 게이트 라인(GL) 및 게이트 전극(41)은 게이트 메탈로 형성될 수 있다. 상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The gate line GL and the gate electrode 41 may be formed of a gate metal. The gate metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo). It may include at least one selected from the group.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다. A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 게이트 절연층(4)은 상기 게이트 라인(GL) 및 게이트 전극(41)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The gate insulating layer 4 is a layer for electrically separating the gate line GL and the gate electrode 41 from other wirings and electrodes, and requires an insulating property, and includes silicon nitride (SiNx) or silicon oxide (SiOx). It may include an inorganic insulating material such as or an organic insulating material such as BCB (benzocyclobutene).

상기 게이트 전극(41)이 형성된 영역의 게이트 절연층(4) 상에는 반도체 층(5)이 형성될 수 있다. 상기 반도체층(5)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다.The semiconductor layer 5 may be formed on the gate insulating layer 4 in the region where the gate electrode 41 is formed. The semiconductor layer 5 may include a channel region, a source region, and a drain region.

상기 채널 영역은 상기 게이트 전극(41)과 대응되는 영역이고, 상기 소스 영역 및 드레인 영역은 상기 채널 영역의 양측 영역일 수 있다.The channel region may be a region corresponding to the gate electrode 41, and the source region and the drain region may be both regions of the channel region.

상기 반도체층(5)이 형성된 게이트 절연층(4) 상에는 데이터 라인(DL), 소스 전극(51) 및 드레인 전극(53)이 형성될 수 있다.The data line DL, the source electrode 51, and the drain electrode 53 may be formed on the gate insulating layer 4 on which the semiconductor layer 5 is formed.

상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차하는 방향으로 형성될 수 있다.The data line DL may be formed in a direction crossing the gate line GL.

상기 소스전극(51)은 상기 소스 영역 상에 형성될 수 있고, 상기 드레인 전극(53)은 상기 드레인 영역 상에 형성될 수 있다.The source electrode 51 may be formed on the source region, and the drain electrode 53 may be formed on the drain region.

상기 소스전극(51)은 상기 데이터 라인(DL)과 전기적으로 연결될 수 있다. 상기 소스전극(51)은 상기 데이터 라인(DL)으로부터 돌출되어 형성될 수 있다. 상기 데이터 라인(DL)은 상기 소스전극(51)과 일체로 형성될 수 있다.The source electrode 51 may be electrically connected to the data line DL. The source electrode 51 may protrude from the data line DL. The data line DL may be integrally formed with the source electrode 51.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 동일층 상에 형성될 수 있다. 상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 동일물질로 형성될 수 있다.The data line DL, the source electrode 51 and the drain electrode 53 may be formed on the same layer. The data line DL, the source electrode 51 and the drain electrode 53 may be formed of the same material.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)은 데이터 메탈로 형성될 수 있다. 상기 데이터 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The data line DL, the source electrode 51 and the drain electrode 53 may be formed of a data metal. The data metal is made of titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), copper (Cu) and molybdenum (Mo). It may include at least one selected from the group.

상기 게이트 전극(43), 소스전극(51), 드레인 전극(53) 및 반도체층(5)은 박막 트랜지스터(T)를 구성한다.The gate electrode 43, the source electrode 51, the drain electrode 53, and the semiconductor layer 5 constitute the thin film transistor T.

상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)이 형성된 게이트 절연층(4) 상에 층간 절연층(6)이 형성될 수 있다.An interlayer insulating layer 6 may be formed on the gate insulating layer 4 on which the data line DL, the source electrode 51, and the drain electrode 53 are formed.

상기 층간 절연층(6)은 상기 데이터 라인(DL), 소스전극(51) 및 드레인 전극(53)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The interlayer insulating layer 6 is a layer for electrically separating the data line DL, the source electrode 51, and the drain electrode 53 from other wirings and electrodes. Insulation characteristics are required and silicon nitride (SiNx) is required. Or an inorganic insulating material such as silicon oxide (SiOx) or an organic insulating material such as benzocyclobutene (BCB).

상기 층간 절연층(6) 상에는 평탄화층(7)이 형성될 수 있다. 상기 평탄화층(7)은 상기 박막 트랜지스터(T)에 의해 굴곡이 생긴 영역을 평탄화하기 위한 층이다. 상기 평탄화층(7)은 포토아크릴(Photoacryl; PAC)로 형성될 수 있다.The planarization layer 7 may be formed on the interlayer insulating layer 6. The planarization layer 7 is a layer for planarizing a region where bending occurs due to the thin film transistor T. The planarization layer 7 may be formed of photoacryl (PAC).

상기 평탄화층(7)에는 함몰부(76)가 형성될 수 있다.A depression 76 may be formed in the planarization layer 7.

상기 함몰부(76)는 상기 제2 기판(3)에 형성된 래치 스페이서(77)와 대응되는 영역에 형성될 수 있다.The depression 76 may be formed in a region corresponding to the latch spacer 77 formed on the second substrate 3.

상기 함몰부(76)는 상기 평탄화층(7)의 상면으로부터 함몰되어 형성될 수 있다. 상기 함몰부(76)는 상면에서 보았을 때 원형으로 형성될 수 있다. 상기 함몰부(76)는 제1 내지 제3 함몰부(76a 내지 76c)를 포함할 수 있다.The depression 76 may be formed by recessing from an upper surface of the planarization layer 7. The depression 76 may be formed in a circular shape when viewed from the top. The depression 76 may include first to third depressions 76a to 76c.

상기 제1 내지 제3 함몰부(76a 내지 76c)는 상부에서 보았을 때, 반지름이 서로 다른 동심원 형상으로 형성될 수 있다. 즉 상기 제1 내지 제3 함몰부(76a 내지 76c)의 횡단면은 반지름이 서로 다른 동심원 형상으로 형성될 수 있다.상기 제1 함몰부(76a)는 반지름이 가장 작은 원형으로 형성되고, 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)보다 큰 반지름을 가지는 띠 형상으로 형성될 수 있다. 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)의 외곽을 둘러싸며 형성될 수 있다.When viewed from the top, the first to third recesses 76a to 76c may be formed in concentric circles having different radii from each other. In other words, the cross sections of the first to third recesses 76a to 76c may have concentric shapes having different radii. The first recessed part 76a may be formed in a circle having the smallest radius, and the second The depression 76b may be formed in a band shape having a radius larger than that of the first depression 76a. The second depression 76b may be formed surrounding the outer periphery of the first depression 76a.

상기 제3 함몰부(76c)는 상기 제2 함몰부(76b)보다 큰 반지름을 가지는 띠 형상으로 형성될 수 있다. 상기 제3 함몰부(76c)는 상기 제2 함몰부(76b)의 외곽을 둘러싸며 형성될 수 있다.The third recessed portion 76c may be formed in a band shape having a radius larger than that of the second recessed portion 76b. The third recessed portion 76c may be formed surrounding the outer periphery of the second recessed portion 76b.

단면을 검토해보면, 상기 제1 함몰부(76a)는 상기 평탄화층(7)의 상면으로부터 가장 큰 거리를 가질 수 있다. 다시 말해, 제1 함몰부(76a)는 상기 평탄화층(7)의 상면으로부터 가장 깊이 함몰되어 형성될 수 있다.Looking at the cross section, the first recess 76a may have the largest distance from the top surface of the planarization layer 7. In other words, the first recessed portion 76a may be formed to be deeply recessed from an upper surface of the planarization layer 7.

상기 제1 함몰부(76a)의 양측에는 제2 함몰부(76b)가 형성될 수 있다. 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)를 기준으로 대칭되는 형상으로 형성될 수 있다. 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)와 단차를 가질 수 있다.Second recessed portions 76b may be formed at both sides of the first recessed portions 76a. The second recessed portion 76b may be formed in a symmetrical shape with respect to the first recessed portion 76a. The second recessed portion 76b may have a step with the first recessed portion 76a.

상기 제2 함몰부(76b)의 외곽에는 제3 함몰부(76b)가 형성될 수 있다. 상기 제3 함몰부(76c)는 상기 제1 함몰부(76b)를 기준으로 대칭되는 형상으로 형성될 수 있다. 상기 제3 함몰부(76c)는 상기 제2 함몰부(76b)와 단차를 가질 수 있다. 또한, 상기 제3 함몰부(76c)는 상기 평탄화층(7)의 상면과 단차를 가질 수 있다.A third recessed portion 76b may be formed outside the second recessed portion 76b. The third recessed portion 76c may be formed in a symmetrical shape with respect to the first recessed portion 76b. The third recessed portion 76c may have a step with the second recessed portion 76b. In addition, the third recess 76c may have a step with an upper surface of the planarization layer 7.

상기 제2 함몰부(76b)는 상기 제1 함몰부(76a) 및 제3 함몰부(76c) 사이에 형성될 수 있다. 상기 제3 함몰부(76c)는 상기 제2 함몰부(76b)와 상기 평탄화층(7)의 상면 사이에 형성될 수 있다.The second depression 76b may be formed between the first depression 76a and the third depression 76c. The third recessed portion 76c may be formed between the second recessed portion 76b and the top surface of the planarization layer 7.

도시하지는 않았으나, 상기 함몰부(76)는 일방향으로만 단차를 가질 수도 있다. 예를 들어, 상기 함몰부(76)는 상기 게이트 라인(GL)의 형성 방향으로만 단차를 가지고, 상기 데이터 라인(DL)의 형성 방향으로는 단차가 형성되지 않을 수 있다.Although not shown, the depression 76 may have a step only in one direction. For example, the depression 76 may have a step only in the direction in which the gate line GL is formed, and a step may not be formed in the direction in which the data line DL is formed.

상기 함몰부(76)는 도 5와 같이 멀티 마스크를 이용하여 형성될 수 있다.The depression 76 may be formed using a multi mask as shown in FIG. 5.

상기 함몰부(76)의 형성방법을 설명하면, 상기 층간 절연막(6) 상부에 포토 아크릴 물질(PAC)을 도포한 후 상기 포토 아크릴 물질(PAC) 상에 멀티톤 마스크(80)를 위치시킨다. Referring to the method of forming the depression 76, after applying the photo acrylic material (PAC) on the interlayer insulating film 6, the multi-tone mask 80 is positioned on the photo acrylic material (PAC).

상기 멀티톤 마스크(80)는 제1 내지 제4 영역(80a 내지 80d)을 포함할 수 있다. 상기 제1 영역(80a)은 투과 영역이고, 상기 제2 및 제3 영역(80b, 80c)은 반투과 영역이며, 상기 제4 영역(80d)은 차단 영역일 수 있다.The multitone mask 80 may include first to fourth regions 80a to 80d. The first region 80a may be a transmissive region, the second and third regions 80b and 80c may be a transflective region, and the fourth region 80d may be a blocking region.

상기 제1 내지 제4 영역(80a 내지 80d)은 서로 다른 광 투과율을 가질 수 있다. 예를 들어, 상기 제1 영역(80a)은 가장 높은 광 투과율을 가지고, 상기 제2 영역(80b) 및 제3 영역(80c)으로 갈수록 광 투과율이 낮아지며, 상기 제4 영역(80d)은 광 차단 영역일 수 있다.The first to fourth regions 80a to 80d may have different light transmittances. For example, the first region 80a has the highest light transmittance, and the light transmittance decreases toward the second region 80b and the third region 80c, and the fourth region 80d blocks the light. It may be an area.

상기 포토 아크릴 물질(PAC)을 상기 멀티톤 마스크(80)를 통해 노광하여 함몰부(76)를 형성할 수 있다.The photoacryl material (PAC) may be exposed through the multitone mask 80 to form the depression 76.

상기 제1 영역(80a)과 대응되는 영역에는 제1 함몰부(76a)가 형성되고, 상기 제2 영역(80b)과 대응되는 영역에는 제2 함몰부(76b)가 형성되고, 상기 제3 영역(80c)과 대응되는 영역에는 제3 함몰부(76c)가 형성될 수 있다.A first recessed portion 76a is formed in a region corresponding to the first region 80a, a second recessed portion 76b is formed in a region corresponding to the second region 80b, and the third region. A third recessed portion 76c may be formed in an area corresponding to 80c.

상기 함몰부(76)는 상기 멀티톤 마스크(80)의 각각 다른 광 투과율에 의해 서로 단차를 가지고 형성될 수 있다. 상기 멀티톤 마스크(80)를 이용해 한번의 마스크 공정으로 단차를 가지는 함몰부(76)를 형성할 수 있어 액정표시장치의 제조공정이 줄어들어, 제조단가가 절감되고, 수율이 향상될 수 있다.The depressions 76 may be formed to have a step with each other by different light transmittances of the multitone mask 80. By using the multi-tone mask 80, the depression 76 having a step may be formed in a single mask process, thereby reducing the manufacturing process of the liquid crystal display, thereby reducing manufacturing cost and improving yield.

도면에서 도시하지는 않았으나, 상기 함몰부(76)는 몰드를 이용한 임프린팅 방법등의 다양한 방법으로 형성될 수 있다. Although not shown in the drawings, the recess 76 may be formed by various methods such as an imprinting method using a mold.

상기 평탄화층(7) 상에는 상부 절연층(8)이 형성될 수 있다.An upper insulating layer 8 may be formed on the planarization layer 7.

상기 상부 절연층(8)은 화소의 전극구조에 따라 선택적으로 형성될 수 있다. 예를 들어, 도시하지는 않았으나, 상기 평탄화층(7) 상에 공통전극이 형성되는 경우 상기 상부 절연층(8)은 상기 공통전극의 전기적 분리를 위해 형성될 수 있다.The upper insulating layer 8 may be selectively formed according to the electrode structure of the pixel. For example, although not shown, when the common electrode is formed on the planarization layer 7, the upper insulating layer 8 may be formed for electrical separation of the common electrode.

상기 상부 절연층(8)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.The upper insulating layer 8 may include an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiOx) or an organic insulating material such as benzocyclobutene (BCB).

상기 상부 절연층(8)이 형성된 제1 기판(2)에는 화소 컨택홀(9)이 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 드레인 전극(53)이 형성된 영역에 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 층간 절연층(6), 평탄화층(7) 및 상부 절연층(8)을 관통하며 형성될 수 있다. 상기 화소 컨택홀(9)은 상기 드레인 전극(53)을 노출하며 형성될 수 있다.A pixel contact hole 9 may be formed in the first substrate 2 on which the upper insulating layer 8 is formed. The pixel contact hole 9 may be formed in a region where the drain electrode 53 is formed. The pixel contact hole 9 may be formed through the interlayer insulating layer 6, the planarization layer 7, and the upper insulating layer 8. The pixel contact hole 9 may be formed while exposing the drain electrode 53.

상기 화소 컨택홀(9)이 형성된 상부 절연층(8) 상에는 화소 전극(60)이 형성될 수 있다. 상기 화소 전극(60)은 화소 영역상에 형성될 수 있다. 상기 화소 전극(60)은 상기 화소 컨택홀(9)을 통해 상기 드레인 전극(53)과 전기적으로 연결될 수 있다.The pixel electrode 60 may be formed on the upper insulating layer 8 on which the pixel contact hole 9 is formed. The pixel electrode 60 may be formed on the pixel area. The pixel electrode 60 may be electrically connected to the drain electrode 53 through the pixel contact hole 9.

상기 화소 전극(60)은 투명한 도전물질을 포함할 수 있다. 상기 화소 전극(60)은 ITO, ITZO 및 IZO을 포함할 수 있다.The pixel electrode 60 may include a transparent conductive material. The pixel electrode 60 may include ITO, ITZO, and IZO.

도면에서는 상기 화소 전극(60)이 일체로 화소 영역에 형성되는 것을 예로 들어 도시하였으나, 상기 화소 전극(60)은 서로 평행하는 막대기 형상으로 형성될 수도 있다. In the drawing, the pixel electrode 60 is integrally formed in the pixel area, but the pixel electrode 60 may be formed in a bar shape parallel to each other.

이 경우 상기 화소 전극(60)과 동일층에 상기 화소 전극(60)과 평행하는 막대기 형상의 공통전극이 형성되어 IPS방식(in-plane switching)으로 구동될 수 있고, 또는 상기 상부 절연층(8) 하부에 공통전극이 형성되어 FFS방식(fringe field switching)으로 구동될 수도 있다.In this case, a bar-shaped common electrode parallel to the pixel electrode 60 may be formed on the same layer as the pixel electrode 60 to be driven by in-plane switching, or the upper insulating layer 8 The common electrode may be formed at the bottom thereof to be driven by FFS (fringe field switching).

상기 화소 전극(60)이 형성된 상부 절연층(8) 상에는 하부 배향막(11)이 형성될 수 있다. 상기 하부 배향막(11)은 제1 및 제2 기판(2,3) 사이에 개재된 액정층의 액정 분자를 일정방향으로 배향하는 역할을 할 수 있다.The lower alignment layer 11 may be formed on the upper insulating layer 8 on which the pixel electrode 60 is formed. The lower alignment layer 11 may serve to orient the liquid crystal molecules of the liquid crystal layer interposed between the first and second substrates 2 and 3 in a predetermined direction.

상기 제2 기판(3)에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71)는 제어되지 않은 빛샘을 방지할 수 있다. 상기 블랙 매트릭스(71)는 상기 화소 영역을 제외한 상기 박막 트랜지스터(T) 영역, 게이트 라인(GL) 및 데이터 라인(DL)이 형성된 영역에 대응되도록 형성될 수 있다.The black matrix 71 may be formed on the second substrate 3. The black matrix 71 may prevent uncontrolled light leakage. The black matrix 71 may be formed to correspond to a region where the thin film transistor T region, the gate line GL, and the data line DL are formed except for the pixel region.

상기 제2 기판(3)에는 상부 배향막(73)이 형성될 수 있다. 상기 상부 배향막(11)은 제1 및 제2 기판(2,3) 사이에 개재된 액정층의 액정분자를 일정방향으로 배향하는 역할을 할 수 있다.An upper alignment layer 73 may be formed on the second substrate 3. The upper alignment layer 11 may serve to orient the liquid crystal molecules of the liquid crystal layer interposed between the first and second substrates 2 and 3 in a predetermined direction.

상기 상부 배향막(73) 상에는 컬럼 스페이서(75) 및 래치 스페이서(77)가 형성될 수 있다.The column spacer 75 and the latch spacer 77 may be formed on the upper alignment layer 73.

상기 컬럼 스페이서(75)는 상기 제1 기판(2)과 제2 기판(3) 사이의 셀 갭을 유지하기 위해 형성될 수 있다. 상기 래치 스페이서(77)는 상기 제1 기판(2) 및 제2 기판(3) 사이의 수평방향으로의 이동을 제한할 수 있다.The column spacer 75 may be formed to maintain a cell gap between the first substrate 2 and the second substrate 3. The latch spacer 77 may limit the movement in the horizontal direction between the first substrate 2 and the second substrate 3.

상기 컬럼 스페이서(75) 및 상기 래치 스페이서(77)는 상기 블랙 매트릭스(71)가 형성된 영역에 대응되는 위치에 형성될 수 있다.The column spacer 75 and the latch spacer 77 may be formed at positions corresponding to the region where the black matrix 71 is formed.

상기 래치 스페이서(77)는 상기 함몰부(76)와 대응되는 위치에 형성될 수 있다. 상기 래치 스페이서(77)는 상기 함몰부(76)와 대응되는 형상으로 형성될 수 있다.The latch spacer 77 may be formed at a position corresponding to the recessed portion 76. The latch spacer 77 may be formed in a shape corresponding to the recessed portion 76.

상기 래치 스페이서(77)는 단차를 가지는 돌출영역을 포함할 수 있다. 상기 래치 스페이서(77)는 제1 돌출영역(77a) 및 제2 돌출영역(77b)을 포함할 수 있다. 상기 제1 돌출영역(77a) 및 제2 돌출영역(77b)은 상부에서 보았을 때, 반지름이 서로 다른 동심원 형상으로 형성될 수 있다. 즉, 상기 제1 및 제2 돌출 영역(77a, 77b)의 횡단면은 반지름이 서로 다른 동심원 형상으로 형성될 수 있다.The latch spacer 77 may include a protruding region having a step. The latch spacer 77 may include a first protruding region 77a and a second protruding region 77b. When viewed from the top, the first protruding region 77a and the second protruding region 77b may be formed in concentric circles having different radii. That is, the cross sections of the first and second protruding regions 77a and 77b may be formed in concentric shapes having different radii.

상기 제1 돌출영역(77a)은 반지름이 작은 원형으로 형성되고, 상기 제2 돌출 영역(77b)은 상기 제1 돌출영역(77a)보다 큰 반지름을 가지는 띠 형상으로 형성될 수 있다. 상기 제2 돌출영역(77b)은 상기 제1 돌출영역(77a)의 외곽을 둘러싸며 형성될 수 있다.The first protruding region 77a may be formed in a circular shape with a small radius, and the second protruding region 77b may be formed in a band shape having a larger radius than the first protruding region 77a. The second protruding region 77b may be formed surrounding the outer periphery of the first protruding region 77a.

상기 제1 돌출영역(77a)은 제2 돌출영역(77b)과 단차를 가지며 형성될 수 있다. 상기 제1 돌출영역(77a)은 상기 제2 돌출영역(77b)에 비해 상기 제1 기판(2) 방향으로 돌출되어 형성될 수 있다. The first protruding region 77a may be formed to have a step with the second protruding region 77b. The first protruding region 77a may protrude in the direction of the first substrate 2 as compared with the second protruding region 77b.

상기 제1 돌출영역(77a)은 상기 제1 함몰부(76a)와 대응되도록 형성되고, 상기 제2 돌출영역(77b)은 상기 제2 함몰부(76b)와 대응되도록 형성될 수 있다.The first protruding region 77a may be formed to correspond to the first recessed portion 76a, and the second protruding region 77b may be formed to correspond to the second recessed portion 76b.

상기 래치 스페이서(77)가 단차를 가지고 형성되고, 상기 함몰부(76)가 단차를 가지며 형성되어 상기 제1 기판(2)과 제2 기판(3) 사이의 수평방향으로의 이동을 제한할 수 있다.The latch spacer 77 is formed with a step, and the depression 76 is formed with a step to limit the movement in the horizontal direction between the first substrate 2 and the second substrate 3. have.

상기 제1 기판(2)과 제2 기판(3)의 합착 시 상기 제1 돌출영역(77a)은 상기 제1 함몰부(76a)에 대응되는 위치에 형성되고, 상기 제2 돌출영역(77a)은 상기 제2 함몰부(76b)에 대응되는 위치에 형성될 수 있다.When the first substrate 2 and the second substrate 3 are bonded together, the first protruding region 77a is formed at a position corresponding to the first recessed portion 76a and the second protruding region 77a May be formed at a position corresponding to the second depression 76b.

이후 상기 제1 기판(2)과 제2 기판(3) 사이에 수평방향으로의 이동이 있는 경우 상기 제1 돌출영역(77a)은 상기 제1 함몰부(76a)와 제2 함몰부(76b) 사이의 단차에 의해 이동이 제한된다. 또한, 상기 제2 돌출 영역(77b)은 상기 제2 함몰부(76b)와 제3 함몰부(76c)사이의 단차에 의해 이동이 제한된다.Thereafter, when there is a horizontal movement between the first substrate 2 and the second substrate 3, the first protruding region 77a is the first recessed portion 76a and the second recessed portion 76b. The movement is limited by the step between. In addition, the movement of the second protruding region 77b is limited by the step between the second depression 76b and the third depression 76c.

상기 제1 돌출영역(77a)이 제1 함몰부(76a)와 제2 함몰부(76b) 사이의 단차를 극복하더라도, 상기 제1 돌출 영역(77a)은 제2 함몰부(76b)와 제3 함몰부(76c) 사이의 단차에 의해 이동이 제한된다. 또한, 제2 돌출 영역(77b)은 상기 제3 함몰부(76c)와 상기 하부 배향막(11)의 상면 사이의 단차에 의해 이동이 제한된다.Although the first protruding region 77a overcomes the step between the first recessed portion 76a and the second recessed portion 76b, the first protruding region 77a is the second recessed portion 76b and the third. Movement is limited by the step between the depressions 76c. In addition, the movement of the second protruding region 77b is limited by the step between the third recessed portion 76c and the upper surface of the lower alignment layer 11.

즉, 상기 제1 기판(2)과 제2 기판(3) 사이에 수평방향으로의 외력이 발생하더라도, 상기 함몰부(76)의 단차와 상기 래치 스페이서(77)의 단차에 의해 이동이 제한될 수 있다. 이에 따라, 상기 제1 기판(2) 및 제2 기판(3) 사이의 이동을 제한할 수 있어, 상기 컬럼 스페이서(75)와 래치 스페이서(77)가 화소 영역 내부의 배향막과 접촉하는 것을 방지할 수 있다.That is, even if an external force in the horizontal direction is generated between the first substrate 2 and the second substrate 3, the movement may be limited by the step of the depression 76 and the step of the latch spacer 77. Can be. Accordingly, the movement between the first substrate 2 and the second substrate 3 can be limited, thereby preventing the column spacer 75 and the latch spacer 77 from contacting the alignment layer inside the pixel region. Can be.

상기 컬럼 스페이서(75)와 래치 스페이서(77)가 화소 영역 내부의 배향막과 접촉하는 것을 방지함으로써 액정분자의 배향방향이 변경되어 발생하는 빛샘을 방지할 수 있다.By preventing the column spacer 75 and the latch spacer 77 from contacting the alignment layer inside the pixel area, light leakage caused by the change in the alignment direction of the liquid crystal molecules may be prevented.

또한, 상기 제1 기판(2) 및 제2 기판(3)의 수평방향으로의 이동을 제한할 수 있어, 컬럼 스페이서(75) 및 래치 스페이서(77)와 배향막간의 이격거리를 줄일 수 있다. 이에 따라, 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적이 줄어들어 액정표시패널의 개구율이 증가하고, 액정표시장치의 화상품질이 향상되고 소비전력을 절감할 수 있다.
In addition, the horizontal movement of the first substrate 2 and the second substrate 3 can be limited, so that the separation distance between the column spacer 75 and the latch spacer 77 and the alignment layer can be reduced. Accordingly, the area of the black matrix 71 can be reduced. As the area of the black matrix 71 is reduced, the aperture ratio of the liquid crystal display panel is increased, the image quality of the liquid crystal display device is improved, and power consumption can be reduced.

도 6은 제2 실시 예에 따른 액정표시패널을 나타낸 단면도이다.6 is a cross-sectional view illustrating a liquid crystal display panel according to a second embodiment.

제2 실시 예에 따른 액정표시패널은 제1 실시 예와 비교하여 함몰부가 상부 절연층에 형성되는 것 이외에는 동일하다. 따라서, 제2 실시 예를 설명함에 있어서, 제1 실시 예와 공통되는 구성에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.The liquid crystal display panel according to the second embodiment is the same as the first embodiment except that the depression is formed in the upper insulating layer. Therefore, in describing the second embodiment, the same reference numerals are assigned to the components common to the first embodiment, and detailed description thereof will be omitted.

도 6을 참조하면, 제2 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 상기 제1 기판과 대향하는 제2 기판(3)을 포함할 수 있다.Referring to FIG. 6, the liquid crystal display panel 1 according to the second embodiment may include a first substrate 2 and a second substrate 3 facing the first substrate.

상기 제1 기판(1) 상에는 게이트 라인(GL) 및 게이트 전극(41)이 형성될 수 있다.A gate line GL and a gate electrode 41 may be formed on the first substrate 1.

상기 게이트 라인(GL) 및 게이트 전극(41)이 형성된 제1 기판(2) 상에는 게이트 절연층(4)이 형성될 수 있다.A gate insulating layer 4 may be formed on the first substrate 2 on which the gate line GL and the gate electrode 41 are formed.

상기 층간 절연층(6) 상에는 평탄화층(7)과 상부 절연층(8)이 순차적으로 적층될 수 있다.The planarization layer 7 and the upper insulating layer 8 may be sequentially stacked on the interlayer insulating layer 6.

상기 상부 절연층(8)에는 함몰부(76)가 형성될 수 있다.A depression 76 may be formed in the upper insulating layer 8.

상기 함몰부(76)는 상기 제2 기판(3) 상에 형성된 래치 스페이서(77)와 대응되는 영역에 형성될 수 있다.The depression 76 may be formed in a region corresponding to the latch spacer 77 formed on the second substrate 3.

상기 함몰부(76)는 상기 상부 절연층(8)의 상면으로부터 함몰되어 형성될 수 있다. 상기 함몰부(76)는 상면에서 보았을 때 원형으로 형성될 수 있다. 상기 함몰부(76)는 제1 및 제2 함몰부(76a, 76b)를 포함할 수 있다.The depression 76 may be formed by being recessed from an upper surface of the upper insulating layer 8. The depression 76 may be formed in a circular shape when viewed from the top. The depression 76 may include first and second depressions 76a and 76b.

상기 제1 함몰부(76a)와 제2 함몰부(76b)는 상부에서 보았을 때, 반지름이 서로 다른 동심원 형상으로 형성될 수 있다. 즉, 상기 제1 함몰부(76a)와 제2 함몰부(76b)의 횡단면은 반지름이 서로 다른 동심원 형상으로 형성될 수 있다.The first recessed portion 76a and the second recessed portion 76b may be formed in concentric shapes having different radii when viewed from the top. That is, the cross sections of the first recessed portion 76a and the second recessed portion 76b may be formed in concentric shapes having different radii.

상기 제1 함몰부(76a)는 반지름이 가장 작은 원형으로 형성되고, 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)보다 큰 반지름을 가지는 띠 형상으로 형성될 수 있다. 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)의 외곽을 둘러싸며 형성될 수 있다.The first recessed portion 76a may be formed in a circle having the smallest radius, and the second recessed portion 76b may be formed in a band shape having a radius larger than that of the first recessed portion 76a. The second depression 76b may be formed surrounding the outer periphery of the first depression 76a.

단면을 검토해보면, 상기 제1 함몰부(76a)는 상기 상부 절연층(8)의 상면으로부터 가장 큰 거리를 가질 수 있다. 다시 말해, 제1 함몰부(76a)는 상기 상부 절연층(8)의 상면으로부터 가장 깊이 함몰되어 형성될 수 있다.Looking at the cross section, the first recess 76a may have the largest distance from the top surface of the upper insulating layer 8. In other words, the first recess 76a may be formed to be recessed deepest from the upper surface of the upper insulating layer 8.

상기 제2 함몰부(76b)는 상기 상부 절연층(8)의 상면과 단차를 가질 수 있다.The second recessed portion 76b may have a step with an upper surface of the upper insulating layer 8.

상기 함몰부(76)는 멀티톤 마스크를 이용하여 형성될 수 있다. 상기 함몰부(76)는 상기 멀티톤 마스크의 각각 다른 광의 투과율에 의해 서로 단차를 가지고 형성될 수 있다.The depression 76 may be formed using a multitone mask. The depressions 76 may be formed to have a step with each other by the transmittance of different light of the multi-tone mask.

상기 멀티톤 마스크를 이용해 한번의 마스크 공정으로 단차를 가지는 함몰부(76)를 형성할 수 있어 액정표시장치의 제조공정이 줄어들어, 제조단가가 절감되고, 수율이 향상될 수 있다.By using the multi-tone mask, the depression 76 having a step may be formed in a single mask process, thereby reducing the manufacturing process of the liquid crystal display, thereby reducing manufacturing cost and improving yield.

상기 화소 전극(60)이 형성된 상부 절연층(8) 상에는 하부 배향막(11)이 형성될 수 있다.The lower alignment layer 11 may be formed on the upper insulating layer 8 on which the pixel electrode 60 is formed.

상기 제2 기판(3)에는 블랙 매트릭스(71)가 형성될 수 있다. 상기 블랙 매트릭스(71)는 제어되지 않은 빛샘을 방지할 수 있다.The black matrix 71 may be formed on the second substrate 3. The black matrix 71 may prevent uncontrolled light leakage.

상기 래치 스페이서(77)는 단차를 가지는 돌출영역을 포함할 수 있다. 상기 래치 스페이서(77)는 제1 돌출영역(77a) 및 제2 돌출영역(77b)을 포함할 수 있다. 상기 제1 돌출영역(77a) 및 제2 돌출영역(77b)은 상부에서 보았을 때, 반지름이 서로 다른 동심원 형상으로 형성될 수 있다. 즉, 상기 제1 돌출영역(77a) 및 제2 돌출영역(77b)의 횡단면은 반지름이 서로 다른 동심원 형상으로 형성될 수 있다.The latch spacer 77 may include a protruding region having a step. The latch spacer 77 may include a first protruding region 77a and a second protruding region 77b. When viewed from the top, the first protruding region 77a and the second protruding region 77b may be formed in concentric circles having different radii. That is, the cross sections of the first protruding region 77a and the second protruding region 77b may be formed in concentric circles having different radii.

상기 제1 기판(2)과 제2 기판(3) 사이에 수평방향으로의 외력이 발생하더라도, 상기 함몰부(76)의 단차와 상기 래치 스페이서(77)의 단차에 의해 이동이 제한될 수 있다. 이에 따라, 상기 제1 기판(2) 및 제2 기판(3) 사이의 이동을 제한할 수 있어, 상기 컬럼 스페이서(75)와 래치 스페이서(77)가 화소 영역 내부의 배향막과 접촉하는 것을 방지할 수 있다.Even when an external force in the horizontal direction is generated between the first substrate 2 and the second substrate 3, movement may be limited by the step of the depression 76 and the step of the latch spacer 77. . Accordingly, the movement between the first substrate 2 and the second substrate 3 can be limited, thereby preventing the column spacer 75 and the latch spacer 77 from contacting the alignment layer inside the pixel region. Can be.

또한, 상기 제1 기판(2) 및 제2 기판(3)의 수평방향으로의 이동을 제한할 수 있어, 컬럼 스페이서(75) 및 래치 스페이서(77)와 배향막간의 이격거리를 줄일 수 있다. 이에 따라, 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적이 줄어들어 액정표시패널의 개구율이 증가하고, 액정표시장치의 화상품질이 향상되고 소비전력을 절감할 수 있다.
In addition, since the movement of the first substrate 2 and the second substrate 3 in the horizontal direction can be limited, the separation distance between the column spacer 75 and the latch spacer 77 and the alignment layer can be reduced. Accordingly, the area of the black matrix 71 can be reduced. As the area of the black matrix 71 is reduced, the aperture ratio of the liquid crystal display panel is increased, the image quality of the liquid crystal display device is improved, and power consumption can be reduced.

도 7은 제3 실시 예에 따른 액정표시패널을 나타내는 상면도이다.7 is a top view illustrating a liquid crystal display panel according to a third embodiment.

제3 실시 예에 따른 액정표시패널은 제1 실시 예와 비교하여, 함몰부와 래치 스페이서의 형상이 상이한 것 이외에는 동일하다. 따라서, 제3 실시 예를 설명함에 있어서, 제1 실시 예와 공통되는 구성에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.The liquid crystal display panel according to the third exemplary embodiment is the same as the first exemplary embodiment except that the recesses and the latch spacers have different shapes. Therefore, in describing the third embodiment, the same reference numerals are assigned to the components common to the first embodiment, and detailed description thereof will be omitted.

도 7을 참조하면, 제3 실시 예에 따른 액정표시패널(1)은 제1 기판(2) 및 제2 기판(3)을 포함한다.Referring to FIG. 7, the liquid crystal display panel 1 according to the third embodiment includes a first substrate 2 and a second substrate 3.

상기 제1 기판(1) 상에는 상기 게이트 라인(GL)과 교차하는 방향으로 데이터 라인(DL)이 형성되고, 상기 데이터 라인(DL)과 전기적으로 연결되는 소스전극(51)이 형성될 수 있다.A data line DL may be formed on the first substrate 1 in a direction crossing the gate line GL, and a source electrode 51 electrically connected to the data line DL may be formed.

상기 소스전극(51)과 동일한 층에 드레인 전극(53)이 형성될 수 있다. 상기 드레인 전극(53)은 화소영역을 덮는 화소 전극(9)과 전기적으로 연결될 수 있다.The drain electrode 53 may be formed on the same layer as the source electrode 51. The drain electrode 53 may be electrically connected to the pixel electrode 9 covering the pixel area.

상기 제1 기판(2)에는 함몰부(76)는 제1 및 제2 실시 예와 같이 평탄화층(7) 또는 상부 절연층(8)에 형성될 수 있다.A depression 76 may be formed in the first substrate 2 in the planarization layer 7 or the upper insulating layer 8 as in the first and second embodiments.

상기 함몰부(76)는 상면에서 보았을 때, 사각형으로 형성될 수 있다. 상기 함몰부(76)는 제1 내지 제3 함몰부(76a, 76b, 76b)를 포함할 수 있다. 상기 제1 내지 제3 함몰부(76a, 76b, 76b)는 중심이 동일한 사각형상으로 형성될 수 있다. 즉, 상기 제1 내지 제3 함몰부(76a, 76b, 76b)의 횡단면은 중심이 동일한 사각형상으로 형성될 수 있다.The depression 76 may be formed in a square when viewed from the top. The depression 76 may include first to third depressions 76a, 76b, and 76b. The first to third recesses 76a, 76b, and 76b may be formed in a quadrangular shape with the same center. That is, the cross sections of the first to third recesses 76a, 76b, and 76b may be formed in a quadrangular shape having the same center.

상기 제1 함몰부(76a)는 넓이가 가장 작은 사각 형상으로 형성되고, 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)보다 큰 면적을 가지는 띠 형상으로 형성될 수 있다. 상기 제2 함몰부(76b)는 상기 제1 함몰부(76a)의 외곽을 둘러싸며 형성될 수 있다.The first recessed portion 76a may be formed in a square shape having the smallest width, and the second recessed portion 76b may be formed in a band shape having an area larger than that of the first recessed portion 76a. The second depression 76b may be formed surrounding the outer periphery of the first depression 76a.

상기 제3 함몰부(76b)는 상기 제2 함몰부(76b)보다 큰 면적을 가지는 띠 형상으로 형성될 수 있다. 상기 제3 함몰부(76c)는 상기 제2 함몰부(76b)의 외곽을 둘러싸며 형성될 수 있다.The third recessed portion 76b may be formed in a band shape having an area larger than that of the second recessed portion 76b. The third recessed portion 76c may be formed surrounding the outer periphery of the second recessed portion 76b.

상기 제1 함몰부(76a)는 상기 제2 함몰부(76b)와 단차를 가질 수 있고, 상기 제2 함몰부(76b)는 상기 제3 함몰부(76c)와 단차를 가질 수 있다.The first recess 76a may have a step with the second recess 76b, and the second recess 76b may have a step with the third recess 76c.

상기 제2 기판(3)에는 상부 배향막(73)이 형성될 수 있다.An upper alignment layer 73 may be formed on the second substrate 3.

상기 컬럼 스페이서(75)는 제1 및 제2 실시 예와 같이 상면에서 보았을 때 원형상으로 형성될 수 있고, 사각 형상으로 형성될 수도 있다.The column spacer 75 may be formed in a circular shape when viewed from the top as in the first and second embodiments, or may be formed in a square shape.

상기 래치 스페이서(77)는 상기 함몰부(76)와 대응되는 형상으로 형성될 수 있다. 상기 래치 스페이서(77)는 상기 함몰부(76)와 대응되는 위치에 형성될 수 있다.The latch spacer 77 may be formed in a shape corresponding to the recessed portion 76. The latch spacer 77 may be formed at a position corresponding to the recessed portion 76.

상기 래치 스페이서(77)는 사각 형상으로 형성될 수 있다.The latch spacer 77 may be formed in a square shape.

상기 래치 스페이서(77)는 단차를 가지는 돌출 영역을 포함할 수 있다. 상기 래치 스페이서(77)는 제1 돌출영역(77a) 및 제2 돌출영역(77b)을 포함할 수 있다. 상기 제1 돌출영역(77a) 및 제2 돌출영역(77b)은 상부에서 보았을 때, 넓이가 서로 다른 사각형상으로 형성될 수 있다. 즉, 상기 제1 돌출영역(77a) 및 제2 돌출영역(77b)의 횡단면은 넓이가 서로 다른 사각형상으로 형성될 수 있다.The latch spacer 77 may include a protruding region having a step. The latch spacer 77 may include a first protruding region 77a and a second protruding region 77b. When viewed from the top, the first protruding region 77a and the second protruding region 77b may be formed in quadrangular shapes having different widths. That is, the cross sections of the first protruding region 77a and the second protruding region 77b may have a rectangular shape having different widths.

상기 제1 돌출영역(77a)은 넓이가 다른 사각형상으로 형성될 수 있고, 상기 제2 돌출영역(77b)은 상기 제1 돌출영역(77a)보다 큰 넓이를 가지고 형성될 수 있다. 상기 제2 돌출영역(77b)은 상기 제1 돌출영역(77a)보다 큰 넓이를 가지는 띠 형상으로 형성될 수 있다. 상기 제2 돌출영역(76b)은 상기 제1 돌출영역(76a)의 외곽을 둘러싸며 형성될 수 있다.The first protruding region 77a may be formed in a quadrangular shape having different widths, and the second protruding region 77b may have a larger width than the first protruding region 77a. The second protruding region 77b may be formed in a band shape having a larger area than the first protruding region 77a. The second protruding region 76b may be formed surrounding the outer periphery of the first protruding region 76a.

또한, 상기 제1 기판(2) 및 제2 기판(3)의 수평방향으로의 이동을 제한할 수 있어, 컬럼 스페이서(75) 및 래치 스페이서(77)와 배향막간의 이격거리를 줄일 수 있다. 이에 따라, 블랙 매트릭스(71)의 면적을 줄일 수 있다. 상기 블랙 매트릭스(71)의 면적이 줄어들어 액정표시패널의 개구율이 증가하고, 액정표시장치의 화상품질이 향상되고 소비전력을 절감할 수 있다.In addition, since the movement in the horizontal direction of the first substrate 2 and the second substrate 3 can be restricted, the separation distance between the column spacer 75 and the latch spacer 77 and the alignment layer can be reduced. Accordingly, the area of the black matrix 71 can be reduced. As the area of the black matrix 71 is reduced, the aperture ratio of the liquid crystal display panel is increased, the image quality of the liquid crystal display device is improved, and power consumption can be reduced.

도시하지는 않았으나, 상기 함몰부(76)는 상기 사각형 또는 원형이 아닌 다각형 또는 타원형 등의 여러가지 형상으로 형성될 수 있다. 상기 함몰부(76)의 형상에 대응하여, 상기 래치 스페이서(75)도 다양한 형상을 가질 수 있다. Although not shown, the depression 76 may be formed in various shapes such as a polygon or an ellipse rather than the rectangle or the circle. Corresponding to the shape of the recess 76, the latch spacer 75 may also have various shapes.

1: 액정표시패널
2: 제1 기판
3: 제2 기판
4: 게이트 절연층
5: 반도체 층
6: 층간 절연층
7: 평탄화층
8: 상부 절연층
9: 화소 전극
10: 타이밍 컨트롤러
11: 하부 배향막
20: 게이트 드라이버
30: 데이터 드라이버
41: 게이트 전극
51: 소스 전극
53: 드레인 전극
70: 제2 기판
71: 블랙 매트릭스
73: 상부 배향막
75: 컬럼 스페이서
77: 래치 스페이서1: LCD panel
2: first substrate
3: second substrate
4: gate insulation layer
5: semiconductor layer
6: interlayer insulation layer
7: planarization layer
8: upper insulation layer
9: pixel electrode
10: timing controller
11: lower alignment layer
20: gate driver
30: Data Driver
41: gate electrode
51: source electrode
53: drain electrode
70: second substrate
71: black matrix
73: upper alignment layer
75: column spacer
77: latch spacer

Claims

A first substrate on which gate lines, data lines, and thin film transistors are formed; And
A second substrate bonded to the first substrate,
Latch spacers are formed on the second substrate to limit horizontal movement between the first substrate and the second substrate and include a protruding region having a plurality of steps.
And a depression having a plurality of steps formed on the first substrate to correspond to the latch spacer.

The method of claim 1,
The latch spacer is formed in a shape corresponding to the depression.

delete

The method of claim 1,
The depression is a liquid crystal display panel of a circular cross section.

The method of claim 4, wherein
And the plurality of steps are concentric.

The method of claim 1,
The depression is a liquid crystal display panel having a rectangular cross section.

The method of claim 6,
And a plurality of stepped squares each having the same center and different areas.

delete

The method of claim 1,
And a planarization layer covering the thin film transistor on the first substrate.

The method of claim 9,
And the recessed portion is formed in the planarization layer.

The method of claim 9,
An upper insulating layer is coated on the planarization layer,
The recess is formed in the upper insulating layer.

The method of claim 1,
The depression portion is a liquid crystal display panel formed using a multi-tone mask.

The method of claim 1,
And the step is formed in only one direction.