KR102098161B1 - Array substrate for liquid crystal display - Google Patents

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Abstract

본 발명의 액정표시장치용 어레이 기판은 생산단가를 낮추기 위해 데이터라인의 개수를 반으로 줄인 DRD(double rate driving) 구조의 어레이 기판에 있어, 컬럼 인버젼(column inversion) 방식을 구현하여 소비전력을 낮추는 한편 박막 트랜지스터의 디자인을 변경하여 투과율을 향상시키기 위한 것으로, 기판; 상기 기판 위에 일 방향으로 형성되는 복수의 게이트라인, 및 상기 게이트라인의 일부를 구성하는 게이트전극; 상기 게이트전극 위에 형성된 액티브층; 상기 액티브층이 형성된 기판 위에 형성되며, 상기 게이트라인과 교차하여 복수의 화소를 정의하는 복수의 데이터라인; 상기 액티브층 위에 형성되며, 상기 데이터라인으로부터 연장된 소오스전극 및 상기 소오스전극과 대향하여 일자형의 채널을 형성하는 드레인전극; 상기 소오스전극/드레인전극 및 데이터라인이 형성된 기판 위에 형성되며, 각각의 화소 내에서 복수의 슬릿을 가지는 공통전극; 및 상기 공통전극이 형성된 기판 위에 형성되며, 상기 드레인전극과 전기적으로 연결되는 화소전극을 포함하며, 상기 화소는 기수 게이트라인에 접속된 제 1 그룹의 화소, 및 우수 게이트라인에 접속되어 좌우로 이웃한 상기 제 1 그룹의 화소 각각과 데이터라인을 공유하는 제 2 그룹의 화소를 포함하는 것을 특징으로 한다.The array substrate for a liquid crystal display device of the present invention has a double rate driving (DRD) structure in which the number of data lines is halved to reduce the production cost, thereby implementing a column inversion method to reduce power consumption. On the other hand, to improve the transmittance by changing the design of the thin film transistor, the substrate; A plurality of gate lines formed in one direction on the substrate and gate electrodes constituting a part of the gate lines; An active layer formed on the gate electrode; A plurality of data lines formed on a substrate on which the active layer is formed and crossing the gate line to define a plurality of pixels; A source electrode formed on the active layer and extending from the data line and a drain electrode facing the source electrode and forming a straight channel; A common electrode formed on a substrate on which the source electrode / drain electrode and the data line are formed, and having a plurality of slits in each pixel; And a pixel electrode formed on a substrate on which the common electrode is formed, and electrically connected to the drain electrode, wherein the pixel is a first group of pixels connected to an odd gate line, and a right and left neighbor connected to a superior gate line. And a second group of pixels sharing a data line with each of the first group of pixels.

Description

액정표시장치용 어레이 기판{ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY}ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY

본 발명은 액정표시장치용 어레이 기판에 관한 것으로, 보다 상세하게는 데이터라인의 개수를 반으로 줄인 DRD(double rate driving) 구조의 액정표시장치용 어레이 기판에 관한 것이다.The present invention relates to an array substrate for a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device having a double rate driving (DRD) structure in which the number of data lines is halved.

근래에 들어 사회가 본격적인 정보화 시대로 접어들면서 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 경량화, 박형화, 저소비전력화의 우수한 성능을 지닌 박막 트랜지스터(Thin Film Transistor; TFT) 액정표시장치(Liquid Crystal Display; LCD)가 개발되어 기존의 브라운관(Cathode Ray Tube; CRT)을 대체하고 있다.In recent years, as the society has entered a full-fledged information age, the display field that processes and displays a large amount of information has rapidly developed, and recently, a thin film transistor (Thin Film Transistor) with excellent performance in light weight, thinness, and low power consumption has been developed. ; TFT) Liquid Crystal Display (LCD) has been developed to replace the existing cathode ray tube (CRT).

특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다.In particular, an active matrix type liquid crystal display device in which a thin film transistor (TFT) is used as a switching element is suitable for displaying a dynamic image.

이하, 도면을 참조하여 일반적인 액티브 매트릭스 방식의 액정표시장치의 구조를 상세히 설명한다.Hereinafter, a structure of a general active matrix type liquid crystal display device will be described in detail with reference to the drawings.

도 1은 일반적인 액티브 매트릭스 방식의 액정표시장치의 구조를 개략적으로 나타내는 도면이다.1 is a view schematically showing a structure of a general active matrix type liquid crystal display device.

상기 도 1을 참조하면, 액티브 매트릭스 타입의 액정표시장치는 복수의 게이트라인(GL) 및 데이터라인(DL)의 교차지점에 구비되는 복수의 스위칭 소자(T)로 이루어지는 액정패널(1)을 포함하며, 이러한 액정패널(1)은 디지털 비디오 신호를 감마전압을 기준으로 아날로그 신호로 변환하여 데이터라인(DL)에 공급함과 동시에 게이트 신호를 게이트라인(GL)에 공급함으로서, 데이터신호를 액정 셀(C)에 충전시키는 구조이다.Referring to FIG. 1, an active matrix type liquid crystal display device includes a liquid crystal panel 1 composed of a plurality of switching elements T provided at intersections of a plurality of gate lines GL and data lines DL. The liquid crystal panel 1 converts a digital video signal into an analog signal based on a gamma voltage and supplies it to the data line DL and supplies a gate signal to the gate line GL, thereby supplying the data signal to the liquid crystal cell ( It is a structure to be filled in C).

자세히 도시하지 않았지만, 스위칭 소자(T)의 게이트전극은 게이트라인(GL)에 접속되고, 소오스전극은 데이터라인(DL)에 접속되며, 그리고 스위칭 소자(T)의 드레인전극은 액정 셀(C)의 화소전극에 접속된다.Although not shown in detail, the gate electrode of the switching element T is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode of the switching element T is a liquid crystal cell C It is connected to the pixel electrode.

액정 셀(C)의 공통전극에는 공통라인(CL)을 통해 공통전압(Vcom)이 공급된다. 게이트 신호가 게이트라인(GL)에 인가되면 스위칭 소자(T)가 턴-온 되어 소오스전극과 드레인전극 사이의 채널을 형성하여 데이터라인(DL) 상의 전압을 액정 셀(C)의 화소전극에 공급한다. 이때, 액정 셀(C)의 액정분자들은 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광에 따른 영상을 표시하게 된다.The common voltage Vcom is supplied to the common electrode of the liquid crystal cell C through the common line CL. When the gate signal is applied to the gate line GL, the switching element T is turned on to form a channel between the source electrode and the drain electrode to supply the voltage on the data line DL to the pixel electrode of the liquid crystal cell C do. At this time, the liquid crystal molecules of the liquid crystal cell C are changed by the electric field between the pixel electrode and the common electrode to display an image according to incident light.

이때, 상기 액정패널(1)의 공통전극과 화소전극의 위치에 따라 액정표시장치의 구동모드인 트위스티드 네마틱(Twisted Nematic; TN) 모드 또는 인-플레인 스위칭(In Plane Switching; IPS) 모드가 결정되며, 특히 공통전극과 화소전극이 하나의 기판 상에 평행하게 배치되어 수평전계를 형성하는 IPS 모드는 공통전극과 화소전극이 서로 다른 기판에 대향하도록 배치되어 수직전계를 형성하는 TN 모드에 비해 시야각이 넓다는 장점이 있다.At this time, a twisted nematic (TN) mode or an in-plane switching (IPS) mode, which is a driving mode of the liquid crystal display device, is determined according to the positions of the common electrode and the pixel electrode of the liquid crystal panel 1. In particular, the IPS mode in which the common electrode and the pixel electrode are disposed parallel to one substrate to form a horizontal electric field is compared to the TN mode in which the common electrode and the pixel electrode are disposed to face different substrates to form a vertical electric field. This wide has the advantage.

한편, 액정표시장치의 액정패널(1)은 복수의 게이트라인(GL)을 구동하기 위한 게이트 구동부(2)와 복수의 데이터라인(DL)을 구동하기 위한 데이터 구동부(3)가 연결되며, 액정표시장치가 대형화 및 고해상도화 될수록 요구되는 구동부를 이루는 집적회로(Integrated Circuit; IC)의 개수는 증가하게 된다.Meanwhile, the liquid crystal panel 1 of the liquid crystal display device is connected to a gate driver 2 for driving a plurality of gate lines GL and a data driver 3 for driving a plurality of data lines DL, and a liquid crystal. As the display device becomes larger and higher in resolution, the number of integrated circuits (ICs) constituting the required driver increases.

그런데, 데이터 구동부(3)의 IC는 타 소자에 비해 상대적으로 고가이기 때문에 최근에는 액정표시장치의 생산단가를 낮추기 위해 IC 개수를 줄일 수 있는 기술이 연구 개발되고 있으며, 이중 하나로써 기존 대비 게이트라인(GL)들의 개수는 2배로 늘리는 대신 데이터라인(DL)들의 개수를 1/2배로 줄여 필요로 하는 IC의 개수를 반으로 줄이면서도 기존과 동일한 해상도를 구현하는 DRD(double rate driving) 구조가 개발되고 있다.However, since the IC of the data driver 3 is relatively expensive compared to other devices, recently, a technology for reducing the number of ICs has been researched and developed in order to lower the production cost of the liquid crystal display device. Instead of doubling the number of (GLs), the number of data lines (DLs) is reduced by half, and the number of ICs required is halved, while a double rate driving (DRD) structure that realizes the same resolution as the previous one is developed. Is becoming.

본 발명은 상기한 문제를 해결하기 위한 것으로, 데이터라인의 개수를 반으로 줄인 DRD(double rate driving) 구조의 액정표시장치용 어레이 기판을 제공하는데 목적이 있다.The present invention is to solve the above problems, and an object of the present invention is to provide an array substrate for a liquid crystal display device having a double rate driving (DRD) structure in which the number of data lines is halved.

본 발명의 다른 목적은 상기 DRD 구조의 어레이 기판에 있어, 컬럼 인버젼(column inversion) 방식을 구현하여 소비전력을 낮추는 한편 박막 트랜지스터의 디자인을 변경하여 투과율을 향상시킨 액정표시장치용 어레이 기판을 제공하는데 있다.Another object of the present invention is to provide an array substrate for a liquid crystal display device in which the DRD structure of the array substrate implements a column inversion method to reduce power consumption while improving the transmittance by changing the design of the thin film transistor. Is doing.

기타, 본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.In addition, other objects and features of the present invention will be described in the configuration and claims of the invention described below.

상기한 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 기판; 상기 기판 위에 일 방향으로 형성되는 복수의 게이트라인, 및 상기 게이트라인의 일부를 구성하는 게이트전극; 상기 게이트전극 위에 형성된 액티브층; 상기 액티브층이 형성된 기판 위에 형성되며, 상기 게이트라인과 교차하여 복수의 화소를 정의하는 복수의 데이터라인; 상기 액티브층 위에 형성되며, 상기 데이터라인으로부터 연장된 소오스전극 및 상기 소오스전극과 대향하여 일자형의 채널을 형성하는 드레인전극; 상기 소오스전극/드레인전극 및 데이터라인이 형성된 기판 위에 형성되며, 각각의 화소 내에서 복수의 슬릿을 가지는 공통전극; 및 상기 공통전극이 형성된 기판 위에 형성되며, 상기 드레인전극과 전기적으로 연결되는 화소전극을 포함하며, 상기 화소는 기수 게이트라인에 접속된 제 1 그룹의 화소, 및 우수 게이트라인에 접속되어 좌우로 이웃한 상기 제 1 그룹의 화소 각각과 데이터라인을 공유하는 제 2 그룹의 화소를 포함할 수 있다.In order to achieve the above object, the array substrate for a liquid crystal display device according to an embodiment of the present invention is a substrate; A plurality of gate lines formed in one direction on the substrate and gate electrodes constituting a part of the gate lines; An active layer formed on the gate electrode; A plurality of data lines formed on a substrate on which the active layer is formed and crossing the gate line to define a plurality of pixels; A source electrode formed on the active layer and extending from the data line and a drain electrode facing the source electrode and forming a straight channel; A common electrode formed on a substrate on which the source electrode / drain electrode and the data line are formed, and having a plurality of slits in each pixel; And a pixel electrode formed on a substrate on which the common electrode is formed, and electrically connected to the drain electrode, wherein the pixel is a first group of pixels connected to an odd gate line, and a right and left neighbor connected to a superior gate line. A second group of pixels sharing a data line with each of the first group of pixels may be included.

이때, 상기 화소전극은 제 1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결될 수 있다.In this case, the pixel electrode may be electrically connected to the drain electrode through the first contact hole.

이때, 상기 화소전극은 상기 드레인전극 쪽으로 수평하게 연장된 화소전극 연결패턴을 구비하며, 상기 화소전극 연결패턴은 상기 제 1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결될 수 있다.In this case, the pixel electrode has a pixel electrode connection pattern extending horizontally toward the drain electrode, and the pixel electrode connection pattern can be electrically connected to the drain electrode through the first contact hole.

이때, 소정 화소의 화소전극 연결패턴은 해당 이웃한 화소에 인접하여 형성된 드레인전극까지 연장되어 그 드레인전극에 전기적으로 연결될 수 있다.In this case, the pixel electrode connection pattern of a predetermined pixel may extend to a drain electrode formed adjacent to the neighboring pixel and be electrically connected to the drain electrode.

상기 공통전극은 제 2 콘택홀을 통해 상기 게이트라인과 평행하게 배치된 공통라인에 전기적으로 연결될 수 있다.The common electrode may be electrically connected to a common line disposed parallel to the gate line through a second contact hole.

이때, 상기 공통전극은 상기 공통라인이 상기 데이터라인 방향으로 연장된 공통라인 패턴에 전기적으로 연결될 수 있다.In this case, the common electrode may be electrically connected to a common line pattern in which the common line extends in the data line direction.

상기 드레인전극은 상기 게이트전극의 양측으로 돌출되어 각 층간 오버레이 틀어짐에 따른 기생 커패시턴스의 변동을 제어할 수 있다.The drain electrode may protrude to both sides of the gate electrode to control the variation of parasitic capacitance due to the distortion of each layer overlay.

상술한 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치용 어레이 기판은 데이터라인의 개수를 반으로 줄인 DRD 구조의 어레이 기판에 있어, 컬럼 인버젼 방식을 구현하는 동시에 박막 트랜지스터의 디자인을 변경함으로써 생산단가와 소비전력을 낮추는 동시에 투과율을 향상시킬 수 있는 효과를 제공하게 된다.As described above, the array substrate for a liquid crystal display device according to an embodiment of the present invention is a DRD structure array substrate in which the number of data lines is halved, realizing a column inversion method and changing the design of the thin film transistor. By doing so, it is possible to lower the production cost and power consumption while providing the effect of improving the transmittance.

한편, 이와 같이 생산단가나 소비전력에 대한 경쟁 우위 중 취사 선택이 가능하여 제품 경쟁력을 확보할 수 있는 효과를 제공하게 된다.On the other hand, it is possible to choose between among the competitive advantages in terms of production cost or power consumption, thereby providing the effect of securing product competitiveness.

도 1은 일반적인 액티브 매트릭스 방식의 액정표시장치의 구조를 개략적으로 나타내는 도면.
도 2는 DRD 구조의 액정표시장치의 화소구조를 개략적으로 나타내는 도면.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부를 개략적으로 나타내는 평면도.
도 4는 상기 도 3에 도시된 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판에 블랙매트릭스가 적용된 상태를 개략적으로 나타내는 도면.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 나타내는 평면도.
도 6은 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 일부를 확대하여 나타내는 도면.
도 7은 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판에 블랙매트릭스가 적용된 상태를 개략적으로 나타내는 도면.
도 8a 내지 도 8e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조공정을 순차적으로 나타내는 도면.1 is a view schematically showing a structure of a general active matrix liquid crystal display device.
2 is a diagram schematically showing a pixel structure of a liquid crystal display device having a DRD structure.
3 is a plan view schematically showing a part of an array substrate for a liquid crystal display according to a first embodiment of the present invention.
FIG. 4 is a view schematically showing a state in which black matrix is applied to an array substrate for a liquid crystal display according to a first embodiment of the present invention shown in FIG. 3.
5 is a plan view schematically showing an array substrate for a liquid crystal display device according to a second embodiment of the present invention.
FIG. 6 is an enlarged view of a portion of an array substrate for a liquid crystal display device according to a second embodiment of the present invention shown in FIG. 5.
7 is a view schematically showing a state in which a black matrix is applied to an array substrate for a liquid crystal display according to a second embodiment of the present invention shown in FIG. 6;
8A to 8E are views sequentially showing a manufacturing process of an array substrate for a liquid crystal display device according to a second embodiment of the present invention shown in FIG. 6;

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, preferred embodiments of the array substrate for a liquid crystal display device according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily practice.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains. It is provided to completely inform the person having the scope of the invention, and the present invention is only defined by the scope of the claims. The same reference numerals refer to the same components throughout the specification. The size and relative size of layers and regions in the drawings may be exaggerated for clarity of explanation.

소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.An element or layer referred to as another element or “on” or “on” includes all other layers or other elements in the middle as well as directly above the other element or layer. do. On the other hand, when a device is referred to as “directly on” or “directly above”, it indicates that no other device or layer is interposed therebetween.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc. are a device or component as shown in the figure. And other devices or components. The spatially relative terms should be understood as terms including different directions of the device in use or operation in addition to the directions shown in the drawings. For example, if the device shown in the figure is turned over, a device described as "below" or "beneath" the other device may be placed "above" the other device. Thus, the exemplary term “below” can include both the directions below and above.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing the embodiments, and therefore is not intended to limit the present invention. In this specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein, "comprise" and / or "comprising" refers to the components, steps, operations and / or elements mentioned above, the presence of one or more other components, steps, operations and / or elements. Or do not exclude additions.

도 2는 DRD 구조의 액정표시장치의 화소구조를 개략적으로 나타내는 도면이다.2 is a view schematically showing a pixel structure of a liquid crystal display device having a DRD structure.

도면에 도시된 바와 같이, DRD 구조의 액정표시장치는 일 예로, 하나의 수평선상에 배치된 복수의 화소(P1, P2)가 두 개의 게이트라인(GL1, GL2)과 한 개의 데이터라인(DL2)에 접속되며, 또한 차기 수평선상에 배치된 복수의 화소(P3, P4)가 두 개의 게이트라인(GL3, GL4)과 상기 데이터라인(DL2)에 접속된다.As shown in the figure, a liquid crystal display device having a DRD structure has, for example, a plurality of pixels P1 and P2 disposed on one horizontal line, two gate lines GL1 and GL2 and one data line DL2. , And a plurality of pixels P3 and P4 arranged on the next horizontal line are connected to two gate lines GL3 and GL4 and the data line DL2.

일 예로, 이러한 화소 어레이에서 적색 데이터가 인가되는 적색 액정 셀, 녹색 데이터가 인가되는 녹색 액정 셀, 청색 데이터가 인가되는 청색 액정 셀 각각은 컬럼(column) 방향을 따라 배치된다. 이 화소 어레이에서 하나의 화소는 컬럼 방향과 직교하는 로우(row) 방향을 따라 이웃하는 적색 액정 셀, 녹색 액정 셀 및 청색 액정 셀을 포함한다.For example, in the pixel array, each of the red liquid crystal cell to which red data is applied, the green liquid crystal cell to which green data is applied, and the blue liquid crystal cell to which blue data is applied is disposed along the column direction. In this pixel array, one pixel includes neighboring red liquid crystal cells, green liquid crystal cells, and blue liquid crystal cells along a row direction orthogonal to the column direction.

이때, 동일한 데이터라인(DL1, DL2, DL3, DL4, ...)을 공유하는 한 쌍의 액정 셀들은 이웃한 게이트라인(GL1, GL2, GL3, GL4, ...)에 각각 접속된다.At this time, a pair of liquid crystal cells sharing the same data lines DL1, DL2, DL3, DL4, ... are connected to neighboring gate lines GL1, GL2, GL3, GL4, ..., respectively.

이러한 구조에 따라, DRD 구조의 액정표시장치는 플리커(flicker)를 최소화함과 아울러 소비전력을 줄이기 위해 한 프레임동안 하나의 데이터라인(DL1, DL2, DL3, DL4, ...)에 동일 극성의 데이터신호를 인가하는 경우에 컬럼 인버젼(column inversion)이 구현될 수 있다.According to this structure, the liquid crystal display device of the DRD structure has the same polarity in one data line (DL1, DL2, DL3, DL4, ...) during one frame to minimize flicker and reduce power consumption. In the case of applying a data signal, column inversion may be implemented.

도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부를 개략적으로 나타내는 평면도이다.3 is a plan view schematically showing a part of an array substrate for a liquid crystal display device according to a first embodiment of the present invention.

그리고, 도 4는 상기 도 3에 도시된 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판에 블랙매트릭스가 적용된 상태를 개략적으로 나타내는 도면이다.And, Figure 4 is a view schematically showing a state in which the black matrix is applied to the array substrate for a liquid crystal display device according to the first embodiment of the present invention shown in FIG.

이때, 상기 도 3은 화소전극과 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소 및 화소전극 상에 위치하는 액정분자를 구동시킴으로써 화상을 구현하는 프린지 필드형(Fringe Field Switching; FFS) 액정표시장치용 어레이 기판 일부를 나타내고 있다. 다만, 본 발명이 상기 FFS 액정표시장치에 한정되는 것은 아니며, 전술한 TN 모드, IPS 모드 또는 수직 배향(Vertical Alignment; VA) 모드 등 어떠한 액정모드로도 구현될 수 있다.In this case, in FIG. 3, a fringe field switching (FFS) liquid crystal that realizes an image by driving a liquid crystal molecule positioned on a pixel and a pixel electrode through a slit in a fringe field formed between the pixel electrode and the common electrode A part of the array substrate for a display device is shown. However, the present invention is not limited to the FFS liquid crystal display device, and may be implemented in any liquid crystal mode such as the above-described TN mode, IPS mode or vertical alignment (VA) mode.

또한, 본 발명은 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 상기 투과형 액정표시장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하며, 상기 백라이트 유닛은 직하형(direct type) 또는 에지형(edge type)으로 구현될 수 있다.In addition, the present invention can be implemented in any form, such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. A backlight unit is required in the transmissive liquid crystal display device and the semi-transmissive liquid crystal display device, and the backlight unit may be implemented in a direct type or an edge type.

도면들에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판은, 기판 상에 일 방향으로 연장되어 서로 평행하게 형성된 복수의 게이트라인(116)과 상기 게이트라인(116)과 교차하도록 배치되어 화소를 정의하는 복수의 데이터라인(117)이 형성되어 있다.As shown in the drawings, the array substrate for a liquid crystal display device according to the first embodiment of the present invention extends in one direction on a substrate, and a plurality of gate lines 116 and the gate lines 116 formed parallel to each other ), And a plurality of data lines 117 defining pixels are formed.

상기 화소에는 게이트전극(121), 액티브층(미도시), 상기 데이터라인(117)의 연장배선(122a)과 연결되는 소오스전극(122) 및 이에 대향하여 "U"자 또는 "L"자형 채널을 형성하는 드레인전극(123)을 포함하는 박막트랜지스터가 구비된다.The pixel includes a gate electrode 121, an active layer (not shown), a source electrode 122 connected to the extension wiring 122a of the data line 117, and a "U" or "L" shaped channel opposed thereto. A thin film transistor including a drain electrode 123 to form is provided.

상기 화소의 전면에는 상기 게이트라인(116) 및 데이터라인(117)과 이격된 공간을 두고 투명한 화소전극(118)이 배치되어 있으며, 상기 화소전극(118) 상부에는 절연막(미도시)을 사이에 두고 복수의 슬릿(108s)을 구비한 투명한 공통전극(108)이 배치되어 있다.A transparent pixel electrode 118 is disposed on the front surface of the pixel spaced apart from the gate line 116 and the data line 117, and an insulating layer (not shown) is disposed on the pixel electrode 118. The transparent common electrode 108 provided with a plurality of slits 108s is disposed.

이때, 상기 화소전극(118)은 제 1 콘택홀(140a)을 통해 상기 드레인전극(123)에 전기적으로 연결되어 있다. 또한, 상기 공통전극(108)은 제 2 콘택홀(미도시)을 통해 상기 게이트라인(116)과 평행하게 배치된 공통라인(미도시)에 전기적으로 연결되는데, 구체적으로 상기 공통전극(108)은 상기 공통라인이 상기 데이터라인(117) 방향으로 연장된 공통라인 연결패턴(108a)에 전기적으로 연결되게 된다.In this case, the pixel electrode 118 is electrically connected to the drain electrode 123 through the first contact hole 140a. In addition, the common electrode 108 is electrically connected to a common line (not shown) disposed parallel to the gate line 116 through a second contact hole (not shown), specifically, the common electrode 108 Is that the common line is electrically connected to the common line connection pattern 108a extending in the data line 117 direction.

이와 같이 본 발명의 제 1 실시예에 따른 액정표시장치는 기존 대비 데이터라인(117)들의 개수를 1/2배로 줄여 필요로 하는 IC의 개수를 반으로 줄이면서도 기존과 동일한 해상도를 구현하는 DRD 구조를 채택함으로써 액정표시장치의 생산단가를 낮추는 동시에 컬럼 인버젼 방식을 구현함으로써 소비전력을 낮출 수 있게 된다.As described above, in the liquid crystal display device according to the first embodiment of the present invention, the number of ICs required by reducing the number of data lines 117 by one-half as compared to the existing one, while halving the number of ICs required, realizes the same DRD structure. By adopting, it is possible to lower the production cost of the liquid crystal display device and at the same time to reduce the power consumption by implementing the column inversion method.

이때, DRD 구조에서는 상기 화소는 기수 게이트라인(116, 216)에 접속된 제 1 그룹의 화소, 우수 게이트라인(116, 216)에 접속된 제 2 그룹의 화소를 포함하고, 상기 제 1 그룹의 화소와 상기 제 2 그룹의 화소는 두 개의 데이터라인(117, 217) 사이에 각각 하나씩 교번되어 배치되고, 제 1 그룹의 화소는 제 2 그룹의 화소에 가장 인접한 데이터라인 데이터라인(117, 217) 에 연결되고, 상기 제 2 그룹의 화소는 상기 제 1 그룹의 화소에 가장 인접한 데이터라인 데이터라인(117, 217)에 연결된다.In this case, in the DRD structure, the pixel includes a first group of pixels connected to the odd gate lines 116 and 216, and a second group of pixels connected to the even gate lines 116 and 216, and the first group of pixels. The pixels and the pixels of the second group are alternately arranged one by one between the two data lines 117 and 217, and the pixels of the first group are the data line data lines 117 and 217 closest to the pixels of the second group. And the second group of pixels are connected to the data line data lines 117 and 217 closest to the first group of pixels.

다만, 상기 본 발명의 제 1 실시예에 따른 액정표시장치는 컬럼 인버젼을 구현하기 위해 수평한 연장배선(122a)이 추가되며, 또한 채널의 형태가 "U"자 또는 "L"자로 수직 폭이 다소 증가하게 된다.However, in the liquid crystal display device according to the first embodiment of the present invention, horizontal extension wiring 122a is added to implement column inversion, and the channel shape has a vertical width of “U” or “L”. This will increase somewhat.

또한, 각 층간 오버레이(overlay) 틀어짐에 따른 기생 커패시턴스의 변동을 제어하기 위해 보상패턴(121, 123a)이 추가되게 되는데, 이로 따라 수평 개구 영역이 다소 감소하게 된다.In addition, compensation patterns 121 and 123a are added to control the variation of parasitic capacitance due to the distortion of each layer of overlay, and thus the horizontal opening area is somewhat reduced.

이로 인해 액정의 비정상 구동영역을 가리는 블랙매트릭스(BM)의 폭(D1)이 증가하게 된다.As a result, the width D1 of the black matrix BM covering the abnormal driving region of the liquid crystal is increased.

따라서, 본 발명의 제 2 실시예에서는 화소 렌더링(pixel rendering) 및 채널 디자인을 변경함으로써 DRD 구조의 어레이 기판에 있어, 컬럼 인버젼 방식을 구현하는 동시에 투과율을 향상시킬 수 있게 되는데, 이를 다음의 도면을 참조하여 상세히 설명한다.Therefore, in the second embodiment of the present invention, by changing the pixel rendering and the channel design, it is possible to improve the transmittance while simultaneously implementing the column inversion method in the DRD structure array substrate. It will be described in detail with reference to.

도 5는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 나타내는 평면도이다.5 is a plan view schematically showing an array substrate for a liquid crystal display device according to a second embodiment of the present invention.

도 6은 상기 도 5에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 일부를 확대하여 나타내는 도면이다.FIG. 6 is an enlarged view of a portion of an array substrate for a liquid crystal display device according to a second embodiment of the present invention shown in FIG. 5.

그리고, 도 7은 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판에 블랙매트릭스가 적용된 상태를 개략적으로 나타내는 도면이다.7 is a view schematically showing a state in which black matrix is applied to an array substrate for a liquid crystal display according to a second embodiment of the present invention shown in FIG. 6.

이때, 상기 도 5 및 도 6은 FFS 액정표시장치용 어레이 기판 일부를 나타내고 있다. 다만, 전술한 바와 같이 본 발명이 상기 FFS 액정표시장치에 한정되는 것은 아니며, TN 모드, IPS 모드 또는 VA 모드 등 어떠한 액정모드로도 구현될 수 있다.In this case, FIGS. 5 and 6 show a part of the array substrate for the FFS liquid crystal display device. However, as described above, the present invention is not limited to the FFS liquid crystal display device, and may be implemented in any liquid crystal mode such as TN mode, IPS mode, or VA mode.

이때, 상기 도 5에 도시된 바와 같이, 공통전극 및 화소전극이 꺾임 구조를 가지는 경우에는 액정분자가 2방향으로 배열되어 2-도메인(domain)을 형성함으로써 모노-도메인에 비해 시야각이 더욱 향상된다. 다만, 본 발명이 상기 2-도메인 구조의 프린지 필드형 액정표시장치에 한정되는 것은 아니며 본 발명은 2-도메인 이상의 멀티-도메인(multi-domain) 구조의 FFS 액정표시장치에 적용 가능하다.At this time, as shown in FIG. 5, when the common electrode and the pixel electrode have a bent structure, the viewing angle is further improved compared to the mono-domain by forming the 2-domain by arranging the liquid crystal molecules in two directions. . However, the present invention is not limited to the two-domain fringe field type liquid crystal display device, and the present invention is applicable to a FFS liquid crystal display device having a multi-domain structure of two or more domains.

또한, 본 발명은 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 상기 투과형 액정표시장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하며, 상기 백라이트 유닛은 직하형 또는 에지형으로 구현될 수 있다.In addition, the present invention can be implemented in any form, such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In the transmissive liquid crystal display device and the semi-transmissive liquid crystal display device, a backlight unit is required, and the backlight unit may be implemented as a direct type or an edge type.

도면들에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판은, 기판 상에 일 방향으로 연장되어 서로 평행하게 형성된 복수의 게이트라인(216)과 상기 게이트라인(216)과 교차하도록 배치되어 화소를 정의하는 복수의 데이터라인(217)이 형성되어 있다.As illustrated in the drawings, the array substrate for a liquid crystal display device according to the second embodiment of the present invention includes a plurality of gate lines 216 extending in one direction and parallel to each other on the substrate and the gate lines 216 ), And a plurality of data lines 217 defining pixels are formed.

상기 화소에는 게이트전극(221), 액티브층(미도시), 상기 데이터라인(217)과 연결되는 소오스전극(222) 및 이에 대향하여 일자형 채널을 형성하는 드레인전극(223)을 포함하는 박막트랜지스터가 구비된다.The pixel has a thin film transistor including a gate electrode 221, an active layer (not shown), a source electrode 222 connected to the data line 217, and a drain electrode 223 that forms a straight channel thereon. It is provided.

상기 화소의 전면에는 상기 게이트라인(216) 및 데이터라인(217)과 이격된 공간을 두고 투명한 화소전극(218)이 배치되어 있으며, 상기 화소전극(218) 상부에는 절연막(미도시)을 사이에 두고 복수의 슬릿(208s)을 구비한 투명한 공통전극(208)이 배치되어 있다.A transparent pixel electrode 218 is disposed on the front surface of the pixel spaced apart from the gate line 216 and the data line 217, and an insulating layer (not shown) is disposed on the pixel electrode 218. The transparent common electrode 208 provided with a plurality of slits 208s is disposed.

이때, 상기 화소전극(218)은 제 1 콘택홀(240a)을 통해 상기 드레인전극(223)에 전기적으로 연결되어 있다. 한편, 일부의 화소전극(218)은 상기 드레인전극(223)쪽으로 수평하게 연장된 화소전극 연결패턴(218a)을 구비하며, 상기 화소전극 연결패턴(218a)은 상기 제 1 콘택홀(240a)을 통해 상기 드레인전극(223)에 전기적으로 연결되게 된다.In this case, the pixel electrode 218 is electrically connected to the drain electrode 223 through the first contact hole 240a. On the other hand, some of the pixel electrode 218 has a pixel electrode connection pattern 218a horizontally extending toward the drain electrode 223, and the pixel electrode connection pattern 218a provides the first contact hole 240a. Through this, it is electrically connected to the drain electrode 223.

특히, 소정 화소(P2, P3)의 화소전극 연결패턴(218a)은 해당 이웃한 화소(P1, P4)에 인접하여 형성된 박막 트랜지스터까지 연장되어 그 박막 트랜지스터에 전기적으로 연결된다. 즉, 각 화소의 화소전극(218)은 가장 인접한 박막 트랜지스터가 아닌 이웃한 화소의 박막 트랜지스터에 화소전극 연결패턴(218a)을 통해 전기적으로 연결되는 구조이다.In particular, the pixel electrode connection pattern 218a of the predetermined pixels P2 and P3 extends to the thin film transistors formed adjacent to the adjacent pixels P1 and P4 and is electrically connected to the thin film transistors. That is, the pixel electrode 218 of each pixel is a structure that is electrically connected to the thin film transistor of the neighboring pixel rather than the closest thin film transistor through the pixel electrode connection pattern 218a.

또한, 상기 공통전극(208)은 제 2 콘택홀(240b)을 통해 상기 게이트라인(216)과 평행하게 배치된 공통라인(208l)에 전기적으로 연결되는데, 즉 상기 공통전극(208)은 상기 공통라인(208l)이 상기 데이터라인(217) 방향으로 연장된 공통라인 패턴(208a)에 전기적으로 연결되게 된다.In addition, the common electrode 208 is electrically connected to the common line 208l disposed in parallel to the gate line 216 through the second contact hole 240b, that is, the common electrode 208 is the common The line 208l is electrically connected to the common line pattern 208a extending in the data line 217 direction.

이와 같이 본 발명의 제 2 실시예에 따른 액정표시장치는 전술한 본 발명의 제 1 실시예와 동일하게 기존 대비 데이터라인(217)들의 개수를 1/2배로 줄여 필요로 하는 IC의 개수를 반으로 줄이면서도 기존과 동일한 해상도를 구현하는 DRD 구조를 채택함으로써 액정표시장치의 생산단가를 낮추는 동시에 컬럼 인버젼 방식을 구현함으로써 소비전력을 낮출 수 있게 된다.As described above, the liquid crystal display device according to the second embodiment of the present invention reduces the number of ICs required by reducing the number of data lines 217 compared to the previous one by a factor of half as in the first embodiment of the present invention. By adopting a DRD structure that realizes the same resolution as the previous one while reducing the production cost of the liquid crystal display device, the power consumption can be lowered by implementing the column inversion method.

이때, DRD 구조에서는 상기 화소는 기수 게이트라인(116, 216)에 접속된 제 1 그룹의 화소, 우수 게이트라인(116, 216)에 접속된 제 2 그룹의 화소를 포함하고, 상기 제 1 그룹의 화소와 상기 제 2 그룹의 화소는 두 개의 데이터라인(117, 217) 사이에 각각 하나씩 교번되어 배치되고, 제 1 그룹의 화소는 제 2 그룹의 화소에 가장 인접한 데이터라인 데이터라인(117, 217) 에 연결되고, 상기 제 2 그룹의 화소는 상기 제 1 그룹의 화소에 가장 인접한 데이터라인 데이터라인(117, 217)에 연결된다.In this case, in the DRD structure, the pixel includes a first group of pixels connected to the odd gate lines 116 and 216, and a second group of pixels connected to the even gate lines 116 and 216, and the first group of pixels. The pixels and the pixels of the second group are alternately arranged one by one between the two data lines 117 and 217, and the pixels of the first group are the data line data lines 117 and 217 closest to the pixels of the second group. And the second group of pixels are connected to the data line data lines 117 and 217 closest to the first group of pixels.

또한, 상기 본 발명의 제 2 실시예에 따른 액정표시장치는 컬럼 인버젼을 구현하기 위해 투명한 화소전극 연결패턴(218a)을 이용하는 한편, 또한 일자형 채널을 구현하여 수직 폭 증가를 방지함으로써 전술한 본 발명의 제 1 실시예와 같은 수평 개구 영역의 감소가 일어나지 않게 된다.In addition, the liquid crystal display device according to the second embodiment of the present invention uses a transparent pixel electrode connection pattern 218a to implement column inversion, and also implements a straight channel to prevent vertical width increase. There is no reduction in the horizontal opening area as in the first embodiment of the invention.

또한, 각 층간 오버레이 틀어짐에 따른 기생 커패시턴스의 변동을 제어하기 위해 전술한 본 발명의 제 1 실시예와 같은 보상패턴을 따로 형성하지 않고, 게이트전극(221)의 양측으로 드레인전극(223)이 돌출되도록 패터닝함으로써 수평 개구 영역이 증가하게 된다.In addition, the drain electrode 223 protrudes to both sides of the gate electrode 221 without separately forming a compensation pattern as in the first embodiment of the present invention described above in order to control the variation of parasitic capacitance due to the distortion of each layer overlay. By patterning as much as possible, the horizontal opening area is increased.

이로 인해 액정의 비정상 구동영역을 가리는 블랙매트릭스(BM)의 폭(D2)이 전술한 본 발명의 제 1 실시예와 비교하여 감소하게 된다.As a result, the width D2 of the black matrix BM covering the abnormal driving region of the liquid crystal is reduced compared to the first embodiment of the present invention.

이와 같이 디자인 변경을 통한 투과율 향상으로 제품 경쟁력의 우위 확보가 가능하게 되는데, 일 예로 초고화질(Full High Definition; FHD) 14인치의 경우 DRD 구조에 의해 약 4.13$의 생산단가가 낮아지는 한편, 투과율의 개선으로 소비전력이 약 0.85W 감소되는 효과를 얻을 수 있다. 이때, APF(advanced polarization film)의 휘도 향상 필름을 삭제하는 경우 약 4.81%의 생산단가를 더 낮출 수 있게 된다.As such, by improving the transmittance through design changes, it is possible to secure an advantage in product competitiveness. For example, in case of Full High Definition (FHD) 14 inches, the production cost of about 4.13 $ is lowered by the DRD structure, while the transmittance is lowered. By improving, it is possible to obtain the effect that the power consumption is reduced by about 0.85W. At this time, when the luminance enhancement film of the APF (advanced polarization film) is removed, the production cost of about 4.81% can be further reduced.

이하, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention will be described in detail with reference to the drawings.

도 8a 내지 도 8e는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 순차적으로 나타내는 도면이다.8A to 8E are views sequentially illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention shown in FIG. 6.

도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 기판 위에 게이트전극(221)과 게이트라인(216) 및 공통라인(미도시)과 공통라인 패턴(미도시)을 형성한다.8A, a gate electrode 221 and a gate line 216 and a common line (not shown) and a common line pattern (not shown) are formed on a substrate made of a transparent insulating material such as glass.

상기 게이트전극(221)은 상기 게이트라인(216)의 일부를 구성하며, 상기 공통라인은 상기 게이트라인(216)에 대해 평행한 방향으로 형성할 수 있다. 그리고, 상기 공통라인 패턴은 상기 공통라인으로부터 연장되어 상기 게이트라인(216)에 대해 수직한 데이터라인 방향으로 형성할 수 있다.The gate electrode 221 constitutes a part of the gate line 216, and the common line may be formed in a direction parallel to the gate line 216. In addition, the common line pattern extends from the common line and may be formed in a data line direction perpendicular to the gate line 216.

이때, 상기 게이트전극(221)과 게이트라인(216) 및 공통라인과 공통라인 패턴은 제 1 도전막을 상기 기판 전면에 증착한 후 포토리소그래피공정을 통해 선택적으로 패터닝하여 형성하게 된다.At this time, the gate electrode 221, the gate line 216, and the common line and the common line pattern are formed by depositing a first conductive film on the entire surface of the substrate and then selectively patterning it through a photolithography process.

여기서, 상기 제 1 도전막은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 형성할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.Here, the first conductive film is aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (copper; Cu), chromium (chromium; Cr), molybdenum (molybdenum; Mo) and molybdenum It can be formed of a low-resistance opaque conductive material such as an alloy. In addition, the first conductive film may be formed of a multilayer structure in which two or more low-resistance conductive materials are stacked.

다음으로, 도면에 도시하지 않았지만, 상기 게이트전극(221)과 게이트라인(216) 및 공통라인과 공통라인 패턴이 형성된 기판 전면에 게이트절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성한다.Next, although not shown in the drawing, a gate insulating layer, an amorphous silicon thin film, and an n + amorphous silicon thin film are formed on the entire surface of the substrate on which the gate electrode 221, the gate line 216, and the common line and the common line patterns are formed.

이후, 포토리소그래피공정을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 기판에 상기 비정질 실리콘 박막으로 이루어진 액티브층(미도시)을 형성한다.Thereafter, an active layer (not shown) made of the amorphous silicon thin film is formed on the substrate by selectively removing the amorphous silicon thin film and the n + amorphous silicon thin film through a photolithography process.

이때, 상기 액티브층 위에는 상기 액티브층과 실질적으로 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴이 형성되게 된다.At this time, an n + amorphous silicon thin film pattern patterned in substantially the same form as the active layer is formed on the active layer.

다음으로, 도 8b에 도시된 바와 같이, 상기 액티브층과 n+ 비정질 실리콘 박막패턴이 형성된 기판 전면에 제 2 도전막을 형성한다. 이때, 상기 제 2 도전막은 소오스전극과 드레인전극 및 데이터라인을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 형성할 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 2가지 이상 적층된 다층구조로 형성할 수 있다.Next, as shown in FIG. 8B, a second conductive film is formed on the entire surface of the substrate on which the active layer and the n + amorphous silicon thin film pattern are formed. At this time, the second conductive film may be formed of a low-resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, chromium, molybdenum, and molybdenum alloy to form a source electrode, a drain electrode, and a data line. In addition, the second conductive film may be formed of a multilayer structure in which two or more low-resistance conductive materials are stacked.

이후, 포토리소그래피공정을 통해 상기 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거함으로써 상기 액티브층 상부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.Then, a source electrode 222 and a drain electrode 223 made of the second conductive film are formed on the active layer by selectively removing the n + amorphous silicon thin film and the second conductive film through a photolithography process.

이때, 상기 제 3 마스크공정을 통해 상기 기판의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(217)을 형성하게 된다.At this time, the data line 217 made of the second conductive layer is formed in the data line region of the substrate through the third mask process.

상기 소오스전극(222)은 상기 게이트라인(216)에 대해 평행한 방향으로 상기 데이터라인(217)으로부터 연장되는 한편, 상기 드레인전극(223)은 상기 소오스전극(222)에 대향하여 상기 게이트전극(221) 상부에 형성되어 상기 소오스전극(222)과 함께 일자형 채널을 구성하게 된다. 또한, 상기 드레인전극(223)은 상기 게이트전극(221)의 양측으로 돌출되도록 형성됨에 따라 (별도의 보상패널을 형성하지 않고도) 각 층간 오버레이 틀어짐에 따른 기생 커패시턴스의 변동을 제어할 수 있게 된다.The source electrode 222 extends from the data line 217 in a direction parallel to the gate line 216, while the drain electrode 223 faces the source electrode 222 to the gate electrode ( 221) It is formed on the top to form a straight channel with the source electrode 222. In addition, as the drain electrode 223 is formed to protrude to both sides of the gate electrode 221 (without forming a separate compensation panel), it is possible to control the variation of parasitic capacitance due to the distortion of the overlay between each layer.

이때, 상기 액티브층 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브층의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(미도시)이 형성되게 된다.At this time, an ohmic-contact layer (not shown) formed of the n + amorphous silicon thin film and formed between the source / drain regions and the source / drain electrodes 222 and 223 of the active layer is formed on the active layer. Will be.

다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층과 소오스/드레인전극(222, 223) 및 데이터라인(217)은 동일한 마스크공정을 통해 형성할 수 있다. 또한, 상기 액티브층은 비정질 실리콘 박막 이외에 다결정 실리콘 박막, 산화물 반도체 등 다양한 반도체 물질로 형성할 수 있다.However, the present invention is not limited thereto, and the active layer, the source / drain electrodes 222, 223, and the data line 217 may be formed through the same mask process. In addition, the active layer may be formed of various semiconductor materials such as a polycrystalline silicon thin film and an oxide semiconductor in addition to the amorphous silicon thin film.

그리고, 도 8c에 도시된 바와 같이, 상기 소오스/드레인전극(222, 223)과 데이터라인(217)이 형성된 기판 전면에 제 1 보호막(미도시)을 형성한다.Then, as illustrated in FIG. 8C, a first passivation layer (not shown) is formed on the entire surface of the substrate on which the source / drain electrodes 222 and 223 and the data line 217 are formed.

이때, 상기 제 1 보호막은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막이나 포토 아크릴과 같은 유기절연막으로 형성할 수 있다.In this case, the first protective film may be formed of an inorganic insulating film such as a silicon nitride film (SiNx) or a silicon oxide film (SiO 2 ) or an organic insulating film such as photo acrylic.

이후, 포토리소그래피공정을 통해 상기 제 1 보호막을 선택적으로 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 제 1 콘택홀(240a)을 형성한다.Thereafter, a first contact hole 240a exposing a portion of the drain electrode 223 is formed by selectively removing the first passivation layer through a photolithography process.

다음으로, 도 8d에 도시된 바와 같이, 상기 제 1 보호막이 형성된 기판 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정을 통해 선택적으로 제거함으로써 상기 기판에 상기 제 3 도전막으로 이루어진 화소전극(218)을 형성하는 한편, 상기 화소전극(218)으로부터 연장된 화소전극 연결패턴(218a)을 형성하게 된다.Next, as shown in FIG. 8D, after forming a third conductive film on the entire surface of the substrate on which the first protective film is formed, the pixel electrode (3) formed of the third conductive film on the substrate by selectively removing it through a photolithography process ( While forming 218, a pixel electrode connection pattern 218a extending from the pixel electrode 218 is formed.

이때, 상기 제 3 도전막은 상기 화소전극(218)과 화소전극 연결패턴(218a)을 형성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질로 형성할 수 있다.In this case, the third conductive film is formed of indium tin oxide (ITO) or indium zinc oxide (IZO) to form the pixel electrode 218 and the pixel electrode connection pattern 218a. It can be formed of a transparent conductive material having excellent transmittance.

전술한 바와 같이 상기 화소전극(218)은 제 1 콘택홀(240a)을 통해 상기 드레인전극(223)에 전기적으로 연결되어 있다. 한편, 일부의 화소전극(218)은 상기 드레인전극(223)쪽으로 수평하게 연장된 상기 화소전극 연결패턴(218a)을 구비하며, 상기 화소전극 연결패턴(218a)은 상기 제 1 콘택홀(240a)을 통해 상기 드레인전극(223)에 전기적으로 연결되게 된다.As described above, the pixel electrode 218 is electrically connected to the drain electrode 223 through the first contact hole 240a. On the other hand, some of the pixel electrode 218 includes the pixel electrode connection pattern 218a horizontally extending toward the drain electrode 223, and the pixel electrode connection pattern 218a is the first contact hole 240a. Through this, it is electrically connected to the drain electrode 223.

그리고, 도면에 도시하지 않았지만, 상기 소오스/드레인전극(222, 223)과 데이터라인(217)이 형성된 기판 전면에 제 2 보호막(미도시)을 형성한다.In addition, although not shown in the drawing, a second passivation layer (not shown) is formed on the entire surface of the substrate on which the source / drain electrodes 222 and 223 and the data line 217 are formed.

이때, 상기 제 2 보호막은 실리콘질화막, 실리콘산화막과 같은 무기절연막이나 포토 아크릴과 같은 유기절연막으로 형성할 수 있다.At this time, the second protective film may be formed of an inorganic insulating film such as a silicon nitride film or a silicon oxide film or an organic insulating film such as photo acrylic.

이후, 포토리소그래피공정을 통해 상기 제 2 보호막과 제 1 보호막 및 게이트절연막을 선택적으로 제거함으로써 상기 공통라인 패턴의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성한다.Thereafter, a second contact hole (not shown) exposing a portion of the common line pattern is formed by selectively removing the second passivation layer, the first passivation layer, and the gate insulation layer through a photolithography process.

다음으로, 도 8e에 도시된 바와 같이, 상기 제 2 보호막이 형성된 기판 전면에 제 4 도전막을 형성한다.Next, as shown in FIG. 8E, a fourth conductive film is formed on the entire surface of the substrate on which the second protective film is formed.

이후, 포토리소그래피공정을 통해 상기 제 4 도전막을 선택적으로 제거함으로써 상기 기판의 화소에 다수의 슬릿(208s)을 가진 공통전극(208)을 형성한다.Thereafter, the common electrode 208 having a plurality of slits 208s is formed in the pixels of the substrate by selectively removing the fourth conductive film through a photolithography process.

이때, 상기 공통전극(208)은 제 2 콘택홀을 통해 상기 공통라인에 전기적으로 연결되는데, 즉 상기 공통전극(208)은 상기 공통라인이 상기 데이터라인(217) 방향으로 연장된 공통라인 패턴에 전기적으로 연결되게 된다.At this time, the common electrode 208 is electrically connected to the common line through a second contact hole, that is, the common electrode 208 is connected to a common line pattern in which the common line extends in the direction of the data line 217. It is connected electrically.

이와 같이 구성된 상기 본 발명의 제 1, 제 2 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.The array substrates of the first and second embodiments of the present invention configured as described above are adhered to the color filter substrate by a sealant formed outside the image display area, wherein the color filter substrates have red, green, and blue colors. A color filter for realizing is formed.

이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.At this time, bonding of the color filter substrate and the array substrate is performed through a bonding key formed on the color filter substrate or the array substrate.

본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.The present invention can be used not only for liquid crystal display devices, but also other display devices manufactured using thin film transistors, for example, organic light emitting display devices in which organic light emitting diodes (OLEDs) are connected to a driving transistor.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Although many matters are specifically described in the above description, this should be construed as an example of a preferred embodiment rather than limiting the scope of the invention. Therefore, the invention should not be determined by the described embodiments, but should be determined by equivalents to the claims and claims.

108,208 : 공통전극 108s,208s : 슬릿
116,216 : 게이트라인 117,217 : 데이터라인
118,218 : 화소전극 121,221 : 게이트전극
122,222 : 소오스전극 123,223 : 드레인전극
208a : 공통라인 패턴 218a : 화소전극 연결패턴108,208: Common electrode 108s, 208s: Slit
116,216: Gate line 117,217: Data line
118,218: pixel electrode 121,221: gate electrode
122,222: source electrode 123,223: drain electrode
208a: common line pattern 218a: pixel electrode connection pattern

Claims (7)

기판;
상기 기판 위에 일 방향으로 형성되는 복수의 게이트라인, 및 상기 게이트라인의 일부를 구성하는 게이트전극;
상기 게이트전극 위에 형성된 액티브층;
상기 액티브층이 형성된 기판 위에 형성되며, 상기 게이트라인과 교차하여 복수의 화소를 정의하는 복수의 데이터라인;
상기 액티브층 위에 형성되며, 상기 데이터라인으로부터 연장된 소오스전극 및 상기 소오스전극과 대향하여 일자형의 채널을 형성하는 드레인전극;
상기 소오스전극/드레인전극 및 데이터라인이 형성된 기판 위에 형성되며, 각각의 화소 내에서 복수의 슬릿을 가지는 공통전극; 및
상기 공통전극이 형성된 기판 위에 형성되며, 상기 드레인전극과 전기적으로 연결되는 화소전극을 포함하며,
상기 화소는 기수 게이트라인에 접속된 제 1 그룹의 화소, 우수 게이트라인에 접속된 제 2 그룹의 화소를 포함하고,
상기 제 1 그룹의 화소와 상기 제 2 그룹의 화소는 두 개의 데이터라인 사이에 각각 하나씩 교번되어 배치되고,
상기 제 1 그룹의 화소는 상기 제 2 그룹의 화소에 가장 인접한 데이터라인에 연결되고, 상기 제 2 그룹의 화소는 상기 제 1 그룹의 화소에 가장 인접한 데이터라인에 연결되고,
상기 드레인전극은 상기 일 방향으로 연장되고, 상기 게이트전극의 양측으로 돌출되어 각 층간 오버레이 틀어짐에 따른 기생 커패시턴스의 변동을 제어하고,
상기 소오스전극은 서로 인접된 상기 기수 게이트라인과 상기 우수 게이트 라인 사이에서 상기 드레인전극의 하나의 측면에만 상기 일 방향으로 연장되도록 배치되고,
상기 소오스 전극은 상기 제 1 그룹의 화소에 가장 인접한 데이터라인으로부터 분기되는 제1 소오스 전극 및 상기 제 2 그룹의 화소에 가장 인접한 데이터라인으로부터 분기되는 제2 소오스 전극을 포함하고,
상기 제1 소오스 전극과 상기 제2 소오스 전극은 동일선 상에 배치되고,
상기 일자형의 채널이 상기 드레인전극의 하나의 측면에만 상기 일 방향으로 연장되어 상기 복수의 화소 사이의 폭을 감소시키도록 하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
Board;
A plurality of gate lines formed in one direction on the substrate and gate electrodes constituting a part of the gate lines;
An active layer formed on the gate electrode;
A plurality of data lines formed on a substrate on which the active layer is formed and crossing the gate line to define a plurality of pixels;
A source electrode formed on the active layer and extending from the data line and a drain electrode facing the source electrode and forming a straight channel;
A common electrode formed on a substrate on which the source electrode / drain electrode and the data line are formed, and having a plurality of slits in each pixel; And
It is formed on a substrate on which the common electrode is formed, and includes a pixel electrode electrically connected to the drain electrode,
The pixel includes a first group of pixels connected to an odd gate line, and a second group of pixels connected to an even gate line,
The pixels of the first group and the pixels of the second group are alternately arranged one by one between two data lines,
The pixels of the first group are connected to the data line closest to the pixels of the second group, and the pixels of the second group are connected to the data lines closest to the pixels of the first group,
The drain electrode extends in one direction, and protrudes on both sides of the gate electrode to control the variation of parasitic capacitance due to the distortion of each layer overlay,
The source electrode is disposed to extend in one direction only on one side of the drain electrode between the odd gate line and the superior gate line adjacent to each other,
The source electrode includes a first source electrode branching from a data line closest to the pixel of the first group and a second source electrode branching from a data line closest to the pixel of the second group,
The first source electrode and the second source electrode are disposed on the same line,
Wherein the straight channel extends in one direction only on one side of the drain electrode to reduce the width between the plurality of pixels.
제 1 항에 있어서, 상기 화소전극은 제 1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.The array substrate of claim 1, wherein the pixel electrode is electrically connected to the drain electrode through a first contact hole. 제 2 항에 있어서, 상기 화소전극은 상기 드레인전극 쪽으로 수평하게 연장된 화소전극 연결패턴을 구비하며, 상기 화소전극 연결패턴은 상기 제 1 콘택홀을 통해 상기 드레인전극에 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.The method of claim 2, wherein the pixel electrode has a pixel electrode connection pattern extending horizontally toward the drain electrode, and the pixel electrode connection pattern is electrically connected to the drain electrode through the first contact hole. Array substrate for liquid crystal display device. 제 3 항에 있어서, 소정 화소의 화소전극 연결패턴은 해당 이웃한 화소에 인접하여 형성된 드레인전극까지 연장되어 그 드레인전극에 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.The array substrate for a liquid crystal display device according to claim 3, wherein the pixel electrode connection pattern of a predetermined pixel extends to a drain electrode formed adjacent to the adjacent pixel and is electrically connected to the drain electrode. 제 1 항에 있어서, 상기 공통전극은 제 2 콘택홀을 통해 상기 게이트라인과 평행하게 배치된 공통라인에 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.The array substrate of claim 1, wherein the common electrode is electrically connected to a common line disposed parallel to the gate line through a second contact hole. 제 5 항에 있어서, 상기 공통전극은 상기 공통라인이 상기 데이터라인 방향으로 연장된 공통라인 패턴에 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.The array substrate for a liquid crystal display device of claim 5, wherein the common electrode is electrically connected to the common line pattern in which the common line extends in the data line direction. 삭제delete
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