KR102127443B1 - Power semiconductor device - Google Patents

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Abstract

실시 예에 의한 전력 반도체 소자는 기판과, 기판 위에 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택 및 기판의 배면으로부터 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함한다.The power semiconductor device according to the embodiment of the substrate, a first nitride semiconductor layer on the substrate, a second nitride semiconductor layer on the first nitride semiconductor layer, and a plurality of contacts and substrates spaced apart from each other on the second nitride semiconductor layer And a metal layer disposed on a bottom or side surface of at least one opening formed through the substrate from the rear surface.

Description

전력 반도체 소자{Power semiconductor device}Power semiconductor device

실시 예는 전력 반도체 소자에 관한 것이다.Embodiments relate to power semiconductor devices.

넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전압(breakdown voltage), 낮은 진성 캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.Gallium nitride (GaN) materials having a wide energy bandgap characteristic have properties suitable for power semiconductor device applications such as power switches such as excellent forward characteristics, high breakdown voltage, and low intrinsic carrier density.

전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.As a power semiconductor device, there are a Schottky barrier diode, a metal semiconductor field effect transistor, and a High Electron Mobility Transistor (HEMT).

이때, 높은 항복 전압 특성을 가짐에도 불구하고, GaN으로 구현된 전력 반도체 소자의 파괴를 항복 전압으로부터 방지하기 위한 다양한 연구가 진행되고 있다. 항복 전압에 의한 소자 파괴의 원인은 다양하며, 예를 들어, 앰비언트 아크(Ambient arc), 게이트 역 바이어스 터널링(gate reverse tunneling), 펀치 쓰루(punch through) STL(sub-threshold leakage) 등이 있다. 이 중에서, 펀치 쓰루 STL는 전력 반도체 소자의 가장 두드러진 파괴의 원인 중 하나이다.At this time, despite having high breakdown voltage characteristics, various studies have been conducted to prevent destruction of the power semiconductor device implemented with GaN from breakdown voltage. The causes of device breakdown due to breakdown voltage are various, and include, for example, ambient arc, gate reverse tunneling, and punch through STL (sub-threshold leakage). Of these, punch-through STL is one of the most prominent causes of destruction of power semiconductor devices.

항복 전압에 의한 소자 파괴를 해결하기 위한 일환으로, 실리콘(Si)의 항복 모드를 살펴보면, 기본적으로 전압이 높을수록 공핍을 이용하여 내전압을 유지시킨다. 이 중 기본적인 PN 접합(junction)의 공핍층이 전극층에 닿으면 전류가 급격하게 흐르게 되는데, 이로 인해 소자가 파괴되는 것은 아니며, 펀치 쓰루가 일어나는 애벌런치 항복(avalanch breakdown)의 모드가 주 원인이 된다. 이러한 현상을 GaN에 이용하여, 항복이 일어난 뒤에도 소자가 파괴되지 않고 원상태로 복귀 할 수 있는 상태를 구성할 수 있지만, 이러한 구조를 형성하기 위해서는 Si 디핑 식각(deep etching) 기술 등이 요구되어 공정 비용을 증가시킬 수 있다. 또한, 높은 항복 전압으로부터 소자를 보호하기 위해, 별도의 보호 회로를 추가할 경우 전력 반도체 소자를 포함하는 모듈의 제조 비용이 증가하는 문제점이 있다.In order to solve the breakdown of the device due to the breakdown voltage, looking at the breakdown mode of silicon (Si), basically, the higher the voltage, the higher the voltage is used to maintain the breakdown voltage. Of these, when the depletion layer of the basic PN junction contacts the electrode layer, the current flows rapidly, which does not destroy the device, and the main cause is the mode of avalanche breakdown, in which punch-through occurs. . By using this phenomenon in GaN, it is possible to construct a state in which the device is not destroyed and can return to its original state even after yielding, but in order to form such a structure, Si deep etching technology, etc. is required, and the process cost is required. Can increase In addition, in order to protect the device from a high breakdown voltage, when a separate protection circuit is added, there is a problem in that a manufacturing cost of a module including a power semiconductor device increases.

실시 예는 높은 항복 전압에도 파괴되지 않고 견딜 수 있는 전력 반도체 소자를 제공한다.Embodiments provide a power semiconductor device that can withstand high breakdown voltage without being destroyed.

실시 예의 전력 반도체 소자는, 기판; 상기 기판 위에 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및 상기 기판의 배면으로부터 상기 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함할 수 있다.The power semiconductor device of the embodiment includes a substrate; A first nitride semiconductor layer on the substrate; A second nitride semiconductor layer on the first nitride semiconductor layer; A plurality of contacts spaced apart from each other on the second nitride semiconductor layer; And a metal layer disposed on a bottom or side surface of at least one opening portion formed through the substrate from the rear surface of the substrate.

상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.The at least one opening portion may extend from a rear surface of the substrate to a lower portion of the first nitride semiconductor layer.

상기 전력 반도체 소자는 상기 기판과 상기 제1 질화물 반도체층 사이에 배치되는 버퍼층을 더 포함할 수 있다. 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층의 하부까지 연장될 수 있다. 또는, 상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.The power semiconductor device may further include a buffer layer disposed between the substrate and the first nitride semiconductor layer. The at least one opening portion may extend from a rear surface of the substrate to a lower portion of the buffer layer. Alternatively, the at least one opening portion may extend from the rear surface of the substrate to the lower portion of the first nitride semiconductor layer through the buffer layer.

상기 적어도 하나의 오프닝부는 복수 개의 오프닝을 포함하고, 상기 복수 개의 오프닝부는 서로 이격될 수 있다.The at least one opening portion may include a plurality of openings, and the plurality of opening portions may be spaced apart from each other.

상기 적어도 하나의 오프닝부는 상기 전력 반도체 소자의 측부의 베블(bevel)에 의해 정의될 수 있다.The at least one opening portion may be defined by a bevel on the side of the power semiconductor element.

상기 적어도 하나의 오프부는 상기 복수의 콘택 중 적어도 하나를 대향하여 배치될 수 있다.The at least one off portion may be disposed to face at least one of the plurality of contacts.

상기 금속층은 상기 적어도 하나의 오프닝부를 매립하여 배치될 수 있다.The metal layer may be disposed by filling the at least one opening.

상기 복수의 콘택은 게이트 전극; 및 상기 게이트 전극을 사이에 두고 수평 방향으로 서로 이격된 소스 콘택 및 드레인 콘택을 포함할 수 있다. 이 경우, 상기 적어도 하나의 오프닝부는 상기 소스 콘택보다는 상기 드레인 콘택과 더 가깝게 배치될 수 있다.The plurality of contacts may include a gate electrode; And a source contact and a drain contact spaced apart from each other in the horizontal direction with the gate electrode interposed therebetween. In this case, the at least one opening portion may be disposed closer to the drain contact than the source contact.

또는, 상기 복수의 콘택은 수평 방향으로 서로 이격된 음극과 양극을 포함할 수 있다. 이 경우, 상기 적어도 하나의 오프닝부는 상기 양극을 대향하여 배치될 수 있다.Alternatively, the plurality of contacts may include a cathode and an anode spaced apart from each other in the horizontal direction. In this case, the at least one opening portion may be disposed to face the anode.

상기 금속층과 상기 복수의 콘택은 전기적으로 서로 분리될 수 있다.The metal layer and the plurality of contacts may be electrically separated from each other.

상기 기판은 실리콘을 포함하고, 상기 버퍼층은 AlN을 포함하고, 상기 제1 질화물 반도체층은 GaN을 포함하고, 상기 제2 질화물 반도체층은 AlGaN을 포함할 수 있다.The substrate may include silicon, the buffer layer may include AlN, the first nitride semiconductor layer may include GaN, and the second nitride semiconductor layer may include AlGaN.

다른 실시 예에 의한 전력 반도체 소자는, 기판; 상기 기판 위에 배치되며, 상기 기판과 제1 이종 접합 계면을 형성하는 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 제2 이종 접합 계면을 형성하는 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및 상기 기판의 배면으로부터 상기 기판을 관통하여 상기 제1 이종 접합 계면까지 연장된 적어도 하나의 오프닝부에 배치된 금속층을 포함할 수 있다.A power semiconductor device according to another embodiment includes a substrate; A first nitride semiconductor layer disposed on the substrate and forming a first heterojunction interface with the substrate; A second nitride semiconductor layer disposed on the first nitride semiconductor layer and forming a second heterojunction interface with the first nitride semiconductor layer; A plurality of contacts spaced apart from each other on the second nitride semiconductor layer; And a metal layer disposed on at least one opening portion extending from the rear surface of the substrate to the first heterojunction interface through the substrate.

상기 전력 반도체 소자는 상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함할 수 있다.The power semiconductor device may further include a buffer layer disposed between the substrate and the first nitride semiconductor layer.

상기 적어도 하나의 오프닝부는 상기 기판의 배면으로부터 상기 버퍼층을 관통하여 상기 제1 질화물 반도체층의 하부까지 연장될 수 있다.The at least one opening portion may extend from the rear surface of the substrate to the lower portion of the first nitride semiconductor layer through the buffer layer.

상기 제1 질화물 반도체층은 상기 제1 이종 접합 계면과 연결되어 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부; 및 상기 제2 이종 접합 계면과 연결되어 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부를 포함할 수 있다.The first nitride semiconductor layer includes a lower portion including a two-dimensional hole gas (2-DHG) layer formed by being connected to the first heterojunction interface; And a two-dimensional electron gas (2-DEG) layer formed in connection with the second heterojunction interface.

실시 예에 따른 전력 반도체 소자는 기판을 관통하여 오프닝부를 형성하고, 오프닝부를 포함한 기판의 배면에 2 DHG 층과 연결되는 금속층을 배치함으로써 높은 항복 전압에서 소자가 파괴됨을 방지할 수 있고, 전력 반도체 소자를 다이싱할 때 오프닝부를 함께 형성함으로써 오프닝부를 위한 별도의 제조 공정을 요구하지 않아 제조 비용을 상승시키지 않고 경제적으로 저렴하게 제조될 수 있다.The power semiconductor device according to the embodiment can prevent the device from being destroyed at a high breakdown voltage by forming an opening through the substrate and forming a metal layer connected to the 2 DHG layer on the back surface of the substrate including the opening. When dicing the, the openings are formed together, so that a separate manufacturing process for the openings is not required, so that the manufacturing cost can be increased and economically cheap.

도 1은 본 발명의 일 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대하여 도시한 부분 단면도이다.
도 3은 본 발명의 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 5는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 6은 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 7a 내지 도 7j는 도 6에 예시된 전력 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도들이다.1 is a cross-sectional view of a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a partial cross-sectional view illustrating an enlarged portion'A' shown in FIG. 1.
3 is a sectional view of a power semiconductor device according to another embodiment of the present invention.
4 is a cross-sectional view of a power semiconductor device according to another embodiment of the present invention.
5 is a sectional view showing a power semiconductor device according to still another embodiment of the present invention.
6 is a sectional view of a power semiconductor device according to still another embodiment of the present invention.
7A to 7J are process cross-sectional views illustrating a manufacturing method according to an embodiment of the power semiconductor device illustrated in FIG. 6.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described by way of example to specifically describe the present invention, and in order to help understanding of the invention, it will be described in detail with reference to the accompanying drawings. However, the embodiments according to the present invention may be modified in various other forms, and the scope of the present invention should not be interpreted as being limited to the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art.

본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.In the description of the present embodiment, when described as being formed on "on (up) or down (down)" (on or under) of each element (element), the top (top) or bottom (bottom) ( on or under includes both two elements directly contacting each other or one or more other elements formed indirectly between the two elements.

또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when expressed as "up (up)" or "down (down) (on or under)", it may include the meaning of the downward direction as well as the upward direction based on one element.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.In addition, relational terms, such as “first” and “second,” “upper” and “lower”, as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements. Thus, it may be used only to distinguish one entity or element from another entity or element.

이하, 실시 예에 의한 전력 반도체 소자를 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a power semiconductor device according to an embodiment will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 의한 전력 반도체 소자(100A)의 단면도를 나타낸다.1 is a sectional view of a power semiconductor device 100A according to an embodiment of the present invention.

도 2는 도 1에 도시된 'A' 부분을 확대하여 도시한 부분 단면도이다.FIG. 2 is a partial cross-sectional view illustrating an enlarged portion'A' shown in FIG. 1.

도 1을 참조하면, 전력 반도체 소자(100A)는 기판(110), 제1 질화물 반도체층(120), 제2 질화물 반도체층(130), 제1 패시베이션(passivation)층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 다수의 콘택 패드(CP1 ~ CP3)를 포함한다.Referring to FIG. 1, the power semiconductor device 100A includes a substrate 110, a first nitride semiconductor layer 120, a second nitride semiconductor layer 130, a first passivation layer 140, first and It includes a second intermediate dielectric layer (150, 152), an insulating layer 160, a second passivation layer 170, a metal layer (180A), a plurality of contacts (C1 ~ C5) and a plurality of contact pads (CP1 ~ CP3) .

기판(110)의 전면 위에 제1 질화물 반도체층(120)이 배치된다. 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 1 ㎜의 두께를 가질 수 있다. 실시 예는 기판(110)의 종류 및 두께에 국한되지 않으며, 기판(110)은 GaN 기판 또는 사파이어 기판일 수도 있다.The first nitride semiconductor layer 120 is disposed on the entire surface of the substrate 110. The substrate 110 may be a silicon substrate having a (111) crystal surface as a main surface, and may have a thickness of 1 mm. The embodiment is not limited to the type and thickness of the substrate 110, and the substrate 110 may be a GaN substrate or a sapphire substrate.

제1 질화물 반도체층(120)은 기판(110)과 제1 이종 접합(HJ:HeteroJuction) 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)과 접하는 제1 질화물 반도체층(120)의 하부에 제1 채널층(CH1)(122)이 형성될 수 있다. 이를 위해, 제1 질화물 반도체층(120)은 기판(110)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 기판(110)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 기판(110)의 물질에 국한되지 않는다.The first nitride semiconductor layer 120 may form a first heterojunction (HJ) interface HJ1 with the substrate 110. Accordingly, the first channel layer CH1 122 may be formed under the first nitride semiconductor layer 120 in contact with the first heterojunction interface HJ1. To this end, the first nitride semiconductor layer 120 may include a material suitable for forming the first heterojunction interface HJ1 in contact with the substrate 110. That is, if the first nitride semiconductor layer 120 and the substrate 110 can be heterogeneously bonded to each other to form a first heterojunction interface (HJ1), the embodiment is the first nitride semiconductor layer 120 and the substrate 110 It is not limited to substances.

격자 정수 차를 갖는 제1 질화물 반도체층(120)과 기판(110)이 제1 이종 접합 계면(HJ1)을 형성할 경우, 음의 분극(negative polarization charge)이 야기되어, 제1 채널층(CH1)으로서 2차원 홀 가스(2-DHG:Two dimentional Hole Gas)층이 제1 이종 접합 계면(HJ1) 위의 제1 질화물 반도체층(120)의 하부에 형성될 수 있다.When the first nitride semiconductor layer 120 having the lattice constant difference and the substrate 110 form the first heterojunction interface HJ1, negative polarization charge is caused, and the first channel layer CH1 ), a two-dimensional hole gas (2-DHG:Two Dimentional Hole Gas) layer may be formed below the first nitride semiconductor layer 120 on the first heterojunction interface HJ1.

제1 질화물 버퍼층(120)은 언도프된(undoped) 반도체층일 수 있으며, 반도체 화합물로 형성될 수 있다. 제1 질화물 반도체층(120)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 질화물 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.The first nitride buffer layer 120 may be an undoped semiconductor layer, and may be formed of a semiconductor compound. The first nitride semiconductor layer 120 may be formed of a compound semiconductor such as group 3-5 or group 2-6, for example, Al x In y Ga (1-xy) N (0≤x≤ 1, 0≤y≤1, 0≤x+y≤1) may include a semiconductor material having a composition formula. The first nitride semiconductor layer 120 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP, or alloys thereof. The embodiment is not limited to this.

다른 실시 예에 의하면, 도 2에 예시된 바와 같이 기판(110)과 제1 질화물 반도체층(120) 사이에 버퍼층(112)이 더 배치될 수도 있다.According to another embodiment, as illustrated in FIG. 2, a buffer layer 112 may be further disposed between the substrate 110 and the first nitride semiconductor layer 120.

이 경우, 버퍼층(112)은 기판(110)과 제1 이종 접합 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)에 접하여 버퍼층(112)의 하부에 제1 채널층(CH1)이 형성될 수 있다. 이를 위해, 버퍼층(112)은 기판(110)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 버퍼층(112)과 기판(110)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 버퍼층(112)과 기판(110)의 물질에 국한되지 않는다.In this case, the buffer layer 112 may form a first heterojunction interface HJ1 with the substrate 110. Therefore, the first channel layer CH1 may be formed under the buffer layer 112 in contact with the first heterojunction interface HJ1. To this end, the buffer layer 112 may include a material suitable for forming the first heterojunction interface HJ1 in contact with the substrate 110. That is, if the buffer layer 112 and the substrate 110 can be heterogeneously bonded to each other to form the first heterojunction interface HJ1, the embodiment is not limited to materials of the buffer layer 112 and the substrate 110.

또는, 버퍼층(112)은 제1 질화물 반도체층(120)과 제1 이종 접합 계면(HJ1)을 형성할 수 있다. 따라서, 제1 이종 접합 계면(HJ1)과 접하여 제1 질화물 반도체층(120)의 하부에 제1 채널층(CH1)이 형성될 수 있다. 이를 위해, 버퍼층(112)은 제1 질화물 반도체층(120)과 접하여 제1 이종 접합 계면(HJ1)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 버퍼층(112)이 서로 이종 접합하여 제1 이종 접합 계면(HJ1)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 버퍼층(112)의 물질에 국한되지 않는다.Alternatively, the buffer layer 112 may form the first nitride semiconductor layer 120 and the first heterojunction interface HJ1. Therefore, the first channel layer CH1 may be formed under the first nitride semiconductor layer 120 in contact with the first heterojunction interface HJ1. To this end, the buffer layer 112 may include a material suitable for forming the first heterojunction interface HJ1 in contact with the first nitride semiconductor layer 120. That is, if the first nitride semiconductor layer 120 and the buffer layer 112 can be heterogeneously bonded to each other to form the first heterojunction interface (HJ1), the embodiment is the first nitride semiconductor layer 120 and the buffer layer 112 It is not limited to substances.

버퍼층(112)은 Al, Ga 또는 N 중 적어도 하나의 물질 또는 이들의 합금으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.The buffer layer 112 may be formed of at least one material of Al, Ga, or N, or an alloy thereof, but embodiments are not limited thereto.

경우에 따라서, 버퍼층(112)은 생략될 수도 있다. 이하에서 설명되는 도 1, 도 3 내지 도 6에 예시된 실시 예의 전력 반도체 소자(100A ~ 100E)은 버퍼층(112)이 생략된 경우를 나타내고, 도 2에 예시된 부분 단면도는 버퍼층(112)을 예시적으로 나타내고 있다.In some cases, the buffer layer 112 may be omitted. The power semiconductor devices 100A to 100E of the embodiment illustrated in FIGS. 1 and 3 to 6 described below indicate a case where the buffer layer 112 is omitted, and a partial cross-sectional view illustrated in FIG. 2 illustrates the buffer layer 112. Illustratively.

제2 질화물 반도체층(130)은 제1 질화물 반도체층(120) 위에 배치되며, 제1 질화물 반도체층(120)과 제2 이종 접합 계면(HJ2)을 형성한다. 따라서, 제2 이종 접합 계면(HJ2)과 접하여 제1 질화물 반도체층(120)의 상부에 제2 채널층(CH2)(126)이 형성될 수 있다. 이를 위해, 제2 질화물 반도체층(130)은 제1 질화물 반도체층(120)과 접하여 제2 이종 접합 계면(HJ2)을 형성하기에 적합한 물질을 포함할 수 있다. 즉, 제1 질화물 반도체층(120)과 제2 질화물 반도체층(130)이 서로 이종 접합하여 제2 이종 접합 계면(HJ2)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(120)과 제2 질화물 반도체층(130)의 물질에 국한되지 않는다.The second nitride semiconductor layer 130 is disposed on the first nitride semiconductor layer 120 and forms a second heterojunction interface HJ2 with the first nitride semiconductor layer 120. Therefore, the second channel layer (CH2) 126 may be formed on the first nitride semiconductor layer 120 in contact with the second heterojunction interface HJ2. To this end, the second nitride semiconductor layer 130 may include a material suitable for forming a second heterojunction interface (HJ2) in contact with the first nitride semiconductor layer 120. That is, if the first nitride semiconductor layer 120 and the second nitride semiconductor layer 130 can be heterogeneously bonded to each other to form a second heterojunction interface (HJ2), the embodiment is the first nitride semiconductor layer 120 and It is not limited to the material of the second nitride semiconductor layer 130.

예를 들어, 제2 질화물 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 질화물 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.For example, the second nitride semiconductor layer 130 may be implemented with a compound semiconductor such as a group 3-5 group or a group 2-6 group, for example, Al x In y Ga (1-xy) N ( It may include a semiconductor material having a composition formula of 0≤x≤1, 0≤y≤1, 0≤x+y≤1). The second nitride semiconductor layer 130 may include at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP, or alloys thereof. The embodiment is not limited to this.

격자 정수 차를 갖는 제1 및 제2 질화물 반도체층(120, 130)이 제2 이종 접합 계면(HJ2)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 제2 채널층(CH2)에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 제2 이종 접합 계면(HJ2) 아래의 제1 질화물 반도체층(120)의 상부에 형성될 수 있다.When the first and second nitride semiconductor layers 120 and 130 having a lattice constant difference form the second heterojunction interface (HJ2), the same amount of spontaneous polarization charge and piezoelectric polarization charge A positive polarization charge is caused, so that a 2-DEG (Two Dimensional Electron Gas) layer corresponding to the second channel layer (CH2) is the first nitride semiconductor under the second heterojunction interface (HJ2). It may be formed on the top of the layer 120.

결국, 제1 질화물 반도체층(120)은 제1 이종 접합 계면(HJ1)과 접하여 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부(122), 제2 이종 접합 계면(HJ2)과 접하여 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부(126) 및 하부(122)와 상부(126) 사이의 중간부(124)를 포함한다.After all, the first nitride semiconductor layer 120 is in contact with the lower portion 122, the second heterojunction interface (HJ2) including a two-dimensional hole gas (2-DHG) layer formed in contact with the first heterojunction interface (HJ1) It includes an upper portion 126 including a formed two-dimensional electron gas (2-DEG) layer, and an intermediate portion 124 between the lower portion 122 and the upper portion 126.

예를 들어, 기판(110)은 실리콘을 포함하고, 버퍼층(112)은 AlN을 포함하고, 제1 질화물 반도체층(120)은 InGaN을 포함하고, 제2 질화물 반도체층(13)은 AlGaN을 포함할 수 있다. 또는, 기판(110)은 실리콘을 포함하고, 버퍼층(112)은 AlN을 포함하고, 제1 질화물 반도체층(120)은 GaN을 포함하고, 제2 질화물 반도체층(130)은 AlGaN을 포함할 수 있다.For example, the substrate 110 includes silicon, the buffer layer 112 includes AlN, the first nitride semiconductor layer 120 includes InGaN, and the second nitride semiconductor layer 13 includes AlGaN. can do. Alternatively, the substrate 110 may include silicon, the buffer layer 112 may include AlN, the first nitride semiconductor layer 120 may include GaN, and the second nitride semiconductor layer 130 may include AlGaN. have.

한편, 제1 패시베이션층(140)은 제2 질화물 반도체층(130) 위에 배치된다. 제1 패시베이션층(140)은 일종의 식각 방지층으로서 제3 및 제4 콘택(C3, C4)을 금속 에칭법에 의해 형성하는 과정에서 제2 질화물 반도체층(130)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다.Meanwhile, the first passivation layer 140 is disposed on the second nitride semiconductor layer 130. The first passivation layer 140 is a type of etch-prevention layer that prevents (or protects) the second nitride semiconductor layer 130 from being etched in the process of forming the third and fourth contacts C3 and C4 by a metal etching method. ).

예를 들어, 제1 패시베이션층(140)은 SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.For example, the first passivation layer 140 may include at least one of SiN x , MgO, Sc 2 O 3 , SiO 2 , SOG, and SOD, but embodiments are not limited thereto.

제1 중간 유전층(150)은 제3 및 제4 콘택(C3, C4)의 상부와 제1 패시베이션층(140)의 상부에 배치된다. 제1 중간 유전층(150)은 일종의 식각 방지층으로서 제1, 제2 및 제5 콘택(C1, C2, C5)을 금속 에칭법에 의해 형성하는 과정에서 제2 질화물 반도체층(130)을 식각으로부터 보호하는 역할을 한다.The first intermediate dielectric layer 150 is disposed on the third and fourth contacts C3 and C4 and on the first passivation layer 140. The first intermediate dielectric layer 150 is a type of etch-prevention layer and protects the second nitride semiconductor layer 130 from etching in the process of forming the first, second, and fifth contacts C1, C2, and C5 by a metal etching method. Plays a role.

제1 중간 유전층(150)은 제1 패시베이션층(140)과 동일한 물질을 포함할 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.The first intermediate dielectric layer 150 may include the same material as the first passivation layer 140, and may include, for example, at least one of SiN x , MgO, Sc 2 O 3 , SiO 2 , SOG, and SOD. However, embodiments are not limited thereto.

또한, 제2 패시베이션층(170)은 제1 중간 유전층(150)의 상부에 제1, 제2 및 제5 콘택(C1, C2, C5)을 노출시키면서 배치된다. 또한, 제2 중간 유전층(152)은 제2 패시베이션층(170)의 상부에 제1, 제2 및 제5 콘택(C1, C2, C5)을 노출시키면서 배치된다.In addition, the second passivation layer 170 is disposed while exposing the first, second, and fifth contacts C1, C2, and C5 on the first intermediate dielectric layer 150. In addition, the second intermediate dielectric layer 152 is disposed while exposing the first, second, and fifth contacts C1, C2, and C5 on the second passivation layer 170.

제2 패시베이션층(170) 및 제2 중간 유전층(152) 각각은 제1 패시베이션층(140) 또는 제1 중간 유전층(150)과 각각 동일하거나 서로 다른 물질을 포함할 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.Each of the second passivation layer 170 and the second intermediate dielectric layer 152 may include the same or different materials as the first passivation layer 140 or the first intermediate dielectric layer 150, for example, SiN. It may include at least one of x , MgO, Sc 2 O 3 , SiO 2 , SOG and SOD, but the embodiment is not limited thereto.

한편, 복수의 콘택(C1 ~ C5)은 제2 질화물 반도체층(130) 위에 서로 이격되어 배치된다.Meanwhile, the plurality of contacts C1 to C5 are spaced apart from each other on the second nitride semiconductor layer 130.

제1 및 제2 콘택(C1, C2) 각각은 제1 중간 유전층(150)과 제1 패시베이션층(140)을 관통하여 제2 질화물 반도체층(130)의 상부까지 연장되어 배치된다.Each of the first and second contacts C1 and C2 penetrates the first intermediate dielectric layer 150 and the first passivation layer 140 and extends to the upper portion of the second nitride semiconductor layer 130.

제3 및 제4 콘택(C3, C4) 각각은 제1 패시베이션층(140)을 관통하여 배치된다. 절연층(160)은 도 1에 예시된 바와 같이 제3 및 제4 콘택(C3, C4) 각각과 제2 질화물 반도체층(130) 사이 및 제3 및 제4 콘택(C3, C4) 각각과 제1 패시베이션층(140) 사이에 배치된다. 절연층(160)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 실시 예는 이에 국한되지 않는다.Each of the third and fourth contacts C3 and C4 is disposed through the first passivation layer 140. The insulating layer 160 is formed between each of the third and fourth contacts C3 and C4 and the second nitride semiconductor layer 130 and the third and fourth contacts C3 and C4, respectively, as illustrated in FIG. 1. It is disposed between one passivation layer 140. The insulating layer 160 is Al 2 O 3 It may be the same aluminum oxide layer, a silicon oxide layer such as SiO 2 or a silicon nitride layer, and the embodiment is not limited thereto.

또한, 제5 콘택(C5)은 제1 중간 유전층(150)과, 제1 패시베이션층(140)과, 제2 질화물 반도체층(130)을 관통하여 제2 이종 접합 계면(HJ2)과 연결된다.In addition, the fifth contact C5 penetrates the first intermediate dielectric layer 150, the first passivation layer 140, and the second nitride semiconductor layer 130 and is connected to the second heterojunction interface HJ2.

일 실시 예에 의하면, 도 1에 예시된 전력 반도체 소자가 트랜지스터일 경우, 제1 및 제2 콘택(C1, C2)은 드레인 콘택에 해당하고, 제3 및 제4 콘택(C3, C4)은 게이트 전극에 해당하고, 제5 콘택(C5)은 소스 콘택에 해당할 수 있다. 이 경우, 소스 콘택(C5)과 드레인 콘택(C1, C2)은 게이트 전극(C3, C4)을 사이에 두고 수평 방향으로 서로 이격되어 배치된다. 예를 들어, 드레인 콘택(C1, C2) 및 소스 콘택(C5) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 또한, 게이트 전극(C3, C4) 각각은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(C3, C4) 각각은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(C3, C4) 각각은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다According to an embodiment, when the power semiconductor device illustrated in FIG. 1 is a transistor, the first and second contacts C1 and C2 correspond to a drain contact, and the third and fourth contacts C3 and C4 are gates Corresponding to the electrode, the fifth contact (C5) may correspond to the source contact. In this case, the source contacts C5 and the drain contacts C1 and C2 are disposed spaced apart from each other in the horizontal direction with the gate electrodes C3 and C4 interposed therebetween. For example, each of the drain contact (C1, C2) and the source contact (C5) is at least one of aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), and gold (Au). It may be formed of a single-layer or multi-layer structure including one. Further, each of the gate electrodes C3 and C4 may include a metal material. For example, each of the gate electrodes C3 and C4 may be a refractory metal or a mixture of refractory metals. Alternatively, each of the gate electrodes C3 and C4 may include at least one of Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten), and WSi 2 (Tungstem silicide). Can contain

다른 실시 예에 의하면, 도 1에 예시된 전력 반도체 소자가 다이오드일 경우, 제1 및 제2 콘택(C1, C2)은 다이오드의 양극에 해당하고, 제5 콘택(C5)은 다이오드의 음극에 해당할 수 있다. 이 경우, 양극(C1, C2)과 음극(C5)은 수평 방향으로 서로 이격되어 배치되며, 도 1에 도시된 제3 및 제4 콘택(C3, C4)은 생략된다.According to another embodiment, when the power semiconductor device illustrated in FIG. 1 is a diode, the first and second contacts C1 and C2 correspond to the anode of the diode, and the fifth contact C5 corresponds to the cathode of the diode. can do. In this case, the anodes C1 and C2 and the cathode C5 are spaced apart from each other in the horizontal direction, and the third and fourth contacts C3 and C4 shown in FIG. 1 are omitted.

이 경우, 양극(C1, C2) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 양극(C1, C2) 각각은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 또한, 음극(C5)은 오믹 특성을 갖는 금속 물질로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.In this case, each of the anodes C1 and C2 may include a metal material, for example, a refractory metal or a mixture of refractory metals. Or, each of the anodes (C1, C2) Pt (Platinum), Ge (Germanium), Cu (Copper), Cr (Chromium), Ni (Nickel), Au (Gold), Ti (Titanium), Al (Aluminum), It may include at least one of Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten), or WSi 2 (Tungstem silicide). Further, the cathode C5 may be formed of a metal material having ohmic properties, for example, aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), or gold ( Au) may include a single layer or a multi-layer structure.

제1 및 제2 콘택 패드(CP1, CP2) 각각은 제2 중간 유전층(152)과 제2 패시베이션층(170)을 관통하여 제1 및 제2 콘택(C1, C2)과 각각 전기적으로 연결된다. 또한, 제3 콘택 패드(CP3)는 제2 중간 유전층(152)과 제2 패시베이션층(170)을 관통하여 제5 콘택(C5)과 전기적으로 연결된다.Each of the first and second contact pads CP1 and CP2 penetrates the second intermediate dielectric layer 152 and the second passivation layer 170 and is electrically connected to the first and second contacts C1 and C2, respectively. In addition, the third contact pad CP3 penetrates the second intermediate dielectric layer 152 and the second passivation layer 170 and is electrically connected to the fifth contact C5.

예를 들어, 제1 내지 제3 콘택 패드(CP1 ~ CP3) 각각은 금(Au), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다.For example, each of the first to third contact pads CP1 to CP3 may be formed of at least one of gold (Au), aluminum (Al), and copper (Cu), but embodiments are not limited to these materials. Does not.

또한, 도 1을 참조하면, 실시 예에 의한 전력 반도체 소자(100A)는 소자 분리 영역(ISO)에 의해 인접한 다른 전력 반도체 소자(미도시)와 전기적으로 분리될 수 있다. 여기서, 소자 분리 영역(ISO)은 도 1에 예시된 바와 같이 불순물 이온을 주입하여 형성될 수도 있지만, 트렌치(trench)에 절연물질이 매립된 형태로 형성될 수도 있다. 실시 예는 소자 분리 영역(ISO)의 형태에 국한되지 않는다.In addition, referring to FIG. 1, the power semiconductor device 100A according to the embodiment may be electrically separated from other power semiconductor devices (not shown) adjacent by the device isolation region ISO. Here, the device isolation region ISO may be formed by implanting impurity ions as illustrated in FIG. 1, but may also be formed in a form in which an insulating material is embedded in a trench. The embodiment is not limited to the shape of the device isolation region ISO.

한편, 도 1에 예시된 전력 반도체 소자(100A)는 2개의 오프닝(opening)부(OP1, OP2)의 저면과 측면에 배치된 금속층(180A)을 포함한다. 이때, 금속층(180A)은 복수의 콘택(C1 ~ C5)과 전기적으로 서로 분리되며, 기준 전위인 접지와 연결될 수 있다.Meanwhile, the power semiconductor device 100A illustrated in FIG. 1 includes a metal layer 180A disposed on the bottom and side surfaces of the two opening portions OP1 and OP2. At this time, the metal layer 180A is electrically separated from the plurality of contacts C1 to C5 and may be connected to a ground, which is a reference potential.

도 2를 참조하면, 오프닝부의 폭(W)과 금속층(180A)의 두께(t)는 다음 수학식 1과 같은 관계를 가질 수 있으나, 실시 예는 이에 국한되지 않는다.Referring to FIG. 2, the width W of the opening portion and the thickness t of the metal layer 180A may have a relationship as in Equation 1 below, but the embodiment is not limited thereto.

Figure 112014001861656-pat00001
Figure 112014001861656-pat00001

여기서, α는 예를 들어, 0 이상이고 2 ㎛이하일 수 있으나, 실시 예는 이에 국한되지 않는다.Here, α may be, for example, 0 or more and 2 μm or less, but the embodiment is not limited thereto.

또한, 오프닝부(OP1, OP2) 각각은 기판(110)의 배면(110-1)으로부터 기판(110)을 관통하여, 제1 이종 접합 계면(HJ1)까지 연장되어 배치된다. 즉, 오프닝부(OP1, OP2)는 제1 이종 접합 계면(HJ1)과 연결된다. 이때, 금속층(180A)은 기판(110)의 배면(110-1)을 포함하여 오프닝부(OP1, OP2)의 저면 또는 측면 중 적어도 하나 위에 배치된다. 도 2에 예시된 바와 같이, 금속층(180A)은 오프닝부(OP2)의 측면(OP2-1)과 저면(OP2-2, OP2-3)에 배치될 수 있다.Further, each of the openings OP1 and OP2 penetrates the substrate 110 from the rear surface 110-1 of the substrate 110 and extends to the first heterojunction interface HJ1. That is, the openings OP1 and OP2 are connected to the first heterojunction interface HJ1. At this time, the metal layer 180A is disposed on at least one of the bottom or side surfaces of the openings OP1 and OP2, including the back surface 110-1 of the substrate 110. As illustrated in FIG. 2, the metal layer 180A may be disposed on side surfaces OP2-1 and bottom surfaces OP2-2 and OP2-3 of the opening portion OP2.

일 실시 예에 의하면, 도 1에 예시된 바와 같이, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 제1 질화물 반도체층(120)의 하부까지 연장될 수 있다.According to an embodiment, as illustrated in FIG. 1, the openings OP1 and OP2 may extend from the back surface 110-1 of the substrate 110 to a lower portion of the first nitride semiconductor layer 120.

다른 실시 예에 의하면, 도 1 및 도 2에 도시된 바와 달리 제1 이종 접합 계면(HJ1)이 버퍼층(112)과 기판(110) 사이에 형성될 경우, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 기판(110)을 관통하여 버퍼층(112)의 하부까지 연장될 수 있다. 즉, 이 경우에도 오프닝부(OP1, OP2)는 제1 이종 접합 계면(HJ1)과 연결된다.According to another embodiment, when the first heterojunction interface (HJ1) is formed between the buffer layer 112 and the substrate 110, as shown in FIGS. 1 and 2, the openings OP1 and OP2 may include a substrate ( It may extend from the back surface 110-1 of 110 to the bottom of the buffer layer 112 through the substrate 110. That is, even in this case, the openings OP1 and OP2 are connected to the first heterojunction interface HJ1.

또 다른 실시 예에 의하면, 도 2에 예시된 바와 같이, 오프닝부(OP1, OP2)는 기판(110)의 배면(110-1)으로부터 기판(110)과 버퍼층(112)을 관통하여 제1 질화물 반도체층(120)의 하부까지 연장될 수 있다.According to another embodiment, as illustrated in FIG. 2, the openings OP1 and OP2 penetrate the substrate 110 and the buffer layer 112 from the back surface 110-1 of the substrate 110 to form the first nitride. It may extend to the lower portion of the semiconductor layer 120.

도 3은 본 발명의 다른 실시 예에 의한 전력 반도체 소자(100B)의 단면도를 나타낸다.3 is a sectional view of a power semiconductor device 100B according to another embodiment of the present invention.

오프닝(OP1, OP2) 각각은 제5 콘택(C5)보다는 제1 및 제2 콘택(C1, C2)과 더 가깝게 배치될 수 있다. 예를 들어, 오프닝부(OP1, OP2)는 소스 콘택(C5)보다는 드레인 콘택(C1, C2)에 더 가깝게 배치될 수 있다. 또한, 오프닝부(OP1, OP2)는 음극(C5)보다는 양극(C1, C2)에 더 가깝게 배치될 수 있다.Each of the openings OP1 and OP2 may be disposed closer to the first and second contacts C1 and C2 than to the fifth contact C5. For example, the openings OP1 and OP2 may be disposed closer to the drain contacts C1 and C2 than the source contact C5. Also, the openings OP1 and OP2 may be disposed closer to the anodes C1 and C2 than the cathodes C5.

또는, 오프닝부(OP1, OP2)는 복수의 콘택(C1 ~ C5) 중 적어도 하나를 대향하여 배치될 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 오프닝부(OP1, OP2)는 제1 및 제2 콘택(C1, C2)을 대향하여 배치될 수도 있다. 만일, 도 3에 예시된 전력 반도체 소자(100B)가 트랜지스터일 경우, 오프닝부(OP1, OP2)는 드레인 전극(C1, C2)을 대향하여 배치될 수 있다. 또는, 도 3에 예시된 전력 반도체 소자(100B)가 다이오드일 경우, 오프닝부(OP1, OP2)는 양극(C1, C2)을 대향하여 배치될 수 있다. 이를 제외하면, 도 3에 예시된 전력 반도체 소자(100B)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.Alternatively, the openings OP1 and OP2 may be disposed to face at least one of the plurality of contacts C1 to C5. For example, as illustrated in FIG. 3, the openings OP1 and OP2 may be disposed to face the first and second contacts C1 and C2. If the power semiconductor device 100B illustrated in FIG. 3 is a transistor, the openings OP1 and OP2 may be disposed to face the drain electrodes C1 and C2. Alternatively, when the power semiconductor device 100B illustrated in FIG. 3 is a diode, the openings OP1 and OP2 may be disposed to face the anodes C1 and C2. Except for this, the power semiconductor device 100B illustrated in FIG. 3 is the same as the power semiconductor device 100A illustrated in FIG. 1, and a duplicate description is omitted.

도 4는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100C)의 단면도를 나타낸다.4 is a sectional view of a power semiconductor device 100C according to another embodiment of the present invention.

도 1 및 도 2에 예시된 전력 반도체 소자(100A, 100B)의 경우, 금속층(180A)은 오프닝부(OP1, OP2)의 측면(OP2-1)과 저면(OP2-2, OP2-3)에 배치되는 반면, 도 4에 예시된 전력 반도체 소자(100C)의 경우 금속층(180B)은 오프닝부(OP1, OP2)를 매립하여 배치된다. 이를 제외하면, 도 4에 예시된 전력 반도체 소자(100C)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다. 또한, 비록 도시되지는 않았지만, 도 3에 예시된 금속층(180A)도 도 4에 예시된 바와 같이 오프닝부(OP1, OP2)에 매립될 수도 있다.In the case of the power semiconductor devices 100A and 100B illustrated in FIGS. 1 and 2, the metal layer 180A is provided on the side surfaces OP2-1 and bottom surfaces OP2-2 and OP2-3 of the openings OP1 and OP2. On the other hand, in the case of the power semiconductor device 100C illustrated in FIG. 4, the metal layer 180B is disposed by filling the openings OP1 and OP2. Except for this, since the power semiconductor device 100C illustrated in FIG. 4 is the same as the power semiconductor device 100A illustrated in FIG. 1, a duplicate description is omitted. Further, although not shown, the metal layer 180A illustrated in FIG. 3 may also be embedded in the openings OP1 and OP2 as illustrated in FIG. 4.

도 5는 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100D)의 단면도를 나타낸다.5 is a sectional view of a power semiconductor device 100D according to still another embodiment of the present invention.

도 1 내지 도 4에 예시된 전력 반도체 소자(100A ~ 100C)의 경우, 오프닝부(OP1, OP2)는 기판(110)의 가장 자리(110-2)로부터 이격되어 형성되어 있다. 반면에, 도 5에 예시된 바와 같이 오프닝부(OP1, OP2)는 기판(110)의 가장 자리(110-2)에 형성될 수도 있다. 즉, 오프닝부(OP1, OP2)는 전력 반도체 소자(100D)의 측부에 형성된 베블(bevel)에 의해 정의될 수도 있다. 이 경우, 금속층(180C-1, 180C-2)은 오프닝부(OP1, OP2)의 측면과 저면에 배치된다. 이와 같이 오프닝부(OP1, OP2)가 형성된 위치가 다름을 제외하면, 도 5에 예시된 전력 반도체 소자(100D)는 도 1에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.In the case of the power semiconductor elements 100A to 100C illustrated in FIGS. 1 to 4, the openings OP1 and OP2 are formed spaced apart from the edge 110-2 of the substrate 110. On the other hand, as illustrated in FIG. 5, the openings OP1 and OP2 may be formed on the edge 110-2 of the substrate 110. That is, the openings OP1 and OP2 may be defined by a bevel formed on the side of the power semiconductor device 100D. In this case, the metal layers 180C-1 and 180C-2 are disposed on the side and bottom surfaces of the openings OP1 and OP2. As described above, except that the positions in which the openings OP1 and OP2 are formed are different, the power semiconductor device 100D illustrated in FIG. 5 is the same as the power semiconductor device 100A illustrated in FIG. 1, and a duplicate description is omitted .

도 6은 본 발명의 또 다른 실시 예에 의한 전력 반도체 소자(100E)의 단면도를 나타낸다.6 is a sectional view of a power semiconductor device 100E according to another embodiment of the present invention.

도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)에서 오프닝부(OP1, OP2)는 복수 개이며, 복수 개의 오프닝부(OP1, OP2)는 서로 이격되어 배치된다. 즉, 도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)에서 오프닝부(OP1, OP2)의 개수는 2개이지만, 실시 예는 오프닝부의 개수에 국한되지 않는다. 다른 실시 예에 의하면, 전력 반도체 소자(100A ~ 100D)는 2개보다 더 많은 오프닝부를 가질 수도 있고, 도 6에 예시된 바와 같이, 전력 반도체 소자(100E)는 한 개의 오프닝부(OP1)만을 포함할 수도 있다. 이를 제외하면, 도 6에 예시된 전력 반도체 소자(100E)는 도 5에 예시된 전력 반도체 소자(100D)와 동일하므로 중복되는 설명을 생략한다.In the power semiconductor devices 100A to 100D illustrated in FIGS. 1 to 5, a plurality of openings OP1 and OP2 are provided, and a plurality of openings OP1 and OP2 are spaced apart from each other. That is, the number of openings OP1 and OP2 in the power semiconductor devices 100A to 100D illustrated in FIGS. 1 to 5 is two, but the embodiment is not limited to the number of openings. According to another embodiment, the power semiconductor elements 100A to 100D may have more than two openings, and as illustrated in FIG. 6, the power semiconductor element 100E includes only one opening portion OP1. You may. Except for this, the power semiconductor device 100E illustrated in FIG. 6 is the same as the power semiconductor device 100D illustrated in FIG. 5, and a duplicate description is omitted.

전술한 바와 같이 오프닝부(OP1, OP2)는 다양한 형태를 가질 수 있으며, 오프닝부(OP1, OP2)의 형태에 따라 금속층(180A ~ 180C-2)은 오프닝부(OP1, OP2)의 측면과 저면에 배치되거나, 매립하여 배치될 수 있다.As described above, the openings OP1 and OP2 may have various forms, and the metal layers 180A to 180C-2 according to the shape of the openings OP1 and OP2 have side and bottom surfaces of the openings OP1 and OP2. It can be placed in, or can be placed in a landfill.

전술한 금속층(180A ~ 180C-2)은 금속 물질을 포함할 수 있으며, 예를 들어, Ti, Au, Al 또는 Ni 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다.The above-described metal layers 180A to 180C-2 may include a metal material, and may be made of at least one of Ti, Au, Al, or Ni or alloys thereof.

도 1 내지 도 6에 예시된 전력 반도체 소자(100A ~ 100E)에서, 제1 패시베이션층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 다수의 콘택 패드(CP1 ~ CP3)의 구조는 예시적이며, 실시 예는 이에 국한되지 않는다. 즉, 전술한 전력 반도체 소자(100A ~ 100E)에서 적어도 하나의 오프닝부(OP1, OP2)가 기판(110)을 관통하여 제1 이종 접합 계면(HJ1)과 전기적으로 접촉할 수 있다면, 제1 패시베이션층(140), 제1 및 제2 중간 유전층(150, 152), 절연층(160), 제2 패시베이션층(170), 금속층(180A), 다수의 콘택(C1 ~ C5) 및 콘택 패드(CP1 ~ CP3)는 다른 다양한 구조를 가질 수 있으며, 실시 예는 이에 국한되지 않는다.In the power semiconductor devices 100A to 100E illustrated in FIGS. 1 to 6, the first passivation layer 140, the first and second intermediate dielectric layers 150 and 152, the insulating layer 160, and the second passivation layer ( 170), the structures of the metal layer 180A, the plurality of contacts C1 to C5, and the plurality of contact pads CP1 to CP3 are exemplary, and embodiments are not limited thereto. That is, if at least one of the openings OP1 and OP2 in the power semiconductor devices 100A to 100E described above can penetrate the substrate 110 and make electrical contact with the first heterojunction interface HJ1, the first passivation Layer 140, first and second intermediate dielectric layers 150 and 152, insulating layer 160, second passivation layer 170, metal layer 180A, multiple contacts C1 to C5, and contact pads CP1 ~ CP3) may have various other structures, and embodiments are not limited thereto.

전술한 바와 같이, 실시 예에 의한 전력 반도체 소자(100A ~ 100E)의 경우, 오프닝부(OP1, OP2)가 기판(110)을 관통하여 제1 이종 접합 계면(HJ1)에 연결되어 있고, 오프닝부(OP1, OP2)와 기판(110)의 배면(110-1)에 금속층(180A ~ 180C-2)이 배치되어 있기 때문에, 높은 항복 전압에서 제1 이종 접합 계면(HJ1)의 제1 채널층(CH1)을 통해 금속층(180A ~ 180C-2)을 통해 캐리어가 흐를 수 있어, 소자의 파괴가 방지될 수 있다.As described above, in the case of the power semiconductor devices 100A to 100E according to the embodiment, the openings OP1 and OP2 penetrate the substrate 110 and are connected to the first heterojunction interface HJ1, and the openings Since the metal layers 180A to 180C-2 are disposed on the back surfaces 110-1 of the OP1 and OP2 and the substrate 110, the first channel layer of the first heterojunction interface HJ1 at a high breakdown voltage ( The carrier may flow through the metal layers 180A to 180C-2 through CH1), and destruction of the device may be prevented.

이하, 실시 예에 의한 전력 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다. 예를 들어, 도 6에 예시된 전력 반도체 소자(100E)의 제조 방법을 다음과 같이 설명하지만, 도 1 내지 도 5에 예시된 전력 반도체 소자(100A ~ 100D)의 경우도 동일한 방법으로 제조될 수 있음은 물론이다. 또한, 도 6에 예시된 전력 반도체 소자(100E)는 이하에서 설명되는 제조 방법 이외에도 다른 방법에 의해서도 형성될 수 있으며, 실시 예는 이에 국한되지 않는다.Hereinafter, a method of manufacturing a power semiconductor device according to an embodiment will be described with reference to the accompanying drawings. For example, the manufacturing method of the power semiconductor device 100E illustrated in FIG. 6 will be described as follows, but the power semiconductor devices 100A to 100D illustrated in FIGS. 1 to 5 may also be manufactured in the same way. Yes, of course. In addition, the power semiconductor device 100E illustrated in FIG. 6 may be formed by other methods in addition to the manufacturing method described below, and the embodiment is not limited thereto.

도 7a 내지 도 7j는 도 6에 예시된 전력 반도체 소자(100E)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도들이다.7A to 7J are process cross-sectional views illustrating a manufacturing method according to an embodiment of the power semiconductor device 100E illustrated in FIG. 6.

도 7a를 참조하면, 기판(110) 위에 버퍼층(112), 제1 및 제2 질화물 반도체층(120, 130)을 순차적으로 형성한다.Referring to FIG. 7A, the buffer layer 112 and the first and second nitride semiconductor layers 120 and 130 are sequentially formed on the substrate 110.

기판(110)은 실리콘 기판, GaN 기판 또는 사파이어 기판일 수도 있다.The substrate 110 may be a silicon substrate, a GaN substrate, or a sapphire substrate.

버퍼층(112)은 Al, Ga 또는 N 중 적어도 하나의 물질 또는 이들의 합금으로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다.The buffer layer 112 may be formed of at least one material of Al, Ga, or N, or an alloy thereof, but embodiments are not limited thereto.

제1 질화물 버퍼층(120)은 언도프된(undoped) 반도체층일 수 있으며, 제1 및 제2 질화물 반도체층(120, 130) 각각은 반도체 화합물로 형성될 수 있다. 제1 및 제2 질화물 반도체층(120, 130) 각각은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 및 제2 질화물 반도체층(120, 130) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나 실시 예는 이에 국한되지 않는다.The first nitride buffer layer 120 may be an undoped semiconductor layer, and each of the first and second nitride semiconductor layers 120 and 130 may be formed of a semiconductor compound. Each of the first and second nitride semiconductor layers 120 and 130 may be implemented with a compound semiconductor such as a group 3-5 group or a group 2-6 group, for example, Al x In y Ga (1-xy) It may include a semiconductor material having a composition formula of N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). Each of the first and second nitride semiconductor layers 120 and 130 is at least one of GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP, or Alloys may be included, but embodiments are not limited thereto.

이후, 도 7b를 참조하면, 아르곤과 같은 이온을 제1 및 제2 질화물 반도체층(120, 130)에 주입하여 소자 분리층(ISO)을 형성한다.Thereafter, referring to FIG. 7B, ions such as argon are implanted into the first and second nitride semiconductor layers 120 and 130 to form a device isolation layer ISO.

계속해서, 도 7c를 참조하면, 소자 분리층(ISO)과 제2 질화물 반도체층(130) 위에 제1 패시베이션층(140)을 형성한다. 제1 패시베이션층(140)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 저압(LP:Low Pressure) CVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법에 의해 저온에서 형성될 수 있으며, 이에 대해 한정하지는 않는다.Subsequently, referring to FIG. 7C, the first passivation layer 140 is formed on the device isolation layer ISO and the second nitride semiconductor layer 130. The first passivation layer 140 includes a metal organic chemical vapor deposition (MOCVD), a chemical vapor deposition (CVD), a plasma-enhanced chemical vapor deposition (PECVD), and a low pressure (LP: Low Pressure) by CVD, Molecular Beam Epitaxy (MBE), Inductively Coupled Plasma Chemical Vapor Deposition (ICPCVD), Hydride Vapor Phase Epitaxy (HVPE) It may be formed at a low temperature, but is not limited thereto.

이후, 도 7d를 참조하면, 절연층(160)과 제3 및 제4 콘택(C3, C4)을 형성한다. 예를 들어, 제1 패시베이션층(140) 위에 포토 레지스터 패턴(미도시)을 형성하고, 포토 레지스터 패턴을 식각 마스크로 이용하여 제3 및 제4 콘택(C3, C4)이 형성될 부분을 식각하여 제2 질화물 반도체층(130)을 노출시킨다. 이후, 식각 마스크로 이용된 포토 레지스터 패턴을 아세톤 등으로 제거한다. 이후, 제2 질화물 반도체층(130)의 노출된 부분을 포함하여 제1 패시베이션층(140)의 위에 절연층(160)을 형성한다. 예를 들어, 원자층 증착법(Atomic Layer Deposition)에 의해 알루미늄 산화막(Al2O3)으로 절연층(160)을 형성할 수 있다. 이후, 절연층(160의 상부에 제3 및 제4 콘택(C3, C4)용 금속층(미도시)을 형성한다. 금속층은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 형성될 수 있다. 금속층이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있다. 이후, 금속층 위에 포토 레지스터 패턴(미도시)을 형성하고, 포토 레지스터 패턴을 식각 마스크로 이용하여 금속층과 절연층(160)을 에치 백(etch back) 공정으로 식각한 후 포토 레지스터 패턴을 제거하면 도 7b에 도시된 결과물이 형성될 수 있다.Thereafter, referring to FIG. 7D, the insulating layer 160 and the third and fourth contacts C3 and C4 are formed. For example, a photoresist pattern (not shown) is formed on the first passivation layer 140, and a portion where the third and fourth contacts C3 and C4 are to be formed is etched using the photoresist pattern as an etching mask. The second nitride semiconductor layer 130 is exposed. Thereafter, the photoresist pattern used as an etch mask is removed with acetone or the like. Thereafter, the insulating layer 160 is formed on the first passivation layer 140 including the exposed portion of the second nitride semiconductor layer 130. For example, the insulating layer 160 may be formed of an aluminum oxide layer (Al 2 O 3 ) by atomic layer deposition (Atomic Layer Deposition). Thereafter, a metal layer (not shown) for the third and fourth contacts C3 and C4 is formed on the insulating layer 160. The metal layer uses e-beam evaporation or metal sputter. After the metal layer is formed, subsequent heat treatment may be performed, for example, rapid thermal annealing may be performed at 400° C. for 10 minutes, after which a photoresist pattern (not shown) is formed on the metal layer. ) Is formed, the metal layer and the insulating layer 160 are etched by an etch back process using the photo resistor pattern as an etch mask, and then the photo resistor pattern is removed to form the result shown in FIG. 7B. .

예를 들어, 절연층(160)은 Al2O3 같은 알루미늄 산화층 이외에도, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등에 의해 형성될 수 있으며, 실시 예는 이에 국한되지 않는다.For example, the insulating layer 160 is Al 2 O 3 In addition to the same aluminum oxide layer, it may be formed of a silicon oxide layer such as SiO 2 or a silicon nitride layer, and the embodiment is not limited thereto.

이후, 도 7e에 도시된 바와 같이, 제3 및 제4 콘택(C3, C4)의 상부와 측부 및 제1 패시베이션층(140) 위에 제1 중간 유전층(150)을 형성한다. 제1 패시베이션층(140)과 마찬가지로 제1 중간 유전층(150)도 MOCVD, CVD, PECVD, LP CVD, MBE, HVPE, ICPCVD 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.Thereafter, as illustrated in FIG. 7E, the first intermediate dielectric layer 150 is formed on the upper and side portions of the third and fourth contacts C3 and C4 and the first passivation layer 140. Like the first passivation layer 140, the first intermediate dielectric layer 150 may be formed using a method such as MOCVD, CVD, PECVD, LP CVD, MBE, HVPE, ICPCVD, but is not limited thereto.

이후, 도 7f를 참조하면, 제1 중간 유전층(150)과 제1 패시베이션층(140)을 관통하여 제2 질화물 반도체층(130)의 상부까지 연장되는 제1 및 제2 콘택(C1, C2)을 형성하고, 제1 중간 유전체층(150), 제1 패시베이션층(140) 및 제2 질화물 반도체층(130)을 관통하여 제5 콘택(C5)을 형성한다. 이후, 제1, 제2 및 제5 콘택(C1, C2, C5)과 제1 중간 유전층(150)의 상부에 제2 패시베이션층(170)을 형성한다.Thereafter, referring to FIG. 7F, first and second contacts C1 and C2 penetrating through the first intermediate dielectric layer 150 and the first passivation layer 140 and extending to the upper portion of the second nitride semiconductor layer 130 And a fifth contact C5 through the first intermediate dielectric layer 150, the first passivation layer 140, and the second nitride semiconductor layer 130. Thereafter, the second passivation layer 170 is formed on the first, second, and fifth contacts C1, C2, and C5 and the first intermediate dielectric layer 150.

이후, 도 7g를 참조하면, 제2 패시베이션층(170)의 상부에 제2 중간 유전층(152)을 형성한 다음, 제1 내지 제3 콘택 패드(CP1 ~ CP3)가 형성될 영역의 제2 패시베이션층(170)과 제2 중간 유전층(152)을 식각하여, 제1, 제2 및 제3 콘택(C1, C2, C5)의 상부를 노출하고, 노출된 제1, 제2 및 제3 콘택(C1, C2, C5)과 전기적으로 연결되는 제1 내지 제3 콘택 패드(CP1 ~ CP3)를 형성한다.Thereafter, referring to FIG. 7G, the second intermediate dielectric layer 152 is formed on the second passivation layer 170, and then the second passivation of the region where the first to third contact pads CP1 to CP3 are to be formed. The layer 170 and the second intermediate dielectric layer 152 are etched to expose the upper portions of the first, second, and third contacts C1, C2, and C5, and the exposed first, second, and third contacts ( C1, C2, and C5) to form first to third contact pads CP1 to CP3 electrically connected to each other.

전술한 제1 및 제2 패시베이션층(140, 170)과 제1 및 제2 중간 유전층(150, 152) 각각은 서로 동일하거나 다른 물질로 형성될 수 있으며, 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 및 SOD 중 적어도 하나에 의해 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.Each of the aforementioned first and second passivation layers 140 and 170 and the first and second intermediate dielectric layers 150 and 152 may be formed of the same or different materials, for example, SiN x , MgO, Sc 2 O 3 , SiO 2 , SOG, and may be formed by at least one of SOD, but the embodiment is not limited thereto.

또한, 전술한 제1 내지 제5 콘택(C1 ~ C5)은 다양한 물질에 의해 형성될 수 있다.Further, the above-described first to fifth contacts C1 to C5 may be formed by various materials.

예를 들어, 제1, 제2 및 제5 콘택(C1, C2, C5) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있고, 제3 및 제4 콘택(C3, C4) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물이나 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.For example, each of the first, second, and fifth contacts C1, C2, and C5 includes aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), and gold (Au). ) May be formed in a single-layer or multi-layer structure, and each of the third and fourth contacts C3 and C4 may include a metal material, for example, a refractory metal or a mixture of such refractory metals. Or Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten), and WSi 2 (Tungstem silicide).

또는, 제1 및 제2 콘택(C1, C2) 각각은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속 또는 이러한 내화 금속의 혼합물일 수 있다. 또한, 제1 및 제2 콘택(C1, C2) 각각은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 또한, 제5 콘택(C5)은 오믹 특성을 갖는 금속 물질로 형성될 수 있으며, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.Alternatively, each of the first and second contacts C1 and C2 may include a metal material, for example, a refractory metal or a mixture of refractory metals. In addition, each of the first and second contacts (C1, C2) is Pt (Platinum), Ge (Germanium), Cu (Copper), Cr (Chromium), Ni (Nickel), Au (Gold), Ti (Titanium), It may include at least one of Al (Aluminum), Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), W (tungsten), or WSi 2 (Tungstem silicide). In addition, the fifth contact (C5) may be formed of a metal material having ohmic properties, for example, aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu) or It may be formed of a single layer or a multilayer structure including at least one of gold (Au).

또한, 제1 내지 제3 콘택 패드(CP1 ~ CP3) 각각은 금(Au), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다.Further, each of the first to third contact pads CP1 to CP3 may be formed of at least one of gold (Au), aluminum (Al), and copper (Cu), but embodiments are not limited to these materials.

이후, 도 7h를 참조하면, 전력 반도체 소자들을 분리하기 위해, 소자 분리막(ISO)이 노출되도록 기판(110)의 배면을 식각하여 오프닝부(OP)를 형성하는 1차 다이싱(dicing)을 수행한다. 여기서, 오프닝부(OP)는 도 6에 도시된 오프닝부(OP1)에 해당한다.Subsequently, referring to FIG. 7H, in order to separate power semiconductor devices, primary dicing is performed by etching the rear surface of the substrate 110 to expose the device isolation layer ISO to form an opening OP. do. Here, the opening portion OP corresponds to the opening portion OP1 illustrated in FIG. 6.

이후, 도 7i를 참조하면, 오프닝부(OP)를 포함하여 기판(110)의 배면(110-1)에 금속층(180C-1)을 증착하여 형성한다. 여기서, 금속층(180C-1)은 금속 물질을 포함할 수 있으며, 예를 들어, Ti, Au, Al 또는 Ni 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있다. 예를 들어, 금속층(180C-1)은 전자 빔 증착 또는 금속 스퍼터를 이용하여 형성될 수 있다. 금속층(180C-1)이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리가 실시될 수 있다.Thereafter, referring to FIG. 7I, a metal layer 180C-1 is formed by depositing a metal layer 180C-1 on the back surface 110-1 of the substrate 110 including the opening OP. Here, the metal layer 180C-1 may include a metal material, and may be made of at least one of Ti, Au, Al, or Ni or alloys thereof. For example, the metal layer 180C-1 may be formed using electron beam deposition or metal sputtering. After the metal layer 180C-1 is formed, subsequent heat treatment may be performed, for example, rapid heat treatment may be performed at 400° C. for 10 minutes.

이후, 도 7j를 참조하면, 전력 반도체 소자들을 분리하여, 도 6에 예시된 전력 반도체 소자(100E)를 완성하는 2차 다이싱을 수행한다.Thereafter, referring to FIG. 7J, the power semiconductor elements are separated to perform secondary dicing to complete the power semiconductor element 100E illustrated in FIG. 6.

전술한 바와 같이, 패키지 실장을 위해 다이싱을 수행할 때, 오프닝(OP)를 형성할 경우, 오프닝부(OP) 형성을 위한 별도의 제조 공정이 요구되지 않는다. 따라서, 높은 항복 전압으로부터 소자의 파괴를 방지하기 위해, 오프닝부(OP)와 금속층(180C-1)을 형성할 때, 오프닝부(OP)를 간단히 제조할 수 있다.As described above, when dicing for package mounting, when forming the opening OP, a separate manufacturing process for forming the opening OP is not required. Therefore, in order to prevent destruction of the device from a high breakdown voltage, when forming the opening portion OP and the metal layer 180C-1, the opening portion OP can be simply manufactured.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments have been mainly described above, but this is merely an example, and is not intended to limit the present invention. Those of ordinary skill in the art to which the present invention pertains have not been exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to these modifications and applications should be construed as being included in the scope of the invention defined in the appended claims.

100A ~ 100E: 전력 반도체 소자 110: 기판
112: 버퍼층 120: 제1 질화물 반도체층
130: 제2 질화물 반도체층 140: 제1 패시베이션층
150: 제1 중간 유전층 152: 제2 중간 유전층
160: 절연층 170: 제2 패시베이션층
180A ~ 180C-2: 금속층 C1 ~ C5: 콘택
CP1 ~ CP3: 콘택 패드100A to 100E: power semiconductor element 110: substrate
112: buffer layer 120: first nitride semiconductor layer
130: second nitride semiconductor layer 140: first passivation layer
150: first intermediate dielectric layer 152: second intermediate dielectric layer
160: insulating layer 170: second passivation layer
180A to 180C-2: Metal layers C1 to C5: Contact
CP1 ~ CP3: Contact pad

Claims (19)

기판;
상기 기판 위에 제1 질화물 반도체층;
상기 제1 질화물 반도체층 위에 제2 질화물 반도체층;
상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및
상기 기판의 배면으로부터 상기 기판을 관통하여 형성된 적어도 하나의 오프닝부의 저면 또는 측면 위에 배치된 금속층을 포함하고,
상기 적어도 하나의 오프닝부는 전력 반도체 소자의 측부의 베블(bevel)에 의해 정의되고,
상기 적어도 하나의 오프닝부는 상기 복수의 콘택 중 적어도 하나를 대향하여 배치되고,
상기 금속층은 상기 적어도 하나의 오프닝부를 매립하여 배치된 전력 반도체 소자.Board;
A first nitride semiconductor layer on the substrate;
A second nitride semiconductor layer on the first nitride semiconductor layer;
A plurality of contacts spaced apart from each other on the second nitride semiconductor layer; And
And a metal layer disposed on a bottom or side surface of at least one opening portion formed through the substrate from the rear surface of the substrate,
The at least one opening portion is defined by a bevel on the side of the power semiconductor element,
The at least one opening portion is disposed facing at least one of the plurality of contacts,
The metal layer is a power semiconductor device disposed by filling the at least one opening. 삭제delete 제1 항에 있어서, 상기 기판과 상기 제1 질화물 반도체층 사이에 배치되는 버퍼층을 더 포함하는 전력 반도체 소자.The power semiconductor device of claim 1, further comprising a buffer layer disposed between the substrate and the first nitride semiconductor layer. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 항에 있어서, 상기 복수의 콘택은
게이트 전극; 및
상기 게이트 전극을 사이에 두고 수평 방향으로 서로 이격된 소스 콘택 및 드레인 콘택을 포함하고,
상기 적어도 하나의 오프닝부는 상기 소스 콘택보다는 상기 드레인 콘택과 더 가깝게 배치된 전력 반도체 소자.The method of claim 1, wherein the plurality of contacts
Gate electrode; And
A source contact and a drain contact spaced apart from each other in a horizontal direction with the gate electrode interposed therebetween,
The at least one opening is a power semiconductor device disposed closer to the drain contact than the source contact. 삭제delete 제1 항에 있어서, 상기 복수의 콘택은
수평 방향으로 서로 이격된 음극과 양극을 포함하고,
상기 적어도 하나의 오프닝부는 상기 양극을 대향하여 배치된 전력 반도체 소자.The method of claim 1, wherein the plurality of contacts
It includes a cathode and an anode spaced apart from each other in the horizontal direction,
The at least one opening portion is a power semiconductor device disposed to face the anode. 삭제delete 삭제delete 삭제delete 기판;
상기 기판 위에 배치되며, 상기 기판과 제1 이종 접합 계면을 형성하는 제1 질화물 반도체층;
상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 제2 이종 접합 계면을 형성하는 제2 질화물 반도체층;
상기 제2 질화물 반도체층 위에 서로 이격되어 배치된 복수의 콘택; 및
상기 기판의 배면으로부터 상기 기판을 관통하여 상기 제1 이종 접합 계면까지 연장된 적어도 하나의 오프닝부에 배치된 금속층을 포함하고,
상기 제1 질화물 반도체층은
상기 제1 이종 접합 계면과 연결되어 형성된 2차원 홀 가스(2-DHG)층을 포함하는 하부; 및
상기 제2 이종 접합 계면과 연결되어 형성된 2차원 전자 가스(2-DEG)층을 포함하는 상부를 포함하는 전력 반도체 소자.Board;
A first nitride semiconductor layer disposed on the substrate and forming a first heterojunction interface with the substrate;
A second nitride semiconductor layer disposed on the first nitride semiconductor layer and forming a second heterojunction interface with the first nitride semiconductor layer;
A plurality of contacts spaced apart from each other on the second nitride semiconductor layer; And
And a metal layer disposed on at least one opening portion extending from the rear surface of the substrate to the first heterojunction interface through the substrate,
The first nitride semiconductor layer
A lower portion including a two-dimensional hole gas (2-DHG) layer formed in connection with the first heterojunction interface; And
A power semiconductor device including an upper portion including a two-dimensional electron gas (2-DEG) layer formed by being connected to the second heterojunction interface. 삭제delete 삭제delete 삭제delete
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US20130248879A1 (en) * 2012-03-20 2013-09-26 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for gan hemt devices

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