KR20140069886A - Power semiconductor device - Google Patents
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Abstract
Description
실시예는 전력 반도체 소자에 관한 것이다.An embodiment relates to a power semiconductor device.
GaN 등의 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전력 반도체 소자 등에 널리 사용된다.III-V compound semiconductors, such as GaN, are widely used in optoelectronics and power semiconductor devices due to their many advantages such as broad and easy bandgap energy.
특히 넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.Gallium nitride (GaN) materials with broad energy bandgap characteristics are suitable for power semiconductor devices such as power switches, such as excellent forward characteristics, high breakdown voltage, and low intrinsic carrier density.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.Schottky barrier diodes, metal semiconductor field effect transistors, and high electron mobility transistors (HEMTs) are known as power semiconductor devices.
Ⅲ-Ⅴ족 화합물을 이용한 전력 반도체 소자는 채널층이 형성되어 전기적으로 normally-on 소자이나, 실리콘(Si)으로 이루어진 전력 소자를 대체하기 위하여 normally-off일 필요가 있다. 따라서, 전력 반도체 소자를 normally-off 시키기 위하여, 채널층의 일부를 물리적으로 식각하거나 p-GaN을 성장시키는 방법이 있다.A power semiconductor device using a group III-V compound must be normally-off in order to replace a normally-on device or a power device made of silicon (Si) by forming a channel layer. Therefore, in order to normally-off the power semiconductor device, there is a method of physically etching a part of the channel layer or growing p-GaN.
그러나, 이러한 방법은 포토리쏘그래피(photolithography) 공정이 2회 이상 필요하거나, 미세한 깊이로 채널층의 일부를 식각해야 하므로 재연성에 어려움이 있을 수 있고, 또한 물리적인 식각의 경우 식각된 면에 전계가 집중될 수 있는 문제점도 있다.However, this method may be difficult to reproduce because it requires two or more times of photolithography process or etching of a part of the channel layer with a fine depth, and in the case of physical etching, There is also a problem that can be concentrated.
실시예는 전력 반도체 소자를 normally-off로 제조하고자 한다.An embodiment attempts to manufacture a power semiconductor device normally-off.
실시예는 기판; 상기 기판 상에 배치된 버퍼층; 상기 버퍼층 상에 배치된 배리어층; 및 상기 버퍼층 내에 상기 배리어층과 인접하여 배치된 채널층을 포함하고, 상기 채널층이 일부 영역에서 단락된 전력 반도체 소자를 제공한다.An embodiment includes a substrate; A buffer layer disposed on the substrate; A barrier layer disposed on the buffer layer; And a channel layer disposed adjacent to the barrier layer in the buffer layer, wherein the channel layer is short-circuited in some regions.
채널층이 단락된 영역 내에서 원자 배열이 비정형(amorphous)을 이룰 수 있다.The atomic arrangement in the channel layer shorted region can be amorphous.
채널층이 단락된 영역 내에 아르곤(Ar) 또는 플루오르(F)가 배치될 수 있다.Argon (Ar) or fluorine (F) may be disposed in the region where the channel layer is short-circuited.
채널층의 에너지 밴드 갭은 상기 배리어층의 에너지 밴드 갭보다 작을 수 있고, 채널 층 내에서 에너지 밴드 갭이 휘어질 수 있다.The energy band gap of the channel layer may be smaller than the energy band gap of the barrier layer, and the energy band gap may be bent in the channel layer.
배리어층은 AlxGa1 - xN의 조성식을 가지고, x는 0.2 이상이고 0.45 이하일 수있다.The barrier layer has a composition formula of Al x Ga 1 - x N, and x may be 0.2 or more and 0.45 or less.
채널층이 단락된 영역은 상기 버퍼층을 2개의 영역으로 분리할 수 있다.The region where the channel layer is short-circuited can separate the buffer layer into two regions.
전력 반도체 소자는 배리어층 상에 배치된 절연층, 및 상기 절연층 상에 배치되고 상기 채널층이 단락된 영역과 대응되는 게이트 전극을 더 포함할 수 있다.The power semiconductor device may further include an insulating layer disposed on the barrier layer, and a gate electrode disposed on the insulating layer and corresponding to a region where the channel layer is short-circuited.
전력 반도체 소자는 절연층을 관통하여 상기 배리어층과 접촉하고, 상기 게이트 전극을 사이에 두고 배치되는 소오스 전극과 드레인 전극을 더 포함할 수 있다.The power semiconductor device may further include a source electrode and a drain electrode which are in contact with the barrier layer through the insulating layer and are disposed with the gate electrode interposed therebetween.
버퍼층은 언도프드 GaN으로 이루어질 수 있다.The buffer layer may be made of undoped GaN.
본 실시예에 전력 반도체 소자와 그 제조방법은 배리어층 등의 식각 없이도 채널층이 일부 영역에서 단락되어 normally-off이면서도 식각된 영역에서의 프로파일(profile)에 따른 전계의 집중을 방지할 수 있다. 그리고, 종래에는 소자 단위의 분리(isolation) 공정과 리세스(recess)를 형성하기 위한 식각 공정이 별도로 진행되었으나, 본 실시예에서는 리세스의 형성 없이 채널층의 일부 영역의 단락과 소자 단위의 분리(isolation) 공정을 진행하여 재연성을 확보할 수 있다.In this embodiment, the power semiconductor device and its manufacturing method can prevent concentration of an electric field according to a profile in an etched area, even though the channel layer is short-circuited in some areas without etching the barrier layer and the like. Conventionally, the element isolation process and the etching process for forming a recess have been separately performed. However, in this embodiment, a short-circuit of a partial region of the channel layer and isolation it is possible to ensure the reproducibility by carrying out an isolation process.
도 1은 전력 반도체 소자의 일실시예의 단면도이고,
도 2는 도 1의 전력 반도체 소자의 평면도이고,
도 3a 내지 도 3f는 도 1의 전력 반도체 소자의 제조공정을 나타낸 도면이고,
도 4a 및 도 4b는 전력 반도체 소자의 채널층을 단락시키는 비교예를 나타낸 도면이다.1 is a cross-sectional view of one embodiment of a power semiconductor device,
Figure 2 is a top view of the power semiconductor device of Figure 1,
FIGS. 3A to 3F are diagrams illustrating a manufacturing process of the power semiconductor device of FIG. 1,
4A and 4B are views showing a comparative example in which a channel layer of a power semiconductor device is short-circuited.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
도 1은 전력 반도체 소자의 일실시예의 단면도이고, 도 2는 도 1의 전력 반도체 소자의 평면도이다.Figure 1 is a cross-sectional view of one embodiment of a power semiconductor device, and Figure 2 is a top view of the power semiconductor device of Figure 1;
도시된 전력 반도체 소자(100)는 기판(110)과, 전이층(120)과, 버퍼층(130)과, 배리어층(150)과, 소오스 전극(162)과 드레인 전극(164) 및 게이트 전극(166)을 포함하여 이루어진다.The illustrated
기판(110) 상에 버퍼층(130)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있다.A
기판(110)과 버퍼층(130) 사이에 전이층(120)이 더 배치될 수도 있다. 전이층(120)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으며, 전이층(120)은 생략될 수도 있다.A
버퍼층(130)은 언도프된(undoped) 반도체층일 수 있고, 반도체 화합물로 형성될 수 있으며 보다 상세하게는 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 버퍼층(130)은 GaN으로 이루어지거나, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있고, 예를 들면 InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The
채널층(140)은 배리어층(150)에 인접하여 버퍼층(130)의 내부에 형성될 수 있으며, 채널층(140)은 버퍼층(130) 내에서 도 1을 기준으로 하여 상부(upper region)에 배치될 수 있다.The
채널층(140)은 버퍼층(130)의 에너지 밴드 갭이 휘어서 자연적으로 생길 수 있는데, 채널층(140)의 에너지 밴드 갭은 배리어층(150)의 에너지 밴드 갭보다 작을 수 있다.The energy band gap of the
도 1에서 채널층(140)이 일부 영역(c)에서 단락되어 배치되고 있는데, 상술한 채널층이 단락된 영역(c)은 후술하는 바와 같이 아르곤(Ar)이나 질소(N) 또는 플루오르(F)을 주입하여 형성된다. 채널층이 단락된 영역(c)은 갈륨(Ga)이나 질소(N) 등의 원자 배열이 비정형(amorphous)을 이룰 수 있고, 특히 주입된 아르곤(Ar) 또는 플루오르(F) 내지 질소(N)가 검출될 수 있다. 채널층이 단락된 영역(c)은 버퍼층 전체를 2개의 영역으로 분리하여, 전력 반도체 소자(200)가 normally-off일 수 있도록 할 수 있다.1, the
배리어층(150)은 버퍼층(130) 상에 배치된다. 배리어층(150)은 채널층(140)의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 배리어층(150)은 채널층(140)보다 밴드 폭이 큰 층으로써, 층 전체에서 균일한 분극밀도를 가질 수 있으며, 배리어층(150)과 버퍼층(150)의 상이한 밴드갭(band gap) 에너지를 갖는 이종 접합에 의하여 2차원 전자가스(2-Dimensional Electron Gas, 2DEG)가 발생될 수 있다.The
배리어층(150)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있고, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으며, 보다 상세하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The
예를 들어 배리어층(150)은 AlxGa1 - xN의 조성식을 갖는 반도체 물질을 포함할 수 있는데, x는 0.2 이상이고 0.45 이하일 수 있다. Al(알루미늄)의 양이 너무 적으면 채널층의 형성이 어려울 수 있고, 너무 많으면 스캐터링(scattering)으로 인하여 배리어층(150) 자체가 채널층으로 작용할 수 있다.For example, the
배리어층(150)의 두께는 20 ㎚ 이하일 수 있으나, 이에 한정하지 않는다. The thickness of the
절연층(170)은 배리어층(150) 상에 배치된다. 절연층(170)은 알루미늄 산화층, 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 예를 들면 15 ㎚의 두께를 가질 수 있으나 이에 한정하지 않는다.An
소오스 전극(162) 및 드레인 전극(164)은 절연층(170)을 관통하여 배리어층(150)과 전기적으로 접촉하며, 게이트 전극(166)을 사이에 두고 서로 이격되어 배치된다. 소오스 전극(162) 및 드레인 전극(164) 각각은 금속으로 형성될 수 있으며, 게이트 전극(166)의 물질과 동일한 물질을 포함할 수 있다. 소오스 전극(162)과 게이트 전극(164)의 이격 거리(d1)는 3 마이크로 미터 내지 20 마이크로 미터일 수 있으며, 예를 들어 6 마이크로 미터일 수 있다.The
또한, 소오스 전극(162) 및 드레인 전극(164)은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있는데, 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.The
게이트 전극(166)은 절연층(170)의 상부에 배치된다. 게이트 전극(166)은 금속 물질을 포함할 수 있는데, 예를 들어 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물이거나 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 및 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다. 게이트 전극(166)의 선단(166a)은 드레인 전극(164)와 가장 가까이 배치되는 영역이다.The
도 3a 내지 도 3f는 도 1의 전력 반도체 소자의 제조공정을 나타낸 도면이다.FIGS. 3A to 3F are views showing a manufacturing process of the power semiconductor device of FIG. 1. FIG.
도 3a에 도시된 바와 같이 기판(110) 상에 전이층(120), 버퍼층(130) 및 채널층(140)를 성장시킨다.The
기판(110)은 실리콘, 실리콘 카바이드, GaN 또는 사파이어 등을 이용하여 형성될 수 있다.The
전이층(120)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 이용하여 형성될 수 있다.The
버퍼층(130)은 언도프된(undoped) 반도체층일 수 있으며, 반도체 화합물로 형성될 수 있으며 보다 상세하게는 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 버퍼층(130)은 GaN으로 이루어지거나, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있고, 예를 들면 InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.The
배리어층(150)에 인접하여 버퍼층(130)의 내부에 채널층(140)이 형성될 수 있으며, 도 1에서의 단락된 영역(c)은 형성되지 않은 상태일 수 있다.The
그리고, 도 3b에 도시된 바와 같이 버퍼층(130) 상에 배리어층(150)을 성장시키는데, 배리어층(150)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있고, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으며, 보다 상세하게는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.3B, the
도 3c에 도시된 바와 같이 배리어층(150) 상에 PR(photo resist, 200)나 마스크 등을 사용하여 배리어층(150)의 일부 영역으로 선택적으로 아르곤이나 질소나 플루오르를 주입한다. 이때, 아르곤이나 질소나 플루오르에 의하여 주기적으로 배열된 채널층(140) 내의 원자 배열이 깨어져서 비정질화되어, 상술한 채널층(140)이 분리된 영역(c)을 이룰 수 있다. 도 3c에서 채널층(140)의 가장 자리에서도 원자 배열이 깨어져서 비정질화될 수 있으며, 이러한 영역은 후에 전력 반도체 소자를 소자 단위로 다이싱(dicing)할 때 제거될 수 있다.3C, argon, nitrogen, or fluorine is selectively implanted into a portion of the
도 3d에 도시된 바와 같이, 배리어층(150)의 상부에 절연층(170)을 형성할 수 있다. 절연층(150)은 알루미늄 산화층, 실리콘 산화층 또는 실리콘 질화층 등에 의해, 예를 들면 15 ㎚의 두께로 형성될 수 있다. 만일, 절연층(170)이 알루미늄 산화막(Al2O3)에 의해 형성될 경우, 원자층 증착법(Atomic Layer Deposition)에 의해 절연층(170)을 형성할 수 있다.As shown in FIG. 3D, the insulating
그리고, 절연층(170)의 상부에 게이트 전극(166)을 형성한다. 게이트 전극(166)은 PR 내지 마스크를 사용하고 전자 빔 증착(e-beam evaporation)을 이용하여 선택적으로 형성될 수 있다. 게이트 전극(166)이 형성된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있다.A
그리고, 도 3e에 도시된 바와 같이 절연층(170)을 포토리쏘그래피 등의 방법으로 식각하여 트렌치(162a, 164a)를 형성한다.Then, as shown in FIG. 3E, the insulating
도 3f에 도시된 바와같이, 트렌치(162a, 164a)에 소오스 전극(162)과 드레인 전극(164)를 각각 매립하여 배리어층(150)과 컨택하도록 형성하여, 각각의 소자 단위로 다이싱하여 전력 반도체 소자를 완성할 수 있다.The
상술한 방법에 따른 전력 반도체 소자와 그 제조방법은 배리어층 등의 식각 없이도 채널층이 일부 영역에서 단락되어 normally-off이면서도 식각된 영역에서의 프로파일(profile)에 따른 전계의 집중을 방지할 수 있다.The power semiconductor device and its manufacturing method according to the above-described method can prevent the concentration of an electric field according to a profile in an etched region, even though the channel layer is short-circuited in a partial region without etching the barrier layer and the like .
그리고, 종래에는 소자 단위의 분리(isolation) 공정과 리세스(recess)를 형성하기 위한 식각 공정이 별도로 진행되었으나, 도 3c에 도시된 공정에서는 리세스의 형성 없이 채널층의 일부 영역의 단락과 소자 단위의 분리(isolation) 공정을 진행할 수 있다.In the conventional method, isolation between the device and the recess is performed separately. However, in the process shown in FIG. 3C, a short circuit of a part of the channel layer and a short- Unit isolation process can be performed.
도 4a 및 도 4b는 전력 반도체 소자의 채널층을 단락시키는 비교예를 나타낸 도면이다.4A and 4B are views showing a comparative example in which a channel layer of a power semiconductor device is short-circuited.
도 4a에서는 소자 단위의 분리(isolation)를 위하여 PR(200)을 덮고 이온을 주입하고 있으며, 도 4b에서는 도 4a의 공정 후에 PR(200)을 덮고 선택적으로 AlGaN과 GaN을 식각하여 채널(channel)층의 일부를 단락시키고 있다.In FIG. 4A, the
따라서, 도 4a와 도 4b에 도시된 공정에 비하여 본 실시예에 따른 방법은 포토리쏘그래피 공정을 1회로 줄일 수 있고, 리세스의 형성 공정에서 GaN의 일부 영역 즉, 채널까지 정확한 깊이 예를 들면 수 나노미터 내지 수십 나노미터의 깊이로 식각하여야 하는 재연성의 문제를 해결할 수 있다.4A and 4B, the method according to the present embodiment can reduce the photolithography process by one. In the process of forming the recesses, a certain region of the GaN, that is, the channel, It is possible to solve the problem of the reproducibility of etching to a depth of several nanometers to several tens of nanometers.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
100: 전력 반도체 소자 110: 기판
120: 전이층 130: 버퍼층
140: 채널층 150: 배리어층
162: 소오스 전극 164: 드레인 전극
166: 게이트 전극 166a: 선단100: power semiconductor device 110: substrate
120: transition layer 130: buffer layer
140: channel layer 150: barrier layer
162: source electrode 164: drain electrode
166:
Claims (10)
상기 기판 상에 배치된 버퍼층;
상기 버퍼층 상에 배치된 배리어층; 및
상기 버퍼층 내에 상기 배리어층과 인접하여 배치된 채널층을 포함하고,
상기 채널층이 일부 영역에서 단락된 전력 반도체 소자.Board;
A buffer layer disposed on the substrate;
A barrier layer disposed on the buffer layer; And
And a channel layer disposed adjacent to the barrier layer in the buffer layer,
Wherein the channel layer is short-circuited in some regions.
상기 채널층이 단락된 영역 내에서 원자 배열이 비정형(amorphous)을 이루는 전력 반도체 소자.The method according to claim 1,
Wherein the channel layer is amorphous in the region where the channel layer is short-circuited.
상기 채널층이 단락된 영역 내에 아르곤(Ar) 또는 플루오르(F)가 배치되는 전력 반도체 소자.The method according to claim 1,
Wherein argon (Ar) or fluorine (F) is disposed in the region where the channel layer is short-circuited.
상기 채널층의 에너지 밴드 갭은 상기 배리어층의 에너지 밴드 갭보다 작은 전력 반도체 소자.The method according to claim 1,
Wherein an energy band gap of the channel layer is smaller than an energy band gap of the barrier layer.
상기 채널층 내에서 에너지 밴드 갭이 휘어진 전력 반도체 소자.The method according to claim 1 or 4,
And an energy band gap is bent in the channel layer.
상기 배리어층은 AlxGa1 - xN의 조성식을 가지고, x는 0.2 이상이고 0.45 이하인 전력 반도체 소자.The method according to claim 1,
Wherein the barrier layer has a composition formula of Al x Ga 1 - x N, and x is not less than 0.2 and not more than 0.45.
상기 채널층이 단락된 영역은 상기 버퍼층을 2개의 영역으로 분리하는 전력 반도체 소자.The method according to claim 1,
Wherein the channel layer is short-circuited to separate the buffer layer into two regions.
상기 배리어층 상에 배치된 절연층, 및 상기 절연층 상에 배치되고 상기 채널층이 단락된 영역과 대응되는 게이트 전극을 더 포함하는 전력 반도체 소자.The method according to claim 1,
An insulating layer disposed on the barrier layer, and a gate electrode disposed on the insulating layer and corresponding to a region where the channel layer is short-circuited.
상기 절연층을 관통하여 상기 배리어층과 접촉하고, 상기 게이트 전극을 사이에 두고 배치되는 소오스 전극과 드레인 전극을 더 포함하는 전력 반도체 소자.9. The method of claim 8,
And a source electrode and a drain electrode which are in contact with the barrier layer through the insulating layer and are disposed with the gate electrode interposed therebetween.
상기 버퍼층은 언도프드 GaN으로 이루어지는 전력 반도체 소자.The method according to claim 1,
Wherein the buffer layer is made of undoped GaN.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120137724A KR20140069886A (en) | 2012-11-30 | 2012-11-30 | Power semiconductor device |
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Publications (1)
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Family Applications (1)
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| KR (1) | KR20140069886A (en) |
-
2012
- 2012-11-30 KR KR1020120137724A patent/KR20140069886A/en not_active Application Discontinuation
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