KR102145914B1 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- KR102145914B1 KR102145914B1 KR1020140020724A KR20140020724A KR102145914B1 KR 102145914 B1 KR102145914 B1 KR 102145914B1 KR 1020140020724 A KR1020140020724 A KR 1020140020724A KR 20140020724 A KR20140020724 A KR 20140020724A KR 102145914 B1 KR102145914 B1 KR 102145914B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride semiconductor
- semiconductor layer
- layer
- gate electrode
- disposed
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 291
- 150000004767 nitrides Chemical class 0.000 claims abstract description 211
- 229910002704 AlGaN Inorganic materials 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 243
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 18
- 229910002601 GaN Inorganic materials 0.000 description 17
- 239000000463 material Substances 0.000 description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 13
- 239000010936 titanium Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000010931 gold Substances 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- 239000002356 single layer Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910017083 AlN Inorganic materials 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical group [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Abstract
실시 예의 반도체 소자는 제1 질화물 반도체층과, 제1 질화물 반도체층 위에 배치되며 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하며 AlN을 포함하는 제2 질화물 반도체층과, 제2 질화물 반도체층 위에 배치된 게이트 전극 및 게이트 전극과 제2 질화물 반도체층 사이에 배치된 제3 질화물 반도체층을 포함한다.The semiconductor device of the embodiment includes a first nitride semiconductor layer, a second nitride semiconductor layer disposed on the first nitride semiconductor layer, forming a heterojunction interface in contact with the first nitride semiconductor layer, and including AlN, and on the second nitride semiconductor layer. And a third nitride semiconductor layer disposed between the disposed gate electrode and the gate electrode and the second nitride semiconductor layer.
Description
실시 예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 반도체 소자 분야에 적합한 특성을 갖는다.The gallium nitride (GaN) material having a wide energy bandgap characteristic has characteristics suitable for semiconductor device fields such as power switches such as excellent forward characteristics, high break down voltage, and low intrinsic carrier density.
반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.As semiconductor devices, there are Schottky barrier diodes, metal semiconductor field effect transistors, and high electron mobility transistors (HEMTs).
일반적으로, GIT(Gate Injection Transistor)와 같은 반도체 소자는 게이트 전극(G)으로부터 채널로 홀(hole)을 주입하는 소자이다. GIT는 통상의 HFET(Heterostructure Field Effect Transistor) 구조의 게이트 전극(G)으로 홀을 주입하기 위한 p형 층을 포함하는 구조를 가질 수 있다.In general, semiconductor devices such as GIT (Gate Injection Transistor) are devices that inject holes from the gate electrode G into a channel. The GIT may have a structure including a p-type layer for injecting holes into the gate electrode G having a conventional Heterostructure Field Effect Transistor (HFET) structure.
그러나, 이러한 GIT의 문턱 전압은 낮고 누설 전류는 높은 문제점을 갖는다. 게다가, GIT의 p형 층을 식각할 때, p형 층과 그 아래의 AlGaN층 간의 식각 선택비가 작기 때문에, p형 층이 잔존하거나 AlGaN층이 식각되어 반도체 소자의 특성이 저하되고 불균일해질 수 있다.However, the threshold voltage of this GIT is low and leakage current is high. In addition, when etching the p-type layer of GIT, since the etch selectivity between the p-type layer and the AlGaN layer below it is small, the p-type layer remains or the AlGaN layer is etched, resulting in deterioration and non-uniform characteristics of the semiconductor device. .
실시 예는 개선된 특성을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having improved characteristics.
실시 예의 반도체 소자는, 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 접하여 이종 접합계면을 형성하는 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 배치된 게이트 전극; 및 상기 게이트 전극과 상기 제2 질화물 반도체층 사이에 배치된 제3 질화물 반도체층을 포함할 수 있다.The semiconductor device of the embodiment includes: a first nitride semiconductor layer; A second nitride semiconductor layer disposed on the first nitride semiconductor layer and forming a heterojunction interface in contact with the first nitride semiconductor layer; A gate electrode disposed on the second nitride semiconductor layer; And a third nitride semiconductor layer disposed between the gate electrode and the second nitride semiconductor layer.
또는, 반도체 소자는, 제1 질화물 반도체층; 상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하는 제4 질화물 반도체층; 상기 제4 질화물 반도체층 위에 배치된 제2 질화물 반도체층; 상기 제2 질화물 반도체층 위에 배치된 게이트 전극; 및 상기 게이트 전극과 상기 제2 질화물 반도체층 사이에 배치된 제3 질화물 반도체층을 포함할 수 있다.Alternatively, the semiconductor device may include a first nitride semiconductor layer; A fourth nitride semiconductor layer disposed on the first nitride semiconductor layer and in contact with the first nitride semiconductor layer to form a heterojunction interface; A second nitride semiconductor layer disposed on the fourth nitride semiconductor layer; A gate electrode disposed on the second nitride semiconductor layer; And a third nitride semiconductor layer disposed between the gate electrode and the second nitride semiconductor layer.
상기 반도체 소자는 상기 게이트 전극으로부터 수평 방향으로 이격되어 배치된 적어도 하나의 콘택을 더 포함할 수 있다.The semiconductor device may further include at least one contact spaced apart from the gate electrode in a horizontal direction.
상기 제2 질화물 반도체층은 상기 적어도 하나의 콘택과 상기 게이트 전극의 사이에서, 상기 제1 또는 상기 제4 질화물 반도체층 위에 배치될 수 있다.The second nitride semiconductor layer may be disposed between the at least one contact and the gate electrode, and on the first or fourth nitride semiconductor layer.
상기 적어도 하나의 콘택은 상기 게이트 전극의 일측으로부터 이격되어 상기 제2 질화물 반도체층 위에 배치된 드레인 콘택; 및 상기 게이트 전극의 타측으로부터 이격되어 상기 제2 질화물 반도체층 위에 베치된 소스 콘택을 포함할 수 있다.The at least one contact is spaced apart from one side of the gate electrode and disposed on the second nitride semiconductor layer; And a source contact spaced apart from the other side of the gate electrode and disposed on the second nitride semiconductor layer.
또는, 상기 적어도 하나의 콘택은 상기 게이트 전극의 일측으로부터 이격되고 상기 제2 질화물 반도체층을 관통하여 배치된 드레인 콘택; 및 상기 게이트 전극의 타측으로부터 이격되고 상기 제2 질화물 반도체층을 관통하여 배치된 소스 콘택을 포함할 수 있다.Alternatively, the at least one contact is spaced apart from one side of the gate electrode and disposed through the second nitride semiconductor layer; And a source contact spaced apart from the other side of the gate electrode and disposed through the second nitride semiconductor layer.
상기 제3 질화물 반도체층은 p형 GaN, p형 AlGaN 또는 언드프된 InGaN 중 적어도 하나를 포함할 수 있다.The third nitride semiconductor layer may include at least one of p-type GaN, p-type AlGaN, or undoped InGaN.
상기 반도체 소자는 기판; 및 상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하고, 상기 버퍼층은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함할 수 있다.The semiconductor device includes a substrate; And a buffer layer disposed between the substrate and the first nitride semiconductor layer, and the buffer layer may include at least one of p-type GaN, p-type AlGaN, or AlGaN.
상기 제2 질화물 반도체층은 0.5 ㎚ 내지 2 ㎚의 두께를 가질 수 있다.The second nitride semiconductor layer may have a thickness of 0.5 nm to 2 nm.
상기 반도체 소자는, 상기 제4 질화물 반도체층과 상기 제2 질화물 반도체층 사이에 배치된 InGaN층을 더 포함할 수 있다.The semiconductor device may further include an InGaN layer disposed between the fourth nitride semiconductor layer and the second nitride semiconductor layer.
상기 InGaN층은 5 ㎚ 내지 20 ㎚의 두께를 가질 수 있다.The InGaN layer may have a thickness of 5 nm to 20 nm.
상기 반도체 소자는 노멀리 온 또는 노멀리 오프로 동작할 수 있다.The semiconductor device may operate normally on or off.
실시 예에 따른 반도체 소자는 제2 질화물 반도체층을 p-GaN층인 제3 질화물 반도체층 아래에 배치함으로써, 공정 균일도 및 효율성, 높은 항복 전압, 개선된 전류 붕괴 특성, 감소된 게이트 누설 전류, 낮은 구동 전압 및 높은 문턱 전압을 가지며, 노멀리 온이나 노멀리 오프로 동작할 수 있다.In the semiconductor device according to the embodiment, by placing the second nitride semiconductor layer under the third nitride semiconductor layer, which is a p-GaN layer, process uniformity and efficiency, high breakdown voltage, improved current decay characteristics, reduced gate leakage current, and low driving. It has a voltage and a high threshold voltage, and can operate normally on or off.
도 1은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 5a 내지 도 5e는 실시 예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6은 도 1에 예시된 반도체 소자가 제2 질화물 반도체층을 포함하지 않을 경우에 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a 및 도 7b는 도 1에 예시된 반도체 소자에서 게이트 전극 중심 축을 가로지르는 에너지 레벨의 변화를 설명하기 위한 에너지 밴드 다이어그램을 나타낸다.
도 8 (a) 및 (b)는 도 3에 예시된 반도체 소자에서 게이트 전극 중심축을 가로지르는 에너지 레벨 변화 및 전자 농도의 변화를 각각 나타낸다.
도 9 (a) 및 (b)는 도 3에 예시된 반도체 소자에서 드레인 엑세스 영역의 중심축을 가로지르는 에너지 레벨 변화 및 전자 농도의 변화를 각각 나타낸다.
도 10a 및 도 10b는 도 1 및 도 3에 도시된 반도체 소자에서 게이트 전극의 중심축을 가로지르는 에너지 레벨 변화를 각각 나타내는 도면이다.1 is a cross-sectional view of a semiconductor device according to an embodiment.
2 is a cross-sectional view of a semiconductor device according to another embodiment.
3 is a cross-sectional view of a semiconductor device according to another embodiment.
4 is a cross-sectional view of a semiconductor device according to another embodiment.
5A to 5E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment.
6 is a cross-sectional view illustrating a manufacturing method when the semiconductor device illustrated in FIG. 1 does not include a second nitride semiconductor layer.
7A and 7B are energy band diagrams for explaining a change in energy level across a central axis of a gate electrode in the semiconductor device illustrated in FIG. 1.
8A and 8B illustrate changes in energy level and electron concentration across a central axis of a gate electrode in the semiconductor device illustrated in FIG. 3, respectively.
9A and 9B illustrate changes in energy level and electron concentration across a central axis of a drain access region in the semiconductor device illustrated in FIG. 3, respectively.
10A and 10B are diagrams illustrating changes in energy levels across a central axis of a gate electrode in the semiconductor device illustrated in FIGS. 1 and 3, respectively.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described in detail by way of examples, and with reference to the accompanying drawings to aid in understanding the invention. However, the embodiments according to the present invention may be modified in various forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed in the "top (top)" or "bottom (on or under)" of each element, the top (top) or bottom (bottom) (on or under) includes both elements in direct contact with each other or in which one or more other elements are indirectly formed between the two elements. In addition, when expressed as “up (up)” or “on or under”, the meaning of not only an upward direction but also a downward direction based on one element may be included.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.In addition, relational terms such as "first" and "second," "upper" and "lower" used below do not necessarily require or imply any physical or logical relationship or order between such entities or elements. Thus, it may be used only to distinguish one entity or element from another entity or element.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. Also, the size of each component does not fully reflect the actual size.
도 1은 일 실시 예에 의한 반도체 소자(100A)의 단면도를 나타낸다.1 is a cross-sectional view of a semiconductor device 100A according to an embodiment.
도 1을 참조하면, 반도체 소자(100A)는 기판(110), 버퍼층(또는, back barrier layer)(120), 제1 질화물 반도체층(130), 제4 질화물 반도체층(140), 제2 질화물 반도체층(150), 제3 질화물 반도체층(160), 게이트 전극(G) 및 적어도 하나의 콘택(contact)(S, D)을 포함한다.Referring to FIG. 1, a semiconductor device 100A includes a substrate 110, a buffer layer (or back barrier layer) 120, a first nitride semiconductor layer 130, a fourth nitride semiconductor layer 140, and a second nitride. A semiconductor layer 150, a third nitride semiconductor layer 160, a gate electrode G, and at least one contact (S, D) are included.
기판(110) 위에 버퍼층(120)이 배치된다. 기판(110)은 도전형 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 실리콘 기판, 실리콘 카바이드 기판 또는 GaN 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있으며, 실리콘 기판(110)의 두께는 100 ㎛ 내지 200 ㎛일 수 있다.A buffer layer 120 is disposed on the substrate 110. The substrate 110 may include a conductive or non-conductive material. For example, the substrate 110 may be a silicon substrate, a silicon carbide substrate, or a GaN substrate, but the embodiment is not limited to the type of the substrate 110. For example, the substrate 110 may be a silicon substrate having a (111) crystal plane as a main surface, and the thickness of the silicon substrate 110 may be 100 μm to 200 μm.
버퍼층(120)은 기판(110)과 제1 질화물 반도체층(130) 사이에 배치된다. 버퍼층(120)은 기판(110) 위에 배치되는 제1 내지 제4 질화물 반도체층들(130, 160, 140)과 기판(110) 사이의 격자 정수 차에 따라 발생하는 변형을 완화시키고 기판(110)에 포함된 불순물의 영향을 방지하는 역할을 한다. 이를 위해, 버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나를 포함할 수도 있고, AlkGa1-kN의 단일층 구조 또는 AlkGa1 - kN/AlN의 이중층 구조로 구현될 수 있다. 여기서, 0 ≤ k ≤ 1 일 수 있다. 특히, 버퍼층(120)은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함할 수 있다.The buffer layer 120 is disposed between the substrate 110 and the first nitride semiconductor layer 130. The buffer layer 120 mitigates deformation caused by a difference in lattice constants between the first to fourth nitride semiconductor layers 130, 160, and 140 disposed on the substrate 110 and the substrate 110 and the substrate 110 It plays a role in preventing the influence of impurities contained in To k N / double-layer structure of AlN - For this purpose, the buffer layer 120 is AlN, GaN, SiC, or a single layer structure or Al k Ga 1 of AlGaN of the may comprise at least one, Al k Ga 1-k N Can be implemented. Here, 0 ≤ k ≤ 1. In particular, the buffer layer 120 may include at least one of p-type GaN, p-type AlGaN, or AlGaN.
만일, 버퍼층(120)이 임계 두께 이상을 가질 경우, 기판(110)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 이를 위해, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 100 ㎚ 이상이고 300 ㎚보다 작은 두께를 가질 수 있다. 경우에 따라 버퍼층(120)은 생략될 수도 있다.If the buffer layer 120 has a critical thickness or more, diffusion of silicon atoms from the substrate 110 may be prevented and thus melt-back may be prevented. To this end, the buffer layer 120 may have a thickness of tens or hundreds of nanometers, for example, 100 nm or more and may have a thickness less than 300 nm. In some cases, the buffer layer 120 may be omitted.
제1 질화물 반도체층(130)은 버퍼층(120) 위에 배치된다. 제4 질화물 반도체층(140)은 제1 질화물 반도체층(130) 위에 배치되며, 제1 질화물 반도체층(130)과 접하여 이종 접합(HeteroJunction) 계면(HJ)을 형성한다. 이와 같이, 제1 및 제4 질화물 반도체층(130, 140)은 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.The first nitride semiconductor layer 130 is disposed on the buffer layer 120. The fourth nitride semiconductor layer 140 is disposed on the first nitride semiconductor layer 130, and contacts the first nitride semiconductor layer 130 to form a heterojunction interface HJ. As such, the first and fourth nitride semiconductor layers 130 and 140 may be formed of a material suitable for hetero-bonding to each other.
격자 정수 차를 갖는 제1 및 제4 질화물 반도체층(130, 140)이 이종 접합 계면(HJ)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 채널층(CH)에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 이종 접합 계면(HJ)의 아래의 제1 질화물 반도체층(130)의 상부에 형성될 수 있다.When the first and fourth nitride semiconductor layers 130 and 140 having a lattice constant difference form a heterojunction interface HJ, positive polarization such as spontaneous polarization charge and piezoelectric polarization charge ( positive polarization charge) is caused, so that a two-dimensional electron gas (2-DEG) layer corresponding to the channel layer CH is formed of the first nitride semiconductor layer 130 under the heterojunction interface HJ. It can be formed on the top.
전술한 제1 및 제4 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 및 제4 질화물 반도체층(130, 140) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 및 제4 질화물 반도체층(130, 140)이 서로 이종 접합하여 채널층(CH)을 형성할 수 있다면, 실시 예는 제1 및 제4 질화물 반도체층(130, 140)의 물질에 국한되지 않는다.Each of the above-described first and fourth nitride semiconductor layers 130 and 140 may include nitride containing a group III element. For example, each of the first and fourth nitride semiconductor layers 130 and 140 may include at least one of GaN, AlN, or InN, or an alloy thereof, but embodiments are not limited thereto. That is, if the first and fourth nitride semiconductor layers 130 and 140 are hetero-bonded to each other to form the channel layer CH, the embodiment is applied to the materials of the first and fourth nitride semiconductor layers 130 and 140. Not limited.
또한, 일 실시 예에 의하면, 제1 및 제4 질화물 반도체층(130, 140)은 서로 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 GaN을 포함하고, 제4 질화물 반도체층(140)은 AlGaN을 포함할 수 있다. 여기서, 제1 질화물 반도체층(130)에 포함된 GaN은 언도프(undoped)될 수 있다. 여기서, 언도프드란, 불순물을 의도적으로 주입하지 않은 것을 의미한다.Further, according to an embodiment, the first and fourth nitride semiconductor layers 130 and 140 may include different components. For example, the first nitride semiconductor layer 130 may include GaN, and the fourth nitride semiconductor layer 140 may include AlGaN. Here, GaN included in the first nitride semiconductor layer 130 may be undoped. Here, undoped means that impurities are not intentionally implanted.
또는, 다른 실시 예에 의하면, 제1 및 제4 질화물 반도체층(130, 140)은 서로 동일한 구성 성분을 포함하되, 제1 및 제4 질화물 반도체층(130, 140)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 및 제4 질화물 반도체층(130, 140) 각각은 AlXGa1 - XN(0 ≤ x ≤ 1)을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(130)에 포함된 AlGaN의 알루미늄의 함량(X1)은 제4 질화물 반도체층(140)에 포함된 AlGaN의 알루미늄의 함량(X2)보다 클 수 있다. 예를 들어, X1은 0.25이고, X2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.Alternatively, according to another embodiment, the first and fourth nitride semiconductor layers 130 and 140 contain the same constituent components, but the contents of the constituent components of the first and fourth nitride semiconductor layers 130 and 140 are can be different. For example, each of the first and the fourth nitride semiconductor layer (130, 140) is Al X Ga 1 - may include a X N (0 ≤ x ≤ 1 ). In this case, the aluminum content X1 of AlGaN included in the first nitride semiconductor layer 130 may be greater than the aluminum content X2 of AlGaN included in the fourth nitride semiconductor layer 140. For example, X1 may be 0.25 and X2 may be 0.05, but embodiments are not limited to this content.
한편, 제2 질화물 반도체층(150)은 제4 질화물 반도체층(140) 위에 배치되며, AlN 또는 AlGaN 중 적어도 하나를 포함할 수 있다. 제2 질화물 반도체층(150)은 0.5 ㎚ 내지 2 ㎚ 예를 들어 1 ㎚의 제1 두께(t1)를 가질 수 있으나 실시 예는 이에 국한되지 않는다.Meanwhile, the second nitride semiconductor layer 150 is disposed on the fourth nitride semiconductor layer 140 and may include at least one of AlN and AlGaN. The second nitride semiconductor layer 150 may have a first thickness t1 of 0.5 nm to 2 nm, for example, 1 nm, but embodiments are not limited thereto.
게이트 전극(G)은 제2 질화물 반도체층(150) 위에 배치된다. 게이트 전극(G)은 금속 물질을 포함할 수 있으며, 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(G)은 Ti(Titanium), Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 게이트 전극(G)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.The gate electrode G is disposed on the second nitride semiconductor layer 150. The gate electrode G may include a metal material, and may be, for example, a refractory metal or a mixture of such refractory metals. Alternatively, the gate electrode G is Ti (Titanium), Ni (Nickel), Au (Aurum), Pt (Platinum), Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd (Palladium), It may be formed in a single-layer or multi-layered structure including at least one material of W (tungsten) or WSi 2 (Tungstem silicide). For example, the gate electrode G may have a multilayer structure of Ni/Au or a single layer structure of Pt.
제3 질화물 반도체층(160)은 게이트 전극(G)과 제2 질화물 반도체층(150) 사이에 배치된다. 제3 질화물 반도체층(160)은 p형 GaN, p형 AlGaN 또는 언드프된(undoped) InGaN 중 적어도 하나를 포함한다. 실시 예에 의한 반도체 소자(100A)는 게이트 전극(G)과 제4 질화물 반도체층(140) 사이에 제3 질화물 반도체층(160)이 배치되므로, 일종의 GIT(Gate Injection Transistor)에 해당한다.The third nitride semiconductor layer 160 is disposed between the gate electrode G and the second nitride semiconductor layer 150. The third nitride semiconductor layer 160 includes at least one of p-type GaN, p-type AlGaN, or undoped InGaN. In the semiconductor device 100A according to the embodiment, since the third nitride semiconductor layer 160 is disposed between the gate electrode G and the fourth nitride semiconductor layer 140, it corresponds to a kind of GIT (Gate Injection Transistor).
적어도 하나의 콘택(S, D)은 게이트 전극(G)으로부터 수평 방향인 X축 방향으로 이격되어 배치된다. 적어도 하나의 콘택(S, D)은 드레인 콘택(D) 및 소스 콘택(S)을 포함한다. 도 1에 예시된 드레인 콘택(D) 및 소스 콘택(S) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 게이트 전극(G)의 물질과 동일한 물질을 포함할 수도 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 오믹 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.At least one of the contacts S and D is disposed to be spaced apart from the gate electrode G in the horizontal X-axis direction. At least one contact (S, D) includes a drain contact (D) and a source contact (S). Each of the drain contact D and the source contact S illustrated in FIG. 1 may be formed of a metal. Also, each of the source and drain contacts S and D may include the same material as that of the gate electrode G. In addition, each of the source and drain contacts S and D may be formed of a material having ohmic characteristics. For example, each of the source and drain contacts (S, D) is aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), gold (Au), or molybdenum (Mo) It may be formed in a single-layer or multi-layer structure including at least one of. For example, each of the source and drain contacts S and D may have a multilayer structure of Ti/Al or Ti/Mo.
도 1의 경우, 제2 질화물 반도체층(150)은 제3 질화물 반도체층(160)과 제4 질화물 반도체층(140) 사이에 배치될 뿐만 아니라, 소스 엑세스 영역(SAR:Source Access Region) 및 드레인 엑세스 영역(DAR:Drain Access Region) 각각에서 제4 질화물 반도체층(140) 위에 배치된다. 여기서, 소스 엑세스 영역(SAR)은 소스 콘택(S)과 게이트 전극(G) 사이의 영역을 의미하고, 드레인 엑세스 영역(DAR)은 드레인 콘택(D)과 게이트 전극(D) 사이의 영역을 의미한다.In the case of FIG. 1, the second nitride semiconductor layer 150 is disposed between the third nitride semiconductor layer 160 and the fourth nitride semiconductor layer 140, as well as a source access region (SAR) and a drain. It is disposed on the fourth nitride semiconductor layer 140 in each of the drain access regions (DAR). Here, the source access region (SAR) refers to the region between the source contact (S) and the gate electrode (G), and the drain access region (DAR) refers to the region between the drain contact (D) and the gate electrode (D). do.
도 1에 예시된 일 실시 예에 의하면, 드레인 콘택(D)은 게이트 전극(G)의 일측으로부터 이격되고 제2 질화물 반도체층(150)을 관통하여 배치된다. 소스 콘택(S)은 게이트 전극(G)의 타측으로부터 이격되고 제2 질화물 반도체층(150)을 관통하여 배치된다. 이때, 도 1에 예시된 바와 같이, 드레인 콘택(D)과 소스 콘택(S) 각각은 제2 질화물 반도체층(150)뿐만 아니라 제4 질화물 반도체층(140)을 관통하여 채널(CH)에 접하도록 배치될 수 있다.According to the exemplary embodiment illustrated in FIG. 1, the drain contact D is spaced apart from one side of the gate electrode G and is disposed through the second nitride semiconductor layer 150. The source contact S is spaced apart from the other side of the gate electrode G and is disposed through the second nitride semiconductor layer 150. In this case, as illustrated in FIG. 1, each of the drain contact D and the source contact S penetrates through the fourth nitride semiconductor layer 140 as well as the second nitride semiconductor layer 150 and contacts the channel CH. Can be arranged to
이와 같이, 드레인 콘택(D)과 소스 콘택(S)이 제2 질화물 반도체층(150)을 관통하여 배치될 경우, 드레인 및 소스 콘택(D, S)이 제4 질화물 반도체층(140)과 콘택하므로 오믹 특성이 개선될 수 있다.As described above, when the drain contact D and the source contact S are disposed to penetrate the second nitride semiconductor layer 150, the drain and source contacts D and S contact the fourth nitride semiconductor layer 140. Therefore, the ohmic characteristics can be improved.
도 2는 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타낸다.2 is a cross-sectional view of a semiconductor device 100B according to another embodiment.
도 2에 예시된 다른 실시 예에 의하면, 드레인 콘택(D)은 게이트 전극(G)의 일측으로부터 이격되어 제2 질화물 반도체층(150) 위에 배치된다. 소스 콘택(D)은 게이트 전극(G)의 타측으로부터 이격되어 제2 질화물 반도체층(150) 위에 배치된다.According to another embodiment illustrated in FIG. 2, the drain contact D is disposed on the second nitride semiconductor layer 150 to be spaced apart from one side of the gate electrode G. The source contact D is spaced apart from the other side of the gate electrode G and is disposed on the second nitride semiconductor layer 150.
즉, 도 1에 예시된 바와 달리, 도 2를 참조하면, 드레인 콘택(D) 및 소스 콘택(S) 각각은 제2 질화물 반도체층(150)과 제4 질화물 반도체층(140)을 관통하지 않고 제2 질화물 반도체층(150) 위에 배치될 수 있다.That is, unlike illustrated in FIG. 1, referring to FIG. 2, each of the drain contact D and the source contact S does not penetrate the second nitride semiconductor layer 150 and the fourth nitride semiconductor layer 140. It may be disposed on the second nitride semiconductor layer 150.
이를 제외하면, 도 2에 예시된 반도체 소자(100B)는 도 1에 예시된 반도체 소자(100A)와 동일하므로 중복되는 설명을 생략한다.Except for this, since the semiconductor device 100B illustrated in FIG. 2 is the same as the semiconductor device 100A illustrated in FIG. 1, overlapping descriptions will be omitted.
도 3은 또 다른 실시 예에 의한 반도체 소자(100C)의 단면도를 나타낸다.3 is a cross-sectional view of a semiconductor device 100C according to another embodiment.
도 3에 예시된 반도체 소자(100C)는 InGaN층(170)을 더 포함한다. InGaN층(170)은 제4 질화물 반도체층(140)과 제2 질화물 반도체층(150) 사이에 배치된다. 만일, InGaN층(170)의 제2 두께(t2)가 5 ㎚보다 적을 경우, 후술되는 도 10b에 도시된 바와 같이 문턱 전압(Vth)의 증가가 미미할 수 있다. 또는, InGaN층(170)의 제2 두께(t2)가 20 ㎚보다 클 경우 후술되는 도 9 (b)에 도시된 바와 같이 Y축 방향의 위치(x3)에서 2-DEG의 형성이 어려울 수 있다. 따라서, InGaN층(170)의 제2 두께(t2)는 5 ㎚ 내지 20 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.The semiconductor device 100C illustrated in FIG. 3 further includes an InGaN layer 170. The InGaN layer 170 is disposed between the fourth nitride semiconductor layer 140 and the second nitride semiconductor layer 150. If the second thickness t2 of the InGaN layer 170 is less than 5 nm, an increase in the threshold voltage Vth may be insignificant as illustrated in FIG. 10B to be described later. Alternatively, when the second thickness (t2) of the InGaN layer 170 is greater than 20 nm, it may be difficult to form a 2-DEG at a position (x 3 ) in the Y-axis direction as shown in FIG. 9 (b) to be described later. have. Accordingly, the second thickness t2 of the InGaN layer 170 may be 5 nm to 20 nm, but embodiments are not limited thereto.
이를 제외하면, 도 3에 예시된 반도체 소자(100C)는 도 1에 예시된 반도체 소자(100A)와 동일하므로, 중복되는 설명을 생략한다.Except for this, since the semiconductor device 100C illustrated in FIG. 3 is the same as the semiconductor device 100A illustrated in FIG. 1, overlapping descriptions will be omitted.
도 4는 또 다른 실시 예에 의한 반도체 소자(100D)의 단면도를 나타낸다.4 is a cross-sectional view of a semiconductor device 100D according to another embodiment.
도 4에 도시된 반도체 소자(100D)는 도 1에 예시된 반도체 소자(100A)와 달리 제4 질화물 반도체층(140)을 포함하지 않는다. 이 경우, 제2 질화물 반도체층(150)은 제1 질화물 반도체층(130) 위에 배치되며, 제1 질화물 반도체층(130)과 접하여 이종 접합 계면(HJ)을 형성한다. 이와 같이, 제1 질화물 반도체층(130)은 제2 질화물 반도체층(150)과 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.Unlike the semiconductor device 100A illustrated in FIG. 1, the semiconductor device 100D illustrated in FIG. 4 does not include the fourth nitride semiconductor layer 140. In this case, the second nitride semiconductor layer 150 is disposed on the first nitride semiconductor layer 130 and contacts the first nitride semiconductor layer 130 to form a heterojunction interface HJ. As such, the first nitride semiconductor layer 130 may be formed of a material suitable for hetero-bonding with the second nitride semiconductor layer 150.
격자 정수 차를 갖는 제2 질화물 반도체층(150) 및 제1 질화물 반도체층(130)이 이종 접합 계면(HJ)을 형성할 경우, 자발 분극과 피에조 분극 같은 양의 분극이 야기되어, 채널층(CH)에 해당하는 2차원 전자 가스(2-DEG)층이 이종 접합 계면(HJ)의 아래의 제1 질화물 반도체층(130)의 상부에 형성될 수 있다.When the second nitride semiconductor layer 150 and the first nitride semiconductor layer 130 having a lattice constant difference form a heterojunction interface HJ, positive polarization such as spontaneous polarization and piezo polarization is caused, and the channel layer ( A 2D electron gas (2-DEG) layer corresponding to CH) may be formed on the first nitride semiconductor layer 130 under the heterojunction interface HJ.
전술한 제1 질화물 반도체층(130)은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 질화물 반도체층(130)이 제2 질화물 반도체층(150)과 서로 이종 접합하여 채널층(CH)을 형성할 수 있다면, 실시 예는 제1 질화물 반도체층(130)의 물질에 국한되지 않는다.The above-described first nitride semiconductor layer 130 may include nitride containing a group III element. For example, the first nitride semiconductor layer 130 may include at least one of GaN, AlN, or InN, or an alloy thereof, but embodiments are not limited thereto. That is, if the first nitride semiconductor layer 130 and the second nitride semiconductor layer 150 are hetero-bonded to each other to form the channel layer CH, the embodiment is limited to the material of the first nitride semiconductor layer 130. It doesn't work.
또한, 일 실시 예에 의하면, 제1 질화물 반도체층(130)은 제2 질화물 반도체층(150)과 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(130)은 AlGaN을 포함하거나 GaN을 포함하고, 제2 질화물 반도체층(150)은 AlN을 포함할 수 있다. 여기서, 제1 질화물 반도체층(130)에 포함된 GaN은 언도프될 수 있다.In addition, according to an embodiment, the first nitride semiconductor layer 130 may include a component different from the second nitride semiconductor layer 150. For example, the first nitride semiconductor layer 130 may include AlGaN or GaN, and the second nitride semiconductor layer 150 may include AlN. Here, GaN included in the first nitride semiconductor layer 130 may be undoped.
또는, 다른 실시 예에 의하면, 제1 및 제2 질화물 반도체층(130, 150) 각각은 AlGaN을 포함할 수 있다. 이와 같이, 제1 질화물 반도체층(130)은 제2 질화물 반도체층(150)과 동일한 구성 성분을 포함하되, 제1 질화물 반도체층(130)과 제2 질화물 반도체층(150)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(130, 150) 각각은 AlyGa1 - yN(0 ≤ y ≤ 1)을 포함할 수 있다. 이 경우, 제1 질화물 반도체층(130)에 포함된 AlGaN의 알루미늄의 함량(Y1)은 제2 질화물 반도체층(150)에 포함된 알루미늄의 함량(Y2)보다 클 수 있다. 예를 들어, Y1은 0.25이고, Y2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.Alternatively, according to another embodiment, each of the first and second nitride semiconductor layers 130 and 150 may include AlGaN. As such, the first nitride semiconductor layer 130 includes the same components as the second nitride semiconductor layer 150, but the content of the components of the first nitride semiconductor layer 130 and the second nitride semiconductor layer 150 Can be different. For example, each of the first and second nitride semiconductor layer (130, 150) is Al y Ga 1 - may include y N (0 ≤ y ≤ 1 ). In this case, the aluminum content Y1 of AlGaN included in the first nitride semiconductor layer 130 may be greater than the aluminum content Y2 included in the second nitride semiconductor layer 150. For example, Y1 may be 0.25 and Y2 may be 0.05, but embodiments are not limited to this content.
또한, 도 4를 참조하면, 제2 질화물 반도체층(150)은 적어도 하나의 콘택(S, D)과 게이트 전극(G)의 사이에서, 제1 질화물 반도체층(130) 위에 배치된다. 즉, 제2 질화물 반도체층(150)은 드레인 콘택(D)과 게이트 전극(G)의 사이인 소스 엑세스 영역(SAR) 및 소스 콘택(S)과 게이트 전극(G) 사이인 드레인 엑세스 영역(DAR)에서, 제1 질화물 반도체층(130) 위에 배치될 수 있다.Further, referring to FIG. 4, the second nitride semiconductor layer 150 is disposed on the first nitride semiconductor layer 130 between at least one contact S and D and the gate electrode G. That is, the second nitride semiconductor layer 150 includes a source access region SAR between the drain contact D and the gate electrode G, and a drain access region DAR between the source contact S and the gate electrode G. ), may be disposed on the first nitride semiconductor layer 130.
전술한 점을 제외하면, 도 4에 예시된 반도체 소자(100D)는 도 1에 예시된 반도체 소자(100A)와 동일하므로, 중복되는 설명을 생략한다. 즉, 도 1에 예시된 게이트 전극(G) 및 제3 질화물 반도체층(160)과 동일하게, 도 4에 예시된 게이트 전극(G)은 제2 질화물 반도체층(150) 위에 배치되고, 제3 질화물 반도체층(160)은 게이트 전극(G)과 제2 질화물 반도체층(150) 사이에 배치된다.Except for the above points, since the semiconductor device 100D illustrated in FIG. 4 is the same as the semiconductor device 100A illustrated in FIG. 1, duplicate descriptions are omitted. That is, similar to the gate electrode G and the third nitride semiconductor layer 160 illustrated in FIG. 1, the gate electrode G illustrated in FIG. 4 is disposed on the second nitride semiconductor layer 150, and The nitride semiconductor layer 160 is disposed between the gate electrode G and the second nitride semiconductor layer 150.
도 4에 예시된 반도체 소자(100D)는 노멀리 오프(normally off)로 동작할 수 있다. 여기서, 노멀리 오프란, 게이트 전극(G)을 통해 구동 전압이 인가되지 않으면 오프 상태를 유지하고, 그렇지 않으면 온 상태로 바뀌는 동작을 의미한다.The semiconductor device 100D illustrated in FIG. 4 may operate normally off. Here, normally off means an operation of maintaining an off state when a driving voltage is not applied through the gate electrode G, and changing to an on state otherwise.
이하, 도 1에 예시된 반도체 소자(100A)의 제조 방법을 도 5a 내지 도 5e를 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 예시된 반도체 소자(100A)는 도 5a 내지 도 5e와 다른 방법에 의해서도 제조될 수도 있다. 또한, 도 2 내지 도 4에 예시된 반도체 소자(100B ~ 100D)는 도 5a 내지 도 5e에 예시된 공정 단면도를 변경하여 당업자의 수준에서 자명하게 제조될 수 있음은 물론이다.Hereinafter, a method of manufacturing the semiconductor device 100A illustrated in FIG. 1 will be described as follows with reference to FIGS. 5A to 5E, but embodiments are not limited thereto. That is, the semiconductor device 100A illustrated in FIG. 1 may also be manufactured by a method different from that of FIGS. 5A to 5E. In addition, it goes without saying that the semiconductor devices 100B to 100D illustrated in FIGS. 2 to 4 can be clearly manufactured at the level of those skilled in the art by changing the process cross-sectional views illustrated in FIGS. 5A to 5E.
도 5a 내지 도 5e는 실시 예에 의한 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.5A to 5E are cross-sectional views illustrating a method of manufacturing the semiconductor device 100A according to the embodiment.
도 5a를 참조하면, 기판(110) 위에 버퍼층(120)을 형성한다.5A, a buffer layer 120 is formed on the substrate 110.
기판(110)은 도전형 또는 비도전형 물질 예를 들어, 실리콘, 실리콘 카바이드 또는 GaN 기판일 수 있다. 예를 들어, 기판(110)이 (111) 결정면을 주면으로서 갖는 실리콘 기판일 경우, 100 ㎛ 내지 200 ㎛의 두께를 갖는 기판(110)을 준비할 수 있다.The substrate 110 may be a conductive or non-conductive material, for example, a silicon, silicon carbide, or GaN substrate. For example, when the substrate 110 is a silicon substrate having a (111) crystal plane as its main surface, a substrate 110 having a thickness of 100 μm to 200 μm may be prepared.
버퍼층(120)은 AlN, GaN, SiC, 또는 AlGaN 중 적어도 하나에 의해 형성될 수 있고, AlkGa1 - kN의 단일층 구조 또는 AlkGa1 - kN/AlN의 이중층 구조로 형성될 수 있다. 여기서, 0 ≤ k ≤ 1 일 수 있다. 특히, 버퍼층(120)은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나에 의해 형성될 수 있다. 예를 들어, 버퍼층(120)은 수십 또는 수백 나노 미터의 두께로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.It is formed of a k N / double-layer structure of AlN - buffer layer 120 is AlN, GaN, SiC, or may be formed by at least one of AlGaN, Al k Ga 1 - k N single-layer structure or Al k Ga 1 of I can. Here, 0 ≤ k ≤ 1. In particular, the buffer layer 120 may be formed of at least one of p-type GaN, p-type AlGaN, or AlGaN. For example, the buffer layer 120 may be formed to a thickness of tens or hundreds of nanometers, and may be omitted in some cases.
이후, 버퍼층(120) 위에 제1 질화물 반도체층(130), 제4 질화물 반도체층(140), 제2 질화물 반도체층(150), 제3 질화물 반도체층(160A) 및 게이트 전극 형성용 금속층(GA)을 순차적으로 형성한다.Thereafter, on the buffer layer 120, the first nitride semiconductor layer 130, the fourth nitride semiconductor layer 140, the second nitride semiconductor layer 150, the third nitride semiconductor layer 160A, and a metal layer for forming a gate electrode (GA) ) Are formed sequentially.
제1 질화물 반도체층(130)은 버퍼층(120) 위에 형성되며, 제4 질화물 반도체층(140)은 제1 질화물 반도체층(130) 위에 형성된다. 제1 및 제4 질화물 반도체층(130, 140)은 서로 이종 접합하기에 적합한 물질로 형성될 수 있다.The first nitride semiconductor layer 130 is formed on the buffer layer 120, and the fourth nitride semiconductor layer 140 is formed on the first nitride semiconductor layer 130. The first and fourth nitride semiconductor layers 130 and 140 may be formed of a material suitable for hetero-bonding to each other.
전술한 제1 및 제4 질화물 반도체층(130, 140) 각각은 Ⅲ족 원소를 포함하는 질화물로 형성될 수 있다. 예를 들어, 제1 및 제4 질화물 반도체층(130, 140) 각각은 GaN, AlN, 또는 InN 중 적어도 하나 또는 이들의 합금으로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.Each of the above-described first and fourth nitride semiconductor layers 130 and 140 may be formed of a nitride containing a group III element. For example, each of the first and fourth nitride semiconductor layers 130 and 140 may be formed of at least one of GaN, AlN, or InN, or an alloy thereof, but embodiments are not limited thereto.
제2 질화물 반도체층(150)은 제4 질화물 반도체층(140) 위에 형성되며, 0.5 ㎚ 내지 2 ㎚ 예를 들어 1 ㎚의 제1 두께(t1)로 형성될 수 있으나 실시 예는 이에 국한되지 않는다. 또한, 제2 질화물 반도체층(150)은 AlN 또는 AlGaN 중 적어도 하나를 포함할 수 있다.The second nitride semiconductor layer 150 is formed on the fourth nitride semiconductor layer 140, and may be formed to have a first thickness t1 of 0.5 nm to 2 nm, for example, 1 nm, but embodiments are not limited thereto. . In addition, the second nitride semiconductor layer 150 may include at least one of AlN and AlGaN.
제3 질화물 반도체층(160A)을 제2 질화물 반도체층(150) 위에 형성한다. 제3 질화물 반도체층(160A)은 p형 GaN, p형 AlGaN 또는 언드프된(undoped) InGaN 중 적어도 하나를 포함한다.A third nitride semiconductor layer 160A is formed on the second nitride semiconductor layer 150. The third nitride semiconductor layer 160A includes at least one of p-type GaN, p-type AlGaN, or undoped InGaN.
게이트 전극(G) 형성용 금속층(GA)을 제2 질화물 반도체층(150) 위에 형성한다. 게이트 전극(G) 형성용 금속층은 금속 물질 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(G) 형성용 금속층은 Ti(Titanium), Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질에 의해 단층 또는 다층 구조로 형성될 수 있다.A metal layer GA for forming the gate electrode G is formed on the second nitride semiconductor layer 150. The metal layer for forming the gate electrode G may be a metal material, for example, a refractory metal or a mixture of such refractory metals. Alternatively, the metal layer for forming the gate electrode G is Ti (Titanium), Ni (Nickel), Au (Aurum), Pt (Platinum), Ta (Tantalum), TaN (Tantalum Nitride), TiN (Titanium Nitride), Pd ( Palladium), W (tungsten), or WSi 2 (Tungstem silicide) may be formed in a single layer or multi-layered structure by at least one material.
버퍼층(120) 위에 순차적으로 형성되는 제1 질화물 반도체층(130), 제4 질화물 반도체층(140), 제2 질화물 반도체층(150) 및 제3 질화물 반도체층(160) 각각은 질화물에 의해 예를 들어, 유기금속화학 증착법(MOCVD:Metal Organic Chemical Vapor Deposition) 공정으로 형성될 수 있다.Each of the first nitride semiconductor layer 130, the fourth nitride semiconductor layer 140, the second nitride semiconductor layer 150, and the third nitride semiconductor layer 160 sequentially formed on the buffer layer 120 is made of nitride. For example, it may be formed by a metal organic chemical vapor deposition (MOCVD) process.
이후, 도 5b를 참조하면, 게이트 전극 형성용 금속층(GA)의 상부에 게이트 전극(G)과 제3 질화물 반도체층(160)이 형성될 영역을 덮고 나머지 영역을 노출시키는 포토 레지스트 패턴(210)을 형성한다.Thereafter, referring to FIG. 5B, a photoresist pattern 210 covering a region where the gate electrode G and the third nitride semiconductor layer 160 will be formed and exposing the remaining regions on the upper portion of the gate electrode forming metal layer GA To form.
이후, 도 5c를 참조하면, 포토 레지스트 패턴(210)을 식각 마스크로 이용하여, 게이트 전극 형성용 금속층(GA)을 식각하여 게이트 전극(G)을 형성한다. Thereafter, referring to FIG. 5C, a gate electrode G is formed by etching the metal layer GA for forming a gate electrode using the photoresist pattern 210 as an etching mask.
이후, 도 5d를 참조하면, 게이트 전극(G)과 포토 레지스트 패턴(210)을 식각 마스크로 이용하여 제3 질화물 반도체층(160A)을 식각하고, 포토 레지스트 패턴(210)을 제거한다.Thereafter, referring to FIG. 5D, the third nitride semiconductor layer 160A is etched using the gate electrode G and the photoresist pattern 210 as an etching mask, and the photoresist pattern 210 is removed.
도 6은 도 1에 예시된 반도체 소자(100A)가 제2 질화물 반도체층(150)을 포함하지 않을 경우에 제조 방법을 설명하기 위한 공정 단면도이다.6 is a cross-sectional view illustrating a manufacturing method when the semiconductor device 100A illustrated in FIG. 1 does not include the second nitride semiconductor layer 150.
만일, 도 1에 예시된 반도체 소자(100A)가 제2 질화물 반도체층(150)을 포함하지 않을 경우, 제2 질화물 반도체층(150)이 없는 상태에서 도 5c에 예시된 제3 질화물 반도체층(160A)을 식각하는 동안, 제3 질화물 반도체층(160)이 제4 질화물 반도체층(140)의 상부에 잔존할 수 있다. 또한, 제3 질화물 반도체층(160)과 제4 질화물 반도체층(140) 간의 식각 선택비가 작기 때문에, 도 5c에 예시된 제3 질화물 반도체층(160A)이 식각되는 동안, 도 6에 예시된 바와 같이 제4 질화물 반도체층(140)의 상부 일부(180)가 식각되어 플라즈마 데미지(plasma damage)가 발생될 수도 있다. 이로 인해, 제2 질화물 반도체층(150)을 갖지 않은 반도체 소자의 특성이 저하되거나 균일한 소자 특성을 기대할 수도 없다. 이러한 식각 공정의 균일도를 개선시키기 위해 제3 질화물 반도체층(160)이나 제4 질화물 반도체층(140)을 재성장(regrowth)시킬 수 있으나, 이는 좋은 막질의 박막을 구현하기 어렵다.If the semiconductor device 100A illustrated in FIG. 1 does not include the second nitride semiconductor layer 150, the third nitride semiconductor layer illustrated in FIG. 5C without the second nitride semiconductor layer 150 ( While etching 160A), the third nitride semiconductor layer 160 may remain on the fourth nitride semiconductor layer 140. In addition, since the etching selectivity between the third nitride semiconductor layer 160 and the fourth nitride semiconductor layer 140 is small, while the third nitride semiconductor layer 160A illustrated in FIG. 5C is etched, as illustrated in FIG. Likewise, the upper portion 180 of the fourth nitride semiconductor layer 140 may be etched to cause plasma damage. For this reason, the characteristics of the semiconductor device not having the second nitride semiconductor layer 150 deteriorate, or uniform device characteristics cannot be expected. In order to improve the uniformity of the etching process, the third nitride semiconductor layer 160 or the fourth nitride semiconductor layer 140 may be regrown, but this is difficult to implement a thin film having a good film quality.
그러나, 전술한 실시 예에 의한 반도체 소자(100A)에서, 제2 질화물 반도체층(150)은 식각 저지층의 역할을 한다. 즉, 도 5c 및 도 5d를 참조하면, 제3 질화물 반도체층(160A)을 식각하는 동안, 제4 질화물 반도체층(140)은 제2 질화물 반도체층(150)에 의해 식각되지 않고 보호되므로 플라즈마 데미지의 발생이 방지될 수 있다.However, in the semiconductor device 100A according to the above-described embodiment, the second nitride semiconductor layer 150 serves as an etch stop layer. That is, referring to FIGS. 5C and 5D, while the third nitride semiconductor layer 160A is etched, the fourth nitride semiconductor layer 140 is not etched by the second nitride semiconductor layer 150 and is thus protected from plasma damage. Can be prevented.
이후, 도 5e를 참조하면, 적어도 하나의 콘택인 소스 콘택(S)과 드레인 콘택(D)이 형성될 부분을 노출시키는 오프닝(opening)(OP1, OP2)을 제1 질화물 반도체층(130)의 상부에 형성한다.Thereafter, referring to FIG. 5E, openings OP1 and OP2 exposing portions in which the source contact S and the drain contact D, which are at least one contact, are to be formed, are formed of the first nitride semiconductor layer 130. Formed on the top.
이후, 도 1을 참조하면, 오프닝(OP1, OP2) 각각에 소스 콘택(S)과 드레인 콘택(D)을 형성하기 위한 물질을 매립하여 반도체 소자(100A)를 완성한다. 예를 들어, 리프트 오프(lift-off) 공정으로 소스 콘택(S)과 드레인 콘택(D)을 형성한 후 예를 들어 800℃에서 30초간 열처리하여 소스 및 드레인 콘택(S, D)의 오믹 접합을 형성할 수 있다.Thereafter, referring to FIG. 1, a material for forming a source contact S and a drain contact D is buried in each of the openings OP1 and OP2 to complete the semiconductor device 100A. For example, after forming the source contact (S) and the drain contact (D) by a lift-off process, heat treatment at 800°C for 30 seconds to form ohmic bonding of the source and drain contacts (S, D) Can be formed.
소스 및 드레인 콘택(S, D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조로 형성될 수 있다.Each of the source and drain contacts S and D contains at least one of aluminum (Al), titanium (Ti), chromium (Cr), nickel (Ni), copper (Cu), gold (Au), or molybdenum (Mo). Including, it may be formed in a single layer or multi-layer structure. For example, each of the source and drain contacts S and D may be formed in a multilayer structure of Ti/Al or Ti/Mo.
이하, 도 1 내지 도 4에 예시된 반도체 소자(100A ~ 100D)의 동작 및 효과를 살펴보면 다음과 같다.Hereinafter, operations and effects of the semiconductor devices 100A to 100D illustrated in FIGS. 1 to 4 will be described.
반도체 소자(100A ~ 100D)에서 제2 질화물 반도체층(150)의 아래에 배치된 제4 질화물 반도체층(140) 또는 제1 질화물 반도체층(130)은 제3 질화물 반도체층(160)이 식각되는 동안 식각되지 않고 제2 질화물 반도체층(150)에 의해 보호되므로, 반도체 소자(100A ~ 100D)는 개선된 특성을 가질 수 있고, 반도체 소자(100A ~ 100D)를 제조하기 위한 공정 균일도가 향상될 수 있다.In the semiconductor devices 100A to 100D, the fourth nitride semiconductor layer 140 or the first nitride semiconductor layer 130 disposed under the second nitride semiconductor layer 150 is formed by etching the third nitride semiconductor layer 160. Since it is not etched during the process and is protected by the second nitride semiconductor layer 150, the semiconductor devices 100A to 100D may have improved characteristics, and the process uniformity for manufacturing the semiconductor devices 100A to 100D may be improved. have.
또한, 제2 질화물 반도체층(150)은 게이트 절연층의 역할을 수행할 뿐만 아니라 소스 및 드레인 엑세스 영역(SAR, DAR)을 패시베이션(passivation)하는 패시베이션층의 역할을 수행하기도 한다. 또한, 제2 질화물 반도체층(150)은 2차원 전자 가스(2-DEG)층(CH)의 전자 농도를 높일 수 있다. 이로 인해, 반도체 소자(100A ~ 100D)의 게이트 누설 전류가 감소하고 반도체 소자(100A ~ 100D)는 큰 항복 전압을 가질 수 있고, 전류 붕괴(current collapse) 특성이 개선되고, 반도체 소자(100A ~ 100D)의 순방향 전류가 증가하고 구동 전압이 낮아지는 등 전기적 특성이 개선될 수 있다. 또한, 기존의 MOS 형과는 달리, 인 시츄(in-situ) 제2 질화물 반도체층(150)을 게이트 절연층 및 패시베이션층으로서 활용하고, 다른 게이트 산화물을 사용하지 않으므로 공정 효율성이 높아질 수 있다.Further, the second nitride semiconductor layer 150 not only serves as a gate insulating layer, but also serves as a passivation layer for passivating the source and drain access regions SAR and DAR. In addition, the second nitride semiconductor layer 150 may increase the electron concentration of the 2D electron gas (2-DEG) layer CH. Accordingly, the gate leakage current of the semiconductor devices 100A to 100D is reduced, and the semiconductor devices 100A to 100D may have a large breakdown voltage, the current collapse characteristic is improved, and the semiconductor devices 100A to 100D ), the forward current of) increases and the driving voltage decreases. In addition, unlike the conventional MOS type, the in-situ second nitride semiconductor layer 150 is used as a gate insulating layer and a passivation layer, and other gate oxides are not used, so process efficiency can be improved.
또한, 제2 질화물 반도체층(150)의 제1 두께(t1), InGaN층(170)의 제2 두께(t2), 제4 질화물 반도체층(140)의 제3 두께(t3), 제4 질화물 반도체층(140)에 포함된 Al의 조성비(mole fraction), 제3 질화물 반도체층(160) 또는 버퍼층(120) 중 적어도 하나의 최적화를 통해, 반도체 소자(100A ~ 100D)는 안정적인 노멀리 오프 동작을 수행할 수 있다.In addition, the first thickness t1 of the second nitride semiconductor layer 150, the second thickness t2 of the InGaN layer 170, the third thickness t3 of the fourth nitride semiconductor layer 140, and the fourth nitride By optimizing at least one of the Al composition ratio (mole fraction) included in the semiconductor layer 140, the third nitride semiconductor layer 160, or the buffer layer 120, the semiconductor devices 100A to 100D have a stable normal-off operation. Can be done.
도 7a 및 도 7b는 도 1에 예시된 반도체 소자(100A)에서 게이트 전극(G)의 중심 축('A')을 가로지르는 에너지 레벨의 변화를 설명하기 위한 에너지 밴드 다이어그램을 나타낸다. 여기서, EC는 전도 대역(conduction band)을 나타내고, 점선으로 표기된 EF는 페르미 레벨을 나타내고, EV는 가전자 대역(valence band)을 나타낸다. 또한, x축은 반도체 소자의 Y축 방향의 위치(x1, x2, x3)를 나타내고 y축은 에너지 레벨을 나타낸다.7A and 7B are energy band diagrams for explaining a change in energy level across the central axis'A' of the gate electrode G in the semiconductor device 100A illustrated in FIG. 1. Here, E C denotes a conduction band, E F denoted by a dotted line denotes a Fermi level, and E V denotes a valence band. Further, the x-axis represents the position (x 1 , x 2 , x 3 ) of the semiconductor device in the Y-axis direction, and the y-axis represents the energy level.
예를 들어, 도 1에 예시된 반도체 소자(100A)는 버퍼층(120)이 p-GaN으로 구현될 때 도 7a에 점선으로 표시된 바와 같이 게이트 전극(G) 아래의 전위(potential)가 증가하여 문턱전압(Vth)이 올라가므로 노멀리 오프로 동작한다. 또한, 도 1에 예시된 반도체 소자(100A)는 버퍼층(120)이 AlGaN으로 구현될 때 도 7b에 점선으로 표시된 바와 같이 게이트 전극(G) 아래의 에너지 레벨이 상승하지 않으므로 노멀리 온(normally on)으로 동작한다. 여기서, 노멀리 온이란, 게이트 전극(G)을 통해 구동 전압이 인가되지 않으면 온 상태를 유지하고, 그렇지 않으면 오프 상태로 바뀌는 동작을 의미한다. 이와 같이, 버퍼층(120)의 물질에 따라 실시 예에 의한 반도체 소자(100A)는 노멀리 온이나 노멀리 오프로 동작함을 알 수 있다.For example, in the semiconductor device 100A illustrated in FIG. 1, when the buffer layer 120 is implemented with p-GaN, the potential under the gate electrode G increases as shown by the dotted line in FIG. Since the voltage Vth increases, it operates normally off. In addition, the semiconductor device 100A illustrated in FIG. 1 is normally turned on because the energy level under the gate electrode G does not rise as indicated by the dotted line in FIG. 7B when the buffer layer 120 is implemented with AlGaN. ). Here, normally on means an operation in which the on state is maintained when the driving voltage is not applied through the gate electrode G, and is changed to the off state otherwise. As described above, it can be seen that the semiconductor device 100A according to the embodiment operates as normally on or normally off depending on the material of the buffer layer 120.
만일, 제4 질화물 반도체층(140)이 낮은 Al의 농도를 갖는 AlGaN으로 구현되거나, 제4 질화물 반도체층(140)의 제3 두께(t3)가 작을 경우 반도체 소자(100A)는 노멀리 오프로 동작할 수 있다.If the fourth nitride semiconductor layer 140 is implemented with AlGaN having a low Al concentration, or if the third thickness t3 of the fourth nitride semiconductor layer 140 is small, the semiconductor device 100A is normally turned off. It can work.
이하, 도 3에 도시된 반도체 소자(100C)의 노멀리 오프 동작과 채널(CH) 형성을 첨부된 도 8 및 9를 참조하여 다음과 같이 설명한다.Hereinafter, the normally-off operation of the semiconductor device 100C and the formation of the channel CH shown in FIG. 3 will be described with reference to FIGS. 8 and 9.
도 8 (a) 및 (b)는 도 3에 예시된 반도체 소자(100C)에서 게이트 전극(G)의 중심축('A')을 가로지르는 에너지 레벨 변화 및 전자 농도의 변화를 각각 나타낸다.8A and 8B illustrate changes in energy level and electron concentration across the central axis'A' of the gate electrode G in the semiconductor device 100C illustrated in FIG. 3, respectively.
도 9 (a) 및 (b)는 도 3에 예시된 반도체 소자(100C)에서 드레인 엑세스 영역(DAR)의 중심축('B')을 가로지르는 에너지 레벨 변화 및 전자 농도의 변화를 각각 나타낸다.9A and 9B illustrate changes in energy level and electron concentration across the central axis'B' of the drain access region DAR in the semiconductor device 100C illustrated in FIG. 3, respectively.
도 8 (a) 및 도 9 (a) 각각에서, x축은 반도체 소자의 Y축 방향의 위치(x1, x2, x3, x4)를 나타내고 y축은 에너지 레벨을 나타낸다. 또한, 도 8 (b) 및 도 9 (b) 각각에서, x축은 반도체 소자의 Y축 방향의 위치(x1, x2, x3, x4)를 나타내고 y축은 전자 농도를 나타낸다.In each of FIGS. 8A and 9A, the x-axis represents the position (x 1 , x 2 , x 3 , x 4 ) of the semiconductor device in the Y-axis direction, and the y-axis represents the energy level. In addition, in each of FIGS. 8(b) and 9(b), the x-axis represents the position (x 1 , x 2 , x 3 , x 4 ) of the semiconductor device in the Y-axis direction, and the y-axis represents the electron concentration.
도 8 (a) 및 (b)를 참조하면, 원형 점선으로 표기된 영역(220)에 전자가 존재하지 않음을 알 수 있다. 반면에, 도 9 (a) 및 (b)를 참조하면 원형 점선으로 표기된 영역(222)에 전자가 존재함을 알 수 있다. 이로부터, 게이트 전극(G)의 아래에는 채널(CH)이 형성되지 않고 드레인 및 소스 엑세스 영역(DRA, SRA)에 채널(CH)이 형성되어, 반도체 소자(100C)는 노멀리 오프로 동작함을 알 수 있다.Referring to FIGS. 8A and 8B, it can be seen that no electrons exist in the area 220 indicated by a dotted circular line. On the other hand, referring to FIGS. 9 (a) and (b), it can be seen that electrons exist in the area 222 indicated by a dotted circular line. From this, the channel CH is not formed under the gate electrode G, but the channel CH is formed in the drain and source access regions DRA and SRA, so that the semiconductor device 100C operates as normally off. Can be seen.
도 10a 및 도 10b는 도 1 및 도 3에 도시된 반도체 소자(100A, 100C)에서 게이트 전극(G)의 중심축('A')을 가로 지르는 에너지 레벨 변화를 각각 나타내는 도면이다. 여기서, x축은 반도체 소자의 Y축 방향의 위치(x1, x2, x3, x4)를 나타내고 y축은 에너지 레벨을 나타낸다.10A and 10B are diagrams illustrating energy level changes across the central axis'A' of the gate electrode G in the semiconductor devices 100A and 100C illustrated in FIGS. 1 and 3, respectively. Here, the x-axis represents the position (x 1 , x 2 , x 3 , x 4 ) of the semiconductor device in the Y-axis direction, and the y-axis represents the energy level.
도 1에 도시된 바와 같이 반도체 소자(100A)가 InGaN층(170)을 포함하지 않을 때(230)보다, 도 3에 도시된 바와 같이 반도체 소자(100C)가 InGaN층(170)을 포함할 경우, 게이트 전극(G) 아래의 전위(potential)(즉, EC)가 도 10b에 도시된 바와 같이 도 10a에 도시된 것 보다 증가(232)한다. 따라서, 반도체 소자(100C)는 안정적으로 노멀리 오프 동작할 수 있고, 높은 문턱 전압을 가질 수 있다.When the semiconductor device 100C includes the InGaN layer 170, as shown in FIG. 3, than when the semiconductor device 100A does not include the InGaN layer 170 as shown in FIG. 1 230 , As shown in FIG. 10B, the potential (that is, E C ) under the gate electrode G increases 232 from that shown in FIG. 10A. Accordingly, the semiconductor device 100C may stably operate normally off and may have a high threshold voltage.
또한, 제3 질화물 반도체층(160)이 InGaN 물질을 포함함으로써, 반도체 소자(100A ~ 100D)의 누설 전류 특성이 개선될 수 있다.In addition, since the third nitride semiconductor layer 160 includes an InGaN material, leakage current characteristics of the semiconductor devices 100A to 100D may be improved.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments have been described above, but these are only examples and do not limit the present invention, and those of ordinary skill in the art to which the present invention belongs are not illustrated above within the scope not departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
100A ~ 100D: 반도체 소자 110: 기판
120: 버퍼층 130: 제1 질화물 반도체층
140: 제4 질화물 반도체층 150: 제2 질화물 반도체층
160: 제3 질화물 반도체층 170: InGaN층
G: 게이트 전극 S, D: 콘택100A ~ 100D: semiconductor device 110: substrate
120: buffer layer 130: first nitride semiconductor layer
140: fourth nitride semiconductor layer 150: second nitride semiconductor layer
160: third nitride semiconductor layer 170: InGaN layer
G: gate electrode S, D: contact
Claims (14)
상기 제1 질화물 반도체층 위에 배치되며, 상기 제1 질화물 반도체층과 접하여 이종 접합 계면을 형성하는 제4 질화물 반도체층;
상기 제4 질화물 반도체층 위에 배치되며, AlN을 포함하는 제2 질화물 반도체층;
상기 제4 질화물 반도체층과 상기 제2 질화물 반도체층 사이에 배치된 InGaN층;
상기 제2 질화물 반도체층 위에 배치된 게이트 전극;
상기 게이트 전극으로부터 수평 방향으로 이격되어 배치된 적어도 하나의 콘택; 및
상기 게이트 전극과 상기 제2 질화물 반도체층 사이에 배치된 제3 질화물 반도체층을 포함하고,
상기 적어도 하나의 콘택은
상기 게이트 전극의 일측으로부터 제1 공간을 사이에 두고 수평 방향으로 이격되어 배치된 드레인 콘택; 및
상기 게이트 전극의 타측으로부터 제2 공간을 사이에 두고 상기 수평 방향으로 이격되어 배치된 소스 콘택을 포함하고,
상기 제2 질화물 반도체층은 상기 제3 질화물 반도체층의 아래로부터 상기 드레인 콘택을 향해 연장되어, 상기 제1 공간, 상기 제1 질화물 반도체층, 상기 제4 질화물 반도체층 및 상기 InGaN층과 수직 방향으로 중첩하고,
상기 제2 질화물 반도체층은 상기 제3 질화물 반도체층의 아래로부터 상기 소스 콘택을 향해 연장되어, 상기 제2 공간, 상기 제1 질화물 반도체층, 상기 제4 질화물 반도체층 및 상기 InGaN층과 상기 수직 방향으로 중첩하는 반도체 소자.A first nitride semiconductor layer;
A fourth nitride semiconductor layer disposed on the first nitride semiconductor layer and in contact with the first nitride semiconductor layer to form a heterojunction interface;
A second nitride semiconductor layer disposed on the fourth nitride semiconductor layer and including AlN;
An InGaN layer disposed between the fourth nitride semiconductor layer and the second nitride semiconductor layer;
A gate electrode disposed on the second nitride semiconductor layer;
At least one contact spaced apart from the gate electrode in a horizontal direction; And
A third nitride semiconductor layer disposed between the gate electrode and the second nitride semiconductor layer,
The at least one contact
A drain contact spaced apart from one side of the gate electrode in a horizontal direction with a first space therebetween; And
A source contact spaced apart from the other side of the gate electrode in the horizontal direction with a second space therebetween,
The second nitride semiconductor layer extends from below the third nitride semiconductor layer toward the drain contact, and is perpendicular to the first space, the first nitride semiconductor layer, the fourth nitride semiconductor layer, and the InGaN layer. Overlap,
The second nitride semiconductor layer extends from below the third nitride semiconductor layer toward the source contact, the second space, the first nitride semiconductor layer, the fourth nitride semiconductor layer, and the InGaN layer in the vertical direction. Overlapping semiconductor devices.
기판; 및
상기 기판과 상기 제1 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하고,
상기 버퍼층은 p형 GaN, p형 AlGaN, 또는 AlGaN 중 적어도 하나를 포함하는 반도체 소자.The method of claim 2, wherein the semiconductor device
Board; And
Further comprising a buffer layer disposed between the substrate and the first nitride semiconductor layer,
The buffer layer is a semiconductor device including at least one of p-type GaN, p-type AlGaN, or AlGaN.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140020724A KR102145914B1 (en) | 2014-02-21 | 2014-02-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140020724A KR102145914B1 (en) | 2014-02-21 | 2014-02-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150099151A KR20150099151A (en) | 2015-08-31 |
| KR102145914B1 true KR102145914B1 (en) | 2020-08-19 |
Family
ID=54060371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140020724A KR102145914B1 (en) | 2014-02-21 | 2014-02-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102145914B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201279A (en) * | 2006-01-27 | 2007-08-09 | Matsushita Electric Ind Co Ltd | Transistor |
| JP2010258313A (en) * | 2009-04-28 | 2010-11-11 | Nichia Corp | Field-effect transistor and manufacturing method thereof |
| JP2011029247A (en) * | 2009-07-22 | 2011-02-10 | Panasonic Corp | Nitride semiconductor device and method of manufacturing the same |
| JP2013191868A (en) * | 2006-11-20 | 2013-09-26 | Panasonic Corp | Semiconductor device |
-
2014
- 2014-02-21 KR KR1020140020724A patent/KR102145914B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201279A (en) * | 2006-01-27 | 2007-08-09 | Matsushita Electric Ind Co Ltd | Transistor |
| JP2013191868A (en) * | 2006-11-20 | 2013-09-26 | Panasonic Corp | Semiconductor device |
| JP2010258313A (en) * | 2009-04-28 | 2010-11-11 | Nichia Corp | Field-effect transistor and manufacturing method thereof |
| JP2011029247A (en) * | 2009-07-22 | 2011-02-10 | Panasonic Corp | Nitride semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150099151A (en) | 2015-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10707324B2 (en) | Group IIIA-N HEMT with a tunnel diode in the gate stack | |
| Hwang et al. | p-GaN gate HEMTs with tungsten gate metal for high threshold voltage and low gate current | |
| US9589951B2 (en) | High-electron-mobility transistor with protective diode | |
| WO2018230136A1 (en) | Nitride semiconductor device and method for producing same | |
| US8350297B2 (en) | Compound semiconductor device and production method thereof | |
| KR101108746B1 (en) | Nitride based semiconductor device and method for manufacturing the same | |
| JP2007329350A (en) | Semiconductor device | |
| US20120061729A1 (en) | Nitride semiconductor device and method for fabricating the same | |
| US11462635B2 (en) | Nitride semiconductor device and method of manufacturing the same | |
| KR101148694B1 (en) | Nitride based semiconductor device and method for manufacturing the same | |
| US10373833B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20240014305A1 (en) | Nitride-based semiconductor device and method for manufacturing the same | |
| KR102156377B1 (en) | Semiconductor device | |
| KR102145914B1 (en) | Semiconductor device | |
| US20220254902A1 (en) | Nitride semiconductor device and method of fabricating the same | |
| JP5364760B2 (en) | Semiconductor device | |
| CN112310215A (en) | Enhanced high electron mobility transistor device and method of fabricating the same | |
| WO2024011609A1 (en) | Semiconductor device and method for manufacturing thereof | |
| KR102113253B1 (en) | Nitride based Semiconductor Device | |
| CN115997287B (en) | Nitride-based semiconductor IC chip and method for manufacturing the same | |
| KR102137749B1 (en) | Power semiconductor device | |
| WO2024060110A1 (en) | Nitride-based semiconductor device and method for manufacturing thereof | |
| KR20140028424A (en) | Semiconductor device for high power | |
| WO2023184199A1 (en) | Nitride-based semiconductor device and method for manufacturing the same | |
| US20220130984A1 (en) | Semiconductor device and method of forming a semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |