KR102123746B1 - 칩형 슈퍼 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 칩형 슈퍼 커패시터에 관한 것으로, 평판형 세라믹 기판(110)과, 자신의 구부가 상기 평판형 세라믹 기판(110)과 접합되고 내부에 역"U"자형 캐비티(114)를 형성하는 캡형 금속캡리드(112)와, 상기 캐비티(114)는 전극 조립체(128)와 상기 전극 조립체(128)를 함침한 전해질을 수용한다. 상기 전극 조립체(128)는 분리막(134)과, 상기 분리막(134)을 사이에 두고 서로 상하로 대향 배치되며 각각 상기 분리막(134)과 일면이 면접촉하는 한 쌍의 활성전극(130, 132)과, 상기 활성전극(130, 132) 각각의 다른 일면에 각각 전기적 접속된 한 쌍의 집전전극(136, 138)을 포함한다. 그리고, 상기 평판형 세라믹 기판(110)은 외부 전압원으로부터 외부 전압을 인가받도록 되고 상기 평판형 세라믹 기판(110)의 표면상에 배치된 한 쌍의 단자(118, 120)와, 상기 평판형 세라믹 기판(110)을 관통하고 상기 한 쌍의 단자(118, 120) 및 상기 한 쌍의 집전전극(136, 138)과 각각 전기적 연결되어 상기 한 쌍의 단자(118, 120)로부터의 상기 외부 전압을 상기 한 쌍의 집전전극(136, 138)에 전달하는 2개 이상의 비아홀(124, 126)을 포함한다.
Description
본 발명은 칩형 슈퍼 커패시터에 관한 것으로, 특히, 평판형의 박형 세라믹 기판과 캡형 금속캡리드의 단순구조로 설계되는 칩형 슈퍼 커패시터에 관한 것이다.
또한, 본 발명은 상기 칩형 슈퍼 커패시터의 제조방법에 관한 것이다.
슈퍼 커패시터(super capacitor)는 높은 출력과 빠른 충방전속도, 우수한 싸이클 특성 및 장수명을 장점으로 하는 유망한 에너지저장소자이다.
특히 최근에는 모바일 기기 등 저전력 전자기기에서 백업전원용으로 쓰이는 칩형 슈퍼 커패시터의 수요가 급격히 증가하고 있다. 이러한 칩형 슈퍼 커패시터는 누설전류가 작고 내습성이 양호하면서도 솔더링시 내열성이 우수한 세라믹 기판이 사용되며, 최근들어 모바일 기기의 초소형화와 박형화 추세에 따라 이 또한 슬림화 및 소형화와 고용량화가 요구되고있다.
일반적으로 칩형 슈퍼 커패시터는 세라믹 소재의 "U"자형 캐비티 내에 실질적인 커패시터를 구성하는 제1 및 제2 활성전극과 이들 전극사이에 개재되는 분리막이 조립되어 수납되고 평판형 금속캡리드가 덮이는 패키지의 형태로 제작된다(특허 제10-1297091호, 제10-1244281호). 도 1은 칩형 슈퍼 커패시터의 일반적인 구조를 보이는 개략 단면도이다.
도 1을 참조하면, 일반적으로 칩형 슈퍼 커패시터는 일체로 된 저부(1) 및 벽부(2)로 이루어진 "U"자형의 세라믹 캐비티(1, 2)와, 상기 세라믹 캐비티(1, 2)를 덮어 내부 공간을 형성하는 스테인레스 스틸 소재의 평판형 금속캡리드(15)를 포함하여 구성된다.
그리고, 상기 내부 공간에는 활성 탄소분말이나 그래핀 등의 다공성 소재로 된 제1 및 제2 활성전극(4, 5), 그리고 이들 활성전극(4, 5) 간에 전기적 절연을 유지하면서 함침된 전해질(3)이 통과할 수 있게 미세채널을 갖는 분리막(6)으로 구성된 전극조립체(7)가 수납되고, 아울러 상기 세라믹 캐비티(1, 2) 내부 공간의 나머지 빈 공간에는 상기 전해질(3)이 주입된다. 그리고, 상기 전해질(3)의 누설을 방지하도록 하우징으로서 상기 평판형 금속캡리드(15)는 접합부재(8)를 통하여 상기 "U"자형의 세라믹 캐비티 벽부(2) 상면과 접합 밀봉된다.
또한, 상기 제1 활성전극(4)의 상면은 집전전극(16)을 통해 상기 평판형 금속캡리드(14) 상부에 연결되고 상기 평판형 금속캡리드(14)의 상부는 세라믹 캐비티 벽부(2) 내를 종단하여 관통 형성된 제1 비아홀(12)(이는 전도성 페이스트로 충진된다)을 통해 세라믹 기판(1) 저면의 단자(10)와 전기적 연결된다.
그리고, 상기 제2 활성전극(5)의 저면은 접합부재(8)를 통하여 집전전극(9)과 접합되고 이 집전전극(9)은 세라믹 캐비티 저부(2) 내에 관통 형성된 제2 비아홀(13)(이 또한 전도성 페이스트로 충진된다)을 통해 세라믹 기판(1) 저면의 단자(11)와 전기적 연결된다.
이리하여, 상기 단자(10, 11)에 전압을 인가하면, 이들과 각각 전기적 연결된 집전전극들(16, 9) 간에 전기장이 형성되고, 이에 따라 상기 전해질(3) 내의 하전된 이온들이 분리막(6)을 통해 이동하여 상기 전해질(3)과 각 활성전극(4, 5) 간의 계면에 배열되고 각 활성전극(4, 5)의 표면에 흡착됨으로써 전기가 축전된다.
위와 같은 구조의 칩형 슈퍼 커패시터에서, 상기 "U"자형의 세라믹 캐비티(1, 2)는 일반적으로 복수의 단위 세라믹 그린시트를 적층하는 방식으로 제조된다. 특히, 상기 캐비티(1, 2)의 내부 공간을 이루도록 각 그린시트의 일부를 기계적 펀칭 또는 레이저 펀칭으로 제거한 후에 복수로 적층하고 압착하여 그린 세라믹 적층체를 제조한 후, 이를 소결함으로써 최종 제조된다.
따라서, 이렇게 복잡한 가공 공정으로 인해 제조 단가가 비싸고, 위와 같이 "U"자형 캐비티 구조체의 형성을 위해 펀칭으로 소실되는 세라믹 그린시트의 양 또한 많아 재료 손실의 경제적 문제 또한 크다.
그리고, 캐비티(1, 2) 내부 공간은 활성전극들(4, 5)의 활성영역이므로, 정전용량의 증가를 위해 캐비티 내부 용적을 늘리고자 세라믹 캐비티 벽부(2)의 두께를 줄이는 경우, 3차원 구조물로서의 구조적 취약성과 각 부위별 소결 수축율의 차이로 인해 세라믹 캐비티 구조물(1, 2)의 휨과 변형을 피하기 어렵다. 이로 인해 세라믹 캐비티(1, 2)의 치수변형이 조금이라도 생기면 이후 상부 금속캡리드(14)와의 접합공정에서 두 부품사이의 공극으로 인해 접합이 어렵고 이는 곧 전해액(3)의 외부 누출로 이어진다.
또한, 한편으로, 세라믹 캐비티 내부 용적을 늘리고자 캐비티 벽부(2)의 높이(h1)를 늘리는 경우에는, 그만큼 캐비티 벽부(2) 내를 더 종단 관통해야하는 제1 비아홀(12)의 형성이 더 어려워지고 상기 소결시 휨 변형 불량이 발생하기 쉽다. 더구나, 캐비티 벽부(2)를 종단 관통하는 제1 비아홀(12)의 경우는 그의 깊이가 커서 이에 내부에 전도성 페이스트를 충진하는 비아필링(via filling) 공정은 반드시 세라믹 그린시트를 적층할 때 동시에 이루어져야 한다. 왜냐면, 비아홀 내에 전도성 페이스트를 끊김이 없이 충전하는 것이 어려워 세라믹 기판의 소결 후에 비아홀을 채우는 포스트 필링(post filling)은 사실상 불가능하기 때문이다.
또한, 통상적으로 내경이 100㎛ 이상인 비아홀(12, 13)을 캐비티 벽부(2)에 형성하여야 하므로, 상대적으로 캐비티 벽부(2)의 두께(t)가 두꺼워질 수밖에 없다. 예컨대, 비아홀(12, 13)의 내경이 100㎛이고, 비아홀(12, 13)로부터 캐비티 벽부(2)의 양측면까지의 마진(margin)을 각각 100㎛으로 할 경우, 전체 캐비티 벽부(2)의 두께(t)는 적어도 300㎛이 필요하다. 이 경우, 주어진 칩 패키지의 용적 내에서 세라믹 캐피티 구조체(1, 2)가 차지하는 볼륨이 커서 실제 활성전극들(4, 5)의 활성영역이 줄어들어 정전용량의 감소가 불가피하다.
본 발명은 종래기술의 이와 같은 점을 감안하여 창안한 것으로, 본 발명은 초소형 칩형 슈퍼 커패시터에 있어서 커패시터 내에서 활성전극이 내재될 유효용적이 늘어나 커패시터의 정전용량이 증가하고 제조공정이 단순화되며 초소형화에 적합한 구조를 갖는 칩형 슈퍼 커패시터 및 그의 제조방법을 제공하기 위한 것이다.
위와 같은 과제를 달성하기 위한 것으로, 본 발명의 일 측면에 의한 칩형 슈퍼 커패시터는 평판형 세라믹 기판과; 자신의 구부가 상기 평판형 세라믹 기판과 접합되고 내부에 역"U"자형 캐비티를 형성하는 캡형 금속캡리드와; 상기 캐비티는 전극 조립체와 상기 전극 조립체를 함침한 전해질을 수용하되, 상기 전극 조립체는 분리막과, 상기 분리막을 사이에 두고 서로 상하로 대향 배치되며 각각 상기 분리막과 일면이 면접촉하는 한 쌍의 활성전극과, 상기 활성전극 각각의 다른 일면에 각각 전기적 접속된 한 쌍의 집전전극을 포함한다. 그리고, 상기 평판형 세라믹 기판은 외부 전압원으로부터 외부 전압을 인가받도록 되고 상기 평판형 세라믹 기판의 표면상에 배치된 한 쌍의 단자와; 상기 평판형 세라믹 기판을 관통하고 상기 한 쌍의 단자 및 상기 한 쌍의 집전전극과 각각 전기적 연결되어 상기 한 쌍의 단자로부터의 상기 외부 전압을 상기 한 쌍의 집전전극에 전달하는 2개 이상의 비아홀을 포함한다.
또한, 상기 캡형 금속캡리드는 자신의 구부에 방사상 플랜지를 구비하고, 상기 평판형 세라믹 기판은 자신의 변부에 상기 비아홀과 전기적 연결된 도전성 접속부재를 구비하며, 상기 캡형 금속캡리드와 평판형 세라믹 기판 간의 상기 접합에 의해 상기 방사상 플랜지와 도전성 접속부재는 서로 전기적 연결됨으로써 상기 한 쌍의 단자 중의 하나로부터의 상기 외부 전압을 상기 한 쌍의 활성전극 중의 하나로 전달할 수 있다.
또한, 상기 캡형 금속캡리드는 상기 활성전극과의 전기적 접촉을 방지하기위하여 자신의 내면 및 외면 중의 하나 이상의 표면에 코팅된 박막 절연층을 포함할 수 있다.
또한, 상기 캡형 금속캡리드는 상기 활성전극과의 전기적 접촉을 방지하기위하여 자신의 내면 및 외면 중의 하나 이상의 표면에 코팅된 박막 절연층을 포함하되, 상기 박막 절연층은 상기 한 쌍의 집전전극 중의 하나가 접촉하는 상기 캡형 금속캡리드의 상판부 저면 부분의 표면과 상기 도전성 접속부재와 접촉하는 상기 방사상 플랜지 부분의 표면에는 형성되지 않도록 될 수 있다.
또한, 상기 박막 절연층은 상기 전해질에 용해되지않고 150℃ 이상의 온도에서 안정한 조성을 갖는 것으로 될 수 있다. 또한, 상기 박막 절연층은 에폭시 수지, 패럴린, 알루미나, 실리카 및 이의 조합으로 이루어진 군에서 선택된 하나 이상의 조성을 갖는 것으로 될 수 있다. 또한, 상기 패럴린은 패럴린 C, 패럴린 D, 패럴린 N 및 패럴린 F로 이루어진 군에서 선택된 하나 이상으로 될 수 있다.
또한, 상기 한 쌍의 단자 및 비아홀 내벽의 전극 중의 하나 이상은 Ag, Cu, Al, W, Mo, Ni, Au 및 이들의 합금으로 이루어진 군에서 선택된 하나 이상으로 될 수 있다. 또한, 상기 한 쌍의 단자 및 비아홀 내벽의 전극은 Ag, Au, Al 및 Cu로 이루어진 군에서 선택된 하나 이상의 금속으로 되고, 상기 평판형 세라믹 기판은 1000℃ 이하의 저온에서 상기 금속과 동시소결이 가능한 저온동시소성 세라믹(LTCC)으로 될 수 있다. 또한, 상기 한 쌍의 단자 및 비아홀 내벽의 전극은 W, Mo 및 Ni로 이루어진 군에서 선택된 하나 이상의 금속으로 되고, 상기 평판형 세라믹 기판은 1000℃를 넘는 고온에서 상기 금속과 동시소결이 가능한 고온동시소성 세라믹(HTCC)으로 될 수 있고, 상기 고온동시소성 세라믹(HTCC)은 알루미나(Al2O3), 질화알루미늄(AlN) 및 질화실리콘(Si3N4)로 이루어진 군에서 선택된 하나 이상일 수 있다.
또한, 상기 캡형 금속캡리드는 스테인레스 스틸(SUS)로 될 수 있다.
또한, 위와 같은 과제를 달성하기 위한 것으로, 본 발명의 다른 일 측면에 의한 칩형 슈퍼 커패시터의 제조방법은 다음 단계들을 포함한다:
- 자신의 내부에 역"U"자형 캐비티와 자신의 구부에 방사상 플랜지가 각각 형성되는 형상으로 캡형 금속캡리드를 성형하는 단계와;
- 전기적 연결을 위한 비아홀과 단자 및 도전성 접속부재를 구비하는 평판형 세라믹 기판을 제공하는 단계와;
- 상기 평판형 세라믹 기판 상에서 상기 캐비티 내부로 전극 조립체와 상기 전극 조립체를 함침한 전해질을 수용하도록 상기 방사상 플랜지와 도전성 접속부재를 접합하여 상기 캡형 금속캡리드와 평판형 세라믹 기판을 기밀 접합하되, 상기 전극 조립체는 분리막과, 상기 분리막을 사이에 두고 서로 상하로 대향 배치되며 각각 상기 분리막과 일면이 면접촉하는 한 쌍의 활성전극과, 상기 활성전극 각각의 다른 일면에 각각 전기적 접속된 한 쌍의 집전전극을 포함하는 단계.
이때, 상기 캡형 금속캡리드를 성형하는 단계는 상기 캡형 금속캡리드를 프레스 몰딩하여 수행될 수 있다.
또한, 상기 평판형 세라믹 기판을 제공하는 단계는 다음을 포함할 수 있다:
- 후막공정으로 단일의 세라믹 그린시트를 제조하거나 후막공정으로 상기 복수의 세라믹 그린시트를 제조 및 적층하여 그린 세라믹 적층체를 형성하는 단계와;
- 상기 단일의 세라믹 그린시트 또는 상기 그린 세라믹 적층체에 도전성 페이스트를 사용하여 비아홀과 단자 및 도전성 접속부재를 형성하고, 동시 소성하여 평판형 세라믹 기판을 제조하는 단계.
또한, 상기 평판형 세라믹 기판을 제공하는 단계는 다음을 포함할 수 있다:
- 후막공정으로 단일의 세라믹 그린시트를 제조하거나 후막공정으로 상기 복수의 세라믹 그린시트를 제조 및 적층하여 그린 세라믹 적층체를 형성하는 단계와;
- 상기 단일의 세라믹 그린시트 또는 상기 그린 세라믹 적층체를 소성하여 평판형 세라믹 기판을 제조하는 단계와;
- 제조된 상기 평판형 세라믹 기판에 도전성 페이스트를 사용하여 비아홀과 단자 및 도전성 접속부재를 형성하고, 열처리하여 상기 도전성 페이스트의 유기물을 소산시키는 단계.
또한, 상기 평판형 세라믹 기판을 제공하는 단계는 상기 칩형 슈퍼 커패시터의 정전용량을 증가시키기위해 상기 평판형 세라믹 기판의 기계적 강도의 허용범위 내에서 상기 평판형 세라믹 기판의 두께를 감소시키는 단계를 포함할 수 있다.
또한, 상기 평판형 세라믹 기판을 제공하는 단계는 상기 세라믹 그린시트의 조성을 상기 한 쌍의 단자 및 비아홀의 전극 소재의 용융온도에 따라 1000℃ 이하의 저온에서 소결이 가능한 저온동시소성 세라믹(LTCC) 또는 1000℃를 넘는 고온에서 소결이 가능한 고온동시소성 세라믹(HTCC)으로 선택할 수 있다.
또한, 상기 캡형 금속캡리드를 성형하는 단계는 상기 성형 후, 상기 활성전극과의 전기적 접촉을 방지하기위하여 자신의 내면 및 외면 중의 하나 이상의 표면에 박막 절연층을 코팅하는 단계를 포함할 수 있다.
또한, 상기 박막 절연층을 코팅하는 단계는 에폭시 수지 용액의 코팅, 알루미나 또는 실리카의 화학기상증착(CVD), 및 패럴린의 화학기상증착(CVD) 중의 하나 이상으로 수행될 수 있다. 이때, 상기 박막 절연층을 코팅하는 단계는 상기 에폭시 수지 용액의 코팅에 의해 수행되고, 형성된 상기 박막 절연층 두께는 5~30㎛ 범위로 될 수 있다. 또한, 상기 박막 절연층을 코팅하는 단계는 상기 알루미나 또는 실리카의 화학기상증착(CVD)에 의해 수행되고, 형성된 상기 박막 절연층 두께는 50nm~5㎛ 범위로 될 수 있다. 또한, 상기 박막 절연층을 코팅하는 단계는 상기 패럴린의 화학기상증착(CVD)에 의해 수행되고, 형성된 상기 박막 절연층 두께는 100nm~50㎛ 범위로 될 수 있다.
또한, 상기 박막 절연층을 코팅하는 단계는 다음을 포함할 수 있다:
- 상기 집전전극 중의 하나가 접촉하는 상기 캡형 금속캡리드의 상판부 저면 부분의 표면과 상기 도전성 접속부재와 접촉하는 상기 방사상 플랜지 부분의 표면을 상기 박막 절연층이 코팅되지않아야할 노출부로 설정하고, 상기 노출부에 마스크를 도포하여 상기 코팅을 수행한 후 상기 마스크를 제거하여 상기 노출부를 형성하거나, 또는 상기 코팅을 수행한 후 상기 노출부에 해당 부위를 레이저로 조사하여 상기 해당 부위에 코팅된 박막 절연층을 제거함으로써 상기 노출부를 형성하는 단계.
또한, 상기 캡형 금속캡리드를 성형하는 단계는 상기 칩형 슈퍼 커패시터의 정전용량을 증가시키기위해 형성되는 상기 역"U"자형 캐비티의 용적을 더 넓히는 형상으로 성형하는 단계를 포함할 수 있다.
본 발명에 따르면, 평판형의 세라믹 기판을 상측에서 덮어 역"U"자형 캡형 금속캡리드가 캐비티 구조를 이루고 칩형 슈퍼 커패시터의 저면이 평판형 세라믹 기판의 단순구조로 설계되므로, 소성시 수축변형에 의한 휨 불량이 감소할 뿐만 아니라 박형화가 가능하고, 아울러 비아홀의 길이가 단축되어 내부에 전도성 페이스트를 충진하는 비아필링 공정이 쉬워진다. 또한, 상기 캡형 금속캡리드와 세라믹 기판의 하부 단자 사이를 연결하는 비아홀의 길이가 짧아져 비아필링 공정이 용이하며 종전과 달리 전기회로 단락 가능성을 크게 줄일 수 있다. 또한, 본 발명에 따르면, 캐비티를 이루는 상기 금속캡리드는 금속소재로 되어 자유로이 상기 캐비티의 깊이를 증가시키고 및/또는 그의 벽 두께를 감소시킴으로써 캐비티 내부 용적을 늘릴 수 있으므로, 그만큼 상기 캐비티 내에 수납된 전극조립체의 활성전극들의 활성영역을 키워 정전용량을 증가시킬 수가 있다. 따라서, 본 발명의 이러한 구조는 주어진 소형의 칩 사이즈에서 최대의 정전용량을 제공하는 것을 가능하게 하며, 주어진 칩 사이즈가 초소형화될수록 패키지 제조의 용이성과 전체 패키지에서 캐비티 내 활성전극이 내재 가능한 유효 체적 분율이 증가하는 효과를 제공하여 최대한의 정전용량을 얻을 수 있다.
도 1은 종래기술의 칩형 슈퍼 커패시터의 구성을 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 구현예에 따른 칩형 슈퍼 커패시터의 구성을 설명하기 위한 단면도이다.
도 3은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터의 단면을 보인 것으로 금속캡리드의 내면에 박막 절연층이 형성된 것을 보인 단면도이다.
도 4a~4d는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 캡형 금속캡리드 내면에 박막 절연층을 형성함에 있어서 레이저 조사에 의해 노출부를 형성하는 공정을 차례로 보인 도면이다.
도 5a~5b는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 노출부를 제외한 나머지 캡형 금속캡리드 내외면에 박막 절연층을 형성한 상태를 보인 도면으로, 다만 도 5a는 도 5b와 달리 캡형 금속캡리드의 상면에도 박막 절연층을 형성한 상태를 보인 도면이다.
도 6은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 세라믹 또는 패럴린 수지를 CVD 증착하여 일부 노출부에 마스킹한 캡형 금속캡리드 내외면에 박막 절연층을 형성한 상태를 보인 도면이다.
도 2는 본 발명의 제1 구현예에 따른 칩형 슈퍼 커패시터의 구성을 설명하기 위한 단면도이다.
도 3은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터의 단면을 보인 것으로 금속캡리드의 내면에 박막 절연층이 형성된 것을 보인 단면도이다.
도 4a~4d는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 캡형 금속캡리드 내면에 박막 절연층을 형성함에 있어서 레이저 조사에 의해 노출부를 형성하는 공정을 차례로 보인 도면이다.
도 5a~5b는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 노출부를 제외한 나머지 캡형 금속캡리드 내외면에 박막 절연층을 형성한 상태를 보인 도면으로, 다만 도 5a는 도 5b와 달리 캡형 금속캡리드의 상면에도 박막 절연층을 형성한 상태를 보인 도면이다.
도 6은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 세라믹 또는 패럴린 수지를 CVD 증착하여 일부 노출부에 마스킹한 캡형 금속캡리드 내외면에 박막 절연층을 형성한 상태를 보인 도면이다.
먼저, 본 명세서에서 사용되는 용어인 "비아필링(via filling)"은 형성된 비아홀을 전도성 물질로 채움으로써 비아전극을 형성하는 것을 지칭한다. 본 발명에서 상기 전도성 물질로서는 전도성 페이스트를 사용할 수 있으나 이에 한정되지않지않는다.
본 발명은 종래의 칩형 슈퍼 커패시터는 앞서 도 1을 참조하여 기술했듯이 "U"자형의 세라믹 캐비티(1, 2)와 이를 덮어 내부 공간을 형성하는 평판형 금속캡리드(15)가 이루는 캐비티 구조에 문제가 있음을 관찰하여 창안되었다. 전술했듯이, 이러한 캐비티 구조는 구조적, 제조적, 경제적 측면 모두에서 많은 문제를 갖는다.
이를 해결하는 방안으로서, 본 발명에 의한 칩형 슈퍼 커패시터는 평판형의 세라믹 기판과 이를 덮는 역(逆)"U"자형인 캡형의 금속캡리드로 이루는 캐비티 구조를 제공한다. 그리고, 이러한 캐비티 내에는 앞서 기술한 통상의 전극조립체와 전해질이 수납되며 상기 평판형의 세라믹 기판에는 이를 종단 관통하여 비아홀들이 형성됨으로써 칩형 슈퍼 커패시터를 이룬다.
이러한 본 발명에 따르면, 칩형 슈퍼 커패시터의 저면이 평판형 세라믹 기판의 단순구조로 설계되고 이러한 평판형 기판을 종단 관통하여 비아홀들을 형성하므로, 소성시 수축변형에 의한 휨 불량이 감소할 뿐만 아니라 박형으로 설계가 가능하고 아울러 상기 기판을 종단 관통하여 형성될 비아홀의 길이가 단축되어 내부에 전도성 페이스트를 충진하는 공정(비아필링(via filling))이 쉬워진다.
아울러, 상기 평판형의 세라믹 기판을 상측에서 덮는 상기 역"U"자형 캡형 금속캡리드는 금속 소재로 되어 자유로이 그의 캐비티의 깊이를 증가시키면서 또한 그의 벽 두께를 감소시킬 수 있으므로, 얼마든지 의도적으로 캐비티 내부 공간의 용적을 늘릴 수가 있어 그만큼 내부에 수납된 활성전극들의 활성영역을 키워 커패시터의 정전용량을 크게 증가시킬 수가 있다.
이하, 본 발명을 해당 도면을 참조하며 본 발명의 다양한 구현예들을 상세히 설명한다.
제1 구현예: 평판형의 절연성 세라믹 기판 및 역"U"자형의 캡형 금속캡리드
도 2는 본 발명의 제1 구현예에 따른 칩형 슈퍼 커패시터의 구조를 보인다.
본 발명의 제1 구현예에 따른 칩형 슈퍼 커패시터는 평판형의 절연성 세라믹 기판(110)과 이를 위에서 덮어 내부에 캐비티(114)를 형성하는 역"U"자형인 캡형 금속캡리드(112)을 포함한다.
그리고, 상기 캡형 금속캡리드(112)의 캐비티가 이루는 내부 공간에는 통상의 전극조립체(128)와 내부 공간에 주입된 전해질(114)이 수납된다. 상기 전해질은 캐비티의 내부 공간에 걸쳐 분포하고 상기 전극조립체(128)를 함침하므로, 이하에서 도면번호 114는 캐비티 또는 전해질을 가리키는 것으로 혼용된다.
상기 전해질(114)의 누설을 방지하기위해, 상기 캡형 금속캡리드(112)는 개방부측에 상기 세라믹 기판(110)과의 접합을 위한 방사상 플랜지(116)를 갖고 상기 플랜지(116)는 세라믹 기판(110)의 상부에 형성된 전도성 접합부재(140)를 통하여 세라믹 기판(110)과 접합되어 상기 내부 공간을 밀봉한다.
상기 세라믹 기판(110)은 평판형이고, 이에 형성되는 전기회로는 하부면에 형성된 단자들(118, 120)과, 상부면에 형성되는 리드접합부재(122)와, 각 단자(118, 120)와 리드접합부재(122)를 전기적으로 연결하기 위하여 세라믹 기판(110)을 종단 관통하여 형성되고 내부가 전도성 페이스트로 충진된 제1 및 제2 비아홀(124, 126)을 포함한다.
도 2 및 도 3에서는 편의상 단자(118)의 극성을 (+)로, 단자(120)의 극성을 (-)로 나타내나, 본 발명은 이에 한정되는 것이 아니고, 이들 단자(118, 120)는 상기 전극조립체(128)에 전위차를 인가하기위한 것으로 커패시터의 동작원리를 고려할 때, 얼마든지 상기 단자들의 극성은 반대로 되어 단자(118)의 극성은 (-)로, 단자(120)의 극성은 (+)로 부여될 수도 있음은 통상의 지식을 가진 자라면 쉽게 알 것이다.
그리고, 평판형 세라믹 기판(110) 상에 적층되고 상기 캡형 금속캡리드(112)의 캐비티(114) 내에 수용되는 전극조립체(128)는 다공성의 제1 및 제2 활성전극(130, 132)과 이들 활성전극(130, 132) 간에 삽입되는 분리막(134)으로 구성된다. 그리고, 제1 활성전극(130)의 상면에는 제1 집전전극(136)이 형성되어 상기 캡형 금속캡리드(112)의 상판부 저면에 전기적으로 접속되고 상기 상판부 저면은 방사상 플랜지(116)를 거쳐 전도성 접합부재(140)와 리드접합부재(122) 및 제1 비아홀(124)을 통하여 단자(118)와 전기적 연결된다. 또한, 제2 활성전극(132)의 저면에는 제2 집전전극(138)이 형성되어 리드접합부재(122) 및 제2 비아홀(126)을 통하여 단자(120)와 전기적 연결된다.
이리하여, 상기 단자(118, 120) 간에 전압을 인가하면, 이들과 각각 전기적 연결된 집전전극들(136, 138) 간에 전기장이 형성되고, 이에 따라 상기 전해질(114) 내의 하전된 이온들이 분리막(134)을 통해 이동하여 상기 전해질(114)과 각 활성전극(130, 132) 간의 계면에 배열되고 각 활성전극(130, 132)의 표면에 흡착됨으로써 전기가 축전된다.
본 발명에서, 상기 평판형 세라믹 기판(110)은 상기 기판(110)에 형성된 전기회로의 금속 전극소재에 따라 선택될 수 있다. 일 실시예로서, Ag, Al, Cu 등의 전극소재가 사용될 경우, 상기 기판(110)은 대략 1000℃ 이하의 저온에서 상기 전극과 동시소결이 가능한, 예컨대 글라스와 세라믹의 복합체를 포함한 공지된 다양한 저온동시소성 세라믹(low-temperature co-fired ceramic: LTCC) 소재로 제조될 수 있다. 또한, 다른 일 실시예로서, W, Mo, Ni 등의 전극소재가 사용될 경우, 상기 기판(110)은 대략 1000℃를 넘는 고온에서 소결이 가능한 알루미나(Al2O3), 질화알루미늄(AlN) 및 질화실리콘(Si3N4)을 포함한 공지된 고온동시소성 세라믹(high-temperature co-fired ceramic: HTCC) 소재로 제조될 수 있다.
그리고, 상기 평판형 세라믹 기판(110)은 일 실시예로서 테이프캐스팅 등의 일반적인 후막공정으로 단일의 세라믹 그린시트를 제조하거나 또는 복수의 세라믹 그린시트를 제조 및 적층하여 적층체를 형성한 후, 이를 소성하여 기판으로서 제조될 수 있다. 본 발명의 이렇게 간단한 제조공정은 종래 상기 "U"자형의 세라믹 캐비티(도 1의 "1" 및 "2")의 제조시 복잡했던 제조공정과는 달리, 세라믹 그린시트의 캐비티 가공 및 다수 그린시트의 적층과 휨변형을 억제하기 위한 복잡한 소결공정 제어과정이 필요없고, 종래 "U"자형 세라믹 캐비티의 제조과정에서는 빈번한 휨변형과 치수 불균일 현상이 거의 없어 제품 수율과 제조 단가면에서 종래에 비하여 매우 유리하다.
또한, 본 발명에서, 상기 평판형 세라믹 기판(110)의 두께는 예컨대 상기 기판(110) 소재의 물성에 따라 허용되는 기계적 강도 범위에서 최대한 박형화될 수 있고, 이러한 평판형 세라믹 기판(110)의 박형화는 칩 커패시터의 용적을 감소시켜 소형화를 증진할 뿐만 아니라, 이를 관통해 형성되는 비아홀(124, 126)의 길이가 짧아져 내부에 전도성 페이스트를 충전하는 비아필링을 용이하게 하며, 따라서 종래처럼 비아필링 불량에 의한 전기회로의 단락이 거의 발생하지않는다. 일 실시예로서 기판(110)의 두께는 대략 300㎛ 이하, 최대 100㎛ 이하로까지 제조될 수 있다. 또한, 다른 일 실시예에서, 통상의 소형 칩형 슈퍼 커패시터 사이즈인 3225 사이즈(L×w = 3.2×2.5 ㎟)로의 제조시, 본 발명에 의한 상기 평판형 세라믹 기판(110)의 두께는 대략 0.5mm 이하, 바람직하게는 0.3mm 이하로 될 수 있다.
또한, 본 발명에서, 상기 평판형 세라믹 기판(110)에 형성되는 제1 및 제2 비아홀(124, 126)과 단자들(118, 120)은, 일 실시예로서 상기 기판(110)의 제조시 상기 세라믹 그린시트에 해당 전극 페이스트를 스크린 인쇄하고 비아필링하여 상기 세라믹 그린시트와 동시 소성(co-firing) 하거나, 또는 다른 일 실시예로서 상기 세라믹 그린시트 또는 이의 적층체를 소결한 다음, 해당 전극 페이스트를 인쇄하고 비아필링한 후 이후 열처리를 하여 형성할 수도 있다. 이러한 본 발명은 전술했듯이 종래기술의 경우 형성할 비아홀(도 1의 "12")가 너무 깊어 세라믹 기판의 소결 후에 비아홀을 채우는 포스트 필링(post filling)이 불가능하여 세라믹 그린 시트의 적층시 비아필링이 동시에 이루어져야했던 문제를 해결하는 것이다.
또한, 일 실시예로서, 상기 평판형 세라믹 기판(110)에 형성되는 단자전극(118, 120)은 Ag, Au, Cu, Al, W, Mo 및 Ni 중의 하나 이상의 금속 페이스트를 세라믹 그린시트 또는 상기 세라믹 기판에 인쇄 후 열처리 공정에 의해 형성된 베이스 금속층에 부가적으로 무전해 니켈(Ni) 도금과 금(Au) 도금층을 입혀 형성될 수 있다.
또한, 본 발명에서, 상기 캡형 금속캡리드(112)는 통상적인 스테인레스 스틸(SUS) 박판을 사용하며, 바람직한 재질로서는 SUS 304 내지는 내부식성이 좋은 SUS 316L을 사용할 수 있다. SUS 박판의 두께는 100㎛ 또는 그 이하인 50㎛ 급이 사용될 수 있으며, 칩형 슈퍼 커패시터의 조립과 표면실장 공정에서 변형이 없을 정도의 두께로서 가능한 얇은 것이 바람직하다. 상기 캡형 금속캡리드(112)가 이루는 캐비티의 형상은 통상의 프레스 몰드 성형으로 만들어질 수 있다.
위와 같이, 본 발명의 상기 역"U"자형인 캡형의 금속캡리드(112)는 금속소재로 되어 자유로이 상기 역"U"자형 캐비티(114)의 깊이를 증가시키고 및/또는 그의 벽 두께를 감소시킴으로써 캐비티 내부 용적을 늘릴 수 있으므로, 그만큼 상기 캐비티(114) 내에 수납된 전극조립체(128)의 활성전극들(130, 132)의 활성영역을 키워 커패시터의 정전용량을 증가시킬 수가 있다. 따라서, 본 발명의 이러한 구조는 주어진 소형의 칩 사이즈에서 가능한 큰 정전용량을 얻을 수 있게 한다.
또한, 평판형 세라믹 기판(110)을 사용함에 따라, 길이가 단축된 비아홀(124, 126)의 미세한 가공 및 비아필링이 쉬워지고, 상기 평판형의 단순구조에 의하여 세라믹 그린시트의 소성시 수축변형에 의한 휨불량을 줄일 수 있다. 또한, 상기 캡형 금속캡리드(112)와 세라믹 기판(110)의 하부 단자(118, 120) 사이를 연결하는 비아홀(124, 126)의 길이가 짧아져 비아필링 공정이 용이하며 전기회로 단락 가능성을 크게 줄일 수 있다. 또한, 세라믹 기판(110)의 소재 물성에 따른 기계적 강도가 허용하는 한 세라믹 기판(110)을 박형화할 수 있으므로, 상기 이점들이 더 커질 수 있다.
제2 구현예: 캡형 금속캡리드의 내면 및/또는 외면에 박막 절연층의 형성
앞서 기술한 도 2의 제1 구현예에서는 상기 역"U"자형인 캡형의 금속캡리드(112)가 이루는 캐비티 내부에 활성전극(130, 132)을 장입하는 과정에서 상기 금속캡리드(112)와 활성전극(130, 132) 간의 물리적 접촉에 의해 전기적 단락(short)이 발생할 소지가 있다.
따라서, 본 발명의 제2 구현예는 이러한 전기적 단락을 방지하기 위한 수단으로서 상기 캡형 금속캡리드(112)의 내면 및/또는 외면에 박막 절연층(142)을 코팅하여 형성할 수 있다.
도 3은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터의 개략 구조도로서, 특히 캡형 금속캡리드(112)의 내면에 박막 절연층(142)이 코팅된 것을 보인다.
본 발명에서, 상기 박막 절연층(142)은 상기 캡형 금속캡리드(112)의 캐비티 내부의 전해질(114)에 대해 용해되지않아 내화학성, 절연성 및 내구성을 갖고 적어도 150℃ 이상, 바람직하게는 230℃ 이상의 온도에서 안정적인 내열성을 갖는 소재로 될 수 있다. 일 실시예로서, 상기 박막 절연층(142)은 에폭시 수지 또는 폴리자일렌 폴리머(polyxylene polymer) 기반의 패럴린(parylene)을 포함하는 폴리머, 알루미나 또는 실리카를 포함하는 세라믹, 또는 이들 폴리머/세라믹의 하이브리드 소재로부터 선택될 수 있고, 이들 소재는 용액기반 또는 화학기상증착(CVD) 방법으로 상기 역"U"자형인 캡형 금속캡리드(112)의 내외면에 코팅될 수 있다.
상기 용액기반의 코팅방법은 상온경화형 또는 열경화형 에폭시 수지를 사용하여 공정은 간단하지만, 에폭시 수지 용액의 점성으로 인해 상기 캡형 금속캡리드(112)에서 박막 절연층(142)의 두께가 모서리 코너부분이 기타 평면부분에 비해 상대적으로 두껍게 코팅되는 단점이 있다.
또한, 상기 세라믹 코팅은 증착속도가 다소 느리고, 타겟 원료의 가격이 높고, 상기 캡형 금속캡리드(112)의 모서리 각진 부분에서는 오히려 박막 절연층(142) 코팅 두께가 얇은 단점이 있다.
반면에, 상기 패럴린 코팅은 증착속도가 위의 다른 공정들에 비해 빠르고, 수 나노미터 내지 수 마이크론 두께의 박막을 복잡한 3D 구조물에 균일하게 코팅할 수 있어 상기 박막 절연층(142)의 소재로 적합하다. 본 발명에 사용가능한 패럴린은 패럴린 C, 패럴린 D, 패럴린 N 및 패럴린 F로 이루어진 군에서 선택된 하나 이상으로 될 수 있고, 특히 패럴린 C는 캐비티 내에 존재하는 전해질(114)에 대해 양호한 내화학성, 절연성 및 내구성을 가지므로 상기 박막 절연층(142) 조성으로서 가장 바람직하다. 또한, 그 외의 공지된 유기물도 전해질(114)에 대한 내화학성, 절연성 및 내구성에 따라 상기 박막 절연층(142) 조성으로서 임의로 선택될 수 있다.
또한, 본 발명에서, 상기 박막 절연층(142)은 통상의 칩형 슈퍼 커패시터의 정격전압이 대략 3V 내외의 저전압 소자임을 감안하여 가능한 두께가 얇게 형성되는 것이 바람직하다. 일 실시예로서, 상기 박막 절연층(142)이 용액기반의 상기 에폭시 수지로 코팅될 경우, 형성되는 상기 박막 절연층(142)의 두께는 대략 5~30㎛ 범위이고 바람직하게는 5~15㎛ 범위이다. 또한, 다른 일 실시예로서, 상기 박막 절연층(142)이 상기 세라믹의 CVD 증착에 의해 코팅될 경우, 형성되는 상기 박막 절연층(142)의 두께는 대략 50nm~5㎛ 범위이고 바람직하게는 100~300nm 범위이다. 또한, 또 다른 일 실시예로서, 상기 박막 절연층(142)이 상기 패럴린의 CVD 증착에 의해 코팅될 경우, 형성되는 상기 박막 절연층(142)의 두께는 대략 100nm~50㎛이고 바람직하게는 300nm~1㎛ 범위이다.
또한, 도 3에 도시하듯이, 본 발명에서 상기 금속캡리드(112)의 내면에 상기 박막 절연층(142)을 형성함에 있어서, "제1 활성전극(130)-제1 집전전극(136)-캡형 금속캡리드(112)의 상판부 저면-캡형 금속캡리드(112)의 방사상 플랜지(116)-전도성 접합부재(140)-리드접합부재(122)-비아홀(124)-단자(120)"로 이루어진 전류 경로를 확보하기 위하여 상기 제1 집전전극(136)이 접촉하는 캡형 금속캡리드(112)의 상판부 저면 부위와 상기 전도성 접합부재(140)가 접촉하는 캡형 금속캡리드(112)의 방사상 플랜지(116) 부위가 박막 절연층(142)으로 덮이지 않은 이른바 노출부(144)의 형성이 필요하다.
이러한 노출부(144)의 형성을 감안하여, 일 실시예로서, 도 4a~4d는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 캡형 금속캡리드(112) 내면에 박막 절연층(142)을 코팅함에 있어서 레이저 조사에 의해 노출부(144)를 형성하는 공정을 차례로 보인 도면이다.
도 4a~4d를 참조하면, 먼저 상기 캡형 금속캡리드(112)를 성형한 후(도 4a), 상기 노출부(144)의 형성은 상기 캡형 금속캡리드(112)의 내면 전체에 걸쳐 상기 박막 절연층(142)을 코팅하고(도 4b), 상기 제1 집전전극(136)의 위치에 해당하는 노출부(144)의 부위에 레이저를 조사하여 상기 부위의 박막 절연층(142)을 소산시킴으로써 달성될 수 있다(도 4c~4d).
또한, 다른 일 실시예로서, 상기 노출부(144)의 형성은 상기 캡형 금속캡리드(112)의 내면에서 노출부(144)의 부위에 마스킹을 하고 상기 캡형 금속캡리드(112)의 내면 전체에 걸쳐 박막 절연층(142)을 형성한 후 통상의 화학적 처리에 의해 상기 마스킹을 제거함으로써 박막 절연층(142)이 코팅되지 않은 노출부(144)가 형성되도록 할 수도 있다.
도 5a~5b는 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 노출부(116, 144)를 제외한 나머지 캡형 금속캡리드(112) 내외면에 박막 절연층(142, 148)을 코팅한 상태를 보인 것으로, 다만 도 5a는 도 5b와 달리 캡형 금속캡리드(112)의 상면(즉, 도 5a의 하측면)에도 박막 절연층(148)을 코팅한 상태를 보인다. 또한, 도 6은 본 발명의 제2 구현예에 따른 칩형 슈퍼 커패시터에서 세라믹 또는 패럴린 수지를 CVD 증착하여 일부 노출부를 마스킹한 캡형 금속캡리드(112) 내외면에 박막 절연층(142, 148)을 코팅한 상태를 보인다. 본 발명에서, 상기 캡형 금속캡리드(112)의 외면에 코팅된 상기 박막 절연층(148)은 상기 캡형 금속캡리드(112)의 내면에 코팅된 상기 박막 절연층(142)과 당연히 동일한 물질로 된다.
도 6을 참조하면, 박막 절연층(142, 148)의 형성에 있어서, 전술한 용액기반의 코팅은 캡형 금속캡리드(112)의 모든 표면에 코팅이 가능하지만, CVD 증착에 의한 코팅은 증착을 위해 캡형 금속캡리드(112)는 시료 적재대(150) 상에 놓이며, 이로써 CVD 증착특성에 의해 시료 적대대(150)와 닿는 금속캡리드(112)의 외부상면은 박막 절연층(148)이 코팅되지 않는다. 그러나, 주로 활성전극(130, 132)과 물리적 접촉하게 되어 보호를 필요로 하는 부위는 상기 금속캡리드(112)의 내면이므로, 이는 문제로 되지 않는다. 도 6의 상태에서 마스크(152, 154)를 제거하면, 도 5b에서 보이는 바와 같은 구조로 될 것이다.
위와 같이, 본 발명에 의한 칩형 슈퍼 커패시터는 평판형의 세라믹 기판과 이를 덮는 역"U"자형인 캡형 금속캡리드로 형성되는 캐비티 구조를 제공한다. 그리고, 이러한 캐비티 내에는 앞서 기술한 통상의 전극조립체와 전해질이 수납되며 상기 평판형의 세라믹 기판에는 이를 종단 관통하여 비아홀들이 형성됨으로써 칩형 슈퍼 커패시터를 이룬다.
이러한 본 발명에 따르면, 칩형 슈퍼 커패시터의 저면이 평판형 세라믹 기판의 단순구조로 설계되고 이러한 평판형 기판을 종단 관통하여 비아홀들을 형성하므로, 소성시 수축변형에 의한 휨 불량이 감소할 뿐만 아니라 박형으로 설계가 가능하고 아울러 비아홀의 길이가 단축되어 내부에 전도성 페이스트를 충진하는 비아필링 공정이 쉬워진다. 또한, 상기 캡형 금속캡리드와 세라믹 기판의 하부 단자 사이를 연결하는 비아홀의 길이가 짧아져 비아필링 공정이 용이하며 종전과 달리 전기회로 단락 가능성을 크게 줄일 수 있다. 또한 세라믹 기판의 소재 물성에 따른 기계적 강도가 허용하는 한 세라믹 기판을 박형화할 수 있다.
또한, 본 발명에 따르면, 상기 평판형의 세라믹 기판을 상측에서 덮어 캐비티를 이루는 상기 역"U"자형 캡형 금속캡리드는 금속소재로 되어 자유로이 상기 역"U"자형 캐비티의 깊이를 증가시키고 및/또는 그의 벽 두께를 감소시킴으로써 캐비티 내부 용적을 늘릴 수 있으므로, 그만큼 상기 캐비티 내에 수납된 전극조립체의 활성전극들의 활성영역을 키워 정전용량을 증가시킬 수가 있다. 따라서, 본 발명의 이러한 구조는 주어진 소형의 칩 사이즈에서 최대의 정전용량을 제공하는 것을 가능하게 하며, 예컨대 현재 상용 최소규격인 3225 사이즈(L×w = 3.2×2.5 ㎟)보다 더 작은 사이즈, 예컨대 2012(L×w = 2.0×1.2 ㎟) 및 그 이하의 사이즈로 초소형화될수록 패키지 제조의 용이성과 전체 패키지에서 캐비티 내 활성전극이 내재 가능한 유효 체적 분율이 증가하는 효과를 제공하여 최대한의 정전용량을 얻을 수 있다.
상술한 본 발명의 바람직한 구현예들과 실시예들은 예시의 목적을 위해 개시된 것이며, 해당 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이고, 이러한 수정, 변경, 부가 등은 특허청구범위에 속하는 것으로 보아야 한다.
1: 세라믹 기판, 2: 캐비티벽, 3: 전해질, 4, 5: 활성전극, 6: 분리막, 7: 전극조립체, 8: 접합부재, 9: 집전전극, 10, 11: 단자, 12, 13: 비아홀, 14: 금속캡리드, 15: 전도성 접합부재, 16: 접전전극, 110: 평판형 세라믹 기판, 112; 캡형 금속캡리드, 114: 캐비티 또는 전해질, 116: 플랜지, 118, 120: 단자, 122; 리드접합부재, 124, 126: 비아홀, 128: 전극조립체, 130, 132: 활성전극, 134: 분리막, 136, 138: 제1 및 제2 집전전극, 140: 전도성 접합부재, 142, 148: 박막 절연층, 144: 노출부, 146: 조사 레이저, 150: 시료적재대, 152, 154: 마스크
Claims (25)
- 평판형 세라믹 기판(110)과;
자신의 구부가 상기 평판형 세라믹 기판(110)과 접합되고 내부에 역"U"자형 캐비티(114)를 형성하는 캡형 금속캡리드(112)와;
상기 캐비티(114)는 전극 조립체(128)와 상기 전극 조립체(128)를 함침한 전해질을 수용하되, 상기 전극 조립체(128)는 분리막(134)과, 상기 분리막(134)을 사이에 두고 서로 상하로 대향 배치되며 각각 상기 분리막(134)과 일면이 면접촉하는 한 쌍의 활성전극(130, 132)과, 상기 활성전극(130, 132) 각각의 다른 일면에 각각 전기적 접속된 한 쌍의 집전전극(136, 138)을 포함하고,
상기 평판형 세라믹 기판(110)은
외부 전압원으로부터 외부 전압을 인가받도록 되고 상기 평판형 세라믹 기판(110)의 표면상에 배치된 한 쌍의 단자(118, 120)와;
상기 평판형 세라믹 기판(110)을 관통하고 상기 한 쌍의 단자(118, 120) 및 상기 한 쌍의 집전전극(136, 138)과 각각 전기적 연결되어 상기 한 쌍의 단자(118, 120)로부터의 상기 외부 전압을 상기 한 쌍의 집전전극(136, 138)에 전달하는 2개 이상의 비아홀(124, 126)을 포함하고,
상기 캡형 금속캡리드(112)는 상기 활성전극(130, 132)과의 전기적 접촉을 방지하기위하여 자신의 내면 및 외면 중의 하나 이상의 표면에 코팅된 박막 절연층(142, 148)을 포함하는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제1항에 있어서,
상기 캡형 금속캡리드(112)는 자신의 구부에 방사상 플랜지(116)를 구비하고, 상기 평판형 세라믹 기판(110)은 자신의 변부에 상기 비아홀(124, 126)과 전기적 연결된 도전성 접속부재(122, 140)를 구비하며,
상기 캡형 금속캡리드(112)와 평판형 세라믹 기판(110) 간의 상기 접합에 의해 상기 방사상 플랜지(116)와 도전성 접속부재(122, 140)는 서로 전기적 연결됨으로써 상기 한 쌍의 단자(118, 120) 중의 하나로부터의 상기 외부 전압을 상기 한 쌍의 활성전극(130, 132) 중의 하나로 전달하는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 삭제
- 제2항에 있어서,
상기 박막 절연층(142, 148)은 상기 한 쌍의 집전전극(136, 138) 중의 하나가 접촉하는 상기 캡형 금속캡리드(112)의 상판부 저면 부분의 표면과 상기 도전성 접속부재(140)와 접촉하는 상기 방사상 플랜지(116) 부분의 표면에는 형성되지 않은 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제1항에 있어서,
상기 박막 절연층(142, 148)은 상기 전해질에 용해되지않고 150℃ 이상의 온도에서 안정한 조성을 갖는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제1항에 있어서,
상기 박막 절연층(142, 148)은 에폭시 수지, 패럴린, 알루미나, 실리카 및 이의 조합으로 이루어진 군에서 선택된 하나 이상의 조성을 갖는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제6항에 있어서,
상기 패럴린은 패럴린 C, 패럴린 D, 패럴린 N 및 패럴린 F로 이루어진 군에서 선택된 하나 이상으로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제1항에 있어서,
상기 한 쌍의 단자(118, 120) 및 비아홀(124, 126) 내벽의 전극 중의 하나 이상은 Ag, Cu, Al, W, Mo, Ni, Au 및 이들의 합금으로 이루어진 군에서 선택된 하나 이상으로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제8항에 있어서,
상기 한 쌍의 단자(118, 120) 및 비아홀(124, 126) 내벽의 전극은 Ag, Au, Al 및 Cu로 이루어진 군에서 선택된 하나 이상의 금속으로 되고, 상기 평판형 세라믹 기판(110)은 1000℃ 이하의 저온에서 상기 금속과 동시소결이 가능한 저온동시소성 세라믹(LTCC)으로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제8항에 있어서,
상기 한 쌍의 단자(118, 120) 및 비아홀(124, 126) 내벽의 전극은 W, Mo 및 Ni로 이루어진 군에서 선택된 하나 이상의 금속으로 되고, 상기 평판형 세라믹 기판(110)은 1000℃를 넘는 고온에서 상기 금속과 동시소결이 가능한 고온동시소성 세라믹(HTCC)으로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제10항에 있어서,
상기 고온동시소성 세라믹(HTCC)은 알루미나(Al2O3), 질화알루미늄(AlN) 및 질화실리콘(Si3N4)로 이루어진 군에서 선택된 하나 이상인 것을 특징으로 하는 칩형 슈퍼 커패시터. - 제1항에 있어서,
상기 캡형 금속캡리드(112)는 스테인레스 스틸(SUS)로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터. - 자신의 내부에 역"U"자형 캐비티(114)와 자신의 구부에 방사상 플랜지(116)가 각각 형성되는 형상으로 캡형 금속캡리드(112)를 성형하는 단계와;
상기 캡형 금속캡리드(112)의 내면 및 외면 중의 하나 이상의 표면에 박막 절연층(142, 148)을 코팅하는 단계와;
전기적 연결을 위한 비아홀(124, 126)과 단자(118, 120) 및 도전성 접속부재(122, 140)를 구비하는 평판형 세라믹 기판(110)을 제공하는 단계와;
상기 평판형 세라믹 기판(110) 상에서 상기 캐비티(114) 내부로 전극 조립체(128)와 상기 전극 조립체(128)를 함침한 전해질을 수용하도록 상기 방사상 플랜지(116)와 도전성 접속부재(122, 140)를 접합하여 상기 캡형 금속캡리드(112)와 평판형 세라믹 기판(110)을 기밀 접합하되, 상기 전극 조립체(128)는 분리막(134)과, 상기 분리막(134)을 사이에 두고 서로 상하로 대향 배치되며 각각 상기 분리막(134)과 일면이 면접촉하는 한 쌍의 활성전극(130, 132)과, 상기 활성전극(130, 132) 각각의 다른 일면에 각각 전기적 접속된 한 쌍의 집전전극(136, 138)을 포함하는 단계를 포함하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 캡형 금속캡리드(112)를 성형하는 단계는 상기 캡형 금속캡리드(112)를 프레스 몰딩하여 수행되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 평판형 세라믹 기판(110)을 제공하는 단계는
후막공정으로 단일의 세라믹 그린시트를 제조하거나 후막공정으로 상기 복수의 세라믹 그린시트를 제조 및 적층하여 그린 세라믹 적층체를 형성하는 단계와;
상기 단일의 세라믹 그린시트 또는 상기 그린 세라믹 적층체에 도전성 페이스트를 사용하여 비아홀(124, 126)과 단자(118, 120) 및 도전성 접속부재(122, 140)를 형성하고, 동시 소성하여 평판형 세라믹 기판(110)을 제조하는 단계를 포함하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 평판형 세라믹 기판(110)을 제공하는 단계는
후막공정으로 단일의 세라믹 그린시트를 제조하거나 후막공정으로 상기 복수의 세라믹 그린시트를 제조 및 적층하여 그린 세라믹 적층체를 형성하는 단계와;
상기 단일의 세라믹 그린시트 또는 상기 그린 세라믹 적층체를 소성하여 평판형 세라믹 기판(110)을 제조하는 단계와;
제조된 상기 평판형 세라믹 기판(110)에 도전성 페이스트를 사용하여 비아홀(124, 126)과 단자(118, 120) 및 도전성 접속부재(122, 140)를 형성하고, 열처리하여 상기 도전성 페이스트의 유기물을 소산시키는 단계를 포함하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 평판형 세라믹 기판(110)을 제공하는 단계는
상기 칩형 슈퍼 커패시터의 정전용량을 증가시키기위해 상기 평판형 세라믹 기판(110)의 기계적 강도의 허용범위 내에서 상기 평판형 세라믹 기판(110)의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제15항에 있어서,
상기 평판형 세라믹 기판(110)을 제공하는 단계는
상기 세라믹 그린시트의 조성을 상기 한 쌍의 단자(118, 120) 및 비아홀(124, 126)의 전극 소재의 용융온도에 따라 1000℃ 이하의 저온에서 소결이 가능한 저온동시소성 세라믹(LTCC) 또는 1000℃를 넘는 고온에서 소결이 가능한 고온동시소성 세라믹(HTCC)으로 선택하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 삭제
- 제13항에 있어서,
상기 박막 절연층(142, 148)을 코팅하는 단계는 에폭시 수지 용액의 코팅, 알루미나 또는 실리카의 화학기상증착(CVD), 및 패럴린의 화학기상증착(CVD) 중의 하나 이상으로 수행되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 박막 절연층(142, 148)을 코팅하는 단계는
상기 집전전극(136, 138) 중의 하나가 접촉하는 상기 캡형 금속캡리드(112)의 상판부 저면 부분의 표면과 상기 도전성 접속부재(140)와 접촉하는 상기 방사상 플랜지(116) 부분의 표면을 상기 박막 절연층(142, 148)이 코팅되지않아야할 노출부로 설정하고,
상기 노출부에 마스크를 도포하여 상기 코팅을 수행한 후 상기 마스크를 제거하여 상기 노출부를 형성하거나, 또는 상기 코팅을 수행한 후 상기 노출부에 해당 부위를 레이저로 조사하여 상기 해당 부위에 코팅된 박막 절연층을 제거함으로써 상기 노출부를 형성하여 수행되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제20항에 있어서,
상기 박막 절연층(142, 148)을 코팅하는 단계는 상기 에폭시 수지 용액의 코팅에 의해 수행되고, 형성된 상기 박막 절연층(142, 148) 두께는 5~30㎛ 범위로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제20항에 있어서,
상기 박막 절연층(142, 148)을 코팅하는 단계는 상기 알루미나 또는 실리카의 화학기상증착(CVD)에 의해 수행되고, 형성된 상기 박막 절연층(142, 148) 두께는 50nm~5㎛ 범위로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제20항에 있어서,
상기 박막 절연층(142, 148)을 코팅하는 단계는 상기 패럴린의 화학기상증착(CVD)에 의해 수행되고, 형성된 상기 박막 절연층(142, 148) 두께는 100nm~50㎛ 범위로 되는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법. - 제13항에 있어서,
상기 캡형 금속캡리드(112)를 성형하는 단계는 상기 칩형 슈퍼 커패시터의 정전용량을 증가시키기위해 형성되는 상기 역"U"자형 캐비티(114)의 용적을 더 넓히는 형상으로 성형하는 것을 특징으로 하는 칩형 슈퍼 커패시터의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022000436A1 (zh) * | 2020-06-30 | 2022-01-06 | 复旦大学 | 一种rfid芯片与超级电容三维集成系统及其制备方法 |
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-
2018
- 2018-12-07 KR KR1020180157018A patent/KR102123746B1/ko active IP Right Grant
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