KR102112328B1

KR102112328B1 - The output driver of display device

Info

Publication number: KR102112328B1
Application number: KR1020190059745A
Authority: KR
Inventors: 박준배
Original assignee: 주식회사 에이코닉
Priority date: 2019-05-21
Filing date: 2019-05-21
Publication date: 2020-05-19
Also published as: CN113678188B; CN113678188A; WO2020235731A1

Abstract

According to an embodiment of the present application, an output driver of a display device capable of high speed driving comprises: a digital-to-analog converter generating coarse and fine voltages; a control unit alternately charging first and second capacitors based on a voltage difference between the coarse voltage and the fine voltage; and an amplification unit alternately receiving each charging voltage charged in the first and second capacitors to continuously output an output voltage. The control unit outputs a second charging voltage charged in the second capacitor to an output node of the amplification unit during first charging time for charging a first charging voltage to the first capacitor.

Description

Display device output driver {THE OUTPUT DRIVER OF DISPLAY DEVICE}

본 출원은 디스플레이 장치의 출력 드라이버에 관한 것이다.This application relates to an output driver of a display device.

최근, 디스플레이 패널의 크기 및 해상도가 증가함에 따라, 유연한 감마 곡선 설정과 색 깊이를 증가시키는 요구가 있다. 이러한 요구를 충족시키기 위하여, 디스플레이 장치의 구동 회로에서는 보다 큰 면적을 차지하는 출력드라이버가 사용되어야 한다. Recently, as the size and resolution of the display panel increases, there is a need to increase the gamma curve setting and color depth. To meet this demand, an output driver occupying a larger area must be used in the driving circuit of the display device.

또한, 출력 드라이버와 연결된 부하 저항 및 부하 커패시터의 용량이 증가하게 되고, 이에 상응하여 이미지 신호의 타깃 전압이 증가하게 된다. 특히, 부하 저항 및 부하 용량의 증가로 인하여 출력 드라이버의 증폭기의 슬루율(slew rate)이 떨어질 수 있다. In addition, the capacity of the load resistor and the load capacitor connected to the output driver increases, and accordingly, the target voltage of the image signal increases. In particular, the slew rate of the amplifier of the output driver may decrease due to an increase in load resistance and load capacity.

이에 따라, 증폭기의 슬루율을 높이기 위한 프리엠퍼시스(pre-emphasis) 동작이 가능하며, 디코딩 시간과 회로 면적을 감소시킬 수 있는 디스플레이 장치의 출력 드라이버가 필요하다. Accordingly, a pre-emphasis operation for increasing the slew rate of the amplifier is possible, and an output driver of a display device capable of reducing decoding time and circuit area is required.

본 출원의 일 목적은 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 고속 구동이 가능한 디스플레이 장치의 출력 드라이버를 제공하는데 있다.One object of the present application is to provide an output driver of a display device capable of high-speed driving by performing a sampling operation and a driving operation in parallel.

본 출원의 일 목적은 프리엠퍼시스 동작이 가능한 디스플레이 장치의 출력 드라이버를 제공하는데 있다.One object of the present application is to provide an output driver of a display device capable of pre-emphasis operation.

본 출원의 일 목적은 높은 해상도를 지원하면서도 좁은 면적에 구현할 수 있는 디스플레이 장치의 출력 드라이버를 제공하는데 있다.One object of the present application is to provide an output driver of a display device that can be implemented in a small area while supporting high resolution.

본 출원의 일 목적은 적어도 투-스텝 디코딩(two-step decoding)을 통하여 채널 간 편차를 감소시킬 수 있는 디스플레이 장치의 출력 드라이버를 제공하는데 있다.One object of the present application is to provide an output driver of a display device capable of reducing variation between channels through at least two-step decoding.

본 출원의 실시 예에 따른 출력 드라이버는 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터; 상기 제1 전압 및 상기 제2 전압 사이의 전압차에 기초하여, 제1 및 제2 커패시터를 교대로 충전시키는 제어부; 및 상기 제1 및 제2 커패시터에 충전된 각 충전 전압을 교대로 인가 받아 출력하는 증폭부를 포함하고, 상기 제어부는, 상기 제1 커패시터에 제1 충전 전압을 충전시키는 제1 충전시간 동안에, 상기 제2 커패시터에 충전된 제2 충전 전압을 상기 증폭부의 출력 노드로 출력시킨다.An output driver according to an embodiment of the present application includes a digital-to-analog converter that generates a first voltage and a second voltage different from the first voltage; A control unit alternately charging the first and second capacitors based on a voltage difference between the first voltage and the second voltage; And an amplifying unit that alternately applies and outputs the respective charging voltages charged in the first and second capacitors, and the controller controls the first capacitor during a first charging time for charging the first charging voltage to the first capacitor. The second charging voltage charged in the two capacitors is output to the output node of the amplification unit.

실시 예에 있어서, 상기 제어부는, 상기 제1 충전시간 동안에, 상기 제2 커패시터의 일 측을 상기 증폭부의 반전 입력단자에 연결하고, 상기 제2 커패시터의 타 측을 상기 출력 노드에 연결한다.In an embodiment, the control unit connects one side of the second capacitor to the inverting input terminal of the amplifying unit and the other side of the second capacitor to the output node during the first charging time.

실시 예에 있어서, 상기 제어부는, 상기 제2 커패시터가 충전되는 제2 충전시간 동안에, 상기 제1 커패시터에 충전된 상기 충전 전압을 상기 출력 노드로 출력시킨다.In an embodiment, the control unit outputs the charging voltage charged in the first capacitor to the output node during a second charging time during which the second capacitor is charged.

실시 예에 있어서, 상기 제어부는, 상기 제2 충전시간 동안에, 상기 제1 커패시터의 일 측을 상기 증폭부의 반전 입력단자를 연결하고, 상기 제1 커패시터의 타 측을 상기 출력 노드에 연결한다.In an embodiment, the control unit connects one side of the first capacitor to the inverting input terminal of the amplification unit and the other side of the first capacitor to the output node during the second charging time.

실시 예에 있어서, 상기 증폭부는, 상기 제2 충전전압을 반전 입력단자로 인가받고, 기설정된 미들 전압을 비반전 입력단자로 인가받아, 상기 출력 노드를 통해 출력한다.In an embodiment, the amplification unit receives the second charging voltage as an inverting input terminal, receives a preset middle voltage as a non-inverting input terminal, and outputs it through the output node.

실시 예에 있어서, 상기 제어부는, 상기 제1 충전시간과 상기 제2 충전시간 사이에, 상기 비반전 입력단자와 상기 반전 입력단자를 전기적으로 서로 연결한다.In an embodiment, the control unit electrically connects the non-inverting input terminal and the inverting input terminal between the first charging time and the second charging time.

실시 예에 있어서, 상기 출력 전압이 디스플레이 패널로 출력되는 시간을 일정시간 지연시키는 지연부를 더 포함한다.In an embodiment, the output voltage further includes a delay unit for delaying the time output to the display panel for a predetermined time.

실시 예에 있어서, 상기 제어부는, 상기 제1 및 제2 충전시간마다, 상기 비반전 입력단자로 인가되는 상기 미들 전압을 상기 제1 전압 및 상기 제2 전압 중 어느 하나로 스위칭시키는 프리엠퍼시스 제어부를 더 포함한다.In an exemplary embodiment, the control unit controls a pre-emphasis control unit that switches the middle voltage applied to the non-inverting input terminal to one of the first voltage and the second voltage at each of the first and second charging times. It includes more.

본 출원의 실시 예에 따른 출력 드라이버는 제1 전압 및 상기 제1 전압과 다른 제2 전압을 생성하는 디지털-아날로그 컨버터; 상기 제1 전압 및 상기 제2 전압 사이의 전압 차에 기초하여, 제1 내지 제4 커패시터에 충전 전압을 순차적으로 충전시키는 제어부; 및 상기 제1 내지 제4 커패시터에 충전된 충전 전압을 출력 노드로 출력하는 증폭부를 포함하고, 상기 제어부는, 상기 제1 커패시터를 충전시키는 동안, 상기 제2 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제3 커패시터를 충전시키는 동안, 상기 제4 커패시터를 상기 증폭부의 출력 노드에 연결한다.An output driver according to an embodiment of the present application includes a digital-to-analog converter that generates a first voltage and a second voltage different from the first voltage; A control unit sequentially charging the first to fourth capacitors with a charging voltage based on a voltage difference between the first voltage and the second voltage; And an amplifying unit that outputs the charging voltage charged in the first to fourth capacitors to an output node, and the controller connects the second capacitor to the output node of the amplifying unit while charging the first capacitor. , While charging the third capacitor, connect the fourth capacitor to the output node of the amplifier.

실시 예에 있어서, 상기 제어부는, 상기 제2 커패시터를 충전시키는 동안, 상기 제3 커패시터를 상기 증폭부의 출력 노드에 연결하고, 상기 제4 커패시터를 충전시키는 동안, 상기 제1 커패시터를 상기 증폭부의 출력 노드에 연결한다.In an embodiment, the controller, while charging the second capacitor, connects the third capacitor to the output node of the amplifying unit, while charging the fourth capacitor, outputs the first capacitor to the amplifying unit Connect to the node.

본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 디코딩하는 데 소모되는 시간이 감소되고, 고속으로 구동될 수 있다.The output driver of the display device according to an embodiment of the present application may perform a sampling operation and a driving operation in parallel, thereby reducing the time spent decoding and driving at a high speed.

본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 프리엠퍼시스 동작을 지원하며, 데이터 드라이버와 디스플레이 패널 간의 거리에 따르는 슬루율(Slew Rate)을 증가시킬 수 있다. The output driver of the display device according to an embodiment of the present application supports a pre-emphasis operation and may increase the slew rate according to the distance between the data driver and the display panel.

본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 가상 그라운드로 동작하는 증폭기의 반전 입력단에 커패시터의 일단을 연결함으로써, 커패시터들의 기생성분에 의한 영향을 감소시킬 수 있다.The output driver of the display device according to an embodiment of the present application may reduce the influence of parasitic components of the capacitors by connecting one end of the capacitor to the inverting input terminal of the amplifier operating as virtual ground.

본 출원의 일 실시 예에 따른 다스플레이 장치의 출력 드라이버는 서로 다른 제1 커패시터 및 제2 커패시터 사이의 편차에도 불구하고, 원하는 구동 전압에 해당하는 출력 전압을 구현할 수 있다.The output driver of the display device according to an embodiment of the present application may implement an output voltage corresponding to a desired driving voltage despite variations between different first capacitors and second capacitors.

본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 코스 디코더와 파인 디코더를 통하여 하나의 커패시터에 원하는 데이터 전압을 저장하고, 증폭부를 통해 디스플레이 장치의 화소 내의 데이터 전압으로 출력한다. 이 경우, 데이터 전압이 하나의 커패시터에 저장되므로, 하나의 채널 내에서 데이터 전압의 오차가 없어지게 된다. 따라서, 복수의 채널들을 포함하는 드라이버 내의 출력 편차가 감소될 수 있다. The output driver of the display device according to an embodiment of the present application stores a desired data voltage in one capacitor through a course decoder and a fine decoder, and outputs the data voltage in a pixel of the display device through an amplification unit. In this case, since the data voltage is stored in one capacitor, the error of the data voltage in one channel is eliminated. Accordingly, output deviation in a driver including a plurality of channels can be reduced.

도 1은 본 출원의 실시 예에 따른 디스플레이 장치의 출력 드라이버의 블록도이다.
도 2는 도 1의 디스플레이 장치의 출력 드라이버를 구체적으로 보여주는 회로도이다.
도 3은 도 2의 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 4는 도 3의 리셋 구간에서의 제어부에 대한 제1 등가회로도이다.
도 5는 도 3의 제1 충전시간에서의 제어부에 대한 제2 등가회로도이다.
도 6은 도 3의 제1 충전시간에서의 제어부에 대한 제3 등가회로도이다.
도 7은 도 1의 제어부의 다른 실시예에 따른 회로도이다.
도 8은 도 7의 지연부에 대한 동작 타이밍을 나타내는 도이다.
도 9는 도 1의 제어부에 대한 또 다른 실시예에 따른 회로도이다.
도 10은 도 9의 프리앰퍼시스 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 11은 도 10의 프리앰퍼시스 제어부에 대한 다른 실시 예이다.
도 12A는 도 10의 프리앰퍼시스 제어부에 대한 또 다른 실시 예이다.
도 12B는 도 10의 프리앰퍼시스 제어부에 대한 또 다른 실시 예이다.
도 13은 도 2의 제어부에 대한 다른 실시 예를 보여주는 회로도이다.
도 14는 도 13의 제어부에 대한 동작 타이밍을 나타내는 도이다.
도 15는 도 14의 제1 충전구간에서의 제어부에 대한 제1 등가회로도이다.
도 16은 도 14의 제2 충전구간에서의 제어부에 대한 제2 등가회로도이다.
도 17은 도 14의 제3 충전구간에서의 제어부에 대한 제3 등가회로도이다.
도 18은 도 14의 제4 충전구간에서의 제어부에 대한 제4 등가회로도이다.
도 19는 출력 드라이버가 적용된 디스플레이 장치를 보여주는 도면이다.
도 20은 도 1 내지 도 18에서 설명된 제어부 및 증폭부가 적용된 출력 드라이버의 일 예를 보여주는 도면이다.
도 21은 도 20의 DAC를 좀 더 자세히 보여주는 도면이다.1 is a block diagram of an output driver of a display device according to an embodiment of the present application.
FIG. 2 is a circuit diagram specifically showing an output driver of the display device of FIG. 1.
3 is a diagram showing an operation timing of the control unit of FIG. 2.
4 is a first equivalent circuit diagram of the control unit in the reset section of FIG. 3.
FIG. 5 is a second equivalent circuit diagram of the control unit in the first charging time of FIG. 3.
FIG. 6 is a third equivalent circuit diagram of the control unit at the first charging time in FIG. 3.
7 is a circuit diagram according to another embodiment of the control unit of FIG. 1.
8 is a diagram showing an operation timing of the delay unit of FIG. 7.
9 is a circuit diagram according to another embodiment of the control unit of FIG.
10 is a diagram showing an operation timing of the pre-emphasis control unit of FIG. 9.
11 is another embodiment of the pre-emphasis control unit of FIG. 10.
12A is another embodiment of the pre-emphasis control unit of FIG. 10.
FIG. 12B is another embodiment of the pre-emphasis control unit of FIG. 10.
13 is a circuit diagram illustrating another embodiment of the control unit of FIG. 2.
14 is a diagram showing an operation timing of the control unit of FIG. 13.
15 is a first equivalent circuit diagram of the control unit in the first charging section of FIG. 14.
FIG. 16 is a second equivalent circuit diagram of the control unit in the second charging section of FIG. 14.
FIG. 17 is a third equivalent circuit diagram of the control unit in the third charging section of FIG. 14.
FIG. 18 is a fourth equivalent circuit diagram of the control unit in the fourth charging section of FIG. 14.
19 is a view showing a display device to which an output driver is applied.
20 is a view showing an example of an output driver to which the control unit and the amplification unit described in FIGS. 1 to 18 are applied.
21 is a diagram showing the DAC of FIG. 20 in more detail.

본 명세서에 개시되어 있는 본 출원의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 출원의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 출원의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.Specific structural or functional descriptions of the embodiments according to the concept of the present application disclosed in the present specification are exemplified for the purpose of describing the embodiments according to the concept of the present application, and the embodiments according to the concept of the present application It can be implemented in various forms and is not limited to the embodiments described herein.

본 출원의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 출원의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 출원의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.Embodiments according to the concept of the present application may apply various changes and may have various forms, so that the embodiments will be illustrated in the drawings and described in detail herein. However, this is not intended to limit the embodiments according to the concept of the present application to specific disclosure forms, and includes all changes, equivalents, or substitutes included in the spirit and scope of the present application.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 출원의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various components, but the components should not be limited by the terms. The above terms are only for the purpose of distinguishing one component from another component, for example, without departing from the scope of rights according to the concept of the present application, the first component may be referred to as the second component, and similarly The second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When an element is said to be "connected" or "connected" to another component, it is understood that other components may be directly connected to or connected to the other component, but there may be other components in between. It should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle. Other expressions that describe the relationship between the components, such as "between" and "immediately between" or "neighboring" and "directly neighboring to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 출원을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this specification are only used to describe specific embodiments, and are not intended to limit the present application. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, the terms "include" or "have" are intended to indicate that a feature, number, step, action, component, part, or combination thereof is implemented, one or more other features or numbers. It should be understood that it does not preclude the presence or addition possibilities of, steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which this application belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined herein. Does not.

이하, 첨부한 도면을 참조하여 본 출원의 바람직한 실시 예를 설명함으로써, 본 출원을 상세히 설명한다.Hereinafter, the present application will be described in detail by describing preferred embodiments of the present application with reference to the accompanying drawings.

도 1은 본 출원의 실시 예에 따른 디스플레이 장치의 출력 드라이버(500)의 블록도이다. 1 is a block diagram of an output driver 500 of a display device according to an embodiment of the present application.

도 1을 참조하면, 출력 드라이버(500)는 디지털-아날로그 컨버터(100), 제어부(200) 및 증폭부(300)를 포함할 수 있다. Referring to FIG. 1, the output driver 500 may include a digital-to-analog converter 100, a control unit 200, and an amplification unit 300.

먼저, 디지털-아날로그 컨버터(100)는 코스 전압(V_COARSE)과 파인 전압(V_FINE)을 생성할 수 있다. First, the digital-analog converter 100 may generate a course voltage (V _COARSE ) and a fine voltage (V _FINE ).

여기서, 코스 전압(V_COARSE)은 기설정된 전압 크기 이상의 단위로 조절되는 광범위의 전압 구간에 해당하는 전압들이고, 파인 전압(V_FINE)은 코스 전압(V_COARSE)의 전압들 중 어느 하나의 전압에서, 기설정된 전압 크기 미만의 단위로 조절되는 세부범위의 전압 구간에 해당하는 전압들일 수 있다. 예를 들면, 코스 전압(V_COARSE)은 1V 전압 단위로 조절되는 전압들(예컨대, 0V~10V) 중 어느 하나의 전압(예컨대, 3V)에 대응되고, 파인 전압(V_FINE)은 코스 전압(V_COARSE)인 3V에서 0.1V 단위로 조절되는 전압(예컨대, 0.5V)에 대응될 수 있다. Here, the course voltage (V _COARSE ) is a voltage corresponding to a wide voltage section that is adjusted in units of a predetermined voltage level or more, and the fine voltage (V _FINE ) is a voltage of any one of the voltages of the course voltage (V _COARSE ). , May be voltages corresponding to a voltage range of a sub-range that is adjusted in units below a predetermined voltage level. For example, the course voltage V _COARSE corresponds to a voltage (for example, 3V) of any one of voltages (eg, 0V to 10V) adjusted in units of 1V voltage, and the fine voltage V _FINE is the course voltage ( V _COARSE ), which may correspond to a voltage (eg, 0.5V) adjusted in units of 0.1V to 3V.

이하, 디지털-아날로그 컨버터(100)는 도 20을 참조하여, 보다 구체적으로 설명될 것이다.Hereinafter, the digital-analog converter 100 will be described in more detail with reference to FIG. 20.

다음으로, 제어부(200)는 디지털-아날로그 컨버터(100)를 통해 생성된 코스 전압(V_COARSE)과 파인 전압(V_FINE) 사이의 전압차(V_COARSE-V_FINE)에 기초하여, 제1 및 제2 커패시터(201, 202)를 교대로 충전시킬 수 있다. 여기서, 제1 및 제2 커패시터(201, 202)는 일측으로 코스 전압(V_COARSE)이 인가되고, 타측으로 파인 전압(V_FINE)이 인가될 수 있다. Next, the control unit 200 based on the voltage difference (V _COARSE -V _FINE ) between the course voltage (V _COARSE ) and the fine voltage (V _FINE ) generated through the digital-analog converter 100, the first and The second capacitors 201 and 202 may be alternately charged. Here, the first and second capacitors 201 and 202 may have a course voltage V _COARSE applied to one side and a fine voltage V _FINE applied to the other side.

구체적으로, 제어부(200)는 코스 전압(V_COARSE)과 파인 전압(V_FINE) 사이의 전압차(V_COARSE-V_FINE)에 기초하여, 제1 충전시간(H1) 동안, 제1 커패시터(201)에 제1 충전 전압(V_C1)을 충전시키고, 제2 충전시간(H2) 동안, 제2 커패시터(202)에 제2 충전 전압(V_C2)을 충전시킬 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 커패시터(201)가 충전되는 제1 충전시간(H1)과 제2 커패시터(202)가 충전되는 제2 충전시간(H2)은 서로 상보적일 수 있다. Specifically, the control unit 200 based on the voltage difference (V _COARSE -V _FINE ) between the course voltage (V _COARSE ) and the fine voltage (V _FINE ), during the first charging time (H1), the first capacitor 201 ) May be charged with the first charging voltage V _C1 , and during the second charging time H2, the second charging voltage V _C2 may be charged with the second capacitor 202. For example, as illustrated in FIG. 3, the first charging time H1 at which the first capacitor 201 is charged and the second charging time H2 at which the second capacitor 202 is charged may be complementary to each other. have.

다음으로, 증폭부(300)는 제1 및 제2 커패시터(201, 202)에 충전된 각 충전 전압(V_C1,V_C2)을 교대로 인가받아, 출력 전압(V_OUT)을 연속적으로 출력할 수 있다. 구체적으로, 증폭부(300)는 제1 충전시간(H1) 동안, 제어부(200)로부터 반전 입력단자(-)를 통해 제2 충전 전압(V_C2)을 인가받고, 제2 충전시간(H2) 동안, 제어부(200)로부터 반전 입력단자(-)를 통해 제1 충전 전압(V_C1)을 인가받을 수 있다. Next, the amplifying unit 300 alternately receives each of the charging voltages V _C1 and V _C2 charged in the first and second capacitors 201 and 202 to continuously output the output voltage V _OUT . Can be. Specifically, during the first charging time H1, the amplifying unit 300 receives the second charging voltage V _C2 from the control unit 200 through the inverting input terminal (-), and the second charging time H2. Meanwhile, the first charging voltage V _C1 may be applied from the control unit 200 through the inverting input terminal (-).

또한, 증폭부(300)는 비반전 입력단자(+)를 통해 기설정된 미들 전압(V_MID)을 인가받을 수 있다. 여기서, 기설정된 미들 전압(V_MID)은 코스 전압(V_COARSE) 및 파인 전압(V_FINE)보다 작은 전압일 수 있다. Also, the amplifying unit 300 may receive a preset middle voltage V _MID through the non-inverting input terminal (+). Here, the preset middle voltage V _MID may be a voltage smaller than the course voltage V _COARSE and the fine voltage V _FINE .

이때, 증폭부(300)는 비반전 입력단자(+)를 통해 인가받는 기설정된 미들 전압(V_MID)과, 반전 입력단자(-)를 통해 교대로 인가받는 각 충전 전압(V_C1, V_C2)에 기초하여, 제1 출력 전압(VOUT1)과 제2 출력전압(VOUT2)을 교대로 생성할 수 있다. 즉, 증폭부(300)는 반전 입력단자(-)를 통해 교대로 인가받는 각 충전 전압(V_C1,V_C2)에 따라, 출력 전압(V_OUT)을 연속적으로 생성할 수 있다. At this time, the amplification unit 300 is a preset middle voltage (V _MID ) applied through the non-inverting input terminal (+) and each charging voltage (V _C1 , V _C2 ) alternately applied through the inverting input terminal (-) Based on), the first output voltage VOUT1 and the second output voltage VOUT2 may be alternately generated. That is, the amplifying unit 300 may continuously generate the output voltage V _OUT according to each of the charging voltages V _C1 and V _C2 alternately applied through the inverting input terminal (-).

본 출원의 기술적 사상에 따른 실시예에 있어서, 제어부(200)는 제1 커패시터(201)가 충전되는 제1 충전시간(H1) 동안에, 제2 커패시터(202)에 충전된 제2 충전 전압(V_C2)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다. 또한, 제어부(200)는 제2 커패시터(202)가 충전되는 제2 충전시간(H2) 동안에, 제1 커패시터(201)에 충전된 제1 충전 전압(V_C1)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다. In an embodiment according to the technical spirit of the present application, the control unit 200 during the first charging time H1 when the first capacitor 201 is charged, the second charging voltage V charged in the second capacitor 202 _C2 ) may be output to the output node 301 of the amplifying unit 300. In addition, the control unit 200 outputs the first charging voltage V _C1 charged in the first capacitor 201 during the second charging time H2 when the second capacitor 202 is charged. It can be output to the node 301.

이에 따라, 제어부(200)는 제1 커패시터(201)를 충전시키는 샘플링 동작과 제2 커패시터(202)에 충전된 제2 충전 전압(예컨대, V_C2)을 증폭부(300)의 출력 노드(301)로 출력시키는 드라이빙 동작을 병렬적으로 수행함으로써, 고속 구동이 가능함과 동시에 디코딩에 사용되는 회로 면적을 감소시킬 수 있다. Accordingly, the controller 200 outputs a sampling operation to charge the first capacitor 201 and a second charging voltage (eg, V _C2 ) charged in the second capacitor 202 to the output node 301 of the amplifier 300. By performing the driving operation output in parallel, it is possible to drive at high speed and reduce the circuit area used for decoding.

도 2는 도 1의 제어부(200)를 구체적으로 보여주기 위한 회로도이고, 도 3은 도 2의 제어부(200)에 대한 동작 타이밍을 나타내는 도이며, 도 4는 도 3의 리셋 구간(RST)에서의 제어부(200)에 대한 제1 등가회로도이고, 도 5는 도 3의 제1 충전시간(H1)에서의 제어부(200)에 대한 제2 등가회로도이며, 도 6은 도 3의 제2 충전시간(H2)에서의 제어부(200)에 대한 제3 등가회로도이다. FIG. 2 is a circuit diagram for specifically showing the control unit 200 of FIG. 1, FIG. 3 is a diagram showing an operation timing for the control unit 200 of FIG. 2, and FIG. 4 is a reset period (RST) of FIG. 3 1 is a first equivalent circuit diagram of the control unit 200, FIG. 5 is a second equivalent circuit diagram of the control unit 200 in the first charging time H1 of FIG. 3, and FIG. 6 is a second charging time of FIG. 3 It is a 3rd equivalent circuit diagram about the control part 200 in (H2).

도 2를 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(SW1~SW6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(SWrst_1~SWrst_3)을 포함할 수 있다. Referring to FIG. 2, the control unit 200 includes first and second capacitors 201 and 202, first to sixth main switches SW1 to SW6, first and second sub switches 211_1, 211_2, and Reset switches SWrst_1 to SWrst_3 may be included.

먼저, T0~T1 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)이 리셋 신호(RST)에 따라 스위칭되는 경우, 제어부(200)는 도 4에 도시된 바와 같이, 제1 등가 회로를 형성할 수 있다. First, in the period T0 to T1, when the reset switches SWrst_1 to SWrst_3 are switched according to the reset signal RST, the control unit 200 may form a first equivalent circuit as illustrated in FIG. 4. .

구체적으로, 리셋 스위치들(SWrst_1~SWrst_3)은 리셋 신호(RST)에 기초하여 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. 리셋 신호(RST)는 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시키기 위한 제어신호일 수 있다. Specifically, the reset switches SWrst_1 to SWrst_3 may reset the parasitic capacitance of the capacitor based on the reset signal RST. The reset signal RST may be a control signal for resetting the parasitic capacitance of at least one of the first and second capacitors 201 and 202.

예를 들어, 도 4에 도시된 바와 같이, 리셋 스위치들(SWrst_1~SWrst_3) 중 제1 리셋 스위치(SWrst_1)는 리셋 신호(RST)에 기초하여, 제1 커패시터(201)의 타측을 기설정된 미들 전압(V_MID)에 연결시켜, 제1 커패시터(201)에 연결된 Vy 노드의 기생 커패시턴스를 미들 전압(V_MID)으로 리셋시킬 수 있다. For example, as illustrated in FIG. 4, the first reset switch SWrst_1 among the reset switches SWrst_1 to SWrst_3 is a preset middle of the other side of the first capacitor 201 based on the reset signal RST. By connecting to the voltage V _MID , the parasitic capacitance of the Vy node connected to the first capacitor 201 may be reset to the middle voltage V _MID .

또한, 제2 리셋 스위치(SWrst_2)는 리셋 신호(RST)에 기초하여, 제2 커패시터(202)의 타 측을 기설정된 미들 전압(V_MID)에 연결시켜, 제2 커패시터(202)에 연결된 Vx 노드의 기생커패시턴스를 미들 전압(V_MID)으로 리셋시킬 수 있다. 또한, 제3 리셋 스위치(SWrst_3)는 리셋 신호(RST)에 기초하여, 증폭부(300)의 반전 입력단자(-)를 비반전 입력단자(+)를 통해 미들 전압(V_MID)에 연결시킬 수 있다. In addition, the second reset switch SWrst_2 connects the other side of the second capacitor 202 to a predetermined middle voltage V _MID based on the reset signal RST, and Vx connected to the second capacitor 202. The parasitic capacitance of the node can be reset to the middle voltage (V _MID ). In addition, the third reset switch SWrst_3 connects the inverting input terminal (-) of the amplifying unit 300 to the middle voltage V _MID through the non-inverting input terminal (+) based on the reset signal RST. Can be.

다음으로, T1~T2 구간(H1)에서, 제1 내지 제3 메인 스위치(SW1~SW3)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 따라 스위칭 되는 경우, 제어부(200)는 도 5에 도시된 바와 같이, 제2 등가 회로를 형성할 수 있다. Next, in the period T1 to T2 (H1), the first to third main switches SW1 to SW3 and the first sub switch 211_1 are the first main control signal Φ1 and the first sub control signal Φ1e When switched according to, the control unit 200 may form a second equivalent circuit, as shown in FIG. 5.

구체적으로, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 기초하여, 코스 전압(V_COARSE)과 파인 전압(V_FINE) 사이의 전압차(V_COARSE-V_FINE)를 제1 커패시터(201)에 인가시켜 충전 전압(V_C1)을 생성할 수 있다. Specifically, in the period T1 to T2 H1, the first main switch SW1 and the first sub switch 211_1 are courses based on the first main control signal Φ1 and the first sub control signal Φ1e. The charging voltage V _C1 may be generated by applying a voltage difference V _COARSE -V _FINE between the voltage V _COARSE and the fine voltage V _FINE to the first capacitor 201.

여기서, 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)는 제1 커패시터(201)를 충전시키기 위한 제어 신호로, 제1 커패시터(201)에 대한 용이한 충전을 위하여, 제1 서브제어신호(Φ1e)가 활성화되는 시간은 제1 메인제어신호(Φ1e)보다 작을 수 있다. Here, the first main control signal (Φ1) and the first sub-control signal (Φ1e) is a control signal for charging the first capacitor 201, for easy charging of the first capacitor 201, the first The time at which the sub control signal Φ1e is activated may be smaller than the first main control signal Φ1e.

도 5에 도시된 바와 같이, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)는 제1 메인제어신호(Φ1)에 기초하여, 제1 커패시터(201)의 일측을 코스 전압노드(111_1)에 연결할 수 있다. 또한, T1~T2 구간(H1)에서, 제1 서브 스위치(211_1)는 제1 서브제어신호(Φ1e)에 기초하여, 제1 커패시터(201)의 타측을 파인전압 노드(121_1)에 연결할 수 있다. 즉, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 코스 전압(V_COARSE)과 파인 전압(V_FINE)을 제1 커패시터(201)에 인가시킬 수 있다. As shown in FIG. 5, in the period T1 to T2 H1, the first main switch SW1 is based on the first main control signal Φ1 and the one side of the first capacitor 201 is a course voltage node ( 111_1). In addition, in the period T1 to T2 (H1), the first sub switch 211_1 may connect the other side of the first capacitor 201 to the fine voltage node 121_1 based on the first sub control signal Φ1e. . That is, in the period T1 to T2 (H1), the first main switch SW1 and the first sub switch 211_1 apply the course voltage V _COARSE and the fine voltage V _FINE to the first capacitor 201. Can be.

이때, T1~T2 구간(H1)에서, 제2 및 제3 메인 스위치(SW2, SW3)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)에 충전된 제2 충전전압(V_C2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. At this time, in the period T1 to T2 (H1), the second and third main switches SW2 and SW3 are based on the first main control signal Φ1, and the second charging voltage charged in the second capacitor 202 ( V _C2 ) may be applied to the inverting input terminal (-) of the amplifying unit 300 and the output node 301 of the amplifying unit 300.

실시예에 따른 제1 메인제어신호(Φ1)는 제2 커패시터(202)에 충전된 제2 충전전압(VC2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시키기 위한 제어 신호일 수 있다. The first main control signal Φ1 according to the embodiment outputs the second charging voltage VC2 charged in the second capacitor 202 to the inverting input terminal (-) of the amplifier 300 and the output of the amplifier 300 It may be a control signal for applying to the node 301.

도 5에 도시된 바와 같이, 제2 메인 스위치(SW2)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)의 일측을 증폭부(300)의 반전 입력단자(-)에 연결할 수 있다. 또한, 제3 메인 스위치(SW3)는 제1 메인제어신호(Φ1)에 기초하여, 제2 커패시터(202)의 타측을 출력 노드(301)에 연결할 수 있다. As shown in FIG. 5, the second main switch SW2 is based on the first main control signal Φ1 and one side of the second capacitor 202 is connected to the inverting input terminal (-) of the amplification unit 300. I can connect. Further, the third main switch SW3 may connect the other side of the second capacitor 202 to the output node 301 based on the first main control signal Φ1.

이에, T1~T2 구간(H1)에서, 증폭부(300)는 제2 충전전압(V_C2)과 기설정된 미들 전압(V_MID)에 대한 제1 출력 전압(V_OUT1)을 출력 노드(301)를 통해 출력할 수 있다. 여기서, 제1 출력 전압(V_OUT1)은 증폭부(300)로 인가된 제2 충전전압(V_C2)과 증폭부(300)로 인가된 기설정된 미들 전압(V_MID) 사이의 합(Vcoarse-Vfine+Vmid)일 수 있다. 즉, T1~T2 구간(H1)에서, 제1 메인 스위치(SW1)와 제1 서브 스위치(211_1)는 제1 커패시터(201)를 충전시키고, 제2 메인 스위치(SW2)와 제3 메인 스위치(210_3)는 증폭부(300)를 통해 제1 출력 전압(V_OUT1)을 출력시킬 수 있다. Accordingly, in the period T1 to T2 (H1), the amplification unit 300 outputs the first output voltage V _OUT1 for the second charging voltage V _C2 and the preset middle voltage V _MID to the output node 301 Can be output via Here, the first output voltage V _OUT1 is the sum (Vcoarse-) between the second charging voltage V _C2 applied to the amplifying unit 300 and the preset middle voltage V _MID applied to the amplifying unit 300. Vfine + Vmid). That is, in the period T1 to T2 H1, the first main switch SW1 and the first sub switch 211_1 charge the first capacitor 201, and the second main switch SW2 and the third main switch ( 210_3) may output the first output voltage V _OUT1 through the amplifier 300.

그런 다음, T2~T3 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)은, T0~T1 구간과 유사하게, 리셋 신호(RST)에 기초하여 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. 예를 들어, 리셋 스위치들(SWrst_1~SWrst_3)이 리셋 신호(RST)에 따라 스위칭됨으로써, 도 4의 제1 등가 회로와 동일한 등가 회로가 형성될 수 있다. Then, in the period T2 to T3, the reset switches SWrst_1 to SWrst_3, at least one of the first and second capacitors 201 and 202 based on the reset signal RST, similar to the period T0 to T1. The parasitic capacitance of the capacitor can be reset. For example, since the reset switches SWrst_1 to SWrst_3 are switched according to the reset signal RST, the same equivalent circuit as the first equivalent circuit in FIG. 4 may be formed.

그런 다음, T3~T4 구간(H2)에서, 제4 내지 제6 메인 스위치(SW4~SW6)와 제2 서브 스위치(211_2)가 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)에 따라 스위칭 되는 경우, 제어부(200)는 도 6에 도시된 바와 같이, 제3 등가 회로를 형성할 수 있다. Then, in the period T3 to T4 (H2), the fourth to sixth main switches SW4 to SW6 and the second sub switch 211_2 are the second main control signal Φ2 and the second sub control signal Φ2e. When switched according to, the control unit 200 may form a third equivalent circuit, as shown in FIG. 6.

구체적으로, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)에 기초하여, 코스 전압(V_COARSE)과 파인 전압(V_FINE) 사이의 전압차(V_COARSE-V_FINE)를 제2 커패시터(202)에 인가시켜 충전 전압(V_C2)을 생성할 수 있다. Specifically, the fourth main switch SW4 and the second sub switch 211_2 are based on the second main control signal Φ2 and the second sub control signal Φ2e, and the course voltage V _COARSE and the fine voltage ( The voltage difference between V _FINE ) V _COARSE -V _FINE may be applied to the second capacitor 202 to generate the charging voltage V _C2 .

여기서, 제2 메인제어신호(Φ2)와 제2 서브제어신호(Φ2e)는 제2 커패시터(202)를 충전시키기 위한 제어 신호로, 제2 커패시터(202)에 대한 용이한 충전을 위하여, 제2 서브제어신호(Φ2e)가 활성화되는 시간은 제2 메인제어신호(Φ2)보다 작을 수 있다. Here, the second main control signal Φ2 and the second sub-control signal Φ2e are control signals for charging the second capacitor 202. For easy charging of the second capacitor 202, the second The time at which the sub control signal Φ2e is activated may be smaller than the second main control signal Φ2.

도 6에 도시된 바와 같이, T3~T4 구간(H2)에서, 제4 메인 스위치(SW4)는 제2 메인제어신호(Φ2)에 기초하여, 제2 커패시터(202)의 일측을 코스 전압노드(111_1)에 연결할 수 있다. 또한, T3~T4 구간에서, 제2 서브 스위치(211_2)는 제2 서브제어신호(Φ2e)에 기초하여, 제2 커패시터(202)의 타측을 파인전압 노드(121_1)에 연결할 수 있다. 즉, T3~T4 구간에서, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 코스 전압(V_COARSE)과 파인 전압(V_FINE)을 제2 커패시터(202)의 양측에 인가시켜, 충전 전압(V_C2)을 충전시킬 수 있다. As shown in FIG. 6, in the period T3 to T4 H2, the fourth main switch SW4 is based on the second main control signal Φ2, and the one side of the second capacitor 202 is the course voltage node ( 111_1). In addition, in the period T3 to T4, the second sub switch 211_2 may connect the other side of the second capacitor 202 to the fine voltage node 121_1 based on the second sub control signal Φ2e. That is, in the period T3 to T4, the fourth main switch SW4 and the second sub switch 211_2 apply the course voltage V _COARSE and the fine voltage V _FINE to both sides of the second capacitor 202, The charging voltage V _C2 can be charged.

이때, T3~T4 구간(H2)에서, 제5 및 제6 메인 스위치(SW5, SW6)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(202)에 충전된 제1 충전전압(V_C1)을 증폭부(300)의 출력 노드(301)로 출력시킬 수 있다. At this time, in the period T3 to T4 (H2), the fifth and sixth main switches SW5 and SW6 are based on the second main control signal Φ2, the first charging voltage charged in the first capacitor 202 ( V _C1 ) may be output to the output node 301 of the amplifying unit 300.

실시예에 따른 제2 메인제어신호(Φ2)는 제1 커패시터(201)에 충전된 제1 충전전압(V_C1)을 증폭부(300)의 출력 노드(301)로 출력시키기 위한 제어 신호일 수 있다. The second main control signal Φ2 according to the embodiment may be a control signal for outputting the first charging voltage V _C1 charged in the first capacitor 201 to the output node 301 of the amplifying unit 300. .

구체적으로, 제5 메인 스위치(SW5)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(201)의 일측을 증폭부(300)의 반전 입력단자(-)에 연결할 수 있다. 또한, 제6 메인 스위치(SW6)는 제2 메인제어신호(Φ2)에 기초하여, 제1 커패시터(201)의 타측을 출력 노드(301)에 연결할 수 있다. 이에, T3~T4 구간(H2)에서, 증폭부(300)는 제1 충전전압(V_C1)과 기설정된 미들 전압(V_MID)에 대한 제2 출력 전압(V_OUT2)을 출력 노드(301)를 통해 출력할 수 있다. 여기서, 제2 출력 전압(V_OUT2)은 증폭부(300)로 인가된 제1 충전전압(V_C1)과 증폭부(300)로 인가된 기설정된 미들 전압(V_MID) 사이의 합(Vcoarse-Vfine+Vmid)일 수 있다. 즉, T3~T4 구간에서, 제4 메인 스위치(SW4)와 제2 서브 스위치(211_2)는 제2 커패시터(202)를 충전시키고, 동시에, 제5 메인 스위치(SW5)와 제6 메인 스위치(SW6)는 증폭부(300)를 통해 제2 출력 전압(V_OUT2)을 출력시킬 수 있다. Specifically, the fifth main switch SW5 may connect one side of the first capacitor 201 to the inverting input terminal (-) of the amplifying unit 300 based on the second main control signal Φ2. Further, the sixth main switch SW6 may connect the other side of the first capacitor 201 to the output node 301 based on the second main control signal Φ2. Accordingly, in the period T3 to T4 (H2), the amplification unit 300 outputs the second output voltage V _OUT2 for the first charging voltage V _C1 and the preset middle voltage V _MID to the output node 301 Can be output via Here, the second output voltage V _OUT2 is the sum (Vcoarse-) between the first charging voltage V _C1 applied to the amplifying unit 300 and the preset middle voltage V _MID applied to the amplifying unit 300. Vfine + Vmid). That is, in the period T3 to T4, the fourth main switch SW4 and the second sub switch 211_2 charge the second capacitor 202, and at the same time, the fifth main switch SW5 and the sixth main switch SW6. ) May output the second output voltage V _OUT2 through the amplifier 300.

그런 다음, T4~T5 구간에서, 리셋 스위치들(SWrst_1~SWrst_3)은 T0~T1 구간와 유사하게, 리셋 신호(RST)에 기초하여, 제1 및 제2 커패시터(201, 202) 중 적어도 하나의 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. Then, in the period T4 to T5, the reset switches SWrst_1 to SWrst_3 are at least one capacitor of the first and second capacitors 201 and 202 based on the reset signal RST, similar to the period T0 to T1. Can reset the parasitic capacitance of

그런 다음, T5~T6 구간(H1)에서, 제1 메인 스위치(SW_1)와 제1 서브 스위치(211_1)는 제1 메인제어신호(Φ1)와 제1 서브제어신호(Φ1e)에 기초하여, 제1 충전 전압(V_C1)을 제1 커패시터(201)에 충전시킬 수 있다. 동시에, 제2 및 3 메인 스위치(SW2, SW3)는 제1 메인제어신호(Φ1)에 기초하여, 증폭부(300)를 통해 제1 출력 전압(V_OUT1)을 출력시킬 수 있다. Then, in a period T5 to T6 (H1), the first main switch SW_1 and the first sub switch 211_1 are based on the first main control signal Φ1 and the first sub control signal Φ1e. One charging voltage V _C1 may be charged to the first capacitor 201. At the same time, the second and third main switches SW2 and SW3 may output the first output voltage V _OUT1 through the amplifying unit 300 based on the first main control signal Φ1.

도 7은 도 1의 제어부(200)의 다른 실시예에 따른 회로도이고, 도 8은 도 7의 지연부(240)에 대한 동작 타이밍을 나타내는 도이다.7 is a circuit diagram according to another exemplary embodiment of the control unit 200 of FIG. 1, and FIG. 8 is a diagram showing an operation timing of the delay unit 240 of FIG. 7.

도 7과 도 8을 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(SW1~SW6), 제1 및 제2 서브 스위치(211_1, 211_2), 리셋 스위치들(SWrst_1~SWrst_3) 및 지연부(240)를 포함할 수 있다. 7 and 8, the control unit 200 includes first and second capacitors 201 and 202, first to sixth main switches SW1 to SW6, and first and second sub switches 211_1, 211_2), reset switches SWrst_1 to SWrst_3, and a delay unit 240.

도 7의 회로는 도 2의 회로와 유사하다. 이에, 간략한 설명을 위하여, 도 1 내지 도 6에서 설명된 동일한 부재번호의 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(230_1~230_3)에 대한 중복된 설명은 생략될 것이다. The circuit of FIG. 7 is similar to the circuit of FIG. 2. Accordingly, for the sake of simplicity, the first and second capacitors 201 and 202 of the same member number described in FIGS. 1 to 6, the first to sixth main switches 210_1 to 210_6, the first and the second Redundant descriptions of the sub switches 211_1 and 211_2 and the reset switches 230_1 to 230_3 will be omitted.

지연부(240)는 증폭부(300)를 통해 디스플레이 패널(700)로 출력되는 제1 출력 전압(V_OUT1) 또는 제2 출력 전압(V_OUT2)에 대한 출력시간을 일정시간 지연시킬 수 있다. The delay unit 240 may delay the output time for the first output voltage V _OUT1 or the second output voltage V _OUT2 output to the display panel 700 through the amplifier 300 for a predetermined time.

보다 구체적으로, 도 8에 도시된 바와 같이, 지연부(240)는 지연신호(HIGH_Z_SW)에 기초하여, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 서로 연결할 수 있다. 여기서, 지연신호(HIGH_Z_SW)는 제1 출력 전압(V_OUT1) 또는 제2 출력 전압(V_OUT2)에 대한 출력시간을 일정시간 지연시키기 위하여, 제1 및 제2 스위칭 신호(Φ1, Φ2)의 활성화 구간의 일정 시점마다 활성화되는 신호일 수 있다. More specifically, as illustrated in FIG. 8, the delay unit 240 may electrically connect the output node 301 and the display panel 700 of the amplification unit 300 to each other based on the delay signal HIGH_Z_SW. have. Here, the delay signal HIGH_Z_SW activates the first and second switching signals Φ1 and Φ2 in order to delay the output time for the first output voltage V _OUT1 or the second output voltage V _OUT2 for a predetermined time. It may be a signal that is activated at a certain point in time.

예를 들면, 도 8에 도시된 바와 같이, 지연부(240)는 T1~T2 구간의 일정 시점(예컨대, T1.5) 이전까지, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 단락시키고, 상기 일정 시점(예컨대, T1.5)부터 T2 구간까지, 증폭부(300)의 출력 노드(301)와 디스플레이 패널(700)을 전기적으로 서로 연결할 수 있다. For example, as illustrated in FIG. 8, the delay unit 240 may output the output node 301 and the display panel of the amplifying unit 300 until a certain point in time (eg, T1.5) of the T1 to T2 sections. 700) is electrically shorted, the output node 301 of the amplifying unit 300 and the display panel 700 may be electrically connected to each other from the predetermined time point (for example, T1.5) to T2.

즉, 지연부(240)는 제1 및 제2 스위칭 신호(Φ1, φ2)의 활성화 구간의 일정 시점마다 활성화되는 지연신호(HIGH_Z_SW)에 응답하여, 증폭부(300)를 통해 출력되는 제1 출력 전압(V_OUT1) 또는 제2 출력 전압(V_OUT2)을 디스플레이 패널(700)로 출력할 수 있다. That is, the delay unit 240 is a first output output through the amplification unit 300 in response to a delay signal (HIGH_Z_SW) that is activated at a certain time point in the activation period of the first and second switching signals Φ1 and φ2 The voltage V _OUT1 or the second output voltage V _OUT2 may be output to the display panel 700.

도 9 내지 도 12는 도 1의 제어부(200)의 다른 실시 예를 보여주는 도면들이다. 예를 들어, 도 2 내지 도 8에서 설명된 회로와 달리, 도 9 내지 도 12의 회로는 프리엠퍼시스 동작을 더 지원할 수 있다.9 to 12 are views showing another embodiment of the control unit 200 of FIG. 1. For example, unlike the circuits illustrated in FIGS. 2 to 8, the circuits of FIGS. 9 to 12 may further support the pre-emphasis operation.

구체적으로, 도 9는 프리엠퍼시스 제어부(250)를 포함하는 제어부(200)를 보여주는 회로도이며, 도 10은 도 9의 프리앰퍼시스 제어부(250)에 대한 동작 타이밍을 나타내는 도이다. 그리고, 도 11은 도 9의 프리앰퍼시스 제어부(250)에 대한 다른 실시 예이고, 도 12는 도 9의 프리앰퍼시스 제어부(250)에 대한 또 다른 실시 예이다. Specifically, FIG. 9 is a circuit diagram showing the control unit 200 including the pre-emphasis control unit 250, and FIG. 10 is a diagram showing the operation timing of the pre-emphasis control unit 250 of FIG. 9. And, FIG. 11 is another embodiment of the pre-emphasis control unit 250 of FIG. 9, and FIG. 12 is another embodiment of the pre-emphasis control unit 250 of FIG. 9.

먼저, 도 9와 도 10을 참조하면, 제어부(200)는 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2), 리셋 스위치들(230_1~230_3) 및 프리앰퍼시스 제어부(250)를 포함할 수 있다. First, referring to FIGS. 9 and 10, the control unit 200 includes first and second capacitors 201 and 202, first to sixth main switches 210_1 to 210_6, and first and second sub switches ( 211_1, 211_2), reset switches 230_1 to 230_3, and pre-emphasis control unit 250.

이하, 도 2 내지 도 7에서 설명된 동일한 부재번호의 제1 및 제2 커패시터(201, 202), 제1 내지 제6 메인 스위치들(210_1~210_6), 제1 및 제2 서브 스위치(211_1, 211_2) 및 리셋 스위치들(230_1~230_3)에 대한 중복된 설명은 생략될 것이다. Hereinafter, the first and second capacitors 201 and 202 having the same member numbers described in FIGS. 2 to 7, the first to sixth main switches 210_1 to 210_6, and the first and second sub switches 211_1, 211_2) and the duplicated description of the reset switches 230_1 to 230_3 will be omitted.

실시예에 따른 프리앰퍼시스 제어부(250)는 제1 프리앰퍼시스 스위치(251)와 제2 프리앰퍼시스 스위치(252)를 포함할 수 있다. The pre-emphasis control unit 250 according to the embodiment may include a first pre-emphasis switch 251 and a second pre-emphasis switch 252.

일 실시예에 따라, 프리앰퍼시스 제어부(250)는 제1 및 제2 출력 전압(V_OUT1, V_OUT2)에 대한 프리엠퍼시스 동작을 위하여, 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(V_MID)을 코스 전압(V_COARSE)로 스위칭할 수 있다. According to one embodiment, the pre-emphasis control unit 250, the non-inverting input terminal (+) of the amplification unit 300, for the pre-emphasis operation for the first and second output voltage (V _OUT1 , V _OUT2 ) The preset middle voltage (V _MID ) applied to may be switched to the course voltage (V _COARSE ).

구체적으로, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 코스 전압노드(111_1)에 전기적으로 연결할 수 있다. 여기서, 프리앰퍼시스 제어신호(PREM_ON)는 리셋신호(RST)에 따라 일정시간 활성화되는 신호일 수 있다. 이때, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 미들전압 노드(250_1)를 서로 단락시킬 수 있다. Specifically, the first pre-emphasis switch 251 may electrically connect the non-inverting input terminal (+) of the amplifying unit 300 to the course voltage node 111_1 based on the pre-emphasis control signal PREM_ON. have. Here, the pre-emphasis control signal PREM_ON may be a signal that is activated for a predetermined time according to the reset signal RST. At this time, the second pre-emphasis switch 252 may short-circuit the non-inverting input terminal (+) of the amplifying unit 300 and the middle voltage node 250_1 based on the pre-emphasis control signal PREM_ON. .

그런 다음, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 미들 전압(V_MID)이 인가되는 미들전압 노드(250_1)에 전기적으로 연결할 수 있다. 여기서, 프리앰퍼시스 반전신호(/PREM_ON)는 프리앰퍼시스 제어신호(PREM_ON)에 대한 반전 신호일 수 있다. 이때, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 미들전압 노드(250_1)를 서로 단락시킬 수 있다. Then, the second pre-emphasis switch 252 is a middle voltage (V _MID ) is applied to the non-inverting input terminal (+) of the amplifying unit 300 based on the pre-emphasis inversion signal (/ PREM_ON). It may be electrically connected to the voltage node 250_1. Here, the pre-emphasis inversion signal / PREM_ON may be an inversion signal for the pre-emphasis control signal PREM_ON. At this time, the first pre-emphasis switch 251 may short-circuit the non-inverting input terminal (+) of the amplifying unit 300 and the middle voltage node 250_1 based on the pre-emphasis inversion signal (/ PREM_ON). have.

도 9에 도시된 바와 같이, 프리앰퍼시스 제어부(250)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 코스 전압(V_COARSE)을 비반전 입력단자(+)로 인가킬 수 있다. 이에 따라, 증폭부(300)는 제1 프리앰퍼시스 전압(V_PREOUT1)을 출력할 수 있다. 여기서, 제1 프리앰퍼시스 전압(V_PREOUT1)은 제2 출력 전압(V_OUT2)보다 큰 전압(V_COARSE-V_FINE+V_COARSE)일 수 있다. As illustrated in FIG. 9, the pre-emphasis control unit 250 may apply the course voltage V _COARSE to the non-inverting input terminal (+) based on the pre-emphasis control signal PREM_ON. Accordingly, the amplification unit 300 may output the first pre-emphasis voltage V _PREOUT1 . Here, the first pre-emphasis voltage V _PREOUT1 may be a voltage greater than the second output voltage V _OUT2 (V _COARSE -V _FINE + V _COARSE ).

한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 9 및 도 10에서는 코스 전압을 이용하여 프리엠퍼시스 동작을 수행하는 것으로 예시적으로 설명되었다. 그러나, 다른 실시 예에 있어서, 프리엠퍼시스 제어부(250)는 파인 전압을 이용하여 프리엠퍼시스 동작을 수행할 수도 있다. 즉, 프리앰퍼시스 제어부(250)는 제1 및 제2 출력 전압(V_OUT1, V_OUT2)에 대한 프리엠퍼시스 동작을 위하여, 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(V_MID)을 파인 전압(V_FINE)으로 스위칭할 수 있다. Meanwhile, the above description is exemplary, and the technical spirit of the present application is not limited thereto. For example, in FIGS. 9 and 10, it has been exemplarily described to perform a pre-emphasis operation using a course voltage. However, in another embodiment, the pre-emphasis control unit 250 may perform a pre-emphasis operation using a fine voltage. That is, the pre-emphasis control unit 250 is applied to the non-inverting input terminal (+) of the amplification unit 300 for the pre-emphasis operation for the first and second output voltages (V _OUT1 , V _OUT2 ) The set middle voltage V _MID may be switched to the fine voltage V _FINE .

예를 들어, 도 11에 도시된 바와 같이, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 파인전압 노드(121_1)에 전기적으로 연결할 수 있다. 이때, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 파인전압 노드(121_1)를 서로 단락시킬 수 있다. For example, as illustrated in FIG. 11, the first pre-emphasis switch 251 is based on the pre-emphasis control signal PREM_ON, and the non-inverting input terminal (+) of the amplifying unit 300 is fine voltage. It can be electrically connected to the node (121_1). At this time, the second pre-emphasis switch 252 may short-circuit the non-inverting input terminal (+) of the amplifying unit 300 and the fine voltage node 121_1 based on the pre-emphasis control signal PREM_ON. .

그런 다음, 제2 프리앰퍼시스 스위치(252)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)를 기설정된 미들 전압(V_MID)이 인가되는 미들전압 노드(250_1)에 전기적으로 연결할 수 있다. 이때, 제1 프리앰퍼시스 스위치(251)는 프리앰퍼시스 반전신호(/PREM_ON)에 기초하여, 증폭부(300)의 비반전 입력단자(+)와 파인전압 노드(121_1)를 서로 단락시킬 수 있다. Then, the second pre-emphasis switch 252 is applied with a predetermined middle voltage (V _MID ) to the non-inverting input terminal (+) of the amplifying unit 300 based on the pre-emphasis inversion signal / PREM_ON. Can be electrically connected to the middle voltage node 250_1. At this time, the first pre-emphasis switch 251 may short-circuit the non-inverting input terminal (+) of the amplifying unit 300 and the fine voltage node 121_1 based on the pre-emphasis inversion signal (/ PREM_ON). have.

즉, 프리앰퍼시스 제어부(250)는 프리앰퍼시스 제어신호(PREM_ON)에 기초하여, 파인 전압(V_FINE)을 비반전 입력단자(+)로 인가킬 수 있다. 이에 따라, 증폭부(300)는 제2 프리앰퍼시스 전압(V_PREOUT2)을 출력할 수 있다. 여기서, 제2 프리앰퍼시스 전압(V_PREOUT2)은 제2 출력 전압(VOUT2)보다 큰 전압(V_COARSE-V_FINE+V_FINE)일 수 있다. That is, the pre-emphasis control unit 250 may apply the fine voltage V _FINE to the non-inverting input terminal (+) based on the pre-emphasis control signal PREM_ON. Accordingly, the amplifying unit 300 may output the second pre-emphasis voltage V _PREOUT2 . Here, the second pre-emphasis voltage V _PREOUT2 may be a voltage V _COARSE -V _FINE + V _FINE greater than the second output voltage VOUT2.

또한, 본 출원의 다른 실시 예에 있어서, 프리엠퍼시스 제어부(250)는 코스 전압 또는 파인 전압 중 어느 하나의 전압을 선택하여 프리엠퍼시스 동작을 수행하도록 구현될 수도 있다. 즉, 프리앰퍼시스 제어부(250)는 증폭부(300)의 비반전 입력단자(+)로 인가되는 기설정된 미들 전압(V_MID)을 코스 전압(V_COARSE) 및 파인 전압(V_FINE) 중 어느 하나로 스위칭하도록 구현될 수도 있다.In addition, in another embodiment of the present application, the pre-emphasis control unit 250 may be implemented to select a voltage of either a course voltage or a fine voltage to perform a pre-emphasis operation. That is, the pre-emphasis control unit 250 sets the preset middle voltage V _MID applied to the non-inverting input terminal (+) of the amplifying unit 300 to one of the course voltage V _COARSE and the fine voltage V _FINE . It can also be implemented to switch to one.

예를 들어, 도 12A에 도시된 바와 같이, 프리앰퍼시스 제어부(250)는 제1 및 제2 선택스위치(253_1, 253_2)를 더 포함할 수 있다. 구체적으로, 제1 및 제2 선택스위치(253_1, 253_2)는 제1 및 제2 선택신호(SEL1, SLE2)에 따라, 파인전압 노드(111_1) 및 파인전압 노드(121_1) 중 어느 하나를 제2 프리앰퍼시스 스위치(252)에 연결할 수 있다. For example, as illustrated in FIG. 12A, the pre-emphasis control unit 250 may further include first and second selection switches 253_1 and 253_2. Specifically, the first and second selection switches 253_1 and 253_2 are the second one of the fine voltage node 111_1 and the fine voltage node 121_1 according to the first and second selection signals SEL1 and SLE2. It can be connected to the pre-emphasis switch 252.

즉, 프리앰퍼시스 제어부(250)는 제1 및 제2 선택신호(SEL1, SLE2)에 기초하여, 코스 전압(V_COARSE) 및 파인 전압(V_FINE) 중 어느 하나 전압을 비반전 입력단자(+)로 인가시킬 수 있다. 이에 따라, 증폭부(300)는 코스 전압(V_COARSE) 및 파인 전압(V_FINE) 중 어느 하나 전압에 기초하여, 프리앰퍼시스 전압을 생성할 수 있다.That is, the pre-emphasis control unit 250, based on the first and second selection signals (SEL1, _SLE2 ), the voltage of any one of the course voltage (V _COARSE ) and the fine voltage (V _FINE ) non-inverting input terminal (+ ). Accordingly, the amplification unit 300 may generate a pre-emphasis voltage based on one of the course voltage V _COARSE and the fine voltage V _FINE .

한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 9 내지 도 12A에서, 코스 전압과 파인 전압을 이용하여 프리엠퍼시스 동작을 수행하는 것으로 설명되었다. 이 경우, 코스 전압은 코스 DAC를 통하여 출력되는 전압으로, 파인 전압은 파인 DAC를 통하여 출력되는 전압으로 정의될 수 있다. 그러나, 본 출원의 다른 실시 예에 있어서, 제어부는 코스 DAC 또는 파인 DAC가 아닌, 별도의 회로를 이용하여 프리엠퍼스시 동작에 사용될 전압을 생성할 수 있다. Meanwhile, it will be understood that the above-described description is illustrative, and the technical spirit of the present application is not limited thereto. For example, in FIGS. 9 to 12A, it has been described that a pre-emphasis operation is performed using a course voltage and a fine voltage. In this case, the course voltage may be defined as a voltage output through the course DAC, and the fine voltage may be defined as a voltage output through the fine DAC. However, in another embodiment of the present application, the control unit may generate a voltage to be used for the pre-emphasis operation using a separate circuit, not a course DAC or a fine DAC.

예를 들어, 본 출원의 다른 실시 예에 따른 제어부는 프리엠퍼시스전압을 생성하는 별도의 회로를 더 포함할 수 있다. 이 경우, 도 12B에 도시된 바와 같이, 제어부는 별도의 회로를 통하여 수시된 프리엠퍼시스접압을 이용하여 프리엠퍼시스 동작을 수행할 수도 있다.For example, the control unit according to another embodiment of the present application may further include a separate circuit for generating a pre-emphasis voltage. In this case, as shown in FIG. 12B, the control unit may perform a pre-emphasis operation using a pre-emphasis contact voltage received through a separate circuit.

한편, 도 2 내지 도 12에서는, 제어부가 두 개의 커패시터들을 포함하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 본 출원의 다른 실시 예에 따른 제어부는 4개 혹은 그 이상의 커패시터들을 포함하도록 구현될 수도 있으며, 이는 이하의 도 13 내지 도 18을 참조하여, 좀 더 자세히 설명될 것이다.Meanwhile, in FIGS. 2 to 12, it has been described that the control unit includes two capacitors. However, it will be understood that this is exemplary and the technical spirit of the present application is not limited thereto. For example, the control unit according to another embodiment of the present application may be implemented to include four or more capacitors, which will be described in more detail with reference to FIGS. 13 to 18 below.

도 13은 도 2의 제어부(200)에 대한 다른 실시 예를 보여주는 회로도이고, 도 14는 도 13의 제어부(200)에 대한 동작 타이밍을 나타내는 도이다. 도 15는 도 14의 제1 충전구간(TΦ_PRE1)에서의 제어부(200)에 대한 제1 등가회로도이고, 도 16은 도 14의 제2 충전구간(TΦ_PRE2)에서의 제어부(200)에 대한 제2 등가회로도이며, 도 17은 도 14의 제3 충전구간(TΦ_PRE3)에서의 제어부(200)에 대한 제3 등가회로도이고, 도 18은 도 14의 제4 충전구간(TΦ_PRE4)에서의 제어부(200)에 대한 제4 등가회로도이다.13 is a circuit diagram illustrating another embodiment of the control unit 200 of FIG. 2, and FIG. 14 is a diagram showing an operation timing of the control unit 200 of FIG. 13. FIG. 15 is a first equivalent circuit diagram of the control unit 200 in the first charging section TΦ _PRE1 of FIG. 14, and FIG. 16 is a first control circuit 200 of the second charging section TΦ _PRE2 of FIG. 14. The second equivalent circuit diagram, FIG. 17 is a third equivalent circuit diagram for the control unit 200 in the third charging section TΦ _PRE3 of FIG. 14, and FIG. 18 is in a fourth charging section TΦ _PRE4 of FIG. 14 It is a fourth equivalent circuit diagram for the control unit 200.

도 13 내지 도 18을 참조하면, 제어부(200)는 제1 내지 제4 커패시터(C1~C4), 제1 내지 제10 프리앰 메인 스위치(SW_P1~SW_P10), 제1 내지 제4 프리앰 서브 스위치(211_3~211_6), 리셋 스위치(230_1), 제1 내지 제4 기준전압 스위치(260_1~260_4)를 포함할 수 있다. 13 to 18, the control unit 200 includes first to fourth capacitors C1 to C4, first to tenth pre-amp main switches SW_P1 to SW_P10, and first to fourth pre-amp subswitches (211_3 to 211_6), a reset switch 230_1, and may include first to fourth reference voltage switches 260_1 to 260_4.

먼저, T0~T1 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. First, in a period T0 to T1, the reset switch 230_1 may reset the parasitic capacitance of the capacitor based on the reset signal RST.

그런 다음, T1~T2 구간(TΦ_PRE1)에서, 제1 내지 제3 프리앰 메인 스위치(SW_P1~SW_P3)와 제1 프리앰 서브 스위치(211_3)는 제1 프리앰 제어신호(Φ_PRE1)에 따라 스위칭되는 경우, 도 15에 도시된 바와 같이, 제어부(200)는 제4 등가 회로를 형성할 수 있다. Then, in the period T1 to T2 (TΦ _PRE1 ), the first to third pre-amplifier main switches (SW_P1 to SW_P3) and the first pre-amplifier sub-switch (211_3) according to the first pre-amplifier control signal (Φ _PRE1 ) When switched, as shown in FIG. 15, the control unit 200 may form a fourth equivalent circuit.

구체적으로, T1~T2 구간(TΦ_PRE1)에서, 제1 프리앰 메인 스위치(SW_P1)와 제1 프리앰 서브 스위치(211_3)는 제1 프리앰 제어신호(Φ_PRE1)에 기초하여, 제1 커패시터(C1)에 제1 충전 전압(V_C1)을 충전시킬 수 있다. Specifically, in the period T1 to T2 (TΦ _PRE1 ), the first pre-amplifier main switch (SW_P1) and the first pre-amplifier sub-switch (211_3) are based on the first pre-amplifier control signal (Φ _PRE1 ), the first capacitor The first charging voltage V _C1 may be charged to ( _C1 ).

이때, 제2 및 제3 프리앰 메인 스위치(SW_P2~SW_P3)는 제1 프리앰 제어신호(Φ_PRE1)에 기초하여, 제2 커패시터(202)에 충전된 제2 충전 전압(V_C2)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제1 출력 전압(V_OUT1)을 출력할 수 있다. 이 경우, 앞서 설명된 바와 유사하게, 제1 출력 전압(V_OUT1)은 Vcoarse-Vfine+Vmid의 전압 레벨을 가질 수 있다.At this time, the second and third pre-amplifier main switches SW_P2 to SW_P3 amplify the second charging voltage V _C2 charged in the second capacitor 202 based on the first pre-amp control signal Φ _PRE1 . The inverting input terminal (-) of the unit 300 and the output node 301 of the amplifying unit 300 may be applied. Accordingly, the amplifying unit 300 may output the first output voltage V _OUT1 . In this case, similar to that described above, the first output voltage V _OUT1 may have a voltage level of Vcoarse-Vfine + Vmid.

그런 다음, T2~T3 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. Then, in the period T2 to T3, the reset switch 230_1 may reset the parasitic capacitance of the capacitor based on the reset signal RST.

그런 다음, T3~T4 구간(TΦ_PRE2)에서, 제4 내지 제6 프리앰 메인 스위치(SW_P4~SW_P5)와 제2 프리앰 서브 스위치(211_4)가 제2 프리앰 제어신호(Φ_PRE2)에 따라 스위칭되는 경우, 도 16에 도시된 바와 같이, 제어부(200)는 제5 등가 회로를 형성할 수 있다. Then, in the period T3 to T4 (TΦ _PRE2 ), the fourth to sixth pre-amplifier main switches (SW_P4 to SW_P5) and the second pre-amplifier sub-switch (211_4) according to the second pre-amplifier control signal (Φ _PRE2 ) When switched, as shown in FIG. 16, the control unit 200 may form a fifth equivalent circuit.

구체적으로, T3~T4 구간(TΦ_PRE2)에서, 제4 프리앰 메인 스위치(SW_P4)와 제2 프리앰 서브 스위치(211_4)는 제2 프리앰 제어신호(Φ_PRE2)에 기초하여, 제3 커패시터(203)에 제3 충전 전압(V_C3)을 충전시킬 수 있다. 여기서, T1 내지 T4 구간은 도 1의 제1 충전구간(H1)에 대응될 수 있다. Specifically, in the period T3 to T4 (TΦ _PRE2 ), the fourth pre-amplifier main switch (SW_P4) and the second pre-amplifier sub switch 211_4 are based on the second pre-amplifier control signal (Φ _PRE2 ), and the third capacitor The third charging voltage V _C3 may be charged to 203. Here, the period T1 to T4 may correspond to the first charging period H1 of FIG. 1.

이때, 제5 및 제6 프리앰 메인 스위치(SW_P5, SW_P6)는 제4 커패시터(204)에 충전된 제4 충전 전압(V_C4)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제2 출력 전압(V_OUT2)을 출력할 수 있다. At this time, the fifth and sixth pre-amp main switches SW_P5 and SW_P6 invert the fourth charging voltage V _C4 charged in the fourth capacitor 204 and the inverting input terminal (-) and the amplifier of the amplifying unit 300. It can be applied to the output node 301 of (300). Accordingly, the amplification unit 300 may output the second output voltage V _OUT2 .

이 때, 도 14에서 도시된 바와 같이, 제1 출력 전압(V_OUT1)의 전압레벨이 제2 출력 전압(V_OUT2)의 전압레벨에 비하여 높도록 구동될 수 있다. 즉, T1~T2 구간에서 프리엠퍼시스 동작이 수행되도록 구동될 수 있다.At this time, also the voltage level of the first output voltage (V _OUT1), as shown at 14 can be driven to higher than the voltage level of the second output voltage (V _OUT2). That is, the pre-emphasis operation may be performed in a period from T1 to T2.

그런 다음, T4~T5 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. Then, in the period T4 to T5, the reset switch 230_1 may reset the parasitic capacitance of the capacitor based on the reset signal RST.

그런 다음, T5~T6 구간(TΦ_PRE3)에서, 제7 내지 제9 프리앰 메인 스위치(SW_P7~SW_P9)와 제 3 프리앰 서브 스위치(211_5)가 제3 프리앰 제어신호(Φ_PRE3)에 따라 스위칭되는 경우, 도 17에 도시된 바와 같이, 제어부(200)는 제6 등가 회로를 형성할 수 있다. Then, in the period T5 to T6 (TΦ _PRE3 ), the seventh to ninth pre-amplifier main switches (SW_P7 to SW_P9) and the third pre-amplifier sub-switch (211_5) according to the third pre- _amp control signal (Φ _PRE3 ) When switched, as shown in FIG. 17, the control unit 200 may form a sixth equivalent circuit.

구체적으로, T5~T6 구간(TΦ_PRE3)에서, 제7 프리앰 메인 스위치(SW_P7)와 제 3 프리앰 서브 스위치(211_5)는 제3 프리앰 제어신호(Φ_PRE3)에 기초하여, 제2 커패시터(C2)에 제2 충전 전압(V_C2)을 충전시킬 수 있다. Specifically, in the period T5 to T6 (TΦ _PRE3 ), the seventh pre-amplifier main switch (SW_P7) and the third pre-amplifier sub-switch (211_5) are based on the third pre-amplifier control signal (Φ _PRE3 ), the second capacitor The second charging voltage V _C2 may be charged to ( _C2 ).

또한, T5~T6 구간(TΦ_PRE3)에서, 제8 및 제9 프리앰 메인 스위치(SW_P8~SW_P9)는 제3 프리앰 제어신호(Φ_PRE3)에 기초하여, 제1 커패시터(C1)에 충전된 제1 충전 전압(V_C1)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. In addition, in the period T5 to T6 (TΦ _PRE3 ), the eighth and ninth pre-amp main switches (SW_P8 to SW_P9) are charged in the first capacitor (C1) based on the third pre- _amp control signal (Φ _PRE3 ). The first charging voltage V _C1 may be applied to the inverting input terminal (-) of the amplifying unit 300 and the output node 301 of the amplifying unit 300.

그런 다음, T6~T7 구간에서, 리셋 스위치(230_1)는 리셋 신호(RST)에 기초하여, 커패시터의 기생 커패시턴스를 리셋시킬 수 있다. Then, in the period T6 to T7, the reset switch 230_1 may reset the parasitic capacitance of the capacitor based on the reset signal RST.

그런 다음, T7~T8 구간(TΦ_PRE4)에서, 제10 내지 제12 프리앰 메인 스위치(SW_P10~SW_P12)와 제4 프리앰 서브 스위치(211_6)가 제4 프리앰 제어신호(Φ_PRE4)에 따라 스위칭되는 경우, 도 18에 도시된 바와 같이, 제어부(200)는 제7 등가 회로를 형성할 수 있다. Then, in the period T7 to T8 (TΦ _PRE4 ), the 10th to 12th pre-amplifier main switches (SW_P10 to SW_P12) and the 4th pre-amplifier sub-switch (211_6) according to the 4th pre- _amp control signal (Φ _PRE4 ) When switched, as shown in FIG. 18, the control unit 200 may form a seventh equivalent circuit.

구체적으로, T7~T8 구간(TΦ_PRE4)에서, 제10 프리앰 메인 스위치(SW_P10)와 제4 프리앰 서브 스위치(211_6)는 제4 프리앰 제어신호(Φ_PRE4)에 기초하여, 제4 커패시터(204)에 제4 충전 전압(V_C4)을 충전시킬 수 있다. 여기서, T5 내지 T8 구간은 도 1의 제2 충전구간(H2)에 대응될 수 있다. Specifically, in the period T7 to T8 (TΦ _PRE4 ), the tenth pre-amplifier main switch (SW_P10) and the fourth pre-amplifier sub-switch (211_6) are based on the fourth pre-amplifier control signal (Φ _PRE4 ), and the fourth capacitor The fourth charging voltage V _C4 may be charged to 204. Here, the period T5 to T8 may correspond to the second charging period H2 of FIG. 1.

이때, 제11 및 제12 프리앰 메인 스위치(SW_P11, SW_P12)는 제3 커패시터(203)에 충전된 제3 충전 전압(V_C3)을 증폭부(300)의 반전 입력단자(-)와 증폭부(300)의 출력 노드(301)에 인가시킬 수 있다. 이에 따라, 증폭부(300)는 제4 출력 전압(V_OUT4)을 출력할 수 있다. In this case, the eleventh and twelfth pre-amp main switches SW_P11 and SW_P12 invert the third charging voltage V _C3 charged in the third capacitor 203 and the inverting input terminal (-) of the amplifying unit 300 and the amplifying unit. It can be applied to the output node 301 of (300). Accordingly, the amplification unit 300 may output the fourth output voltage V _OUT4 .

도 19는 도 1 내지 도 18에서 설명된 출력 드라이버가 적용된 디스플레이 장치(1000)를 보여주는 도면이다. 도 19를 참조하면, 디스플레이 장치(1000)는 출력 드라이버(1100), 데이터 드라이버(1200) 및 디스플레이 패널(1300)을 포함할 수 있다. 19 is a diagram illustrating a display device 1000 to which the output driver described in FIGS. 1 to 18 is applied. Referring to FIG. 19, the display device 1000 may include an output driver 1100, a data driver 1200, and a display panel 1300.

데이터 드라이버(1200)는 디스플레이 패널(1300)을 구동시키기 위한 픽셀 데이터를 전송받아, 디지털 신호를 출력 드라이버(1100) 로 전송할 수 있다. 예를 들어, 디지털 신호는 코스 전압 및 파인 전압을 생성시키기 위한 신호일 수 있다. The data driver 1200 may receive pixel data for driving the display panel 1300 and transmit a digital signal to the output driver 1100. For example, the digital signal may be a signal for generating a course voltage and a fine voltage.

디스플레이 패널(1300)은 출력 드라이버(1100)를 통해 출력받는 출력 전압에 기초하여, 프레임 단위로 이미지를 표시할 수 있다. 예를 들면, 디스플레이 패널(1300)은 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 플렉서블(flexible) 디스플레이 등으로 구현될 수 있고, 상술한 것들 이외의 다른 종류의 평판 디스플레이로 구현될 수도 있다.The display panel 1300 may display an image in units of frames, based on an output voltage output through the output driver 1100. For example, the display panel 1300 may be implemented as a liquid crystal display (LCD), a light emitting diode (LED) display, an organic LED (OLED) display, an active-matrix OLED (AMOLED) display, or a flexible display. In addition, it may be implemented with a flat panel display of other types than those described above.

본 출원의 기술적 사상에 따른 실시 예에 있어서, 출력 드라이버(1100)는 도 1 내지 도 18에서 설명된 출력 드라이버를 통하여 구동될 수 있다.In an embodiment according to the technical spirit of the present application, the output driver 1100 may be driven through the output driver described in FIGS. 1 to 18.

도 20은 도 1 내지 도 18에서 설명된 제어부 및 증폭부가 적용된 출력 드라이버의 일 예를 보여주는 도면이고, 도 21은 도 20의 DAC(2300)를 좀 더 자세히 보여주는 도면이다.20 is a view showing an example of an output driver applied to the control unit and the amplifying unit described in FIGS. 1 to 18, and FIG. 21 is a view showing the DAC 2300 of FIG. 20 in more detail.

도 20에 도시된 것과 같이, 출력 드라이버(2000)는 쉬프트 레지스터(2100), 데이터 래치(2200), 디지털-아날로그 컨버터(2300: Digital Analog Converter; 이하, DAC), 및 출력 버퍼(2400)를 포함할 수 있다.As shown in FIG. 20, the output driver 2000 includes a shift register 2100, a data latch 2200, a digital-to-analog converter 2300 (hereinafter referred to as a DAC), and an output buffer 2400. can do.

쉬프트 레지스터(2100)는 종속적으로 연결된 복수 개의 스테이지들(미도시)을 포함할 수 있다. 상기 복수 개의 스테이지들은 데이터 클럭신호(CLK)를 수신할 수 있다. 상기 복수 개의 스테이지들 중 첫 번째 스테이지에 수평 개시신호가 인가될 수 있다. 상기 수평개시신호에 의해서 첫 번째 스테이지의 동작이 개시되면, 상기 복수 개의 스테이지들은 상기 데이터 클럭신호(CLK)에 응답하여 순차적으로 제어신호를 출력할 수 있다.The shift register 2100 may include a plurality of stages (not shown) connected to each other. The plurality of stages may receive a data clock signal CLK. A horizontal start signal may be applied to the first stage among the plurality of stages. When the operation of the first stage is started by the horizontal start signal, the plurality of stages may sequentially output a control signal in response to the data clock signal CLK.

데이터 래치(2200)는 복수 개의 래치회로들을 포함할 수 있다. 상기 복수 개의 래치회로들은 상기 복수 개의 스테이지들로부터 순차적으로 제어신호들을 수신할 수 있다. 데이터 래치(2200)는 상기 영상 데이터들(RGB)을 화소행 단위로 저장할 수 있다. 상기 복수 개의 래치회로들은 상기 제어신호들 각각에 응답하여 상기 영상 데이터들(RGB) 중 대응하는 영상 데이터를 각각 저장할 수 있다. 래치(320)는 상기 저장된 상기 화소행 분량의 영상 데이터들(RGB)을 DAC(2300)에 제공할 수 있다.The data latch 2200 may include a plurality of latch circuits. The plurality of latch circuits may sequentially receive control signals from the plurality of stages. The data latch 2200 may store the image data RGB in units of pixel rows. The plurality of latch circuits may respectively store corresponding image data among the image data RGB in response to each of the control signals. The latch 320 may provide the stored amount of image data RGB of the pixel row to the DAC 2300.

DAC(2300)는 계조전압 생성부로부터 생성된 기준 계조 전압들을 수신한다. DAC(2330)는 복수 개의 데이터 래치회로들에 대응하는 복수 개의 디지털-아날로그 컨버터회로를 포함할 수 있다. DAC(2300)는 데이터 래치(2200)로부터 공급된 상기 화소행 분량의 영상 데이터들을 계조 전압들로 변환할 수 있다.The DAC 2300 receives the reference gradation voltages generated from the gradation voltage generator. The DAC 2330 may include a plurality of digital-analog converter circuits corresponding to a plurality of data latch circuits. The DAC 2300 may convert the image data of the pixel row amount supplied from the data latch 2200 to gradation voltages.

출력 버퍼(2400)는 DAC(2300)로부터 계조 전압들을 수신한다. 출력 버퍼(2400)는 상기 계조 전압들을 버퍼링하여 데이터 라인들에 제공할 수 있다. The output buffer 2400 receives gradation voltages from the DAC 2300. The output buffer 2400 may buffer the gradation voltages and provide them to data lines.

본 출원의 기술적 사상에 따른 실시 예에 있어서, 출력 버퍼(2400)는 도 1 내지 도 18에서 설명된 제어부 및 증폭부를 포함하도록 구현될 수 있다.In an embodiment according to the technical spirit of the present application, the output buffer 2400 may be implemented to include the control unit and amplification unit described in FIGS. 1 to 18.

도 21을 참조하면, DAC(2300)는 M 비트 디코더(2310)와 N 비트 디코더(2320)를 포함할 수 있다. 예를 들어, M 비트 디코더(2310)는 도 1 내지 도 18에서 설명된 코스 전압을 생성할 수 있다. N 비트 디코더(2320)는 도 1 내지 도 18에서 설명된 파인 전압을 생성할 수 있다. Referring to FIG. 21, the DAC 2300 may include an M bit decoder 2310 and an N bit decoder 2320. For example, the M bit decoder 2310 may generate the course voltages illustrated in FIGS. 1 to 18. The N bit decoder 2320 may generate the fine voltage described in FIGS. 1 to 18.

예를 들어, M 비트 디코더(2310)는 감마 생성부(3000)로부터 전송받는 데이터 신호에 기초하여, 전압 분배 방식에 의하여 코스 전압을 생성하고, 생성된 코스전압을 출력할 수 있다. 여또한, N 비트 디코더(2320)는 감마 생성부(3000)로부터 전송받는 데이터 신호에 기초하여, 전압 분배 방식에 의하여 파인 전압을 생성하고, 생성된 파인 전압을 출력할 수 있다.For example, the M bit decoder 2310 may generate a course voltage by a voltage distribution method and output the generated course voltage based on a data signal transmitted from the gamma generator 3000. In addition, the N-bit decoder 2320 may generate a fine voltage by a voltage distribution method and output the generated fine voltage based on the data signal transmitted from the gamma generator 3000.

상술한 바와 같이, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 샘플링 동작과 드라이빙 동작을 병렬적으로 수행함으로써, 디코딩하는 데 소모되는 시간이 감소되고, 고속으로 구동될 수 있다. 뿐만 아니라, 피드백 증폭기 구성에서의 피드백 팩터가 “1”이 되므로, 증폭기의 밴드폭을 최대한 활용할 수 있어서 고속 구동이 가능한 장점이 있다. As described above, the output driver of the display device according to an embodiment of the present application may perform a sampling operation and a driving operation in parallel, thereby reducing the time spent decoding and driving at a high speed. In addition, since the feedback factor in the feedback amplifier configuration is “1”, it is possible to utilize the bandwidth of the amplifier as much as possible, thereby enabling high-speed driving.

또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 프리엠퍼시스 동작을 지원하며, 데이터 드라이버와 디스플레이 패널 간의 거리에 따르는 슬루율(Slew Rate)을 증가시킬 수 있다. In addition, the output driver of the display device according to an embodiment of the present application supports a pre-emphasis operation and may increase the slew rate according to the distance between the data driver and the display panel.

또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 가상 그라운드로 동작하는 증폭기의 반전 입력단에 커패시터의 일단을 연결함으로써, 커패시터들의 기생성분에 의한 영향을 감소시킬 수 있다.In addition, the output driver of the display device according to an embodiment of the present application can reduce the influence of parasitic components of the capacitors by connecting one end of the capacitor to the inverting input terminal of the amplifier operating as virtual ground.

또한, 본 출원의 일 실시 예에 따른 다스플레이 장치의 출력 드라이버는 서로 다른 제1 커패시터 및 제2 커패시터 사이의 편차에도 불구하고, 원하는 구동 전압에 해당하는 출력 전압을 구현할 수 있다.In addition, the output driver of the display device according to an embodiment of the present application may implement an output voltage corresponding to a desired driving voltage despite variations between different first and second capacitors.

또한, 본 출원의 일 실시 예에 따른 디스플레이 장치의 출력 드라이버는 코스 디코더와 파인 디코더를 통하여 하나의 커패시터에 원하는 데이터 전압을 저장하고, 증폭부를 통해 디스플레이 장치의 화소 내의 데이터 전압으로 출력한다. 이 경우, 데이터 전압이 하나의 커패시터에 저장되므로, 하나의 채널 내에서 데이터 전압의 오차가 없어지게 된다. 따라서, 복수의 채널들을 포함하는 드라이버 내의 출력 편차가 감소될 수 있다.In addition, the output driver of the display device according to an embodiment of the present application stores a desired data voltage in one capacitor through a course decoder and a fine decoder, and outputs the data voltage in a pixel of the display device through an amplifier. In this case, since the data voltage is stored in one capacitor, the error of the data voltage in one channel is eliminated. Accordingly, output deviation in a driver including a plurality of channels can be reduced.

본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.The embodiments of the present invention disclosed in the specification and drawings are merely intended to easily describe the technical contents of the present invention and to provide specific examples to help understanding of the present invention, and are not intended to limit the scope of the present invention. It is apparent to those skilled in the art to which the present invention pertains that other modifications based on the technical spirit of the present invention can be implemented in addition to the embodiments disclosed herein.

100: 디지털-아날로그 컨버터
200: 제어부
300: 증폭부
500: 출력 드라이버
1000: 디스플레이 장치100: digital to analog converter
200: control unit
300: amplification section
500: output driver
1000: display device

Claims

A digital-to-analog converter generating a first voltage and a second voltage different from the first voltage;
A control unit alternately charging the first and second capacitors based on a voltage difference between the first voltage and the second voltage; And
And an amplifying unit that alternately receives and outputs each charging voltage charged in the first and second capacitors,
The controller outputs a second charging voltage charged in the second capacitor to an output node of the amplifying unit during a first charging time for charging the first charging voltage to the first capacitor.

According to claim 1,
The controller, during the first charging time, connects one side of the second capacitor to the inverting input terminal of the amplifying unit, and the other side of the second capacitor to the output node.

According to claim 1,
The controller outputs the charging voltage charged in the first capacitor to the output node during a second charging time during which the second capacitor is charged.

According to claim 3,
The controller, during the second charging time, an output driver connecting one side of the first capacitor to the inverting input terminal of the amplifying unit and the other side of the first capacitor to the output node.

According to claim 1,
The amplifying unit outputs the second charging voltage as an inverting input terminal, receives a preset middle voltage as a non-inverting input terminal, and outputs an output voltage through the output node.

The method of claim 5,
The control unit electrically connects the non-inverting input terminal and the inverting input terminal to each other between the first charging time and the second charging time when the second capacitor is charged.

The method of claim 5,
The output driver further includes a delay unit for delaying the time at which the output voltage is output to the display panel for a predetermined time.

The method of claim 5,
The control unit may switch the middle voltage applied to the non-inverting input terminal to one of the first voltage and the second voltage every second charging time during which the first charging time and the second capacitor are charged. An output driver further comprising an emphasis control.

A digital-to-analog converter generating a first voltage and a second voltage different from the first voltage;
A control unit sequentially charging the first to fourth capacitors with a charging voltage based on a voltage difference between the first voltage and the second voltage; And
And an amplifying unit outputting the charging voltage charged in the first to fourth capacitors to an output node,
The controller, while charging the first capacitor, while connecting the second capacitor to the output node of the amplifier, while charging the third capacitor, while connecting the fourth capacitor to the output node of the amplifier, Output driver.

The method of claim 9,
The controller, while charging the second capacitor, while connecting the third capacitor to the output node of the amplification unit, while charging the fourth capacitor, while connecting the first capacitor to the output node of the amplification unit, Output driver.