KR102109042B1 - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
KR102109042B1
KR102109042B1 KR1020130110974A KR20130110974A KR102109042B1 KR 102109042 B1 KR102109042 B1 KR 102109042B1 KR 1020130110974 A KR1020130110974 A KR 1020130110974A KR 20130110974 A KR20130110974 A KR 20130110974A KR 102109042 B1 KR102109042 B1 KR 102109042B1
Authority
KR
South Korea
Prior art keywords
metal post
package
semiconductor package
pattern portion
seed pattern
Prior art date
Application number
KR1020130110974A
Other languages
Korean (ko)
Other versions
KR20150031592A (en
Inventor
류성욱
김동선
이지행
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020130110974A priority Critical patent/KR102109042B1/en
Priority to TW103131554A priority patent/TWI646639B/en
Priority to EP14184685.7A priority patent/EP2849226B1/en
Priority to US14/487,793 priority patent/US9252112B2/en
Priority to JP2014187826A priority patent/JP6419500B2/en
Priority to CN201410471924.XA priority patent/CN104465580B/en
Publication of KR20150031592A publication Critical patent/KR20150031592A/en
Application granted granted Critical
Publication of KR102109042B1 publication Critical patent/KR102109042B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 반도체 패키지에 관한 것으로, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 표면 상에 표면 처리층이 형성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함하여 구성된다.The present invention relates to a semiconductor package, the lower package on which the device is mounted; A metal post connected to the lower package and having a surface treatment layer formed on the surface; It is configured to include; a device mounted on the upper package connected to the metal post.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명의 실시예는 반도체 패키지에 관한 것이다.Embodiments of the present invention relate to semiconductor packages.

반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packing) 기술이 사용되고 있다.With the development of semiconductor technology, electronic devices are becoming smaller and lighter in accordance with user's demand, and accordingly, multi-chip packaging technology is used to realize the same or different types of semiconductor chips in one unit package. .

이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package: PoP)라고 하며, 일반적으로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다.Among these multi-chip packaging, a stack type of stacking a package substrate on a package substrate is called Package on Package (PoP). In general, a lower package on which a processor die is mounted and an upper package on which a memory die is mounted are stacked. Refers to a package that is interconnected through a solder ball attachment method.

종래의 패키지 온 패키지형 반도체 패키지는 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패키지를 연결하거나, 먼저 하부 패키지를 몰딩한 후 몰딩 부위에 비아(Via)를 형성하고, 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.The conventional package-on-package semiconductor package connects two packages through a solder ball printing and reflow process, or first molds a lower package, then forms vias in the molding area, and prints the solder balls in vias to form a memory die A method of connecting the mounted top package through a reflow process is applied.

종래 기술에 따른 패키지 온 패키지형 반도체 패키지는 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으며, 이를 구현하기 위해서는 패키지 간의 간격을 넓혀야 한다.In the package-on-package semiconductor package according to the prior art, attempts have been made to increase the number of die mounts or mount passive elements in order to realize high integration and high performance, and in order to implement this, the gap between packages must be widened.

그러나, 종래 기술에 따른 반도체 패키지는 패키지 간의 간격을 넓히기 위하여 솔더 볼(solder ball)의 크기 또는 높이를 증가시키는 경우에는, 솔더 볼에 크랙(crack) 또는 붕괴가 발생하는 문제점이 있었다.However, the semiconductor package according to the related art has a problem in that crack or collapse occurs in the solder ball when the size or height of the solder ball is increased in order to widen the gap between the packages.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 금속 포스트의 표면에 표면 처리층를 형성하여 상부 패키지와의 접합 신뢰성을 향상시키고, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보함과 동시에 금속 포스트의 산화 방지가 이루어져 반도체 패키지의 신뢰성을 확보하고자 한다.The present invention has been devised to solve the above-mentioned problems, by forming a surface treatment layer on the surface of the metal post to improve the bonding reliability with the upper package, while securing a stable process yield when stacking the upper package and at the same time metal post It is intended to secure the reliability of the semiconductor package by preventing oxidation.

전술한 문제를 해결하기 위한 본 실시예에 따른 반도체 패키지는, 소자가 실장된 하부 패키지; 상기 하부 패키지에 접속되며, 표면 상에 표면 처리층이 형성되는 금속 포스트; 소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함한다.The semiconductor package according to the present embodiment for solving the above-described problem includes: a lower package on which a device is mounted; A metal post connected to the lower package and having a surface treatment layer formed on the surface; It includes; the upper package is mounted to the device is connected to the metal post.

본 발명의 또 다른 일실시예에 따르면, 상기 표면 처리층은 상기 금속 포스트의 상단부에 형성될 수 있다.According to another embodiment of the present invention, the surface treatment layer may be formed on the upper end of the metal post.

본 발명의 또 다른 일실시예에 따르면, 상기 표면 처리층은 상기 금속 포스트의 상면 및 측면에 형성될 수 있다.According to another embodiment of the present invention, the surface treatment layer may be formed on the top and side surfaces of the metal post.

본 발명의 또 다른 일실시예에 따르면, 상기 표면 처리층은 금속 재료로 구성될 수 있다.According to another embodiment of the present invention, the surface treatment layer may be made of a metal material.

본 발명의 또 다른 일실시예에 따르면, 상기 금속 재료는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료로 구성될 수 있다.According to another embodiment of the present invention, the metallic material may be composed of at least one of gold (Au) and nickel (Ni).

본 발명의 또 다른 일실시예에 따르면, 상기 하부 패키지는 기판; 상기 기판 상에 형성되는 제1 시드 패턴부;를 포함할 수 있다.According to another embodiment of the present invention, the lower package includes a substrate; It may include; a first seed pattern portion formed on the substrate.

본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트는 상기 제1 시드 패턴부 상에 형성될 수 있다.According to another embodiment of the present invention, the metal post may be formed on the first seed pattern portion.

본 발명의 또 다른 일실시예에 따르면, 상기 제1 시드 패턴부를 덮으며, 상기 금속 포스트의 주변부에 형성되는 솔더 레지스트 패턴;을 더 포함할 수 있다.According to another embodiment of the present invention, it may further include a solder resist pattern covering the first seed pattern portion and formed on a periphery of the metal post.

본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;를 더 포함할 수 있다.According to another embodiment of the present invention, the metal post and the junction connecting the upper package; may further include.

본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트는 구리(Cu) 재료로 구성될 수 있다.According to another embodiment of the present invention, the metal post may be made of a copper (Cu) material.

본 발명의 실시예에 따르면 금속 포스트의 표면에 표면 처리층를 형성하여 상부 패키지와의 접합 신뢰성을 향상시킬 수 있으며, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보함과 동시에 금속 포스트의 산화 방지가 이루어져 반도체 패키지의 신뢰성을 확보할 수 있다.According to an embodiment of the present invention, a surface treatment layer may be formed on the surface of the metal post to improve the bonding reliability with the upper package, and at the same time securing the stable process yield when stacking the upper package and preventing oxidation of the metal post The reliability of the semiconductor package can be secured.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도이다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.
도 13 내지 도 21은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.
도 22는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 높이를 설명하기 위한 도면이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view of a metal post of a semiconductor package according to an embodiment of the present invention.
3 is a cross-sectional view of a metal post of a semiconductor package according to another embodiment of the present invention.
4 to 12 are views for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of the present invention.
13 to 21 are views illustrating a method of manufacturing a metal post of a semiconductor package according to another embodiment of the present invention.
22 is a view for explaining the height of the metal post of the semiconductor package according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, in describing the embodiments, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. In addition, the size of each component in the drawings may be exaggerated for explanation, and does not mean the size actually applied.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 패키지 온 패키지(Package On Package: POP) 타입의 패키지로 구성될 수 있다.Referring to FIG. 1, in a semiconductor package according to an embodiment of the present invention, a package on package (POP) type package in which the upper package 400 is stacked on the lower package 300 and electrically connected to each other. It can be composed of.

반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 금속 포스트(510)를 포함하여 구성된다.The semiconductor package includes a lower package 300, an upper package 400 and a metal post 510.

하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장되며, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장된다. 한편, 상기 소자(340)는 반도체로 구성될 수 있다.The lower package 300 has at least one lower element 370 mounted on the lower package substrate 310, and the upper package 400 has at least one upper element 430 mounted on the upper package substrate 410. do. Meanwhile, the device 340 may be formed of a semiconductor.

이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성된다.At this time, at least one of the lower package substrate 310 and the upper package substrate 410 is composed of a printed circuit board (PCB).

일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 하부 소자(370)를 포함할 수 있다. 하부 소자(370)가 복수개로 구성되는 경우에는 절연 물질층의 개재하에 적층될 수 있다.As an example, the lower package 300 may include a lower package substrate 310 and a lower element 370 mounted on the lower package substrate. When the lower element 370 is composed of a plurality of layers, the lower elements 370 may be stacked under the intervening insulating material layer.

하부 패키지 기판(310)의 하면에는 반도체 패키지를 외부 장치와 전기적으로 연결시키는 솔더볼 형태의 외부 단자(350)들이 구비될 수 있다.On the lower surface of the lower package substrate 310, external terminals 350 in the form of solder balls for electrically connecting the semiconductor package to external devices may be provided.

유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 상부 소자(430)를 포함할 수 있다. 상기 상부 소자(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.Similarly, the upper package 400 may include an upper package substrate 410 and an upper element 430 mounted on an upper surface of the upper package substrate 410. When the upper element 430 is composed of a plurality, it may be stacked under the interposition of an insulating material film.

상부 소자(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.The upper element 430 and the upper package substrate 410 may be electrically connected to each other through a plurality of bonding wires 442.

금속 포스트(510)는 상기와 같이 구성되는 하부 패키지(300)에 접속된다.The metal post 510 is connected to the lower package 300 configured as described above.

보다 상세하게 설명하면, 상기 하부 패키지(300)의 기판 상에 제1 시드 패턴부(530)가 구성되고, 상기 금속 포스트(510)는 상기 제1 시드 패턴부(530) 상에 형성될 수 있다. 이때, 상기 금속 포스트(510)는 구리(Cu) 재료로 구성될 수 있다.In more detail, a first seed pattern portion 530 is formed on the substrate of the lower package 300, and the metal post 510 can be formed on the first seed pattern portion 530. . In this case, the metal post 510 may be made of copper (Cu) material.

상기 금속 포스트(510)는 표면 상에 표면 처리층(520)형성된다.The metal post 510 is formed with a surface treatment layer 520 on the surface.

상기 표면 처리층(520)은 금속 재료를 이용한 도금층으로 형성될 수 있으며, 보다 상세하게는 표면 처리층(520)은 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료로 구성될 수 있다.The surface treatment layer 520 may be formed of a plating layer using a metal material, and more specifically, the surface treatment layer 520 may be formed of at least one of gold (Au) and nickel (Ni). .

본 발명의 실시예에서와 같이 금속 포스트(510)의 표면에 표면 처리층(520)를 형성하면 상부 패키지(400)와의 접합 신뢰성을 향상시킬 수 있으며, 상부 패키지(400)의 적층 시에 안정적인 공정 수율을 확보함과 동시에 금속 포스트(510)의 산화 방지가 이루어져 반도체 패키지의 신뢰성을 확보할 수 있다.When the surface treatment layer 520 is formed on the surface of the metal post 510 as in the exemplary embodiment of the present invention, bonding reliability with the upper package 400 can be improved, and a stable process is performed when the upper package 400 is stacked. It is possible to secure the yield and at the same time prevent the oxidation of the metal post 510, thereby securing the reliability of the semiconductor package.

상기와 같이 구성된 금속 포스트(510)는 상기 표면 처리층(520)을 통해 상부 패키지(400)의 접합부(501)와 접합되며, 이때 상기 접합부(501)는 솔더 볼로 구성될 수 있다.
The metal post 510 configured as described above is bonded to the bonding portion 501 of the upper package 400 through the surface treatment layer 520, wherein the bonding portion 501 may be formed of a solder ball.

도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 2의 실시예는 금속 포스트(510)의 상단부에 표면 처리층(520)이 형성되는 구조이다.2 is a cross-sectional view of a metal post of a semiconductor package according to an embodiment of the present invention, the embodiment of FIG. 2 is a structure in which the surface treatment layer 520 is formed on the upper end of the metal post 510.

도 2를 참조하여 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.The configuration of the metal post of the semiconductor package according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530) 상에는 금속 포스트(510)가 구성된다.As shown in FIG. 2, the first seed pattern portion 530 is formed on the substrate 310, and the metal post 510 is formed on the first seed pattern portion 530.

솔더 레지스트 패턴(540)은 상기 제1 시드 패턴부(530)의 일부를 덮도록 금속 포스트(510)의 주변부에 구성된다.The solder resist pattern 540 is configured at the periphery of the metal post 510 to cover a portion of the first seed pattern portion 530.

한편, 상기 금속 포스트(510)는 구리(Cu)재료로 구성될 수 있다.Meanwhile, the metal post 510 may be made of a copper (Cu) material.

상기와 같이 구성된 금속 포스트(510)의 상단부에는 표면 처리층(520)이 구성된다.The surface treatment layer 520 is formed at the upper end of the metal post 510 configured as described above.

이때, 상기 금속 포스트(510)는 금속 재료로 구성될 수 있으며, 상기 표면 처리층(520)을 구성하는 금속 재료로는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료가 사용될 수 있다.
In this case, the metal post 510 may be made of a metal material, and at least one of gold (Au) and nickel (Ni) may be used as a metal material constituting the surface treatment layer 520. .

도 3은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 단면도로서, 도 3의 실시예는 금속 포스트(510)의 상면 및 측면에 표면 처리층(520)이 형성되는 구조이다.3 is a cross-sectional view of a metal post of a semiconductor package according to another embodiment of the present invention, the embodiment of FIG. 3 is a structure in which the surface treatment layer 520 is formed on the top and side surfaces of the metal post 510.

도 3을 참조하여 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 구성을 설명하기로 한다.Referring to Figure 3 will be described the configuration of the metal post of the semiconductor package according to another embodiment of the present invention.

도 3에 도시된 바와 같이 기판(310) 상에 제1 시드 패턴부(530)가 구성되고, 제1 시드 패턴부(530) 상에는 금속 포스트(510)가 구성된다.3, a first seed pattern portion 530 is formed on the substrate 310, and a metal post 510 is formed on the first seed pattern portion 530.

솔더 레지스트 패턴(540)은 상기 제1 시드 패턴부(530)의 일부를 덮도록 금속 포스트(510)의 주변부에 구성된다.The solder resist pattern 540 is configured at the periphery of the metal post 510 to cover a portion of the first seed pattern portion 530.

한편, 상기 금속 포스트(510)는 구리(Cu)재료로 구성될 수 있으며, 상기와 같이 구성된 금속 포스트(510)의 상면 및 측면에는 표면 처리층(520)이 구성된다.Meanwhile, the metal post 510 may be made of a copper (Cu) material, and a surface treatment layer 520 is formed on the top and side surfaces of the metal post 510 configured as described above.

이때, 상기 금속 포스트(510)는 금속 재료로 구성될 수 있으며, 상기 표면 처리층(520)을 구성하는 금속 재료로는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료가 사용될 수 있다.
In this case, the metal post 510 may be made of a metal material, and at least one of gold (Au) and nickel (Ni) may be used as a metal material constituting the surface treatment layer 520. .

도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면으로서, 도 2의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.4 to 12 are views for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of the present invention, a view for explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of FIG. 2 to be.

도 4에 도시된 바와 같이, 기판(310) 상에 제1 시드 패턴부(530)를 형성하고, 상기 형성된 제1 시드 패턴부(530) 상에 솔더 레지스트층(541)을 형성한다.As illustrated in FIG. 4, a first seed pattern portion 530 is formed on the substrate 310, and a solder resist layer 541 is formed on the formed first seed pattern portion 530.

이후에는 상기 제1 시드 패턴부(530) 상에 형성된 솔더 레지스트층(541)을 패터닝하여 도 5에 도시된 바와 같이 솔더 레지스트 패턴(540)을 형성한다.Thereafter, the solder resist layer 541 formed on the first seed pattern portion 530 is patterned to form a solder resist pattern 540 as shown in FIG. 5.

상기와 같이 형성된 솔더 레지스트 패턴(540) 상에는 도 6에 도시된 바와 같이 제2 시드 패턴부(535)를 형성한다.The second seed pattern portion 535 is formed on the solder resist pattern 540 formed as described above, as shown in FIG. 6.

이후, 도 7에 도시된 바와 같이 제2 시드 패턴부(535) 상에 포토 레지스트(610)을 형성하고, 포토 레지스트층(610)을 라미네이트, 노광 및 현상하여 도 8에 도시된 바와 같이 포토 레지스트 패턴(611)을 형성한다.Thereafter, a photoresist 610 is formed on the second seed pattern portion 535 as shown in FIG. 7, and the photoresist layer 610 is laminated, exposed, and developed to form a photoresist as shown in FIG. 8. The pattern 611 is formed.

한편, 상기 포토 레지스트층(610) 및 포토 레지스트 패턴(611)은 DFR(Dry Film PhotoResist)로 형성할 수 있다.Meanwhile, the photoresist layer 610 and the photoresist pattern 611 may be formed of DFR (Dry Film PhotoResist).

이후에는 상기 포토 레지스트 패턴(611) 사이의 제1 시드 패턴부(530)와 제2 시드 패턴부(535) 상에 금속 재료를 채워 넣어, 도 9에 도시된 바와 같이 금속 포스트(510)를 형성한다.Subsequently, a metal post is formed on the first seed pattern portion 530 and the second seed pattern portion 535 between the photoresist patterns 611 to form a metal post 510 as shown in FIG. 9. do.

이때, 상기 금속 포스트(510)를 형성하는 금속 재료로는 구리(Cu)가 사용될 수 있다.At this time, copper (Cu) may be used as a metal material for forming the metal post 510.

이후에는 도 10에 도시된 바와 같이 상기 금속 포스트(510) 상에 표면 처리층(520)을 형성한다.Thereafter, a surface treatment layer 520 is formed on the metal post 510 as shown in FIG. 10.

이후, 상기 포토 레지스트 패턴(611)을 제거하여 도 11에서와 같이 제2 시드 패턴부(535)를 노출시키고, 상기 노출되는 제2 시드 패턴부(535)를 제거하여, 도 12에 도시된 바와 같이 금속 포스트를 완성한다.
Thereafter, the photoresist pattern 611 is removed to expose the second seed pattern portion 535 as in FIG. 11, and the exposed second seed pattern portion 535 is removed, as shown in FIG. 12. Complete the metal post together.

도 13 내지 도 21은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면으로서, 도 3의 일실시예에 따른 반도체 패키지의 금속 포스트의 제조 방법을 설명하기 위한 도면이다.13 to 21 are views illustrating a method of manufacturing a metal post of a semiconductor package according to another embodiment of the present invention, and explaining a method of manufacturing a metal post of a semiconductor package according to an embodiment of FIG. 3. It is for drawing.

도 13에 도시된 바와 같이, 기판(310) 상에 제1 시드 패턴부(530)를 형성하고, 상기 형성된 제1 시드 패턴부(530) 상에 솔더 레지스트층(541)을 형성하고, 상기 제1 시드 패턴부(530) 상에 형성된 솔더 레지스트층(541)을 패터닝하여 도 14에 도시된 바와 같이 솔더 레지스트 패턴(540)을 형성한다.13, a first seed pattern portion 530 is formed on the substrate 310, a solder resist layer 541 is formed on the formed first seed pattern portion 530, and the agent is 1, the solder resist layer 541 formed on the seed pattern portion 530 is patterned to form a solder resist pattern 540 as illustrated in FIG. 14.

상기와 같이 형성된 솔더 레지스트 패턴(540) 상에는 도 15에 도시된 바와 같이 제2 시드 패턴부(535)를 형성하고, 도 16에 도시된 바와 같이 제2 시드 패턴부(535) 상에 포토 레지스트(610)을 형성하고, 포토 레지스트층(610)을 라미네이트, 노광 및 현상하여 도 17에 도시된 바와 같이 포토 레지스트 패턴(611)을 형성한다.On the solder resist pattern 540 formed as described above, a second seed pattern portion 535 is formed as illustrated in FIG. 15, and a photo resist (not shown) is formed on the second seed pattern portion 535 as illustrated in FIG. 16. 610) is formed, and the photoresist layer 610 is laminated, exposed, and developed to form a photoresist pattern 611 as shown in FIG.

이때 상기 포토 레지스트층(610) 및 포토 레지스트 패턴(611)은 DFR(Dry Film PhotoResist)로 형성할 수 있다.In this case, the photoresist layer 610 and the photoresist pattern 611 may be formed of DFR (Dry Film PhotoResist).

이후에는 상기 포토 레지스트 패턴(611) 사이의 제1 시드 패턴부(530)와 제2 시드 패턴부(535) 상에 금속 재료를 채워 넣어, 도 18에 도시된 바와 같이 금속 포스트(510)를 형성하며, 상기 금속 포스트(510)를 형성하는 금속 재료로는 구리(Cu)가 사용될 수 있다.Thereafter, a metal material is filled on the first seed pattern portion 530 and the second seed pattern portion 535 between the photoresist patterns 611 to form a metal post 510 as shown in FIG. 18. In addition, copper (Cu) may be used as a metal material for forming the metal post 510.

이후에는 포토 레지스트 패턴(611)을 제거하여 도 19에 도시된 바와 같이 제2 시드 패턴부(535)를 노출시키고, 상기 노출되는 제2 시드 패턴부(535)를 제거하여, 도 20에 도시된 바와 같이 금속 포스트(510)를 구성한다.Thereafter, the photoresist pattern 611 is removed to expose the second seed pattern portion 535 as shown in FIG. 19, and the exposed second seed pattern portion 535 is removed to show the second seed pattern portion 535. The metal post 510 is configured as described.

이후에는 상기 금속 포스트(510)의 상면 및 측면의 표면 상에 표면 처리층(520)을 형성하여 금속 포스트(510)를 형성한다.Thereafter, a surface treatment layer 520 is formed on the top and side surfaces of the metal post 510 to form the metal post 510.

한편, 상기 표면 처리층(520)을 구성하는 금속 재료로는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료가 사용될 수 있다.
Meanwhile, at least one of gold (Au) and nickel (Ni) may be used as a metal material constituting the surface treatment layer 520.

도 22는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트의 높이를 설명하기 위한 도면이다.22 is a view for explaining the height of the metal post of the semiconductor package according to an embodiment of the present invention.

도 22에 도시된 바와 같이, 제1 시드 패턴부(530) 상에 형성되는 금속 포스트(510)와 표면 처리층(520)을 포함한 높이는, 솔더 레지스트 패턴(540)을 기준으로 하여 100 내지 150 ㎛의 높이(h)로 구성될 수 있다. 이때, 상기 표면 처리층(520)은 5 내지 10 ㎛의 두께(d)로 구성될 수 있다.As shown in FIG. 22, the height including the metal post 510 and the surface treatment layer 520 formed on the first seed pattern portion 530 is 100 to 150 μm based on the solder resist pattern 540. It may be composed of a height (h). At this time, the surface treatment layer 520 may be formed of a thickness (d) of 5 to 10 ㎛.

이와 같이 금속 포스트(510)와 표면 처리층(520)을 포함한 높이를 100 내지 150 ㎛의 높이(h)로 구성하는 경우에는, 상부 패키지와 하부 패키지 간의 간격을 확보하여 반도체 칩의 고밀도 적층이 가능하면서도, 상부 패키지를 안정적으로 적층할 수 있다.When the height including the metal post 510 and the surface treatment layer 520 is configured to a height (h) of 100 to 150 μm, a gap between the upper package and the lower package is secured, so that high-density stacking of semiconductor chips is possible. However, it is possible to stably stack the upper package.

본 발명의 실시예에서와 같이 금속 포스트(510)의 표면에 표면 처리층(520)를 형성함으로써, 상부 패키지와의 접합 신뢰성을 향상시키고, 상부 패키지의 적층 시에 안정적인 공정 수율을 확보함과 동시에 금속 포스트의 산화 방지가 이루어져 반도체 패키지의 신뢰성을 확보할 수 있다.By forming the surface treatment layer 520 on the surface of the metal post 510 as in the embodiment of the present invention, it improves the bonding reliability with the upper package, and secures a stable process yield when stacking the upper package, and at the same time Anti-oxidation of the metal posts can be achieved to ensure the reliability of the semiconductor package.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention as described above, specific embodiments have been described. However, various modifications are possible without departing from the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, and should be determined not only by the claims, but also by the claims and equivalents.

300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
370: 하부 소자
400: 상부 패키지
410: 상부 패키지 기판
430: 상부 소자
442: 본딩 와이어
501: 접합부
510: 금속 포스트
520: 표면 처리층300: lower package
310: lower package substrate
350: external terminal
370: lower element
400: upper package
410: upper package substrate
430: upper element
442: bonding wire
501: joint
510: metal post
520: surface treatment layer

Claims (10)

소자가 실장된 하부 패키지;
상기 하부 패키지에 접속되며, 상면에 표면 처리층이 형성된 금속 포스트; 및
소자가 실장되어 상기 금속 포스트에 접속되는 상부 패키지;를 포함하고,
상기 하부 패키지는,
기판;
상기 기판 상에 형성되는 제1 시드 패턴부;
상기 기판 상에 형성되고, 상기 제1 시드 패턴부의 상면을 노출하는 개구부를 가지는 솔더 레지스트 패턴; 및
상기 솔더 레지스트 패턴의 개구부의 내벽에 배치되는 제2 시드 패턴부를 포함하고,
상기 제2 시드 패턴부는,
상기 제1 시드 패턴부의 상면의 적어도 일부는 노출하며, 상기 제1 시드 패턴부의 상면, 상기 개구부의 내벽 및 상기 솔더 레지스트 패턴의 상면 위에 배치되고,
상기 금속 포스트는,
상기 솔더 레지스트 패턴의 개구부 내에 배치되는 제1 부분과,
상기 제1 부분 위에 배치되고, 상기 솔더 레지스트 패턴의 표면 위로 돌출된 제2 부분을 포함하고,
상기 금속 포스트의 상기 제1 부분의 측면은 상기 제2 시드 패턴부와 직접 접촉하고,
상기 금속 포스트의 상기 제1 부분의 하면은 상기 제1 시드 패턴부와 직접 접촉하는 반도체 패키지.A device-mounted lower package;
A metal post connected to the lower package and having a surface treatment layer formed thereon; And
The device is mounted, the upper package is connected to the metal post; includes,
The lower package,
Board;
A first seed pattern portion formed on the substrate;
A solder resist pattern formed on the substrate and having an opening exposing an upper surface of the first seed pattern portion; And
And a second seed pattern portion disposed on an inner wall of the opening of the solder resist pattern,
The second seed pattern portion,
At least a portion of the top surface of the first seed pattern portion is exposed, and disposed on the top surface of the first seed pattern portion, the inner wall of the opening, and the top surface of the solder resist pattern,
The metal post,
A first portion disposed in the opening of the solder resist pattern,
A second portion disposed on the first portion and protruding over the surface of the solder resist pattern,
The side surface of the first portion of the metal post is in direct contact with the second seed pattern portion,
The lower surface of the first portion of the metal post is a semiconductor package in direct contact with the first seed pattern portion. 삭제delete 청구항 1에 있어서,
상기 표면 처리층은,
상기 금속 포스트의 상면 및 측면에 형성되는 반도체 패키지.The method according to claim 1,
The surface treatment layer,
A semiconductor package formed on the top and side surfaces of the metal post. 청구항 1에 있어서,
상기 표면 처리층은,
금속 재료로 구성되는 반도체 패키지.The method according to claim 1,
The surface treatment layer,
A semiconductor package made of a metallic material. 청구항 4에 있어서,
상기 금속 재료는,
금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료인 반도체 패키지.The method according to claim 4,
The metal material,
A semiconductor package that is at least one of gold (Au) and nickel (Ni). 삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 금속 포스트와 상기 상부 패키지를 접속하는 접합부;
를 더 포함하는 반도체 패키지.The method according to claim 1,
A junction connecting the metal post and the upper package;
A semiconductor package further comprising a. 청구항 1에 있어서,
상기 금속 포스트는,
구리(Cu) 재료로 구성되는 반도체 패키지.
The method according to claim 1,
The metal post,
A semiconductor package made of copper (Cu) material.
KR1020130110974A 2013-09-16 2013-09-16 Semiconductor package KR102109042B1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020130110974A KR102109042B1 (en) 2013-09-16 2013-09-16 Semiconductor package
TW103131554A TWI646639B (en) 2013-09-16 2014-09-12 Semiconductor package
EP14184685.7A EP2849226B1 (en) 2013-09-16 2014-09-12 Semiconductor package
US14/487,793 US9252112B2 (en) 2013-09-16 2014-09-16 Semiconductor package
JP2014187826A JP6419500B2 (en) 2013-09-16 2014-09-16 Semiconductor package
CN201410471924.XA CN104465580B (en) 2013-09-16 2014-09-16 Semiconductor packages

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130110974A KR102109042B1 (en) 2013-09-16 2013-09-16 Semiconductor package

Publications (2)

Publication Number Publication Date
KR20150031592A KR20150031592A (en) 2015-03-25
KR102109042B1 true KR102109042B1 (en) 2020-05-12

Family

ID=53025070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130110974A KR102109042B1 (en) 2013-09-16 2013-09-16 Semiconductor package

Country Status (1)

Country Link
KR (1) KR102109042B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021329A (en) * 2007-07-11 2009-01-29 Renesas Technology Corp Semiconductor device and method of manufacturing the same
JP2010186847A (en) * 2009-02-12 2010-08-26 Shinko Electric Ind Co Ltd Semiconductor device, method of manufacturing the same, and electronic apparatus
JP2012231130A (en) * 2011-04-25 2012-11-22 Samsung Electro-Mechanics Co Ltd Package substrate and manufacturing method for the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021329A (en) * 2007-07-11 2009-01-29 Renesas Technology Corp Semiconductor device and method of manufacturing the same
JP2010186847A (en) * 2009-02-12 2010-08-26 Shinko Electric Ind Co Ltd Semiconductor device, method of manufacturing the same, and electronic apparatus
JP2012231130A (en) * 2011-04-25 2012-11-22 Samsung Electro-Mechanics Co Ltd Package substrate and manufacturing method for the same

Also Published As

Publication number Publication date
KR20150031592A (en) 2015-03-25

Similar Documents

Publication Publication Date Title
KR100800478B1 (en) Stack type semiconductor package and method of fabricating the same
JP5598787B2 (en) Manufacturing method of stacked semiconductor device
US9412714B2 (en) Wire bond support structure and microelectronic package including wire bonds therefrom
KR101255335B1 (en) Semiconductor Package and Method of Fabricating the Same
US9607963B2 (en) Semiconductor device and fabrication method thereof
US20140367850A1 (en) Stacked package and method of fabricating the same
TWI471991B (en) Semiconductor packages
US9607860B2 (en) Electronic package structure and fabrication method thereof
US9252112B2 (en) Semiconductor package
KR20220045128A (en) Semiconductor package
US20180138149A1 (en) Package-on-package structure and manufacturing method thereof
TWI602274B (en) Semiconductor package
KR102109042B1 (en) Semiconductor package
KR102093927B1 (en) Semiconductor package
KR102091619B1 (en) Semiconductor package
KR102029804B1 (en) Package on package type semiconductor package and manufacturing method thereof
KR102472045B1 (en) Semiconductor package
KR102026227B1 (en) Package on package type semiconductor package and manufacturing method thereof
KR101617023B1 (en) Method of manufacturing PCB substrate having metal post
KR20070019361A (en) Multi chip package using stack printed cercuit board and manufacturing method thereof
KR20140077360A (en) Package on package type semiconductor package and manufacturing method thereof
KR20140076089A (en) Semiconductor substrate and manufacturing method thereof, and semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant