KR102026227B1 - Package on package type semiconductor package and manufacturing method thereof - Google Patents

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Abstract

본 발명은, 패키지 온 패키지형 반도체 패키지 및 그 제조방법을 제공한다. 상기 패키지 온 패키지형 반도체 패키지는 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지; 상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고, 상기 연결부는 상기 하부 패키지 상에 형성된 금속 포스트 및 상기 금속 포스트 상에 위치하는 솔더볼을 포함한다. 이에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더의 높이 제한을 극복함으로써, 하부 패키지에 다수의 반도체 다이를 실장 할 수 있다.The present invention provides a package-on-package semiconductor package and a method of manufacturing the same. The package on packaged semiconductor package may include a bottom package for mounting one or more semiconductor dies on a bottom substrate; An upper package for mounting one or more semiconductor dies on the upper substrate; And a connection part connecting the lower package and the upper package, wherein the connection part includes a metal post formed on the lower package and a solder ball positioned on the metal post. As a result, a plurality of semiconductor dies may be mounted in the lower package by overcoming the height limitation of the solder formed between the upper package and the lower package.

Description

패키지 온 패키지형 반도체 패키지 및 그 제조방법{PACKAGE ON PACKAGE TYPE SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}PACKAGE ON PACKAGE TYPE SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF

본 발명은 패키지와 패키지가 결합된 패키지 온 패키지형 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장할 수 있는 패키지 온 패키지형 반도체 패키지에 관한 것이다.The present invention relates to a package-on-package semiconductor package in which a package and a package are combined, and more particularly, a plurality of chips may be mounted in a lower package by overcoming a height limit of solder balls formed between the upper package and the lower package. A package on packaged semiconductor package is provided.

반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징 (Multi-Chip Packing) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.With the development of semiconductor technology, electronic devices have been further miniaturized and lightened according to user's needs, and accordingly, multi-chip packaging technology has emerged that implements the same or different semiconductor chips into one unit package. . Multi-chip packaging is advantageous in package size, weight, and mounting, compared to implementing each semiconductor chip as a package, and is particularly applied to portable communication terminals requiring miniaturization and light weight.

이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP라 한다.) 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.In the multi-chip packaging, a stack type for stacking a package substrate on a package substrate is called a package on package (PoP). In recent years, with the development of semiconductor package technology, semiconductor packages have gradually increased in capacity and thickness. As the size of the chip becomes smaller, the number of stacked chips increases.

특히, FC PoP란 Flip Chip Package on Package의 약자로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다. 기존 PoP 상호 연결 방법은 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패기지를 연결하거나 먼저 하부 패키지를 몰딩한 후 몰딩 부위를 레이저 드릴 공정(Laser Drilling)을 통해 하부 패키지의 PoP 패드까지 비아(Via)를 형성하여(Through Molded Via 방식) 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다. In particular, FC PoP stands for Flip Chip Package on Package and refers to a package in which a lower package on which a processor die is mounted and an upper package on which a memory die is mounted are interconnected through a solder ball attachment method. Conventional PoP interconnect methods connect two packages through solder ball printing and reflow processes, or first molding the lower package, and then forming vias to the PoP pads in the lower package by laser drilling. Through the through-molded via method, solder balls are printed in vias to connect the upper package with a memory die through a reflow process.

도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.1 illustrates an example of a package-on-package semiconductor package to which a solder ball attaching method is applied.

도 1을 참조하면, 플립칩 형태 반도체 다이(12)가 솔더볼(16)로 기판(14)에 장착된다. 에폭시 수지와 같은 언더필 재료(18)가 반도체 다이(12) 및 기판(14) 사이에 전착된다. 솔더볼(19)이 또 다른 전기적 상호접속을 위해 기판(14)의 대향 사이드상에 형성된다. 반도체 다이들(20,22,24)이 기판(26)위에 적재되고 봉지재(28)에 의해 커버된다. 반도체 다이들(22-24)은 본드 와이어(30)로 기판(26)에 전기적으로 연결된다. 기판(26)은 솔더볼(32)로 기판(14)에 연결된다.Referring to FIG. 1, a flip chip type semiconductor die 12 is mounted to a substrate 14 by solder balls 16. An underfill material 18, such as an epoxy resin, is electrodeposited between the semiconductor die 12 and the substrate 14. Solder balls 19 are formed on opposite sides of the substrate 14 for further electrical interconnection. Semiconductor dies 20, 22, 24 are loaded onto substrate 26 and covered by encapsulant 28. The semiconductor dies 22-24 are electrically connected to the substrate 26 by bond wires 30. The substrate 26 is connected to the substrate 14 by solder balls 32.

도 2는 TMV(Through Mold Via) 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.2 illustrates an example of a package-on-package type semiconductor package to which a through mold via (TMV) method is applied.

도 2를 참조하면, 반도체 패키지(100)는 상부 패키지(160)가 하부 패키지(110)상에 적층되어 이들이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 타입의 패키지일 수 있다. 하부 패키지(110)는 하부 패키지 기판(112) 상에 적어도 하나의 하부 반도체 칩(120)이 실장된 것일 수 있다. 유사하게, 상부 패키지(160)는 상부 패키지 기판(162) 상에 적어도 하나의 상부 반도체 칩(170)이 실장된 것일 수 있다. 하부 패키지(110)와 상부 패키지(160)는 전기 연결부(154)를 통해 서로 전기적으로 연결될 수 있다. 하부 패키지(110)과 상부 패키지(160)를 연결하는 전기 연결부(154)는 하부 패키지(110)을 몰딩한 후 비아(Via)를 형성함으로써 형성된다. Referring to FIG. 2, the semiconductor package 100 may be a so-called package on package (POP) type package in which the upper package 160 is stacked on the lower package 110 and electrically connected to each other. The lower package 110 may include at least one lower semiconductor chip 120 mounted on the lower package substrate 112. Similarly, the upper package 160 may include at least one upper semiconductor chip 170 mounted on the upper package substrate 162. The lower package 110 and the upper package 160 may be electrically connected to each other through the electrical connector 154. The electrical connection 154 connecting the lower package 110 and the upper package 160 is formed by molding the lower package 110 and then forming a via.

그런데, 최근 FC PoP 제품에서 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으나 이를 구현하기 위해서는 패키지간 사이의 간격을 기존 대비 크게 해야 하는 제약사항이 발생한다. However, in recent years, attempts have been made to increase the number of mounting dies or mount passive devices for high integration and high performance in FC PoP products. do.

특허공개 10-2011-0126559Patent Publication 10-2011-0126559 특허공개 10-2011-0032522Patent Publication 10-2011-0032522

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 본 발명의 목적은, 상부 패키지와 하부 패키지 간의 간격을 증가시킴으로써, 하부 패키지에 실장되는 칩의 개수를 증가시킬 수 있는 패키지 온 패키지형 반도체 패키지를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to increase the number of chips mounted in the lower package by increasing the distance between the upper package and the lower package. To provide.

전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지는 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지; 상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고, 상기 연결부는, 상기 하부 패키지 상에 형성된 금속 포스트; 상기 금속 포스트 상에 위치하는 솔더볼; 및 상기 금속 포스트 위에 배치되고, 상기 금속 포스트와 상기 솔더볼을 접착하는 솔더 페이스트를 포함하고, 상기 연결부는, 상기 하부 패키지의 상기 하부 기판 위에 배치되며, 솔더레지스트층의 개구부 내에 배치되는 제 1 영역과, 상기 하부 패키지의 솔더 레지스트층 위에 배치되는 제 2 영역을 포함하며, 상기 연결부의 상기 제 1 영역은, 상기 하부 패키지의 상기 하부 기판 위에 배치되는 제 1 파트와, 상기 제 1 파트 위에 배치되는 제 2 파트를 포함하고, 상기 연결부의 상기 제 2 영역은, 상기 제 2 파트 위에 배치되고, 상기 제 1 파트의 폭은, 상기 제 2 파트의 폭보다 크고, 상기 제 2 영역의 폭은, 상기 제 2 파트의 폭보다 크면서 상기 제 1 파트의 폭보다 작다.
또한, 전술한 문제를 해결하기 위한 본 발명의 다른 실시형태에 따른 패키지 온 패키지형 반도체 패키지는 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지; 상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고, 상기 연결부는, 상기 하부 패키지 상에 형성된 금속 포스트; 상기 금속 포스트 상에 위치하는 솔더볼; 및 상기 금속 포스트 위에 배치되고, 상기 금속 포스트와 상기 솔더볼을 접착하는 솔더 페이스트를 포함하고 상기 연결부는, 상기 하부 패키지의 상기 하부 기판의 상부에 매립되는 제 1 영역과, 상기 하부 패키지의 상기 하부 기판 위에 배치되는 솔더 레지스트층의 개구부 내에 배치되는 제 2 영역과, 상기 솔더 레지스트층 위에 배치되는 제 3 영역을 포함하고, 상기 제 1 영역의 폭은, 상기 제 2 영역의 폭보다 크고, 상기 제 3 영역의 폭은, 상기 제 2 영역의 폭보다 크면서 상기 제 1 영역의 폭보다 작다.A package-on-package type semiconductor package according to an embodiment of the present invention for solving the above-mentioned problems includes a lower package for mounting at least one semiconductor die on a lower substrate; An upper package for mounting one or more semiconductor dies on the upper substrate; And a connecting portion connecting the lower package and the upper package, wherein the connecting portion comprises: a metal post formed on the lower package; A solder ball positioned on the metal post; And a solder paste disposed on the metal post and adhering the metal post to the solder ball, wherein the connection portion comprises: a first region disposed on the lower substrate of the lower package and disposed in an opening of a solder resist layer; And a second region disposed on the solder resist layer of the lower package, wherein the first region of the connection portion comprises: a first part disposed on the lower substrate of the lower package; 2 parts, The said 2nd area | region of the said connection part is arrange | positioned on the said 2nd part, The width | variety of the said 1st part is larger than the width | variety of the said 2nd part, The width | variety of the said 2nd area | region is said said It is larger than the width of the two parts and smaller than the width of the first part.
In addition, a package-on-package type semiconductor package according to another embodiment of the present invention for solving the above-described problem includes a lower package for mounting one or more semiconductor die on the lower substrate; An upper package for mounting one or more semiconductor dies on the upper substrate; And a connecting portion connecting the lower package and the upper package, wherein the connecting portion comprises: a metal post formed on the lower package; A solder ball positioned on the metal post; And a solder paste disposed on the metal post and adhering the metal post to the solder ball, wherein the connection part comprises: a first region embedded in an upper portion of the lower substrate of the lower package, and the lower substrate of the lower package; And a second region disposed in the opening of the solder resist layer disposed above, and a third region disposed on the solder resist layer, wherein the width of the first region is greater than the width of the second region, The width of the region is larger than the width of the second region and smaller than the width of the first region.

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본 발명에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장 할 수 있다.According to the present invention, by overcoming the height limitation of the solder balls formed between the upper package and the lower package, it is possible to mount a plurality of chips in the lower package.

도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 2는 TMV(Through Mold Via) 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 3는 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 금속 포스트 제조 공정을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.1 illustrates an example of a package-on-package semiconductor package to which a solder ball attaching method is applied.
2 illustrates an example of a package on packaged semiconductor package to which a through mold via (TMV) method is applied.
3 is a cross-sectional view of a package-on-package type semiconductor package according to one embodiment of the present invention.
4 is a view showing a metal post manufacturing process according to an embodiment of the present invention.
5 is a view showing a process of forming a connecting portion according to an embodiment of the present invention.
6 is a view illustrating a process of forming a connecting portion according to another embodiment of the present invention.
7 is a view showing a process of forming a connecting portion according to another embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 패키지 온 패키지에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.Hereinafter, a package on package according to a preferred embodiment will be described in detail with reference to the accompanying drawings. However, in describing the embodiments, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.

또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니며, 제 1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.In addition, the size of each component in the drawings may be exaggerated for the purpose of description, and does not mean the size that is actually applied, terms such as first, second, etc. is intended to distinguish one component from other components Only used as

도 3는 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다. 도 3을 참조하면, 본 발명의 일 실시형태에 따른 패키지 온 패키지형 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 타입의 패키지일 수 있다.3 is a cross-sectional view of a package-on-package type semiconductor package according to one embodiment of the present invention. Referring to FIG. 3, a package-on-package semiconductor package according to an exemplary embodiment of the present invention is a package-on-package (POP) type in which an upper package 400 is stacked on a lower package 300 and electrically connected to each other. It may be a package.

패키지 온 패키지형 반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 하부 패키지(300)와 상부 패키지(400)를 연결하기 위한 연결부(510, 520, 530)을 포함한다. The package-on-package semiconductor package includes a lower package 300, an upper package 400, and connectors 510, 520, and 530 for connecting the lower package 300 and the upper package 400.

하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 반도체 다이(370)가 실장된 것일 수 있다. 유사하게, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 반도체 다이(430)이 실장된 것일 수 있다. 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)일 수 있다.The lower package 300 may include at least one lower semiconductor die 370 mounted on the lower package substrate 310. Similarly, the upper package 400 may include at least one upper semiconductor die 430 mounted on the upper package substrate 410. At least one of the lower package substrate 310 and the upper package substrate 410 may be a printed circuit board (PCB).

일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 복수개의 하부 반도체 다이들(370)을 포함할 수 있다. 하부 반도체 다이들(370)은 메모리 소자와 로직 소자 중 어느 하나이거나, 혹은 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 하부 반도체 다이들(370)은 절연성 물질막의 개재하에 적층될 수 있다.As an example, the lower package 300 may include a lower package substrate 310 and a plurality of lower semiconductor dies 370 mounted on the lower package substrate. The lower semiconductor dies 370 may be any one of a memory device and a logic device, or a part may be a memory device and another part may be a logic device. The lower semiconductor dies 370 may be stacked under an insulating material film.

하부 반도체 다이들(370)의 적층 형태는 상하 엇갈리거나 혹은 상하 엇갈리지 않을 수 있다. 하부 패키지 기판(310)의 하면에는 반도체 패키지(100)를 외부 장치와 전기적으로 연결시키는 솔더볼과 같은 가령 복수개의 외부 단자들(350)이 더 부착되어 있을 수 있다. The stacking shape of the lower semiconductor dies 370 may be staggered or not staggered. A lower surface of the lower package substrate 310 may further include a plurality of external terminals 350 such as solder balls that electrically connect the semiconductor package 100 to an external device.

유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 복수개의 상부 반도체 다이들(430을 포함할 수 있다. 상부 반도체 칩들(430)은 예컨대 메모리 소자와 로직 소자 중 어느 하나이거나, 혹은 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상부 반도체 다이들(430)은 절연성 물질막의 개재하에 상하 엇갈린 형태로 혹은 엇갈리지 않는 형태로 적층될 수 있다. 상부 반도체 다이들(430) 상호간 및/또는 상부 반도체 다이들(4300과 상부 패키지 기판(410)은 복수개의 본딩 와이어들(442)을 통해 서로 전기적으로 연결될 수 있다. Similarly, the upper package 400 may include an upper package substrate 410 and a plurality of upper semiconductor dies 430 mounted on an upper surface of the upper package substrate 410. Upper semiconductor chips 430 For example, may be any one of the memory element and the logic element, or a portion may be a memory element and the other portion may be a logic element The upper semiconductor dies 430 are in the form of up and down staggered or not staggered under the insulation film. The upper semiconductor dies 430 and / or the upper semiconductor dies 4300 and the upper package substrate 410 may be electrically connected to each other through a plurality of bonding wires 442.

하부 패키지(300)와 상부 패키지(400)는 연결부(500)를 통해 서로 전기적으로 연결될 수 있다. 하부 패키지(110)와 상부 패키지(160)는 연결부(500)의 길이에 따라 이격되거나 혹은 밀착될 수 있다. The lower package 300 and the upper package 400 may be electrically connected to each other through the connection part 500. The lower package 110 and the upper package 160 may be spaced apart or in close contact with the length of the connection part 500.

본 실시예의 반도체 패키지는 하나의 하부 패키지(300) 상에 하나의 상부 패키지(400)가 적층된 예를 설명한 것이지만, 하부 패키지(300) 및 상부 패키지(400)의 수는 이에 한정되지 아니하며 적어도 어느 하나는 복수 개일 수 있다. 가령 하나의 하부 패키지(300) 상에 2개 이상의 상부 패키지들(400)이 적층될 수 있다.Although the semiconductor package of the present exemplary embodiment has been described with an example in which one upper package 400 is stacked on one lower package 300, the number of the lower package 300 and the upper package 400 is not limited thereto. One may be a plurality. For example, two or more upper packages 400 may be stacked on one lower package 300.

일실시예에 따라, 연결부(500)는 하부 패키지 기판(310) 상에 형성된 금속 포스트(510), 금속 포스트(510) 상에 형성된 솔더 페이스트(520) 및 솔더 페이스트(520)에 의해 금속 포스트(510) 상에 접착된 솔더볼(530)을 포함한다. 다른 실시예에 따라, 연결부(500)는 솔더 페이스트(520)을 포함하지 않는다. 금속 포스트(510)는 구리(Cu)로 형성되는 것이 바람직하지만, 본 발명은 이에 한정되지 않는다. According to an exemplary embodiment, the connection part 500 may be formed by the metal post 510 formed on the lower package substrate 310, the solder paste 520 and the solder paste 520 formed on the metal post 510. The solder ball 530 bonded on the 510 is included. According to another embodiment, the connector 500 does not include the solder paste 520. The metal post 510 is preferably formed of copper (Cu), but the present invention is not limited thereto.

금속 포스트(510)의 제조 공정은 도 4에 도시되어 있다. The manufacturing process of the metal post 510 is shown in FIG.

도 4는 본 발명의 일 실시예에 따른 금속 포스트 제조 공정을 도시한 도면이다. 4 is a view showing a metal post manufacturing process according to an embodiment of the present invention.

도 4를 참조하면, 금속 포스트는 하부 패키지 기판(310) 상에 형성된다. 하부 패키지 기판(310) 상에는 회로 등을 위한 금속 패턴(320)이 형성되고 있다. 먼저 이러한 하부 패키지 기판(310) 상에 솔더 레지스트층(330)을 형성한다(S10). 하부 패키지 기판(310) 상에 솔더 레지스트를 도포함으로써 솔더 레지스트층(330)이 형성될 수 있다. 솔더 레지스트층(330)의 미리 결정된 부분을 제거하여 개구부를 형성한다(S20). 본 실시예에 따라, 미리 결정된 부분은 금속 포스트가 형성될 부분에 대응한다. 그런 다음, 금속 포스트의 도금을 위한 시드층(340)을 솔더 레지스트층(340)상에 형성한다. 시드층(340)의 형성후 솔더 레지스트층(340) 상에 포토레지스트층(342)을 라미네이트한다(S40). 포토 레지스트층(342)은 DFR(Dry Film　PhotoResist)로 형성하는 것이 바람직하다. Referring to FIG. 4, a metal post is formed on the lower package substrate 310. A metal pattern 320 for a circuit or the like is formed on the lower package substrate 310. First, the solder resist layer 330 is formed on the lower package substrate 310 (S10). The solder resist layer 330 may be formed by applying a solder resist on the lower package substrate 310. An opening is formed by removing a predetermined portion of the solder resist layer 330 (S20). According to this embodiment, the predetermined portion corresponds to the portion where the metal post is to be formed. Then, a seed layer 340 for plating the metal post is formed on the solder resist layer 340. After the seed layer 340 is formed, the photoresist layer 342 is laminated on the solder resist layer 340 (S40). The photoresist layer 342 is preferably formed of a dry film photoresist (DFR).

그런 다음, 금속 포스트에 대응한 패턴을 갖도록 포토 레지스트층(342)을 패터닝한다(S50). 그에 따라, 포토 레지스트층(342)에는 금속 포스트가 형성되는 부분에 개구가 형성된다. 그런 다음, 포토 레지스트층(342)의 개구를 금속으로 채운다(S60). 이를 위해 포토 레지스트층(342) 상에 구리를 도금할 수 있다. 그에 따라 하부 패키지 기판(310) 상에 금속 포스트(510)이 형성된다. 금속 포스트(510)가 도금에 의해 형성되므로, 생성된 금속 포스트(510)의 표면이 고르지 못할 수 있다. 그에 따라, 금속 포스트(510)의 표면을 그라인드하여(S70) 고른 표면을 갖도록 할 수 있다. Then, the photoresist layer 342 is patterned to have a pattern corresponding to the metal post (S50). As a result, an opening is formed in the photoresist layer 342 at the portion where the metal post is formed. Then, the opening of the photoresist layer 342 is filled with metal (S60). To this end, copper may be plated on the photoresist layer 342. Accordingly, the metal post 510 is formed on the lower package substrate 310. Since the metal post 510 is formed by plating, the surface of the resulting metal post 510 may be uneven. Accordingly, the surface of the metal post 510 may be ground (S70) to have an even surface.

전술한 바와 같이 하부 패키지 기판(310) 상에 금속 포스트(510)가 형성된다. 본 발명의 실시예들에 따라 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후, 금속 포스트(510) 상에 솔더볼을 접착시켜 연결부(500)을 형성한다. As described above, the metal post 510 is formed on the lower package substrate 310. After forming the metal post 510 on the lower package substrate 310 according to the embodiments of the present invention, a solder ball is adhered on the metal post 510 to form the connection part 500.

도 5는 본 발명의 일 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.5 is a view showing a process of forming a connecting portion according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S110), 금속 포스트(510) 상에 솔더 페이스트(520)을 프린팅한다(S120). 그리고 솔더 페이스트(520) 상에 솔더볼(530)을 프린팅하고, 리플로우 공정을 수행한다(S130). 이에 따라 솔더볼(530)이 솔더 페이스트(520)를 통해 금속 포스트(510) 상에 안정적으로 접착된다. 솔더볼(530)의 프린팅 시 페이스트(520)나 솔더볼(530)이 관통홀을 통해 빠질 수 있는 마스크를 이용할 수 있다.Referring to FIG. 5, after forming the metal post 510 on the lower package substrate 310 (S110), the solder paste 520 is printed on the metal post 510. (S120). Then, the solder ball 530 is printed on the solder paste 520, and a reflow process is performed (S130). Accordingly, the solder ball 530 is stably bonded onto the metal post 510 through the solder paste 520. When printing the solder ball 530, a mask may be used in which the paste 520 or the solder ball 530 may be pulled out through the through hole.

마지막으로, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S140). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다. 시드층의 제거는 에칭을 통해 수행될 수 있다. Finally, the photoresist layer 342 is removed, and a flux 540 removal process (Deflux) is performed (S140). In addition, a process of removing the seed layer 340 may be performed. Removal of the seed layer may be performed through etching.

도 6은 본 발명의 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.6 is a view illustrating a process of forming a connecting portion according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S210), 금속 포스트(510) 상에 플럭스(540)를 인쇄하고 금속 포스트(510) 상에 전도성 물질(532)로 코팅된 솔더볼(530)을 프린팅하고(S220), 리플로우 공정을 수행한다(S230). 리플로우 공정에 따라 솔더볼(530) 상에 코팅된 전도성 물질(532)은 용융되어 솔더볼(530)과 금속 포스트(510)을 안정적으로 접착시키는 접착제의 역할을 한다. 그리고 솔더 페이스트(520) 상에 솔더볼(530)을 프린팅하고, 리플로우 공정을 수행한다. 이에 따라 솔더볼(530)이 솔더 페이스트(520)를 통해 금속 포스트(510) 상에 안정적으로 접착된다. 마지막으로, 포토 레지스트층(342)를 제거한다(S240). 마지막으로, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S240). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다.Referring to FIG. 6, after forming the metal post 510 on the lower package substrate 310 (S210), the flux 540 is printed on the metal post 510. The solder ball 530 coated with the conductive material 532 is printed on the metal post 510 (S220), and a reflow process is performed (S230). According to the reflow process, the conductive material 532 coated on the solder balls 530 is melted to serve as an adhesive for stably bonding the solder balls 530 to the metal posts 510. The solder ball 530 is printed on the solder paste 520 and a reflow process is performed. Accordingly, the solder ball 530 is stably bonded onto the metal post 510 through the solder paste 520. Finally, the photoresist layer 342 is removed (S240). Finally, the photoresist layer 342 is removed, and a flux 540 removal process (Deflux) is performed (S240). In addition, a process of removing the seed layer 340 may be performed.

도 7은 본 발명의 또 다른 실시예에 따른 연결부의 형성 공정을 나타낸 도면이다.7 is a view showing a process of forming a connecting portion according to another embodiment of the present invention.

도 7을 참조하면, 본 발명의 또 다른 실시예에 따라, 하부 패키지 기판(310) 상에 금속 포스트(510)를 형성한 후(S310), 금속 포스트(510) 상에 플럭스(540)를 인쇄한다(S320). 금속 포스트(510) 상에 인쇄된 플럭스(540) 상에 솔더볼(530)을 프린팅하고(S330), 리플로우 공정을 수행한다(S340). 리플로우 공정에 따라 솔더볼(530)이 용융되어 금속 포스트(510)에 접착된다. 이어서, 포토 레지스트층(342)를 제거하고, 플럭스(540) 제거 공정(Deflux)을 수행한다(S350). 또한, 시드층(340)을 제거하는 공정을 수행할 수 있다. 선택적으로 솔더볼(530)에 대해 코이닝(coining) 공정을 수행할 수 있다(S360). 코이닝 공정은 보다 정밀한 공차 또는 매끄러운 표면을 얻기 위하여 단조품의 전면(全面) 또는 일부분에 압력을 가하는 작업을 말한다. 본 실시예에서 코이닝 공정은 상부 패키지(400)에 접합되는 솔더볼(530)의 상부에 압력을 가하는 공정을 의미한다. 그에 따라, 솔더볼(530) 상에 상부 패키지(400)가 접합될 때 접합면이 증가하여 솔더볼(530)과 상부 패키지(400)의 접합이 안정적으로 되는 효과가 있다.Referring to FIG. 7, after forming the metal post 510 on the lower package substrate 310 according to another embodiment of the present invention (S310), the flux 540 is printed on the metal post 510. (S320). The solder ball 530 is printed on the flux 540 printed on the metal post 510 (S330), and a reflow process is performed (S340). According to the reflow process, the solder ball 530 is melted and adhered to the metal post 510. Subsequently, the photoresist layer 342 is removed, and a flux 540 removing process (Deflux) is performed (S350). In addition, a process of removing the seed layer 340 may be performed. Optionally, a coining process may be performed on the solder ball 530 (S360). The coining process refers to the operation of applying pressure to the entire surface or part of the forging to obtain a more precise tolerance or a smooth surface. In this embodiment, the coining process refers to a process of applying pressure to the upper portion of the solder ball 530 bonded to the upper package 400. Accordingly, when the upper package 400 is bonded on the solder ball 530, the bonding surface is increased, and thus the bonding between the solder ball 530 and the upper package 400 is stabilized.

다시 도 3을 참조하면, 하부 패키지 기판(310) 상에 연결부(500)를 형성한 후 연결부(500) 상에 상부 패키지(400)을 적층하여 반도체 패키지를 형성한다. 상부 패키지 기판(410)의 하면에는 연결부(500)와 전기적으로 연결시키기 위해 솔더링 되어 솔더부(450)이 형성될 수 있다. Referring to FIG. 3 again, after forming the connector 500 on the lower package substrate 310, the semiconductor package is formed by stacking the upper package 400 on the connector 500. The lower portion of the upper package substrate 410 may be soldered to be electrically connected to the connection portion 500 to form a solder portion 450.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the invention as described above, specific embodiments have been described. However, many modifications are possible without departing from the scope of the invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined not only by the claims, but also by those equivalent to the claims.

300: 하부 패키지 400: 상부 패키지
500: 연결부 510: 금속 포스트
520: 솔더 페이스트 530: 솔더볼
540: 플럭스300: lower package 400: upper package
500: connection 510: metal post
520: solder paste 530: solder ball
540: flux

Claims (8)

하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지;
상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및
상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고,
상기 연결부는,
상기 하부 패키지 상에 형성된 금속 포스트;
상기 금속 포스트 상에 위치하는 솔더볼; 및
상기 금속 포스트 위에 배치되고, 상기 금속 포스트와 상기 솔더볼을 접착하는 솔더 페이스트를 포함하고,
상기 연결부는,
상기 하부 패키지의 상기 하부 기판 위에 배치되며, 솔더레지스트층의 개구부 내에 배치되는 제 1 영역과,
상기 하부 패키지의 솔더 레지스트층 위에 배치되는 제 2 영역을 포함하며,
상기 연결부의 상기 제 1 영역은,
상기 하부 패키지의 상기 하부 기판 위에 배치되는 제 1 파트와,
상기 제 1 파트 위에 배치되는 제 2 파트를 포함하고,
상기 연결부의 상기 제 2 영역은,
상기 제 2 파트 위에 배치되고,
상기 제 1 파트의 폭은,
상기 제 2 파트의 폭보다 크고,
상기 제 2 영역의 폭은,
상기 제 2 파트의 폭보다 크면서 상기 제 1 파트의 폭보다 작은 패키지 온 패키지형 반도체 패키지.A bottom package for mounting one or more semiconductor dies on the bottom substrate;
An upper package for mounting one or more semiconductor dies on the upper substrate; And
And a connection part connecting the lower package and the upper package.
The connecting portion,
A metal post formed on the lower package;
A solder ball positioned on the metal post; And
A solder paste disposed on the metal post and adhering the metal post to the solder ball;
The connecting portion,
A first region disposed on the lower substrate of the lower package and disposed in the opening of the solder resist layer;
A second region disposed on the solder resist layer of the lower package,
The first region of the connection portion,
A first part disposed on the lower substrate of the lower package;
A second part disposed on the first part,
The second region of the connection portion,
Disposed on the second part,
The width of the first part,
Greater than the width of the second part,
The width of the second area is,
A package on packaged semiconductor package that is larger than the width of the second part and smaller than the width of the first part. 삭제delete 삭제delete 삭제delete 하부 기판 상에 하나 이상의 반도체 다이를 실장하는 하부 패키지;
상부 기판 상에 하나 이상의 반도체 다이를 실장하는 상부 패키지; 및
상기 하부 패키지와 상기 상부 패키지를 연결하는 연결부;를 포함하고,
상기 연결부는,
상기 하부 패키지 상에 형성된 금속 포스트;
상기 금속 포스트 상에 위치하는 솔더볼; 및
상기 금속 포스트 위에 배치되고, 상기 금속 포스트와 상기 솔더볼을 접착하는 솔더 페이스트를 포함하고
상기 연결부는,
상기 하부 패키지의 상기 하부 기판의 상부에 매립되는 제 1 영역과,
상기 하부 패키지의 상기 하부 기판 위에 배치되는 솔더 레지스트층의 개구부 내에 배치되는 제 2 영역과,
상기 솔더 레지스트층 위에 배치되는 제 3 영역을 포함하고,
상기 제 1 영역의 폭은,
상기 제 2 영역의 폭보다 크고,
상기 제 3 영역의 폭은,
상기 제 2 영역의 폭보다 크면서 상기 제 1 영역의 폭보다 작은 패키지 온 패키지형 반도체 패키지.A bottom package for mounting one or more semiconductor dies on the bottom substrate;
An upper package for mounting one or more semiconductor dies on the upper substrate; And
And a connection part connecting the lower package and the upper package.
The connecting portion,
A metal post formed on the lower package;
A solder ball positioned on the metal post; And
A solder paste disposed on the metal post and adhering the metal post to the solder ball;
The connecting portion,
A first region buried in an upper portion of the lower substrate of the lower package;
A second region disposed in an opening of a solder resist layer disposed on the lower substrate of the lower package;
A third region disposed over the solder resist layer,
The width of the first region is,
Greater than the width of the second region,
The width of the third region is,
A package on packaged semiconductor package that is larger than the width of the second region and smaller than the width of the first region. 삭제delete 청구항 1 또는 청구항 5에 있어서,
상기 솔더볼은,
상기 솔더볼의 외면에 코팅된 전도성 물질을 더 포함하는 패키지 온 패키지형 반도체 패키지.The method according to claim 1 or 5,
The solder ball,
Package on package-type semiconductor package further comprising a conductive material coated on the outer surface of the solder ball. 삭제delete
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