KR102087937B1 - Light emitting device - Google Patents
Light emitting device Download PDFInfo
- Publication number
- KR102087937B1 KR102087937B1 KR1020130077670A KR20130077670A KR102087937B1 KR 102087937 B1 KR102087937 B1 KR 102087937B1 KR 1020130077670 A KR1020130077670 A KR 1020130077670A KR 20130077670 A KR20130077670 A KR 20130077670A KR 102087937 B1 KR102087937 B1 KR 102087937B1
- Authority
- KR
- South Korea
- Prior art keywords
- light emitting
- semiconductor layer
- layer
- emitting device
- conductive semiconductor
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/58—Optical field-shaping elements
- H01L33/60—Reflective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
실시예의 발광 소자는 서브 마운트와, 서브 마운트 상에 발광 구조물과, 발광 구조물은 기판과 기판의 아래에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 발광 구조물 하부에 배치되면서 서브 마운트 위에 서로 이격되도록 배치된 제1 및 제2 금속층과, 메사 식각에 의해 노출된 제1 도전형 반도체층의 일부와 제1 금속층 사이에 배치된 적어도 하나의 제1 범프부와, 제2 도전형 반도체층과 제2 금속층 사이에 배치된 적어도 하나의 제2 범프부와, 메사 식각에 의해 노출된 제1 도전형 반도체층의 타부 또는 메사 식각에 의해 노출된 활성층 중 적어도 하나와 전기적으로 분리되어 대향하고, 서브 마운트 위에 배치된 제1 반사층을 포함한다.The light emitting device of the embodiment includes a submount, a light emitting structure on the submount, and the light emitting structure includes a substrate and a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer under the substrate, and is disposed below the light emitting structure. First and second metal layers disposed on the sub-mount and spaced apart from each other, at least one first bump portion disposed between a portion of the first conductive semiconductor layer exposed by mesa etching and the first metal layer; At least one second bump portion disposed between the conductive semiconductor layer and the second metal layer and electrically separated from at least one of the other portion of the first conductive semiconductor layer exposed by mesa etching or the active layer exposed by mesa etching. And oppose and oppose and include a first reflective layer disposed over the submount.
Description
실시예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting device.
질화갈륨(GaN)의 금속 유기 화학 기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 발광 다이오드(LED:Light Emitting Diode)가 개발되었다.Based on the development of gallium nitride (GaN) metal organic chemical vapor deposition and molecular beam growth, red, green, and blue light emitting diodes (LEDs) capable of high brightness and white light have been developed.
이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율 및 고출력 칩 및 패키징 기술에 의한 고휘도의 구현이다.These LEDs do not contain environmentally harmful substances such as mercury (Hg) used in existing lighting equipment such as incandescent lamps and fluorescent lamps, so they have excellent eco-friendliness and have advantages such as long life and low power consumption. It is replacing. A key competitive factor for these LED devices is their high brightness and high brightness by high efficiency chip and packaging technology.
고휘도를 구현하기 위해서 광 추출 효율을 높이는 것이 중요하다. 광 추출 효율을 높이기 위하여 플립 칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(PSS:Patterned Sapphire Substrate), 광 결정(photonic crystal) 기술, 및 반사 방지막(anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.In order to achieve high brightness, it is important to increase light extraction efficiency. Flip-chip structure, surface texturing, patterned sapphire substrate (PSS), photonic crystal technology, and anti-reflection film to improve light extraction efficiency Various methods using the reflection layer structure have been studied.
한편, 기존의 플립 칩 구조를 가지며 자외선을 발광하는 자외선 발광 소자의 경우, 광이 발광 구조물을 탈출하지 못하고, 서브 마운트 방향으로 탈출한 후 범프부에서 흡수되어 열로 변환됨으로써 광량이 저하될 수 있는 문제가 있다.Meanwhile, in the case of an ultraviolet light emitting device having a conventional flip chip structure and emitting ultraviolet light, light does not escape the light emitting structure, and after escaping in the sub-mount direction, is absorbed by the bump part and converted into heat, thereby reducing the amount of light. There is.
실시예는 광 추출 효율이 향상된 발광 소자를 제공한다.The embodiment provides a light emitting device having improved light extraction efficiency.
실시예의 발광 소자는, 서브 마운트; 상기 서브 마운트 상에 발광 구조물; 상기 발광 구조물은 기판; 및 상기 기판의 아래에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 발광 구조물 하부에 배치되면서, 상기 서브 마운트 위에 서로 이격되도록 배치된 제1 및 제2 금속층; 메사 식각에 의해 노출된 상기 제1 도전형 반도체층의 일부와 상기 제1 금속층 사이에 배치된 적어도 하나의 제1 범프부; 상기 제2 도전형 반도체층과 상기 제2 금속층 사이에 배치된 적어도 하나의 제2 범프부; 및 상기 메사 식각에 의해 노출된 상기 제1 도전형 반도체층의 타부 또는 메사 식각에 의해 노출된 상기 활성층 중 적어도 하나와 전기적으로 분리되어 대향하고, 상기 서브 마운트 위에 배치된 제1 반사층을 포함한다.The light emitting device of the embodiment includes a sub mount; A light emitting structure on the submount; The light emitting structure is a substrate; And first and second metal layers under the substrate, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer, disposed under the light emitting structure and spaced apart from each other on the sub-mount. At least one first bump portion disposed between a portion of the first conductivity-type semiconductor layer exposed by mesa etching and the first metal layer; At least one second bump part disposed between the second conductive semiconductor layer and the second metal layer; And a first reflective layer electrically separated from and facing at least one of the other portion of the first conductivity-type semiconductor layer exposed by the mesa etching or the active layer exposed by the mesa etching, and disposed on the sub-mount.
상기 서브 마운트의 전체 상부면 중 상기 제1 반사층이 차지하는 면적 비율은 50% 내지 70%일 수 있다.The area ratio of the first reflective layer of the entire upper surface of the sub-mount may be 50% to 70%.
상기 제1 도전형 반도체층의 타부의 제1 폭보다 상기 제1 반사층의 제2 폭이 더 클 수 있다.The second width of the first reflective layer may be greater than the first width of the other portion of the first conductive semiconductor layer.
상기 제1 반사층은 상기 제1 도전형 반도체층의 타부와 대향하는 제1 반사부; 및 상기 제1 반사부와 인접하며 상기 제1 도전형 반도체층의 타부와 대향하지 않는 제2 반사부를 포함한다.The first reflecting layer may include a first reflecting part facing the other part of the first conductive semiconductor layer; And a second reflecting portion adjacent to the first reflecting portion and not facing the other portion of the first conductivity type semiconductor layer.
상기 제1 반사부의 제3 폭은 상기 제2 반사부의 제4 폭보다 작을 수 있다.The third width of the first reflector may be smaller than the fourth width of the second reflector.
상기 발광 소자는, 상기 적어도 하나의 제1 범프부와 상기 제1 도전형 반도체층의 일부 사이에 배치되는 제1 전극; 및 상기 적어도 하나의 제2 범프부와 상기 제2 도전형 반도체층 사이에 배치되는 제2 전극을 더 포함할 수 있다.The light emitting device may include: a first electrode disposed between the at least one first bump part and a portion of the first conductive semiconductor layer; And a second electrode disposed between the at least one second bump part and the second conductive semiconductor layer.
상기 제1 반사층은 상기 제2 전극 및 상기 제2 도전형 반도체층 중 적어도 하나와 대향하는 제3 반사부를 더 포함할 수 있다.The first reflective layer may further include a third reflector facing at least one of the second electrode and the second conductive semiconductor layer.
상기 제1 반사부는 상기 제1 도전형 반도체층의 타부 아래에 배치된 상기 제1 전극과 대향하는 제1-1 반사부; 및 상기 제1 도전형 반도체층의 타부와 대향하는 제1-2 반사부를 포함한다.The first reflector may include a first-first reflector facing the first electrode disposed under the other portion of the first conductive semiconductor layer; And a 1-2 reflective part facing the other part of the first conductive semiconductor layer.
상기 제1 반사층과 대향하는 상기 제1 도전형 반도체층의 타부의 면은 러프니스를 가질 수 있다.A surface of the other portion of the first conductive semiconductor layer facing the first reflective layer may have roughness.
상기 제1 반사층의 제1 길이는 상기 발광 구조물의 제2 길이보다 길 수 있다.The first length of the first reflective layer may be longer than the second length of the light emitting structure.
상기 발광 소자는, 상기 제1 반사층과 대향하는 상기 제1 도전형 반도체층의 타부의 아래에 배치된 제2 반사층을 더 포함할 수 있다. 상기 제2 반사층은 상기 제1 전극과 인접하여 배치될 수 있다.The light emitting device may further include a second reflecting layer disposed under the other portion of the first conductivity type semiconductor layer facing the first reflecting layer. The second reflective layer may be disposed adjacent to the first electrode.
상기 제1 반사층의 폭은 10 ㎛ 내지 1000 ㎛일 수 있다.The width of the first reflective layer may be 10 μm to 1000 μm.
상기 제1 반사층과 대향하는 상기 활성층의 면은 러프니스를 가질 수 있다.The surface of the active layer facing the first reflective layer may have roughness.
실시예에 따른 발광 소자는 서브 마운트 위에 메사 식각된 제1 도전형 반도체층의 일부 또는 메사 식각된 활성층과 대향하는 부분에 제1 반사층을 배치하여, 발광 구조물의 상부 방향으로 탈출하지 못하고 반사된 후 서브 마운트 쪽으로 탈출한 광을 반사시켜 광 추출 효율을 개선시킬 수 있고,In the light emitting device according to the embodiment, the first reflective layer is disposed on a portion of the mesa-etched first conductivity-type semiconductor layer or a portion opposite to the mesa-etched active layer on the sub-mount, so that the light-emitting device does not escape upward and is reflected. Can improve the light extraction efficiency by reflecting the light escaping toward the sub-mount,
제1 반사층과 대향하는 제1 도전형 반도체층 또는 활성층의 표면에 러프니스를 형성하여, 발광 구조물의 상부 방향으로 탈출하지 못하고 반사된 광이 발광 구조물의 하부 방향으로 탈출하는 것을 도울 수 있어 제1 반사층에서 더욱 많은 광이 반사되도록 하여 광 추출 효율을 더욱 개선시킬 수 있다.Roughness may be formed on a surface of the first conductivity-type semiconductor layer or the active layer opposite to the first reflective layer to help the reflected light escape to the lower side of the light emitting structure without escaping upwardly of the light emitting structure. By allowing more light to be reflected in the reflective layer, the light extraction efficiency can be further improved.
도 1은 실시예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 A-A'선을 따라 절취한 단면도를 나타낸다.
도 3은 다른 실시예의 발광 소자의 단면도를 나타낸다.
도 4는 또 다른 실시예에 의한 발광 소자의 단면도를 나타낸다.
도 5는 실시예에 의한 발광 소자의 광도 향상을 설명하기 위한 그래프이다.
도 6a 내지 도 6e는 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 실시예에 따른 발광 소자 패키지의 단면도이다.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 9는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프를 나타낸다.
도 10은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.1 is a plan view of a light emitting device according to an embodiment.
FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1.
3 shows a cross-sectional view of a light emitting device of another embodiment.
4 is a sectional view of a light emitting device according to still another embodiment;
5 is a graph for explaining the brightness enhancement of the light emitting device according to the embodiment.
6A to 6E are cross-sectional views illustrating a method of manufacturing the light emitting device according to the embodiment.
7 is a cross-sectional view of a light emitting device package according to an embodiment.
8 illustrates a display device including a light emitting device package according to an exemplary embodiment.
9 illustrates a head lamp including a light emitting device package according to an embodiment.
10 illustrates a lighting device including a light emitting device according to the embodiment.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.Hereinafter, the present invention will be described in detail with reference to examples, and detailed description will be made with reference to the accompanying drawings to help understanding of the present invention. However, embodiments according to the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, when described as being formed on the "on" or "on" (under) of each element, the upper (up) or the lower (down) (on or under) includes both the two elements are in direct contact with each other (directly) or one or more other elements are formed indirectly between the two elements (indirectly). In addition, when expressed as "up" or "on (under)", it may include the meaning of the downward direction as well as the upward direction based on one element.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.Furthermore, the relational terms used below, such as "first" and "second," "upper" and "lower" and the like, do not necessarily require or imply any physical or logical relationship or order between such entities or elements. It may be used only to distinguish one entity or element from another entity or element.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.
도 1은 실시예에 의한 발광 소자(100A)의 평면도를 나타내고, 도 2는 도 1에 도시된 A-A'선을 따라 절취한 단면도를 나타낸다. 도 1에서 제1 및 제2 범프부(132, 134), 제1 및 제2 전극(142, 144)은 발광 구조물(150A)에 의해 보이지 않지만, 본 실시예의 이해를 돕기 위해 도시하였다.1 is a plan view of a
도 1 및 도 2를 참조하면, 실시예에 의한 발광 소자(100A)는 서브 마운트(110), 제1 및 제2 금속층(122, 124), 적어도 하나의 제1 범프(bump)부(132), 적어도 하나의 제2 범프부(134), 제1 및 제2 전극(142, 144), 발광 구조물(150A), 기판(160) 및 제1 반사층(170)을 포함한다.1 and 2, the
발광소자(100A)는 복수의 화합물 반도체층을 이용한 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED, 자외선(UV:UltraViolet) LED, 심자외선 LED 또는 무분극 LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.The
활성층(154A)에서 방출된 광이 기판(160)을 통해 출사되도록, 기판(160)은 투광성을 갖는다. 예를 들어, 기판(160)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 또한, 기판(160)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.The
기판(160)과 발광 구조물(150A) 사이에 버퍼층(미도시)이 더 배치될 수 있다. 버퍼층은 기판(160)과 발광 구조물(150A) 사이의 격자 정합을 개선시키는 역할을 한다. 예를 들어, 버퍼층은 AlN을 포함하거나 언도프드(undoped) 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 버퍼층은 기판(160)의 종류와 발광 구조물(150A)의 종류에 따라 도 1 및 도 2에 예시된 바와 같이 생략될 수도 있다.A buffer layer (not shown) may be further disposed between the
발광 구조물(150A)은 기판(160)의 아래에 순차적으로 적층된 제1 도전형 반도체층(152A), 활성층(154A) 및 제2 도전형 반도체층(156)을 포함한다.The
제1 도전형 반도체층(152A)은 기판(160)의 아래에 배치된다. 즉, 제1 도전형 반도체층(152A)은 기판(160)과 활성층(154A) 사이에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(152A)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제1 도전형 반도체층(152A)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(152A)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 만일, 발광 소자(100A)가 자외선(UV) 또는 무분극 발광 소자일 경우, 제1 도전형 반도체층(152A)은 InAlGaN 및 AlGaN 중 적어도 하나를 포함할 수 있다. 제1 도전형 반도체층(152A)이 AlGaN으로 이루어질 경우 Al의 함량은 예를 들어 50 %일 수 있다.The first conductivity
활성층(154A)은 제1 도전형 반도체층(152A)의 아래에 배치되며, 200 ㎚ 내지 405 ㎚ 파장 대역의 자외선 광 특히 심자외선 광을 방출할 수 있다. 활성층(154A)은 제1 도전형 반도체층(152A)과 제2 도전형 반도체층(156) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(154A)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.The
제2 도전형 반도체층(156)은 활성층(154A)의 아래에 배치된다. 제2 도전형 반도체층(156)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(156)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제2 도전형 반도체층(156)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(156)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 만일, 발광 소자(100A)가 자외선(UV) 또는 무분극 발광 소자일 경우, 제2 도전형 반도체층(156)은 InAlGaN 및 AlGaN 중 적어도 하나를 포함할 수 있다.The second conductivity
또한, 활성층(154A)과 제2 도전형 반도체층(156) 사이에 전자 차단층(EBL:Electron Blocking Layer)(미도시)이 선택적으로 더 배치될 수도 있다. 전자 차단층은 제2 도전형 반도체층(156)보다 더 큰 에너지 밴드 갭을 갖는 반도체 물질로 이루어질 수 있다. 전자 차단층(EBL)이 제2 도전형 반도체층(156)보다 더 큰 에너지 밴드 갭을 가질 경우, 제1 도전형 반도체층(152A)으로부터 제공되는 전자가 MQW 구조의 활성층(154A)에서 재결합되지 않고 제2 도전형 반도체층(156)으로 오버플로우되는 것을 효과적으로 방지할 수 있다. 전자 차단층은 활성층(154A)의 장벽층보다 높은 함량을 갖는 알루미늄(Al)을 포함할 수 있다.In addition, an electron blocking layer (EBL) (not shown) may be selectively disposed between the
한편, 발광 구조물(150A)은 플립 방식으로 서브 마운트(110) 위에 위치한다. 예를 들어, 서브 마운트(110)는 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열적 특성을 갖는 반도체 물질로 이루어질 수도 있다. 예를 들어, 서브 마운트(110)는 350 ㎛ 내지 400 ㎛의 두께를 가질 수 있다.Meanwhile, the
만일, 서브 마운트(110)가 Si으로 이루어지는 경우, 제1 및 제2 금속층(122, 124) 중 적어도 하나와 서브 마운트(110) 사이에 절연층(미도시)이 더 배치될 수도 있다. 여기서, 절연층은 제1 및 제2 금속층을 전기적으로 서로 분리시키는 역할을 하며, SiO2와 같은 절연 물질로 이루어질 수 있다.If the
제1 및 제2 금속층(122, 124)은 서브 마운트(110) 위에 서로 이격되어 배치된다. 제1 및 제2 금속층(122, 124) 각각은 금속성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 금속층(122, 124) 각각은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 또는 Hf 중 적어도 하나 또는 이들의 선택적인 조합을 포함하는 금속 또는 합금으로 형성될 수 있다. 또는, 제1 및 제2 금속층(122, 124) 각각은 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 구체적으로는, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni, Ag/Cu, Ag/Pd/Cu 등으로 적층될 수 있다.The first and
적어도 하나의 제1 범프부(132)는 메사 식각(Mesa etching)에 의해 노출된 제1 도전형 반도체층(152A)의 일부(152-1)와 제1 금속층(122) 사이에 배치되어 이들(152-1, 122)을 서로 전기적으로 연결시킨다. 적어도 하나의 제2 범프부(134)는 제2 도전형 반도체층(156)과 제2 금속층(124) 사이에 배치되어 이들(156, 124)을 서로 전기적으로 연결시킨다.The at least one
비록 도시되지는 않았지만, 제1 전극(142)과 제1 범프부(132) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 금속층(122)과 제1 범프부(132) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프부(132)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게 제2 전극(144)과 제2 범프부(134) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 금속층(124)와 제2 범프부(134) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프부(134)가 위치할 자리를 표시하는 역할을 수행한다.Although not shown, a first upper bump metal layer (not shown) is further disposed between the
도 1 및 도 2를 참조하면, 제1 및 제2 범프부(132, 134) 각각은 한 개인 것으로 도시되어 있지만, 실시예는 이에 국한되지 않는다. 즉, 메사 식각된 제1 도전형 반도체층(152A)의 일부와 제1 금속층(122) 사이에 복수 개의 제1 범프부(132)가 배치될 수도 있고, 제2 도전형 반도체층(154A)과 제2 금속층(124) 사이에 복수 개의 제2 범프부(134)가 배치될 수도 있다.1 and 2, each of the first and
제1 전극(142)은 적어도 하나의 제1 범프부(132)와 제1 도전형 반도체층(152A)의 일부(152-1) 사이에 배치되어, 제1 범프부(132)를 통해 서브 마운트(110)의 제1 금속층(122)과 연결된다. 제2 전극(144)은 적어도 하나의 제2 범프부(134)와 제2 도전형 반도체층(156) 사이에 배치되어, 제2 범프부(134)를 통해 서브 마운트(110)의 제2 금속층(124)과 연결된다.The
제1 및 제2 도전형 반도체층(152A, 156)에 각각 접한 제1 및 제2 전극(142, 144) 각각은 금속으로 형성될 수 있으며, 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.Each of the first and
제1 및 제2 전극(142, 144) 각각은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제1 및 제2 전극(142, 144) 각각은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제1 및 제2 전극(142, 144)은 제1 및 제2 도전형 반도체층(152A, 156)과 각각 오믹 접촉하는 물질을 포함할 수 있다.Each of the first and
또한, 제1 및 제2 전극(142, 144) 각각은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 만일, 제1 및 제2 전극(142, 144)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.In addition, each of the first and
한편, 제1 반사층(170)은 메사 식각에 의해 노출된 제1 도전형 반도체층(152A)의 타부(152-2)와 전기적으로 분리되어 대향하고, 서브 마운트(110) 위에 배치된다. 여기서, 제1 반사층(170)이 제1 도전형 반도체층(152A)의 타부(152-2)와 전기적으로 분리되어 있다는 것은, 제1 도전형 반도체층(152A)의 타부(152-2)와 제1 반사층(170) 사이에 어떠한 범프부도 배치되어 있지 않는다는 것을 의미한다. 이와 달리, 제1 도전형 반도체층(152A)의 일부(152-1)는 제1 금속층(122)과 제1 범프부(132)에 의해 전기적으로 연결되어 있고, 제2 도전형 반도체층(156)은 제2 금속층(124)과 제2 범프부(134)에 의해 전기적으로 연결되어 있다.Meanwhile, the first
또한, 제1 도전형 반도체층(152A)의 타부(152-2)의 제1 폭(W1)보다 제1 반사층(170)의 제2 폭(W2)이 더 클 수 있다. 제1 반사층(170)의 제2 폭(W2)이 10 ㎛보다 작다면 반사 기능을 수행하기 어려울 수 있고 1000 ㎛ 보다 크다면 서브 마운트(110)의 상부 전체 폭을 고려할 때 제1 반사층(170)의 구현이 불가능할 수도 있다. 따라서, 제1 반사층(170)의 제2 폭(W2)은 10 ㎛ 내지 1000 ㎛ 예를 들어, 적어도 80 ㎛일 수 있지만 실시예는 이에 국한되지 않는다.In addition, the second width W2 of the first
또한, 제1 반사층(170)은 제1 및 제2 반사부(170A, 170B)를 포함할 수 있다. 제1 반사부(170A)는 제1 도전형 반도체층(152A)의 타부(152-2)와 대향하는 부분이고, 제2 반사부(170B)는 제1 반사부(170A)와 인접하며 제1 도전형 반도체층(152A)의 타부(152-2)와 대향하지 않는 부분이다.In addition, the first
제1 반사부(170A)의 제3 폭(W3)은 제2 반사부(170B)의 제4 폭(W4)과 다를 수 있다. 예를 들어, 제1 반사부(170A)의 제3 폭(W3)은 제2 반사부(170B)의 제4 폭(W4)보다 작을 수 있다.The third width W3 of the
또한, 제1 반사부(170A)는 제1-1 반사부(170A-2) 및 제1-2 반사부(170A-1, 170A-3)를 포함한다. 제1-1 반사부(170A-2)는 제1 도전형 반도체층(152A)의 타부(152-2) 아래에 배치된 제1 전극(142)과 대향하고, 제1-2 반사부(170A-1, 170A-3)는 제1 도전형 반도체층(152A)의 타부(152-2)와 대향한다.In addition, the first reflecting
또한, 제1 반사층(170)의 제1 길이(L1)는 발광 구조물(150A)의 제2 길이(L2)와 다를 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제1 길이(L1)는 제2 길이(L2)보다 길 수 있다.In addition, the first length L1 of the first
만일, 제1 반사층(170)이 배치되는 곳에 제1 반사층(170) 대신에 제3 금속층(미도시)이 배치되고, 제3 금속층과 제1 도전형 반도체층(152A)의 타부(152-2) 사이에 이들을 서로 전기적으로 연결하는 제3 범프부(미도시)가 배치될 경우, 발광 구조물(150A, 150B)을 탈출하지 못하고 반사된 광(202)은 제3 범프부에서 흡수되어 열로 변환될 수 있다.If the first
그러나, 실시예에 의하면, 발광 구조물(150A)의 활성층(154A)으로부터 방출된 광(200)이 발광 구조물(150A)을 탈출하지 못하고 화살표 방향(202)으로 반사될 수 있다. 이때, 반사된 광(202)이 서브 마운트(110) 쪽으로 탈출할 경우, 탈출한 광(202)은 제1 반사층(170)에서 반사되어 발광 소자(100A)로부터 출사(204)되어 광 추출 효율이 개선될 수 있다.However, according to the embodiment, the light 200 emitted from the
또한, 제1 반사층(170)과 대향하는 제1 도전형 반도체층(152A)의 타부(152-2)의 표면은 러프니스(152-3)를 가질 수 있다. 도 2의 경우 러프니스(152-3)는 제1 전극(142)과 제1 도전형 반도체층(152A)의 사이에는 배치되고 않은 것으로 도시되어 있지만, 실시예는 이에 국한되지 않는다. 즉, 도 2에 예시된 바와 달리, 러프니스(152-3)는 제1 전극(142)과 제1 도전형 반도체층(152A) 사이에 배치될 수도 있다.In addition, the surface of the other portion 152-2 of the first conductivity-
또한, 메사 식각에 의해 노출된 제1 도전형 반도체층(152A)의 타부(152-2)와 인접한 노출된 발광 구조물(150A)의 측부(180)의 노출면도 러프니스를 가질 수 있다. 이와 같이, 제1 도전형 반도체층(152A)의 타부(152-2) 및 측부(180) 각각에 러프니스가 형성됨으로 인해, 활성층(154A)에서 방출된 광(200)이 발광 구조물(150A)을 탈출하지 못하고 반사될 경우, 반사된 광(202)이 서브 마운트(110) 쪽으로 더욱 용이하게 탈출하여 제1 반사층(170)에서 반사되고, 반사된 광(204)이 발광 소자(100A)를 탈출할 수 있어, 광 추출 효율이 더욱 개선될 수 있다.In addition, the exposed surface of the
도 3은 다른 실시예의 발광 소자(100B)의 단면도를 나타낸다.3 shows a cross-sectional view of a
도 3에 예시된 발광 소자(100B)는 제2 반사층(172)을 더 포함한다. 이를 제외하면, 도 3에 예시된 발광 소자(100B)는 도 2에 예시된 발광 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며 중복되는 부분에 대한 설명은 생략한다.The
제2 반사층(172)은 제1 반사층(170)과 대향하는 제1 도전형 반도체층(152A)의 타부(152-2)의 아래에 배치된다. 여기서, 도 3에 예시된 바와 같이 제2 반사층(172)은 제1 전극(142)과 접하여 배치될 수도 있지만, 실시예는 이에 국한되지 않는다. 즉, 도 3에 예시된 바와 달리, 제2 반사층(172)은 제1 전극(142)과 이격되어 배치될 수도 있다.The second
만일, 발광 구조물(150A)의 활성층(154A)으로부터 방출된 광(210)은 발광 구조물(150A)을 탈출하지 못하고 반사될 수 있다. 이때, 반사된 광(212)은 제2 반사층(172)에서 반사되어 출사(214)됨으로써 광 추출 효율이 개선될 수 있다.If the light 210 emitted from the
도 4는 또 다른 실시예에 의한 발광 소자(100C)의 단면도를 나타낸다.4 is a sectional view of a
도 4에 예시된 발광 소자(100C)에서 도 2에 예시된 발광 소자(100A)와 동일한 부분은 동일한 참조부호를 사용하였으며, 동일한 부분에 대해서는 중복되는 설명을 생략한다.In the
도 4를 참조하면, 발광 구조물(150B)에서 제1 반사층(170)과 마주하는 부분은 제1 도전형 반도체층(152A)의 타부(152-2)가 아니라 활성층(154B)일 수 있다. 즉, 메사 식각에 의해 제1 도전형 반도체층(152A)의 일부(152-1)을 노출시키고, 메사 식각에 의해 활성층(154B)을 노출시킬 수 있다. 이때, 발광 구조물(150B)에서 제1 범프부(132)와 제1 전극(142)을 통해 연결되는 부분은 메사 식각된 제1 도전형 반도체층(152B)인 반면, 제1 반사층(170)과 대향하는 부분은 메사 식각된 활성층(154B)에 해당한다.Referring to FIG. 4, the portion of the
또한, 제1 반사층(170)과 대향하는 메사 식각에 의해 노출된 활성층(154B)의 면은 러프니스(152-4)를 가질 수 있다.In addition, a surface of the
또한, 제1 반사층(170)은 제1 및 제2 반사부(170A, 170B)뿐만 아니라 제3 반사부(170C)를 더 포함할 수 있다. 제3 반사부(170C)는 제2 전극(144) 및 제2 도전형 반도체층(156) 중 적어도 하나와 대향한다. 예를 들어, 도 4에 예시된 바와 같이, 제3 반사부(170C)는 제2 도전형 반도체층(156)과 대향할 수 있다.In addition, the first reflecting
또한, 발광 소자(100C)는 제3 반사층(174)을 더 포함할 수 있다. 제3 반사층(174)은 메사 식각된 제1 도전형 반도체층(152B)의 일부(152-1)의 아래에 배치될 수 있다. 제3 반사층(174)은 도 4에 예시된 바와 같이 제1 전극(142)에 접하여 배치될 수 있지만, 실시예는 이에 국한되지 않는다.In addition, the
또한, 제1 반사층(170)이 배치됨으로 인해, 제3 반사층(174)을 증착하기 위한 별도의 금속 증착 공정이 필요하지 않을 수 있다.In addition, since the first
전술한 제1 내지 제3 반사층(170, 172, 174) 각각은 은(Ag), 니켈(Ni), 알루미늄(Al), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 금(Au), 하프늄(Hf) 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.Each of the first to third
도 5는 실시예에 의한 발광 소자(100A, 100B, 100C)의 광도 향상을 설명하기 위한 그래프로서, 횡축은 서브 마운트(110) 전체 상부면에서 제1 반사층(170)이 점유하는(즉, 차지하는) 면적 비율을 나타내고 종축은 광도 향상율을 나타낸다.FIG. 5 is a graph illustrating brightness enhancement of light emitting
도 5를 참조하면, 서브 마운트(110) 전체 상부면 중 제1 반사층(170)이 차지하는 면적 비율이 30%인 경우(190)에서 보다 서브 마운트(110) 전체 상부면 중 제1 반사층(170)이 차지하는 면적 비율이 70%인 경우(192)에서 광도 향상율이 더 개선됨을 알 수 있다.Referring to FIG. 5, when the area ratio of the first
광도를 최대로 향상을 위해, 제1 및 제2 이격 거리(d1, d2)를 공정 오차가 허용하는 최소값으로 유지하는 범위 내에서, 제1 반사층(170)을 최대한 넓게 서브 마운트(170) 위에 배치할 수 있다. 여기서, 도 1 및 도 2를 참조하면, 제1 이격 거리(d1)란 제1 반사층(170)과 제2 금속층(124)이 서로 이격되는 최소 거리를 의미하고, 제2 이격 거리(d2)란, 제1 반사층(170)의 에지와 서브 마운트(110)의 에지가 서로 이격되는 최소 거리를 의미한다.In order to maximize the brightness, the first
예를 들어, 서브 마운트(110)의 전체 상부면 중에서 제1 반사층(170)이 차지하는 면적 비율이 50% 내지 70%일 때 광도 향상이 더욱 개선됨을 알 수 있다.For example, when the area ratio of the first
이하, 도 1 및 도 2에 예시된 발광 소자(100A)의 실시예에 따른 제조 방법에 대해 다음과 같이 살펴본다. 그러나, 다른 발광 소자(100B, 100C)의 경우도 도 6a 내지 도 6e에 도시된 제조 방법으로 제조될 수 있음은 물론이다. 또한, 도 1 및 도 2에 예시된 발광 소자(100A)는 도 6a 내지 도 6e에 도시된 제조 방법에 의해 국한되지 않으며 다양한 다른 제조 방법에 의해 제조될 수도 있다.Hereinafter, a manufacturing method according to an embodiment of the
도 6a 내지 도 6e는 실시예에 따른 발광 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.6A to 6E are cross-sectional views illustrating a method of manufacturing the
도 6a 내지 도 6c에 도시된 제조 방법은 도 1 및 도 2에 예시된 발광 소자(100A)의 상부 구조물(142, 144, 150A, 160)의 제조 방법을 나타내고, 도 6d 및 도 6e에 도시된 제조 방법은 도 1 및 도 2에 예시된 발광 소자(100A)의 하부 구조물(110, 122, 124, 132, 134, 170)의 제조 방법을 나타낸다.6A to 6C illustrate a manufacturing method of the
도 6a를 참조하면, 기판(160)을 준비한다. 기판(160)은 투광성을 갖는 물질로 형성될 수 있으나, 이에 대해 한정하지는 않으며, 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.Referring to FIG. 6A, a
이후, 계속해서 도 6a를 참조하면, 기판(160) 위에 발광 구조물(150A)을 성장시킨다. 발광 구조물(150A)은 기판(160) 위에 제1 도전형 반도체층(152A), 활성층(154A) 및 제2 도전형 반도체층(156)을 순차적으로 성장시킴으로써 형성될 수 있다. 발광 구조물(150A)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.Subsequently, referring to FIG. 6A, the
이후, 도 6b를 참조하면, 제1 도전형 반도체층(152A), 활성층(154A) 및 제2 도전형 반도체층(156)을 메사 식각하여, 제1 도전형 반도체층(152A)의 일부(152-1)와 타부(152-2)를 노출시킨다.6B, the first
이후, 도 6c를 참조하면, 노출된 제1 도전형 반도체층(152A)의 일부(152-1)의 위와 제2 도전형 반도체층(156) 위에 제1 및 제2 전극(142, 144)을 각각 형성한다.6C, the first and
도 6d를 참조하면, 도 6a 내지 도 6c에 도시된 공정이 진행되는 동안 별개의 공정으로 서브 마운트(110) 제1 및 제2 금속층(122, 124)과 제1 반사층(170)을 각각 형성한다. 만일, 제1 및 제2 금속층(122, 124)과 제1 반사층(170)이 동일한 물질로 구현될 경우 이들(122, 124, 170)은 동시에 형성될 수 있다.Referring to FIG. 6D, the sub-mount 110, the first and
이후, 도 6e를 참조하면, 제1 및 제2 금속층(122, 124)의 상부에 제1 및 제2 범프부(132, 134)를 각각 형성한다.Subsequently, referring to FIG. 6E, first and
이후, 도 6c에 도시된 구조물을 기판(160)이 탑 측으로 배치되도록 회전시킨 후 도 6e에 도시된 결과물과 결합시킨다. 이때, 제1 범프부(132)에 의해 제1 전극(142)과 제1 금속층(122)이 결합되고, 제2 범프부(134)에 의해 제2 전극(144)과 제2 금속층(124)이 결합된다.Thereafter, the structure shown in FIG. 6C is rotated such that the
도 7은 실시예에 따른 발광 소자 패키지(300)의 단면도이다.7 is a cross-sectional view of a light emitting
실시예에 따른 발광 소자 패키지(300)는 발광 소자(100A), 기판(310), 제1 및 제2 패키지 몸체(320A, 320B), 절연물(330), 제1 및 제2 와이어(342, 344) 및 몰딩 부재(350)를 포함한다. 발광 소자(100A)는 도 1 및 도 2에 예시된 발광 소자로서, 동일한 참조부호를 사용하여 이에 대한 상세한 설명을 생략한다. 도 1 및 도 2에 예시된 발광 소자(100A) 이외에 도 3 또는 도 4에 예시된 발광 소자(100B, 100C) 중 어느 하나가 도 7에 예시된 바와 같이 발광 소자 패키지(300)로 구현될 수 있음은 물론이다.The light emitting
제1 및 제2 패키지 몸체(320A, 320B)는 기판(310) 위에 배치된다. 여기서, 기판(310)은 인쇄 회로 기판(PCB:Printed Circuit Board)일 수 있으나 이에 국한되지 않는다. 발광 소자(100A)가 자외선 광을 방출할 경우 방열 특성을 향상시키기 위해, 제1 및 제2 패키지 몸체(320A, 320B)는 알루미늄 재질로 구현될 수 있으나 이에 국한되지 않는다. 이하, 제1 및 제2 패키지 몸체(320A, 320B)는 알루미늄 재질로 구현된 것으로 가정하여 설명한다.The first and
서브 마운트(110)는 제1 패키지 몸체(320A) 위에 배치되지만, 실시예는 이에 국한되지 않는다. 즉, 서브 마운트(110)는 제2 패키지 몸체(320B) 위에 배치될 수도 있다. 발광 소자(100A)의 제1 및 제2 금속층(122, 124)은 제1 및 제2 와이어(342, 344)에 의해 제1 및 제2 패키지 몸체(320A, 320B)에 각각 연결된다. 제1 및 제2 패키지 몸체(320A, 320B)가 전기적 전도성을 갖는 알루미늄 재질로 구현될 경우, 절연물(330)은 제1 패키지 몸체(320A)와 제2 패키지 몸체(320B)를 전기적으로 서로 분리시키는 역할을 한다. 따라서, 제1 도전형 반도체층(152A)은 제1 전극(142), 제1 범프부(132), 제1 와이어(342) 및 제1 패키지 몸체(320A)를 통해 기판(310)과 연결된다. 또한, 제2 도전형 반도체층(154A)은 제2 전극(144), 제2 범프부(134), 제2 와이어(344) 및 제2 패키지 몸체(320B)를 통해 기판(310)과 연결된다.The
몰딩 부재(350)는 제1 및 제2 패키지 몸체(320A, 320B)에 의해 형성된 캐비티에 채워져 발광 소자(100A)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(350)는 형광체를 포함하여, 발광 소자(100A)에서 방출된 광의 파장을 변화시킬 수 있다.The
다른 실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.A plurality of light emitting device packages according to another embodiment may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, or the like, which is an optical member, may be disposed on a path of light emitted from the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a backlight unit or as a lighting unit. For example, the lighting system may include a backlight unit, a lighting unit, an indicator device, a lamp, and a street lamp.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치(800)를 나타낸다.8 illustrates a
도 8을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830, 835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850, 860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서, 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840) 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.Referring to FIG. 8, the
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 기판(830)과 발광 소자 패키지(835)는 도 7에 도시된 실시 예(310, 300)일 수 있다.The light emitting module may include light emitting device packages 835 mounted on the
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.The
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.Here, the
그리고, 도광판(840)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.The
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.The
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.In addition, the direction of the floor and the valley of one surface of the support film in the
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.Although not shown, a diffusion sheet may be disposed between the
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.In an embodiment, the diffusion sheet, the
디스플레이 패널(870)에 액정 표시 패널(Liquid crystal display)이 배치될 수 있는데, 액정 표시 패널 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.A liquid crystal display panel may be disposed on the
도 9는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프(head lamp, 900)를 나타낸다.9 illustrates a
도 9를 참조하면, 헤드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903) 및 렌즈(904)를 포함한다.Referring to FIG. 9, the
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 7에 도시된 실시 예(300)일 수 있다.The
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.The
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.The
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.Light irradiated from the
도 10은 실시 예에 따른 발광 소자를 포함하는 조명 장치(1000)를 나타낸다.10 illustrates a
도 10을 참조하면, 조명 장치(1000)는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700) 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치(1000)는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.Referring to FIG. 10, the
광원 모듈(1200)은 도 1 내지 도 4에 예시된 발광 소자(100A, 100B, 100C), 또는 도 7에 도시된 발광 소자 패키지(300)를 포함할 수 있다.The
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.The
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.The inner surface of the
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.The material of the
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230) 및 커넥터(1250)를 포함할 수 있다.The
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)와 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.The
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.The surface of the
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.For example, the surface of the
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.The
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.The
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650) 및 연장부(1670)를 포함할 수 있다.The
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.The
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.The
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.The
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiments, which are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains should not be exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to these modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.
100A, 100B, 100C: 발광 소자 110: 서브 마운트
122, 134: 제1 및 제2 금속층 132, 134: 제1 및 제2 범프부
142, 144: 제1 및 제2 전극 142-1: 제1 전극의 일부
142-2: 제1 전극의 타부 150A, 150B: 발광 구조물
152A, 152B: 제1 도전형 반도체층 152-1: 제1 도전형 반도체층의 일부
152-2: 제1 도전형 반도체층의 타부 152-4: 러프니스
154A, 154B: 활성층 156: 제2 도전형 반도체층
160: 기판 170A, 170B, 170C: 반사부
170, 172, 174: 반사층 300: 발광 소자 패키지
310: 기판 320A, 320B: 패키지 몸체
330: 절연물 342, 344: 와이어
350: 몰딩 부재 800: 표시 장치
810: 바텀 커버 820: 반사판
830, 835, 901: 발광 모듈 840: 도광판
850, 860: 프리즘 시트 870: 디스플레이 패널
872: 화상 신호 출력 회로 880: 컬러 필터
900: 헤드 램프 902: 리플렉터
903: 쉐이드 904: 렌즈
1000: 조명 장치 1100: 커버
1200: 광원 모듈 1300: 부재
1400: 방열체 1500: 홀더
1600: 전원 제공부 1700: 내부 케이스
1800: 소켓100A, 100B, 100C: Light emitting element 110: Submount
122, 134: first and second metal layers 132, 134: first and second bump portions
142 and 144: first and second electrodes 142-1: part of the first electrode
142-2: other parts of the
152A and 152B: first conductive semiconductor layer 152-1: part of first conductive semiconductor layer
152-2: Other portion of the first conductivity type semiconductor layer 152-4: Roughness
154A and 154B: active layer 156: second conductive semiconductor layer
160:
170, 172, 174: reflective layer 300: light emitting device package
310:
330:
350: molding member 800: display device
810: bottom cover 820: reflector
830, 835, 901: Light emitting module 840: Light guide plate
850 and 860
872: image signal output circuit 880: color filter
900: head lamp 902: reflector
903: Shade 904: Lens
1000: lighting device 1100: cover
1200: light source module 1300: member
1400: radiator 1500: holder
1600: power supply unit 1700: inner case
1800: socket
Claims (14)
상기 서브 마운트 상에 발광 구조물; 상기 발광 구조물은
투광성 기판; 및
상기 투광성 기판의 아래에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며
상기 발광 구조물 하부에 배치되면서, 상기 서브 마운트 위에 서로 이격되도록 배치된 제1 및 제2 금속층;
메사 식각에 의해 노출된 상기 제1 도전형 반도체층의 일부와 상기 제1 금속층 사이에 배치된 적어도 하나의 제1 범프부;
상기 제2 도전형 반도체층과 상기 제2 금속층 사이에 배치된 적어도 하나의 제2 범프부; 및
상기 메사 식각에 의해 노출된 상기 제1 도전형 반도체층의 타부 또는 메사 식각에 의해 노출된 상기 활성층 중 적어도 하나와 전기적으로 분리되어 대향하고, 상기 서브 마운트 위에 배치된 제1 반사층을 포함하고,
상기 제1 도전형 반도체층의 상기 일부와 상기 타부는 상기 제2 도전형 반도체층을 사이에 두고 서로 이격된 단면 형상을 갖고,
상기 제1 반사층은 상기 제1 금속층 및 상기 제2 금속층과 이격되어 배치되고,
상기 제1 반사층은
상기 제1 도전형 반도체층의 상기 타부와 대향하는 제1 반사부; 및
상기 제1 반사부와 인접하며, 상기 제1 도전형 반도체층의 상기 타부와 대향하지 않는 제2 반사부를 포함하고,
상기 제2 반사부는 상기 발광 구조물과 오버랩되지 않는 발광 소자.Submount;
A light emitting structure on the submount; The light emitting structure
Translucent substrate; And
A first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer under the light-transmissive substrate;
First and second metal layers disposed below the light emitting structure and spaced apart from each other on the sub-mount;
At least one first bump portion disposed between a portion of the first conductivity-type semiconductor layer exposed by mesa etching and the first metal layer;
At least one second bump part disposed between the second conductive semiconductor layer and the second metal layer; And
A first reflective layer electrically separated from and facing at least one of the other portion of the first conductivity-type semiconductor layer exposed by the mesa etching or the active layer exposed by the mesa etching, and disposed on the sub-mount,
The portion of the first conductive semiconductor layer and the other portion has a cross-sectional shape spaced apart from each other with the second conductive semiconductor layer therebetween,
The first reflective layer is disposed spaced apart from the first metal layer and the second metal layer,
The first reflective layer
A first reflector facing the other part of the first conductive semiconductor layer; And
A second reflector adjacent to the first reflector and not facing the other part of the first conductivity type semiconductor layer,
The light emitting device of claim 2, wherein the second reflector does not overlap the light emitting structure.
상기 적어도 하나의 제1 범프부와 상기 제1 도전형 반도체층의 일부 사이에 배치되는 일부를 갖는 제1 전극; 및
상기 적어도 하나의 제2 범프부와 상기 제2 도전형 반도체층 사이에 배치되는 제2 전극을 더 포함하고,
상기 제1 전극의 상기 일부와 타부는 상기 제2 도전형 반도체층을 사이에 두고 서로 이격된 단면 형상을 갖는 발광 소자.According to claim 1,
A first electrode having a portion disposed between the at least one first bump portion and a portion of the first conductivity type semiconductor layer; And
A second electrode disposed between the at least one second bump part and the second conductive semiconductor layer;
The light emitting device of claim 1, wherein the portion and the other portion of the first electrode have a cross-sectional shape spaced apart from each other with the second conductive semiconductor layer interposed therebetween.
상기 제2 전극 및 상기 제2 도전형 반도체층 중 적어도 하나와 대향하는 제3 반사부를 더 포함하는 발광 소자.The method of claim 6, wherein the first reflective layer
And a third reflector facing at least one of the second electrode and the second conductive semiconductor layer.
상기 제1 도전형 반도체층의 타부 아래에 배치된 상기 제1 전극의 상기 타부와 대향하는 제1-1 반사부; 및
상기 제1 도전형 반도체층의 타부와 대향하는 제1-2 반사부를 포함하는 발광 소자.The method of claim 6, wherein the first reflecting unit
A first-first reflecting portion facing the other portion of the first electrode disposed under the other portion of the first conductive semiconductor layer; And
A light emitting device comprising a 1-2 reflection portion facing the other portion of the first conductivity type semiconductor layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130077670A KR102087937B1 (en) | 2013-07-03 | 2013-07-03 | Light emitting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020130077670A KR102087937B1 (en) | 2013-07-03 | 2013-07-03 | Light emitting device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20150004569A KR20150004569A (en) | 2015-01-13 |
KR102087937B1 true KR102087937B1 (en) | 2020-03-11 |
Family
ID=52476715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020130077670A KR102087937B1 (en) | 2013-07-03 | 2013-07-03 | Light emitting device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102087937B1 (en) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3423328B2 (en) * | 1991-12-09 | 2003-07-07 | 豊田合成株式会社 | Gallium nitride based compound semiconductor light emitting device |
KR100647814B1 (en) * | 2003-11-10 | 2006-11-17 | (주)에피플러스 | Light emitting diode device having high luminance characteristics |
KR100674875B1 (en) * | 2005-06-29 | 2007-01-30 | 삼성전기주식회사 | Flip chip type light emitting device |
KR101203138B1 (en) * | 2006-01-12 | 2012-11-20 | 서울옵토디바이스주식회사 | Luminous device and the method therefor |
KR100826375B1 (en) * | 2006-08-24 | 2008-05-02 | 삼성전기주식회사 | Nitride based semiconductor light emitting device and method for fabricating the same |
KR20120002130A (en) * | 2010-06-30 | 2012-01-05 | 서울옵토디바이스주식회사 | Flip-chip light-emitting device and method of manufacturing the same |
KR101712050B1 (en) * | 2011-06-10 | 2017-03-03 | 엘지이노텍 주식회사 | A light emitting device package |
-
2013
- 2013-07-03 KR KR1020130077670A patent/KR102087937B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20150004569A (en) | 2015-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102197082B1 (en) | Light emitting device and light emitting device package including the same | |
US8575635B2 (en) | Light emitting device, light emitting device package, and lighting system | |
US8766289B2 (en) | Light emitting device | |
JP5788210B2 (en) | Light emitting device, light emitting device package | |
KR102007402B1 (en) | Light emitting device | |
KR102099439B1 (en) | Light emitting Device, and package including the deivce | |
KR102080778B1 (en) | Light emitting device package | |
KR20140057968A (en) | Light emitting device and light emitting array | |
JP2014096591A (en) | Light-emitting element | |
EP2830094A1 (en) | Light emitting device | |
US8884506B2 (en) | Light emitting device capable of preventing breakage during high drive voltage and light emitting device package including the same | |
US8878212B2 (en) | Light emitting device, method of manufacturing the light emitting device, light emitting device package, and lighting system | |
KR20130007266A (en) | Light emitting device and light emitting device package including the same | |
KR102066620B1 (en) | A light emitting device | |
KR102194805B1 (en) | Light emitting device | |
KR102160776B1 (en) | A light emitting device | |
KR102140273B1 (en) | Light emitting device and light emitting device package including the same | |
KR102087937B1 (en) | Light emitting device | |
KR102076240B1 (en) | Light Emitting Device | |
KR102099442B1 (en) | Light Emitting Device and light emitting device package | |
KR102194804B1 (en) | Light emitting device | |
KR20140078250A (en) | Light emitting device, method for fabricating the same, and lighting system | |
KR20120053189A (en) | Light emitting device | |
KR102387253B1 (en) | Light Emitting Device | |
KR102127440B1 (en) | Light Emitting Device Package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |