KR102075722B1 - Semiconductor device and preparing method thereof - Google Patents

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Abstract

본 발명은 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그의 제조 방법은 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하므로, 도전층과 기판의 누설 전류를 방지하는 동시에 소오스/드레인 영역의 면적을 종래보다 작게 형성하여 접합 누설 전류를 감소시켜 소자의 리텐션 타임(Retention time)을 증가시키므로 소자의 신뢰성을 향상시키는 특징이 있다.The present invention relates to a semiconductor device comprising a semiconductor substrate and a conductive layer spaced apart from the source / drain regions in a device isolation oxide film adjacent to the source / drain regions, and a method of manufacturing the same.
The semiconductor device of the present invention and a method of manufacturing the same include a semiconductor substrate and a conductive layer formed spaced apart from the source / drain region in an element isolation oxide film adjacent to the source / drain region, thereby preventing leakage current between the conductive layer and the substrate and simultaneously Since the area of the / drain region is made smaller than that of the related art, the junction leakage current is reduced to increase the retention time of the device, thereby improving the reliability of the device.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND PREPARING METHOD THEREOF}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND PREPARING METHOD THEREOF}

본 발명은 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하여, 도전층과 기판의 누설 전류를 방지하여 신뢰성을 향상시키고 소오스/드레인 영역의 면적을 줄여 소자의 리텐션 타임(Retention time)을 증가시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.The present invention includes a semiconductor layer and a conductive layer spaced apart from the source / drain region in an element isolation oxide film adjacent to the source / drain region, thereby preventing leakage current between the conductive layer and the substrate, thereby improving reliability and improving the reliability of the source / drain region. A semiconductor device and a method of manufacturing the same for reducing the area to increase the retention time of the device.

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하여, 도전층과 기판의 누설 전류를 방지하여 신뢰성을 향상시키고 소오스/드레인 영역의 면적을 줄여 소자의 리텐션 타임(Retention time)을 증가시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, a semiconductor device and a conductive layer spaced apart from a source / drain region are formed in an element isolation oxide film adjacent to a source / drain region. The present invention relates to a semiconductor device and a method of manufacturing the same, which increase the retention time of the device by preventing the improvement of the reliability and reducing the area of the source / drain regions.

도 1a와 도 1b는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 면도이다.1A and 1B are process views illustrating a method of manufacturing a semiconductor device according to the related art.

종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, p형인 반도체 기판(11)의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 공정에 의해 소자 분리 산화막(12)을 형성한다.In the conventional method for manufacturing a semiconductor device, as shown in FIG. 1A, the device isolation oxide film 12 is formed in a isolation region of a p-type semiconductor substrate 11 by a general shallow trench isolation (STI) process.

그리고, 상기 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13)상에 다결정 실리콘층과 감광막(도시하지 않음)을 순차적으로 형성한다.After the gate oxide film 13 is grown on the semiconductor substrate 11 by a thermal oxidation process, a polycrystalline silicon layer and a photosensitive film (not shown) are sequentially formed on the gate oxide film 13.

이어, 상기 감광막을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층과 게이트 산화막(13)을 선택 식각하여 게이트 전극(14)을 형성한 후, 상기 감광막을 제거한다.Subsequently, the photoresist film is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains, and then the polycrystalline silicon layer and the gate oxide layer 13 are selectively etched using the selectively exposed and developed photoresist mask as a gate electrode 14. ), The photosensitive film is removed.

도 1b에서와 같이, 상기 게이트 전극(14)을 마스크로 전면에 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(15)을 형성한다.As shown in FIG. 1B, an n-type impurity ion implantation process is performed on the entire surface of the gate electrode 14 using a mask, and drive-in diffusion is used to form semiconductor substrates 11 on both sides of the gate electrode 14. Source / drain regions 15 are formed in the surface.

1. 대한민국 공개특허 제10-2002-0002706호1. Republic of Korea Patent Publication No. 10-2002-0002706 2. 대한민국 공개특허 제10-2001-0058938호2. Republic of Korea Patent Publication No. 10-2001-0058938

종래의 반도체 소자 및 그의 제조 방법은 소오스/드레인 영역의 면적에 따라 데이터(Data)가 하부전극에 저장되어 있는 동안의 캐패시터 등과의 접합 누설전류가 증가하므로 소자의 리텐션 타임(Retention time)이 감소하는 문제점이 있었다.In the conventional semiconductor device and its manufacturing method, the retention time of the device is reduced because the junction leakage current with the capacitor and the like while the data is stored in the lower electrode increases according to the area of the source / drain regions. There was a problem.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하므로, 도전층과 기판의 누설 전류를 방지하는 동시에 소오스/드레인 영역의 면적을 종래보다 작게 형성하여 접합 누설 전류를 감소시켜 소자의 리텐션 타임을 증가시키므로 소자의 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention includes a semiconductor substrate and a conductive layer spaced apart from a source / drain region in an element isolation oxide film adjacent to a source / drain region, thereby preventing leakage current between the conductive layer and the substrate. At the same time, it is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, which improve the reliability of the device by reducing the junction leakage current to reduce the junction leakage current by forming an area of the source / drain area smaller than before.

그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.However, these problems are exemplary, and the technical idea of the present invention is not limited thereto.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 기판의 격리 영역에 형성되는 소자 분리 산화막, 상기 기판 상에 게이트 산화막을 개재하며 형성되는 게이트 전극, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 영역 및 상기 소자 분리 산화막 상에 형성되되, 상기 기판 및 상기 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하여 구성할 수 있다.According to an aspect of the inventive concept, a semiconductor device may include a device isolation oxide film formed in an isolation region of a substrate, a gate electrode formed on the substrate with a gate oxide film interposed therebetween, and a semiconductor substrate on both sides of the gate electrode. And a conductive layer formed on the source / drain region to be formed and the device isolation oxide layer and spaced apart from the substrate and the source / drain region.

본 발명의 일부 실시예들에 있어서, 상기 도전층은 상기 소자 분리 산화막의 일부분을 개재하여 상기 소오스/드레인과 이격될 수 있다.In some embodiments of the present disclosure, the conductive layer may be spaced apart from the source / drain via a portion of the device isolation oxide layer.

본 발명의 일부 실시예들에 있어서, 상기 도전층 및 상기 소오스/드레인 영역 사이에 개재되는 상기 소자 분리 산화막의 일부분은 전자가 터널링될 수 있는 두께를 가질 수 있다.In some embodiments of the present disclosure, a portion of the isolation oxide layer interposed between the conductive layer and the source / drain region may have a thickness through which electrons may be tunneled.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자 제조방법은 기판의 격리 영역에 소자 분리 산화막을 형성하는 단계, 활성 영역과 인접한 부위의 소자 분리 산화막을 선택 식각하되, 상기 식각 부위가 상기 활성 영역과 이격되도록 식각하는 단계, 상기 소자 분리 산화막의 식각 부위에 도전층을 충전하여 형성하는 단계, 상기 기판 상에 게이트 산화막을 개재한 게이트 전극을 형성하는 단계 및 상기 게이트 전극 양측의 반도체 기판 표면 내에 상기 소자 분리 산화막과 인접하는 부위에 소오스/드레인 영역을 형성하는 단계를 포함하여 제조할 수 있다.According to an aspect of the inventive concept, a method of forming a device isolation oxide layer in an isolation region of a substrate may be performed to selectively etch the device isolation oxide layer in a region adjacent to an active region. Etching away from the active region, filling and forming a conductive layer in an etching region of the device isolation oxide layer, forming a gate electrode through a gate oxide layer on the substrate, and forming a semiconductor substrate on both sides of the gate electrode Forming a source / drain region at a portion of the surface adjacent to the device isolation oxide layer.

본 발명의 일부 실시예들에 있어서, 상기 도전층 및 상기 소오스/드레인 영역 사이에 개재되는 상기 소자 분리 산화막의 일부분은 전자가 터널링될 수 있는 두께를 가질 수 있다.In some embodiments of the present disclosure, a portion of the isolation oxide layer interposed between the conductive layer and the source / drain region may have a thickness through which electrons may be tunneled.

본 발명의 반도체 소자 및 그의 제조 방법은 소오스/드레인 영역에 인접한 소자 분리 산화막에 반도체 기판 및 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하므로, 도전층과 기판의 누설 전류를 방지하는 동시에 소오스/드레인 영역의 면적을 종래보다 작게 형성하여 접합 누설 전류를 감소시켜 소자의 리텐션 타임을 증가시키므로 소자의 신뢰성을 향상시키는 효과가 있다.The semiconductor device of the present invention and a method of manufacturing the same include a semiconductor substrate and a conductive layer formed spaced apart from the source / drain region in an element isolation oxide film adjacent to the source / drain region, thereby preventing leakage current between the conductive layer and the substrate and simultaneously Since the area of the / drain region is made smaller than before, the junction leakage current is reduced to increase the retention time of the device, thereby improving the reliability of the device.

상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.The effects of the present invention described above have been described by way of example, and the scope of the present invention is not limited by these effects.

도 1a와 도 1b는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 구조 단면도
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31: 반도체 기판
32: 소자 분리 산화막
34: 도전층
35: 게이트 산화막
36: 게이트 전극
37: 소오스/드레인 영역1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<Description of Symbols for Main Parts of Drawings>
31: semiconductor substrate
32: device isolation oxide film
34: conductive layer
35: gate oxide film
36: gate electrode
37: source / drain area

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully explain the technical spirit of the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, and The scope of the technical idea is not limited to the following examples. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the inventive concept to those skilled in the art. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. Like numbers refer to like elements all the time. Furthermore, various elements and regions in the drawings are schematically drawn. Therefore, the technical idea of the present invention is not limited by the relative size or spacing drawn in the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 구조 단면도이다. 본 발명에 따른 반도체 소자는 소자 분리 산화막(32), 게이트 전극(36), 소오스/드레인 영역(37) 및 도전층(34)을 포함한다.2 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention. The semiconductor device according to the present invention includes a device isolation oxide film 32, a gate electrode 36, a source / drain region 37, and a conductive layer 34.

상기 소자 분리 산화막(32)은 기판(31)의 격리 영역에 형성되고, 상기 게이트 전극(36)은 상기 기판(31) 상에 게이트 산화막을 개재하며 형성되며, 상기 소오스/드레인 영역(37)은 상기 게이트 전극(36) 양측의 반도체 기판(31)에 형성된다.The isolation oxide layer 32 is formed in an isolation region of the substrate 31, the gate electrode 36 is formed on the substrate 31 with a gate oxide layer interposed therebetween, and the source / drain region 37 The semiconductor substrate 31 is formed on both sides of the gate electrode 36.

상기 도전층(34)은 상기 소자 분리 산화막(32) 상에 형성되되, 상기 기판(31) 및 상기 소오스/드레인 영역(37)과 이격되어 형성될 수 있다. 이는 상기 도전층(34)과 기판(31)의 웰(Well) 영역의 전기적 연결에 따른 전류 누설을 방지하여 반도체 소자의 신뢰성을 크게 향상시킬 수 있는 효과가 있다.The conductive layer 34 may be formed on the isolation oxide layer 32, and may be spaced apart from the substrate 31 and the source / drain region 37. This prevents current leakage due to electrical connection between the conductive layer 34 and the well region of the substrate 31, thereby greatly improving the reliability of the semiconductor device.

또한, 상기 도전층(34)은 상기 소자 분리 산화막(32)의 일부분(32a)을 개재하여 상기 소오스/드레인 영역(37)과 이격될 수 있다. In addition, the conductive layer 34 may be spaced apart from the source / drain region 37 via a portion 32a of the device isolation oxide layer 32.

특히, 상기 도전층(34) 및 상기 소오스/드레인 영역(37) 사이에 개재되는 상기 소자 분리 산화막(32)의 일부분(32a)은 전자가 터널링될 수 있는 두께를 가질 수 있다. 상기 도전층(34) 및 상기 소오스/드레인 영역(37)이 상기 두께로 이격됨으로써 사이에 형성된 상기 소자 분리 산화막(32)의 일부분(32a)이 전자의 이동통로를 제공하는 터널링 영역으로 구현될 수 있다.In particular, the portion 32a of the device isolation oxide layer 32 interposed between the conductive layer 34 and the source / drain region 37 may have a thickness through which electrons can be tunneled. Since the conductive layer 34 and the source / drain region 37 are spaced apart by the thickness, a portion 32a of the device isolation oxide layer 32 formed therebetween may be implemented as a tunneling region that provides a movement path for electrons. have.

이 경우, 데이터의 읽기/쓰기 동작에서 게이트에 전압이 인가되어 게이트 전압이 상승하면, 상기 소자 분리 산화막의 일부분(32a)에서 터널링이 일어나고, 데이터 저장 중에는 게이트 전압이 낮아지므로 상기 소자 분리 산화막의 일부분(32a)에서 터널링이 잘 일어나지 않는다.In this case, when a voltage is applied to a gate in a read / write operation of data, the gate voltage rises, tunneling occurs in a portion 32a of the isolation oxide layer, and the gate voltage decreases during data storage. Tunneling does not occur well at 32a.

종래의 메모리 반도체 셀의 경우, 스토리지 노드에 연결되는 소오스/드레인 영역이 기판과 접하고 있어 누설 전류가 흐르게 되고, 리텐션 타임이 짧아서 리프레쉬를 자주해야 되었다. 이에 반해 본 발명에 의한 메모리 반도체 셀의 경우 스토리지 노드에 연결되는 도전층(34)이 소자 분리 산화막(32)에 의해 감싸여져 있어 누설 전류를 급감시킬 수 있어 리텐션 타임이 길어서 리프레쉬를 자주 하지 않아도 된다. 따라서 메모리 반도체의 전력 소비를 줄일 수 있다.In the conventional memory semiconductor cell, a source / drain region connected to the storage node is in contact with the substrate, so that a leakage current flows, and the retention time is short, and refreshing is frequently required. On the contrary, in the memory semiconductor cell of the present invention, the conductive layer 34 connected to the storage node is wrapped by the device isolation oxide layer 32 so that the leakage current can be reduced rapidly. do. Therefore, power consumption of the memory semiconductor can be reduced.

특히, 데이터 인식 시간 동안엔 도전층(34)과 소오스/드레인 영역(37) 사이의 얇은 절연층(32)을 통해 터널링 현상이 일어나 전류가 흐르게 된다. 결과적으로 본 발명에 의한 메모리 반도체 셀을 통해 리텐션 타임이 증가되는 효과를 볼 수 있어, 속도와 셀 면적 면에서 유리한 디램의 장점을 유지하면서 데이타 보존성을 강화할 수 있는 메모리 소자를 제조 할 수 있다. In particular, during the data recognition time, a tunneling phenomenon occurs through the thin insulating layer 32 between the conductive layer 34 and the source / drain region 37 so that current flows. As a result, the retention time can be increased through the memory semiconductor cell of the present invention, and thus a memory device capable of enhancing data retention while maintaining advantages of DRAM, which is advantageous in terms of speed and cell area, can be manufactured.

도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다. 본 발명에 따른 반도체 소자 제조방법은 소자 분리 산화막(32) 형성 단계, 소자 분리 산화막(32) 선택 식각 단계, 도전층(34) 형성 단계, 게이트 전극(36) 형성 단계 및 소오스/드레인 영역(37) 형성 단계를 포함하여 제조할 수 있다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. In the semiconductor device manufacturing method according to the present invention, the device isolation oxide layer 32 is formed, the device isolation oxide layer 32 is selectively etched, the conductive layer 34 is formed, the gate electrode 36 is formed, and the source / drain regions 37 are formed. ) Can be prepared, including the forming step.

상기 소자 분리 산화막(32) 형성 단계는 기판의 격리 영역에 소자 분리 산화막(32)을 형성하는 단계이다. 도 3a에서와 같이, p형인 반도체 기판(31)의 격리 영역에 일반적인 STI 공정에 의해 소자 분리 산화막(32)을 형성한다. 여기서, 상기 소자 분리 산화막(32)을 종래의 소자 분리 산화막 보다 넓게 형성한다.The device isolation oxide layer 32 is formed by forming the device isolation oxide layer 32 in an isolation region of the substrate. As shown in FIG. 3A, the element isolation oxide film 32 is formed by a general STI process in an isolation region of the p-type semiconductor substrate 31. Here, the device isolation oxide film 32 is formed wider than the conventional device isolation oxide film.

상기 소자 분리 산화막(32) 선택 식각 단계는 활성 영역과 인접한 부위의 소자 분리 산화막(32)을 선택 식각하되, 상기 식각 부위가 상기 활성 영역과 이격되도록 식각하는 단계이다. 상기 소자 분리 산화막(32)을 포함한 반도체 기판(31)상에 제 1 감광막(33)을 도포한 후, 상기 제 1 감광막(33)을 상기 기판(31) 및 상기 소오스/드레인 영역(37)과 이격되는 도전층(34)이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한다. 이어, 상기 선택적으로 노광 및 현상된 제 1 감광막(33)을 마스크로 상기 소자 분리 산화막(32)을 선택 식각한다.The selective etching of the device isolation oxide layer 32 is performed by selectively etching the device isolation oxide layer 32 in a region adjacent to the active region, but etching the etching region so as to be spaced apart from the active region. After applying the first photoresist film 33 on the semiconductor substrate 31 including the device isolation oxide film 32, the first photoresist film 33 and the substrate 31 and the source / drain regions 37 It selectively exposes and develops so that only the conductive layer 34 spaced apart will be removed. Subsequently, the device isolation oxide layer 32 is selectively etched using the selectively exposed and developed first photoresist layer 33 as a mask.

상기 도전층(34) 형성 단계는 상기 소자 분리 산화막(32)의 식각 부위에 도전층을 충전하여 형성하는 단계이다. 도 3b에서와 같이, 상기 제 1 감광막(33)을 제거한 후, 상기 식각된 소자 분리 산화막(32)을 포함한 반도체 기판(31) 상에 도전층(34)을 형성하고, 상기 도전층(34)을 상기 기판(31)의 식각 종말점으로 에치백(Etch back)하여 상기 소자 분리 산화막(32)의 식각된 부위를 충전한다.The conductive layer 34 may be formed by filling a conductive layer in an etching portion of the device isolation oxide layer 32. As shown in FIG. 3B, after removing the first photoresist layer 33, a conductive layer 34 is formed on the semiconductor substrate 31 including the etched device isolation oxide layer 32, and the conductive layer 34 is formed. Is etched back to the etching end point of the substrate 31 to fill the etched portion of the device isolation oxide layer 32.

상기 게이트 전극(36) 형성 단계는 상기 기판(31) 상에 게이트 산화막(35)을 개재한 게이트 전극(36)을 형성하는 단계이다. 도 3c에서와 같이, 상기 기판(31)상에 열산화 공정으로 게이트 산화막(35)을 성장시킨 다음, 상기 게이트 산화막(35)상에 다결정 실리콘층과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다. The forming of the gate electrode 36 is a step of forming the gate electrode 36 on the substrate 31 via the gate oxide layer 35. As shown in FIG. 3C, a gate oxide film 35 is grown on the substrate 31 by a thermal oxidation process, and then a polycrystalline silicon layer and a second photoresist film (not shown) are sequentially formed on the gate oxide film 35. Form.

이어, 상기 제 2 감광막을 게이트 전극(36)이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘층과 게이트 산화막(35)을 선택 식각하여 게이트 전극(36)을 형성한 후, 상기 제 2 감광막을 제거한다.Subsequently, after selectively exposing and developing the second photoresist film so as to remain only at the portion where the gate electrode 36 is to be formed, the polycrystalline silicon layer and the gate oxide film 35 may be formed using the selectively exposed and developed second photoresist film as a mask. After the selective etching to form the gate electrode 36, the second photosensitive film is removed.

상기 소오스/드레인 영역(37) 형성 단계는 상기 게이트 전극(36) 양측의 반도체 기판 표면 내에 상기 소자 분리 산화막(32)과 인접하는 부위에 소오스/드레인 영역(37)을 형성하는 단계이다. 도 3d에서와 같이, 상기 게이트 전극(36)을 마스크로 전면에 n형 불순물 이온주입 공정을 실시하고, 드라이브-인 확산함으로써 상기 게이트 전극(36) 양측의 반도체 기판(31) 표면 내에 소오스/드레인 영역(37)을 형성한다.The forming of the source / drain regions 37 may include forming the source / drain regions 37 at portions adjacent to the device isolation oxide layer 32 on the surface of the semiconductor substrate on both sides of the gate electrode 36. As shown in FIG. 3D, an n-type impurity ion implantation process is performed on the entire surface with the gate electrode 36 as a mask and drive-in diffusion to form a source / drain in the surface of the semiconductor substrate 31 on both sides of the gate electrode 36. The area 37 is formed.

특히, 상기 도전층(34) 및 상기 소오스/드레인 영역(37) 사이에 개재되는 상기 소자 분리 산화막(32)의 일부분(32a)은 전자가 터널링될 수 있는 두께를 가질 수 있다. 상기 도전층(34) 및 상기 소오스/드레인 영역(37)이 상기 두께로 이격됨으로써 사이에 형성된 상기 소자 분리 산화막(32)의 일부분(32a)이 전자의 이동통로를 제공하는 터널링 영역으로 구현될 수 있다.In particular, the portion 32a of the device isolation oxide layer 32 interposed between the conductive layer 34 and the source / drain region 37 may have a thickness through which electrons can be tunneled. Since the conductive layer 34 and the source / drain region 37 are spaced apart by the thickness, a portion 32a of the device isolation oxide layer 32 formed therebetween may be implemented as a tunneling region that provides a movement path for electrons. have.

상술한 본 발명에 있어서, 상기 도전층(34)을 상기 게이트 전극(36) 형성용 다결정 실리콘층으로 상기 식각된 소자 분리 산화막(32)을 충전하여 형성할 수 있다. 그리고, 후속 공정에서 형성될 캐패시터가 상기 도전층(34)에 접하여 형성된다.In the present invention described above, the conductive layer 34 may be formed by filling the etched device isolation oxide layer 32 with the polycrystalline silicon layer for forming the gate electrode 36. A capacitor to be formed in a subsequent step is formed in contact with the conductive layer 34.

위와 같이, 본 발명의 반도체 소자 및 그의 제조 방법은 소오스/드레인 영역(37)에 인접한 소자 분리 산화막(32)에 반도체 기판 및 소오스/드레인 영역(37)과 이격되어 형성되는 도전층(34)을 포함하므로, 도전층(34)과 기판의 누설 전류를 방지하는 동시에 소오스/드레인 영역(37)의 면적을 종래보다 작게 형성하여 접합 누설 전류를 감소시켜 소자의 리텐션 타임을 증가시키므로 소자의 신뢰성을 향상시킬 수 있다.As described above, the semiconductor device and the method of manufacturing the same of the present invention provide a conductive layer 34 formed in the device isolation oxide film 32 adjacent to the source / drain region 37 and spaced apart from the semiconductor substrate and the source / drain region 37. This prevents leakage current between the conductive layer 34 and the substrate and at the same time reduces the junction leakage current by increasing the area of the source / drain region 37 to increase the retention time of the device. Can be improved.

이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술 분야 에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The technical spirit of the present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in the art.

Claims (5)

기판의 격리 영역에 형성되는 소자 분리 산화막;
상기 기판 상에 게이트 산화막을 개재하며 형성되는 게이트 전극;
상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 영역; 및
상기 소자 분리 산화막 상에 형성되되, 상기 기판 및 상기 소오스/드레인 영역과 이격되어 형성되는 도전층을 포함하여 구성되되,
상기 도전층은 상기 소자 분리 산화막의 일부분을 개재하여 상기 소오스/드레인 영역과 이격되며,
상기 도전층 및 상기 소오스/드레인 영역 사이에 개재되는 상기 소자 분리 산화막의 일부분은 전자가 터널링될 수 있는 두께를 갖는 것을 특징으로 하는 반도체 소자.
A device isolation oxide film formed in an isolation region of the substrate;
A gate electrode formed on the substrate via a gate oxide film;
Source / drain regions formed on semiconductor substrates on both sides of the gate electrode; And
A conductive layer formed on the device isolation oxide layer and spaced apart from the substrate and the source / drain region;
The conductive layer is spaced apart from the source / drain region through a portion of the device isolation oxide layer,
And a portion of the device isolation oxide film interposed between the conductive layer and the source / drain region has a thickness through which electrons can be tunneled.
삭제delete 삭제delete 기판의 격리 영역에 소자 분리 산화막을 형성하는 단계;
활성 영역과 인접한 부위의 소자 분리 산화막을 선택 식각하되, 상기 식각 부위가 상기 활성 영역과 이격되도록 식각하는 단계;
상기 소자 분리 산화막의 식각 부위에 도전층을 충전하여 형성하는 단계;
상기 기판 상에 게이트 산화막을 개재한 게이트 전극을 형성하는 단계; 및
상기 게이트 전극 양측의 반도체 기판 표면 내에 상기 소자 분리 산화막과 인접하는 부위에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지되,
상기 도전층 및 상기 소오스/드레인 영역 사이에 개재되는 상기 소자 분리 산화막의 일부분은 전자가 터널링될 수 있는 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
Forming a device isolation oxide film in an isolation region of the substrate;
Selectively etching the device isolation oxide layer adjacent to the active region, wherein the etching region is spaced apart from the active region;
Filling a conductive layer in an etching part of the device isolation oxide film;
Forming a gate electrode through the gate oxide film on the substrate; And
Forming a source / drain region at a portion of the semiconductor substrate on both sides of the gate electrode adjacent to the device isolation oxide layer;
And a portion of the device isolation oxide film interposed between the conductive layer and the source / drain region has a thickness through which electrons can be tunneled.
삭제delete
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