KR20080013371A - Semiconductor device and fabricating method of the same - Google Patents

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Abstract

A semiconductor device and a method for manufacturing the same are provided to prevent a current leakage due to an electrical connection between a conductive layer and a well region of a substrate by forming a prevention layer on a contact surface between the conductive layer and the substrate. An isolation layer(32) is formed on an isolation region of a substrate(31). A part of the isolation layer adjacent to an active region is selectively etched. A prevention layer(38) is formed in a surface of the semiconductor substrate exposed by a selective etching process. A conductive layer(34) is formed on an etched portion of the isolation layer. A gate electrode(36) is formed on the semiconductor substrate. A source/drain region(37) is formed in the surface of the semiconductor substrate at both sides of the gate electrode. The source/drain region is electrically connected to the prevention layer. The preventive layer is formed by the same process applied to the source/drain region. An impurity ion implantation process is performed on the surface of the semiconductor substrate exposed by the selective etching process.

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Fabricating Method of the Same}Semiconductor device and fabrication method of the same

도 1은 종래의 기술에 따른 트랜지스터의 구조를 나타낸 단면도,1 is a cross-sectional view showing the structure of a transistor according to the prior art;

도 2는 본 발명에 따른 트랜지스터의 구조를 나타낸 단면도,2 is a cross-sectional view showing the structure of a transistor according to the present invention;

도 3a 내지 도 3e는 본 발명에 따른 트랜지스터의 제조방법을 나타낸 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

31: 기판 32: 소자 분리막31: substrate 32: device isolation film

33: 감광막 34: 도전층33: photosensitive film 34: conductive layer

35: 게이트 절연막 36: 게이트 전극35: gate insulating film 36: gate electrode

37: 소오스/드레인 영역 38: 방지막37: source / drain area 38: barrier film

본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자 및 그의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor devices, and more particularly, to a semiconductor device and a method of manufacturing the same.

종래의 트랜지스터는 도 1에 도시된 바와 같이, 기판(11)의 격리 영역에 활 성 영역과 인접하여 형성되는 도전층(13)을 갖으며 형성되는 소자 분리막(12), 상기 기판(11)상에 게이트 절연막(14)을 개재하며 형성되는 게이트 전극(15), 및 상기 게이트 전극(15) 양측의 기판(11) 내부에 형성되며 상기 도전층(13)과 전기적으로 연결되는 소오스/드레인 영역(16)을 포함한다.As shown in FIG. 1, a conventional transistor has a conductive layer 13 formed adjacent to an active region in an isolation region of the substrate 11, and is formed on the substrate 11 and the isolation layer 12. A gate electrode 15 formed through the gate insulating layer 14, and a source / drain region formed in the substrate 11 on both sides of the gate electrode 15 and electrically connected to the conductive layer 13. 16).

상술한 종래의 트랜지스터의 제조 방법은 다음과 같다.The manufacturing method of the above-mentioned conventional transistor is as follows.

즉, 기판(11)의 격리 영역에 소자 분리막(12)을 형성한다.That is, the device isolation film 12 is formed in the isolation region of the substrate 11.

그리고 상기 활성 영역과 인접한 부위의 소자 분리막을 선택 식각하고 그 식각 부위에 도전층(13)을 형성한다.The device isolation layer in the region adjacent to the active region is selectively etched and the conductive layer 13 is formed on the etching region.

이어서 기판상에 게이트 절연막(14)을 개재한 게이트 전극(15)을 형성한다.Subsequently, a gate electrode 15 is formed on the substrate via the gate insulating film 14.

그리고 상기 도전층(13)과 전기적으로 연결되는 소오스/드레인 영역(16)을 형성한다.A source / drain region 16 is formed to be electrically connected to the conductive layer 13.

이때 종래의 기술은 소오스/드레인 영역(16)의 면적을 줄임으로서, 접합 누설전류를 감소시켜 소자의 리텐션 타임(Retention Time)을 증가시키기 위해, 상기 소오스/드레인 영역(16)과 전기적으로 연결되는 도전층(13)을 형성하는 방식을 사용하였다.At this time, the conventional technology is to electrically connect with the source / drain region 16 to reduce the junction leakage current by reducing the area of the source / drain region 16 to increase the retention time of the device. The method of forming the conductive layer 13 used was used.

상술한 바와 같이, 상기 소오스/드레인 영역(16)을 형성하는 공정이 상기 도전층(13) 형성 이후에 별도로 이루어지므로, 공정상의 오차 또는 물질 특성차이 등으로 인하여 소오스/드레인 영역(16)이 상기 도전층(13)을 감싸지 못하는 경우가 발생할 수 있다.As described above, since the process of forming the source / drain regions 16 is performed separately after the conductive layer 13 is formed, the source / drain regions 16 may be formed due to process errors or material characteristic differences. Failure to wrap the conductive layer 13 may occur.

이와 같이 종래의 기술에 따른 트랜지스터는 소오스/드레인 영역(16)이 상기 도전층(13)을 감싸지 못하는 경우가 발생할 경우, 전기적으로 연결되지 않아야 하는 도전층(13)과 기판(11)의 웰(Well) 영역이 연결되어 전류 누설을 유발하고, 결국 트랜지스터의 신뢰성을 크게 저하시키는 문제점이 있다.As described above, when the source / drain region 16 does not surround the conductive layer 13, the transistor according to the related art may include the wells of the conductive layer 13 and the substrate 11 that should not be electrically connected. Well) is connected to cause a current leakage, and eventually, the reliability of the transistor is greatly reduced.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 신뢰성을 향상시킬 수 있도록 한 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and an object thereof is to provide a semiconductor device and a method of manufacturing the same, which can improve reliability.

본 발명에 따른 반도체 소자는 반도체 기판의 격리 영역에 활성 영역과 인접하여 형성되는 도전층을 갖고 형성되는 소자 분리막; 상기 반도체 기판상에 형성되는 게이트 전극; 상기 도전층이 상기 반도체 기판 영역과 전기적으로 연결되지 않도록 상기 도전층과 상기 반도체 기판의 접촉면에 형성되는 방지막; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 방지막과 전기적으로 연결되도록 형성되는 소오스/드레인 영역을 포함함을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor device includes: an isolation layer having a conductive layer formed adjacent to an active region in an isolation region of a semiconductor substrate; A gate electrode formed on the semiconductor substrate; A barrier layer formed on a contact surface of the conductive layer and the semiconductor substrate such that the conductive layer is not electrically connected to the semiconductor substrate region; And a source / drain region formed in the surface of the semiconductor substrate on both sides of the gate electrode to be electrically connected to the barrier layer.

본 발명에 따른 반도체 소자의 제조방법은 기판의 격리 영역에 소자 분리막을 형성하는 단계; 상기 활성 영역과 인접한 부위의 소자 분리막을 선택 식각하는 단계; 상기 선택 식각에 의해 노출된 상기 기판의 표면내에 방지막을 형성하는 단계; 상기 소자 분리막의 식각 부위에 도전층을 형성하는 단계; 상기 기판상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 방지막과 전기적으로 연결되는 소오스/드레인 영역을 형성하는 단계를 포함함을 특 징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming an isolation film in an isolation region of a substrate; Selectively etching the device isolation layer adjacent to the active region; Forming a barrier layer on a surface of the substrate exposed by the selective etching; Forming a conductive layer on an etching site of the device isolation layer; Forming a gate electrode on the substrate; And forming a source / drain region in the surface of the semiconductor substrate on both sides of the gate electrode, wherein the source / drain region is electrically connected to the barrier layer.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 제조방법의 실시예를 설명하면 다음과 같다.Hereinafter, an embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 트랜지스터의 구조를 나타낸 단면도, 도 3a 내지 도 3e는 본 발명에 따른 트랜지스터의 제조방법을 나타낸 공정 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to the present invention, and FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.

본 발명의 실시예에 따른 반도체 소자로서 트랜지스터는 도 2와 같이, 반도체 기판(31)의 격리 영역에 활성 영역과 인접하여 형성되는 도전층(34)을 갖고 형성되는 소자 분리막(32), 상기 반도체 기판(31)상에 게이트 절연막(35)을 개재하며 형성되는 게이트 전극(36), 상기 도전층(34)이 상기 반도체 기판(31) 영역과 전기적으로 연결되지 않도록 상기 도전층(34)과 상기 반도체 기판(31)의 접촉면에 형성된 방지막(38), 상기 게이트 전극(36) 양측의 반도체 기판(31) 표면내에 상기 방지막(38)과 전기적으로 연결되도록 형성되는 소오스/드레인 영역(37)으로 구성된다.As a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2, a transistor includes a device isolation layer 32 formed with an electrically conductive layer 34 formed adjacent to an active region in an isolation region of a semiconductor substrate 31, and the semiconductor. The conductive layer 34 and the gate electrode 36 formed on the substrate 31 with the gate insulating layer 35 interposed therebetween so that the conductive layer 34 is not electrically connected to the semiconductor substrate 31 region. A barrier film 38 formed on the contact surface of the semiconductor substrate 31 and a source / drain region 37 formed in the surface of the semiconductor substrate 31 on both sides of the gate electrode 36 to be electrically connected to the barrier film 38. do.

상술한 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 설명하면 다음과 같다.Referring to the method of manufacturing a transistor according to the embodiment of the present invention described above is as follows.

도 3a에서와 같이, p형인 반도체 기판(31)의 격리 영역에 에스티아이(Shallow Trench Isolation : STI) 공정에 의해 소자 분리 산화막[이하, 소자 분리막(32)]을 형성한다.As shown in FIG. 3A, a device isolation oxide film (hereinafter referred to as device isolation film 32) is formed in an isolation region of a p-type semiconductor substrate 31 by a shallow trench isolation (STI) process.

이어서 상기 소자 분리막(32)을 포함한 반도체 기판(31)상에 제 1 감광막(33)을 도포한다.Subsequently, a first photosensitive film 33 is coated on the semiconductor substrate 31 including the device isolation film 32.

그리고 상기 도전층(34)이 형성될 부위에서만 제거되도록 상기 제 1 감광 막(33)을 선택적으로 노광 및 현상한다.The first photosensitive film 33 is selectively exposed and developed to be removed only at the portion where the conductive layer 34 is to be formed.

이어서 상기 선택적으로 노광 및 현상된 제 1 감광막(33)을 마스크로 상기 소자 분리막(32)을 선택 식각한다.Subsequently, the device isolation layer 32 is selectively etched using the selectively exposed and developed first photoresist layer 33 as a mask.

도 3b에서와 같이, 상기 제 1 감광막(33)을 제거한 후, 상기 도전층(34)을 형성하기 위해 선택 식각하여 노출된 상기 반도체 기판(31)의 표면에 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 방지막(38)을 형성한다.As shown in FIG. 3B, after removing the first photoresist layer 33, an n-type impurity ion implantation process is performed on the exposed surface of the semiconductor substrate 31 by selective etching to form the conductive layer 34. The prevention film 38 is formed by the drive-in diffusion.

이때 방지막(38)은 이후 형성될 소오스/드레인 영역(37)과 동일한 방식으로 형성된다.In this case, the barrier layer 38 is formed in the same manner as the source / drain regions 37 to be formed later.

또한 방지막(38)은 후에 형성될 도전층(34)의 경계면까지 노출된 반도체 기판(31)의 표면을 이용하여 형성하므로 이후 상기 선택 식각된 부분에 형성될 도전층(34)이 반도체 기판(31)과 전기적으로 연결되는 것을 방지할 수 있을 정도로 상기 선택 식각된 부분에 비해 더 깊게 형성된다.In addition, since the barrier layer 38 is formed by using the surface of the semiconductor substrate 31 exposed to the boundary surface of the conductive layer 34 to be formed later, the conductive layer 34 to be formed on the selectively etched portion is then formed on the semiconductor substrate 31. Deeper than the selective etched portions to prevent electrical connection with the &lt; RTI ID = 0.0 &gt;

도 3c에서와 같이, 상기 식각된 소자 분리막(32)을 포함한 반도체 기판(31)상에 도전층(34)을 형성하고, 상기 도전층(34)을 상기 반도체 기판(31)의 식각 종말점으로 에치백(Etch back)하여 상기 소자 분리막(32)의 식각된 부위를 메꾼다.As shown in FIG. 3C, a conductive layer 34 is formed on the semiconductor substrate 31 including the etched device isolation layer 32, and the conductive layer 34 is formed as an etch end point of the semiconductor substrate 31. Etch back is used to fill the etched portion of the device isolation layer 32.

도 3d에서와 같이, 상기 반도체 기판(31)상에 열산화 공정으로 게이트 절연막(35)을 성장시킨 다음, 상기 게이트 절연막(35)상에 다결정 실리콘층과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 3D, a gate insulating film 35 is grown on the semiconductor substrate 31 by a thermal oxidation process, and then a polycrystalline silicon layer and a second photoresist film (not shown) are sequentially formed on the gate insulating film 35. To form.

이어서 상기 제 2 감광막을 게이트 전극이 형성될 부위에서만 남도록 선택적 으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 다결정 실리콘층과 게이트 절연막(35)을 선택 식각하여 게이트 전극(36)을 형성한 후, 상기 제 2 감광막을 제거한다.Subsequently, the second photoresist film is selectively exposed and developed so as to remain only at the portion where the gate electrode is to be formed, and then the polycrystalline silicon layer and the gate insulating layer 35 are selectively etched using the selectively exposed and developed second photoresist mask as a gate. After forming the electrode 36, the second photosensitive film is removed.

도 3e에서와 같이, 상기 게이트 전극(36)을 마스크로 전면에 n형 불순물 이온주입 공정을 실시하고, 드라이브-인 확산함으로써 상기 게이트 전극(36) 양측의 반도체 기판(31) 표면내에 소오스/드레인 영역(37)을 형성한다.As shown in FIG. 3E, an n-type impurity ion implantation process is performed on the entire surface using the gate electrode 36 as a mask, and the source / drain is formed in the surface of the semiconductor substrate 31 on both sides of the gate electrode 36 by drive-in diffusion. The area 37 is formed.

상기 소오스/드레인 영역(37)은 상기 방지막(38)과 전기적으로 연결된다.The source / drain regions 37 are electrically connected to the barrier layer 38.

상술한 본 발명에 있어서, 상기 도전층(34)은 상기 소자 분리막(32)의 선택 식각된 영역을 상기 게이트 전극(36) 형성용 다결정 실리콘층으로 메꾸어 형성할 수 있다.In the present invention described above, the conductive layer 34 may be formed by filling the selectively etched region of the device isolation layer 32 with the polycrystalline silicon layer for forming the gate electrode 36.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 소자 및 그의 제조 방법은 상기 도전층과 반도체 기판의 접촉면에 상기 도전층과 웰 영역의 전기적 연결을 완벽하게 방지하는 방지막 을 형성하므로, 상기 도전층과 기판의 웰(Well) 영역의 전기적 연결에 따른 전류 누설을 방지하여 트랜지스터의 신뢰성을 크게 향상시킬 수 있는 효과가 있다.The semiconductor device and the method of manufacturing the same according to the present invention form a barrier layer on the contact surface of the conductive layer and the semiconductor substrate to completely prevent the electrical connection between the conductive layer and the well region, and thus the well region of the conductive layer and the substrate. By preventing the current leakage due to the electrical connection of the transistor has the effect of greatly improving the reliability.

Claims (6)

반도체 기판의 격리 영역에 활성 영역과 인접하여 형성되는 도전층을 갖고 형성되는 소자 분리막;An isolation layer formed with a conductive layer formed adjacent to the active region in an isolation region of the semiconductor substrate; 상기 반도체 기판상에 형성되는 게이트 전극;A gate electrode formed on the semiconductor substrate; 상기 도전층이 상기 반도체 기판 영역과 전기적으로 연결되지 않도록 상기 도전층과 상기 반도체 기판의 접촉면에 형성되는 방지막; 및A barrier layer formed on a contact surface of the conductive layer and the semiconductor substrate such that the conductive layer is not electrically connected to the semiconductor substrate region; And 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 방지막과 전기적으로 연결되도록 형성되는 소오스/드레인 영역을 포함하는 반도체 소자.And a source / drain region formed in the surface of the semiconductor substrate on both sides of the gate electrode so as to be electrically connected to the barrier layer. 제 1 항에 있어서,The method of claim 1, 상기 방지막은 상기 도전층에 비해 깊게 형성되는 것을 특징으로 하는 반도체 소자.The prevention film is a semiconductor device, characterized in that formed deeper than the conductive layer. 제 1 항에 있어서,The method of claim 1, 상기 방지막은 상기 소오스/드레인 영역과 동일한 방식으로 형성됨을 특징으로 하는 반도체 소자.The barrier layer is formed in the same manner as the source / drain region. 기판의 격리 영역에 소자 분리막을 형성하는 단계;Forming an isolation layer in an isolation region of the substrate; 상기 활성 영역과 인접한 부위의 소자 분리막을 선택 식각하는 단계;Selectively etching the device isolation layer adjacent to the active region; 상기 선택 식각에 의해 노출된 상기 기판의 표면내에 방지막을 형성하는 단계;Forming a barrier layer on a surface of the substrate exposed by the selective etching; 상기 소자 분리막의 식각 부위에 도전층을 형성하는 단계;Forming a conductive layer on an etching site of the device isolation layer; 상기 기판상에 게이트 전극을 형성하는 단계; 및Forming a gate electrode on the substrate; And 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 방지막과 전기적으로 연결되는 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a source / drain region electrically connected to the barrier layer on a surface of the semiconductor substrate on both sides of the gate electrode. 제 4 항에 있어서,The method of claim 4, wherein 상기 방지막을 형성하는 단계는Forming the barrier layer 상기 소오스/드레인 영역과 동일한 공정에 의해 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.And the same process as the source / drain regions. 제 4 항에 있어서,The method of claim 4, wherein 상기 방지막을 형성하는 단계는Forming the barrier layer 상기 선택 식각에 의해 노출된 기판의 표면에 불순물 이온주입 공정을 수행하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.And performing impurity ion implantation on the surface of the substrate exposed by the selective etching.
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KR1020060074808A KR20080013371A (en) 2006-08-08 2006-08-08 Semiconductor device and fabricating method of the same

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* Cited by examiner, † Cited by third party
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KR20190051671A (en) * 2017-11-07 2019-05-15 정혁제 Semiconductor device and preparing method thereof

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