KR102069083B1 - 멀티레벨 마스크 회로 제조 및 다층 회로 - Google Patents

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Abstract

회로 제조는 다층 회로의 제 1 전도체 층을 패터닝하기 위해 멀티레벨 마스크를 사용한다. 제 1 전도체 패터닝은, 제 1 전도체 층과, 멀티레벨 마스크 위에 놓인 것 및 멀티레벨 마스크 아래에 놓인 것 중 하나인 제 2 전도체 층 사이의 전기적 격리를 제공할 것이다. 제 2 전도체 층이 멀티레벨 마스크 위에 놓인 경우, 전기적 격리는 멀티레벨 마스크를 언더컷팅함으로써 제공된다. 대안적으로, 제 2 전도체 층이 멀티레벨 마스크 아래에 놓인 경우, 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함하고, 전기적 격리는, 브릿지된 갭이 있는 전도체, 및 제 2 전도체 층과 제 1 전도체 층 사이의 절연 층 양자 모두에 의해서 제공될 수 있다.

Description

멀티레벨 마스크 회로 제조 및 다층 회로{MULTILEVEL MASK CIRCUIT FABRICATION AND MULTILAYER CIRCUIT}
관련 출원들에 대한 상호-참조
[0001] N/A
정부 지원 연구 또는 개발에 관한 진술
[0002] N/A
[0003] 다층(multilayer) 집적 회로들은, 매우 다양한 전자 디바이스들의 생산 및 경제적 실행 가능성 면에서 점점 더 중요해진다. 예를 들어, 액티브 매트릭스 백플레인들(active matrix backplanes) 및 투영 정전용량 터치 센서들(projective capacitive touch sensors)과 같은, 그러나 이에 제한되지는 않는 다층 회로들은, 다층 회로의 다른 부분들에 대해 전기적 격리를 제공하면서 회로의 일 부분(예를 들어, 제 1 정전용량 전극)을 다층 회로의 다른 부분(예를 들어, 제 2 정전용량 전극)에 연결하기 위해, 크로스오버들(crossovers) 또는 크로스오버 브릿지들(bridges)을 채용한다. 종종, 절연체에 의해 다층 회로의 아래에 놓인(underlying) 부분으로부터 분리된 분리된 층에 의해서 크로스오버들이 제공된다. 다양한 예들에서, 절연체는 공기 또는 절연(예를 들어, 유전체) 재료일 수 있다.
[0004] 본원에서 설명되는 원리들에 따른 예들의 다양한 특징들은, 같은(like) 참조 번호들이 같은 구조적 엘리먼트들을 지시하는 첨부 도면들과 함께 취해지는 이하의 상세한 설명과 관련하여 더 용이하게 이해될 수 있을 것이다.
[0005] 도 1은 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크(multilevel mask) 회로 제조 방법의 흐름도를 예시한다.
[0006] 도 2a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크 회로 제조 동안의 다층 회로의 단면도를 예시한다.
[0007] 도 2b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2a에 예시된 다층 회로의, 제 1 전도체 층을 에칭한 이후의 단면도를 예시한다.
[0008] 도 2c는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2b에 예시된 다층 회로의, 제 2 전도체 층을 증착시킨 이후의 단면도를 예시한다.
[0009] 도 2d는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2c에 예시된 다층 회로의, 다른 마스크 재료로 제 2 전도체 층을 커버한 이후의 단면도를 예시한다.
[0010] 도 2e는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2d에 예시된 다층 회로의, 다른 마스크 재료를 부식시킨(eroding) 다음의 단면도를 예시한다.
[0011] 도 2f는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2e에 예시된 다층 회로의, 제 2 전도체 층의 노출된 부분들의 에칭 다음의 단면도를 예시한다.
[0012] 도 2g는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2f에 예시된 다층 회로의, 마스크 재료들의 제거 이후의 단면도를 예시한다.
[0013] 도 3은 본원에서 설명되는 원리들과 일치하는 다른 예에 따른, 멀티레벨 마스크 회로 제조 방법의 흐름도를 예시한다.
[0014] 도 4a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크 회로 제조 방법에 따른 제조 동안의 다층 회로의 단면도를 예시한다.
[0015] 도 4b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4a에 예시된 다층 회로의, 에칭 이후의 단면도를 예시한다.
[0016] 도 4c는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4b에 예시된 다층 회로의, 멀티레벨 마스크를 부식시킨 이후의 단면도를 예시한다.
[0017] 도 4d는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4c에 예시된 다층 회로의, 에칭 다음의 단면도를 예시한다.
[0018] 도 5는 본원에서 설명되는 원리들과 일치하는 예에 따른, 브릿지된 갭이 있는 전도체(bridged gapped conductor)의 평면도를 예시한다.
[0019] 도 6a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 투영 정전용량 터치 센서의 평면도를 예시한다.
[0020] 도 6b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 6a에 예시된 투영 정전용량 터치 센서의 부분의 사시도를 예시한다.
[0021] 도 7a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 투영 정전용량 터치 센서의 부분의 확대된 사시도를 예시한다.
[0022] 도 7b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 7a에 예시된 투영 정전용량 터치 센서의 부분의 평면도를 예시한다.
[0023] 도 8은 본원에서 설명되는 원리들과 일치하는 예에 따른, 회로 제조 시스템을 예시한다.
[0024] 특정 예들은, 상기-레퍼런싱된 도들에 예시된 피쳐들(features) 대신에 그러한 피쳐들에 부가하는 피쳐들 중 하나인 다른 피쳐들을 갖는다. 이러한 그리고 다른 피쳐들은 상기-레퍼런싱된 도들과 관련하여 이하에서 상술된다.
[0025] 본원에서 설명되는 원리들에 따른 예들은, 멀티레벨 마스킹을 사용하는 회로 제조를 제공한다. 특히, 본원에서 설명되는 원리들에 따른 예들은, 다층 회로들을 생성하기 위한 멀티레벨 마스크 회로 제조를 제공한다. 본원에서 설명되는, 멀티레벨 마스크 회로 제조의 예들은, 액티브 매트릭스 백플레인 및 터치 스크린 센서(예를 들어, 정전용량 터치 센서)와 같은, 그러나 이에 제한되지는 않는 다층 구조물 또는 회로를 제조하는 데에 사용될 수 있다. 다양한 예들에서, 멀티레벨 마스크 회로 제조는, 회로의 부분들 사이에 크로스오버 브릿지를 제공할 수 있고, 그러한 크로스오버 브릿지는, 크로스오버 브릿지 아래를 지나가는 회로의 부분으로부터 전기적으로 격리된다.
[0026] 몇몇 예들에서, 멀티레벨 마스크 회로 제조는, 다양한 생체 측정(biometric) 어플리케이션들에서 사용되는, 투영 정전용량 터치 기반 지문 센서 및 터치 스크린 디스플레이에서 사용하기 위한 투영 정전용량 터치 센서 중 하나 또는 양자 모두의 제조를 제공할 수 있다. 특히, 본원에서 설명되는 멀티레벨 마스크 회로 제조는, 터치 스크린 디스플레이에서 사용되는 투영 정전용량 터치 센서가, 또한 지문 센서로서 사용될 수 있을 만큼 충분히 작은 피쳐들을 갖는 회로들을 생성할 수 있다. 예를 들어, 제조된 회로(예를 들어, 투영 정전용량 터치 센서)는, 다른 회로 제조 방법론들을 이용해 가능한 것보다 더 작은, 그리고 몇몇 예들에서는 훨씬 더 작은 치수들을 가질 수 있다. 예를 들어, 본원에서 설명되는 원리들에 따른 멀티레벨 마스크 회로 제조를 사용하여, 약 5미크론 미만의 피쳐 크기들 및 플러스 또는 마이너스(plus or minus) 약 3미크론보다 더 양호한 정렬 공차들(alignment tolerances)을 갖는 회로들이 달성될 수 있다. 작은 치수들 및 엄격한(tight) 정렬 공차들을 달성하는 것은, 종래의 제조 방법론들로는 어려울 수 있다. 예를 들어, 투영 정전용량 터치 센서들을 위한 종래의 제조 방법에서 종종 사용되는, 기판의 대향(opposite) 측들(sides) 상에서 패턴들을 정렬하고 에칭하는 것은 종종 어렵다. 유사하게, 층에서 층으로의 정렬이, 종래의 다층 제조 방법들로는 어려울 수 있다.
[0027] 게다가, 다양한 예들에 따르면, 멀티레벨 마스크 회로 제조는, 다층 회로를 정의하고 제조하기 위한 상호 에칭 선택성(mutual etch selectivity)에 의존하지 않는다. 특히, 둘 또는 그 초과의 전도체 층들을 갖는 다층 회로들은 본원에서 설명되는 원리들에 따라 제조될 수 있다. 멀티레벨 마스크를 채용할 수 있는 종래의 회로 제조와 달리, 위에 놓인(overlying) 제 2 전도체 층의 패턴에 대해 실질적으로 독립적인, 제 1 전도체 층의 패턴이, 제 1 및 제 2 전도체 층들이 상호 에칭 선택성을 나타내는 것을 요구하지 않고, 달성될 수 있다. 예를 들어, 제 1 전도체 층 및 제 2 전도체 층 중 각각의 층은 동일한 재료를 포함할 수 있다.
[0028] 본원에서, '에칭(etching)' 및 '식각물(etch)'은, 각각, 마스크를 사용한 선택적인 재료 제거의 프로세스 및 결과로서 정의된다. 특히, 마스크는, 본원에서 정의되고 사용되는 바와 같은 에칭에 의해 선택적으로 제거되는 재료의 부분을 정의하도록 명시적으로 채용된다. 예를 들어, 에칭은, 위에 놓인 마스크의 개구부에 의해 노출된 재료의 부분을 제거하기 위해, 에천트(etchant)(예를 들어, 습식(wet) 에천트 또는 건식(dry) 에천트)를 채용할 수 있고, 상기 개구부를 통해 에칭이 재료에 작용한다. 반면, '부식(eroding)'은, 정의에 의하면 그리고 본원에서 사용되는 바와 같이, 재료의 실질적인 비-선택적 제거이다. 특히, '부식'이라는 용어는, 본원에서, 재료의 전체 표면으로부터, 재료의 실질적인 비-선택적 제거와 함께 채용되는 반면, '에칭' 또는 '식각물'이라는 용어는 명확하게, 마스크의 개구부에 의해 정의된 바와 같은, 표면의 특정 영역 또는 부분으로 범위가 제한되는 재료 제거를 지칭한다. 예를 들어, 전도체 층의 부분의 제거를 제한하는 데에 마스크가 사용되는 경우, 제거는 '전도체 층을 에칭한다'는 것으로 지칭된다. 제 1 전도체 층의 부분을 노출시키는, 마스크의 개구부가, 제 1 전도체 층을 에칭하기 위한 마스크의 사용에 함축되어 있다.
[0029] 반면에, (예를 들어, 기판 상의) 층 또는 층들의 재료를 부식시키는 것은 마스크의 개구부, 또는 더 일반적으로 부식될, 재료의 노출된 부분에 제한되지 않는다. 대신에, 부식은, 재료의 전체(또는 적어도, 재료의 전체 표면)에 전반적으로 적용되는 재료 제거이다. 그러나, 본원에서 정의되는 바와 같이, 부식이 적용되는 재료의 표면의 전체로부터, 부식이 재료를 제거하거나 영향을 미치는 동안, 부식은 재료의 전부를 제거하지 않을 수 있고(예를 들어, 수직 치수에 대해) 그리고 추가적으로, 기판 상의 다른 재료들에 대해 적용되지 않을 수 있다.
[0030] 특히, 재료 층은, 오직, 재료의 표면 부근의, 재료의 미리 결정된 부분만을 제거하기 위해, 선택적으로 부식될 수 있고, 미리 결정된 부분은, 재료 내로 수직적으로 연장되는 제어되는 깊이에 의해 특징지어진다. 따라서, 부식은 재료의 표면으로부터, 재료의 미리 결정된 두께를 제거하는 데에 사용될 수 있다. 또한, 재료가 부식에 의해 제거될 때, 다른 노출된(예를 들어, 부식에 의해 노출된) 재료들은 부식에 의해 제거되지 않을 수 있다. 예를 들어, 마스크 재료를 부식시키는 것은, 아래에 놓인 전도체 층의 부분을 노출시킬 수 있다. 그러나, 부식 동안, 아래에 놓인 전도체 층의 노출된 부분은 부식에 의해 실질적으로 영향받지 않을 수 있다(즉, 제거되지 않을 수 있다).
[0031] 본원에서, '멀티레벨 마스크'는, 마스크의 상이한 영역들에서 하나 초과의 하나 초과의 마스크 '레벨' 또는 두께를 갖는, 에칭에서 사용되는 리소그래피 마스크로서 정의된다. 특히, 멀티레벨 마스크의 제 1 영역에서, 마스크는 제 1 두께를 가질 수 있는 반면, 제 2 영역에서 멀티레벨 마스크는 제 2 두께를 가지며, 제 2 두께는 제 1 두께와 상이하다(예를 들어, 더 두껍다). 본원에서 정의되는 바와 같이, 제 1 두께는 제 1 레벨로서 지칭될 수 있고, 제 2 두께는 제 2 레벨로서 지칭될 수 있다. 예를 들어, 자가-정렬식(self-aligned) 임프린트 리소그래피(SAIL)는 일반적으로, 본원에서 정의되고 사용되는 바와 같은 멀티레벨 마스크를 채용한다.
[0032] 다양한 예들에 따르면, 멀티레벨 마스크는 둘 또는 그 초과의 레벨들을 가질 수 있다. 몇몇 예들에서, 마스크는 또한, 마스크가 상부에 위치되거나 적용되는, 아래에 놓인 층 또는 기판 또는 아래에 놓인 재료의 부분을 노출시키는 개구부들을 가질 수 있다. 개구부들은, 예를 들어, 개구부들과 연관된 약 제로(zero) 두께의 마스크 두께를 의미하는, 제로 레벨로서 지칭될 수 있다. 몇몇 예들에서, 예컨대, 멀티레벨 마스크가 적용된 직후에, 개구부들은 잔여 마스크 재료를 포함할 수 있다. 다양한 예들에 따르면, 잔여 마스크 재료는, 에칭에서의 멀티레벨 마스크의 사용에 앞서, (예를 들어 플라즈마 에칭에 의해) 제거될 수 있다. 이하의 몇몇 예들에서, 예를 들어, 멀티레벨 마스크 내의 다수의 레벨들의 이점을 취하기 위해, 멀티레벨 마스크를 박형화(thin)하는 데에 부식이 사용될 수 있다. 멀티레벨 마스크들의 예들은 이하에서 예시된다.
[0033] 본원에서, '언더컷팅(undercutting)'은, 다른 재료 층의 제거가 없는, 상기 다른 재료 층 아래에 놓인 재료 층의 부분의 제거로서 정의된다. 예를 들어, 본원에서의 정의에 의하면, 위에 놓인 마스크 층의 제거가 없는, 전도체 층의 재료의 제거는 언더컷팅이다. 종종, 언더컷팅은, 위에 놓인 재료 층의 엣지 또는 둘레(periphery)에서 수행된다. 언더컷팅은, 예를 들어, 아래에 놓인 층의 선택적 과다-에칭(over-etching)에 의해 제공될 수 있다. 과다-에칭은, 단지 층의 부분(예를 들어, 마스크에 의해 노출된 부분)을 완전히 제거하는 데에 사용되는 시간의 기간보다 더 길도록 선택된 시간의 기간 동안 수행되는 에칭일 수 있다. 다양한 예들에 따르면, 과다-에칭의 시간의 양은 언더컷팅의 깊이 또는 폭을 결정할 수 있다.
[0034] 본원에서, '갭이 있는 전도체' 및 '갭이 있는 전도체 층'은, 전도체 또는 전도체 층의 개재된 갭들(intervening gaps)에 의해, 복수의 실질적으로 평행한 스트립들(strips) 또는 트레이스들(traces)로 분할되는 전도체 또는 전도체 층으로서 정의된다. 몇몇 예들에서, 실질적으로 평행한 트레이스들이 불연속적으로(piece-wise) 평행할 수 있는 반면에, 다른 예들에서 실질적으로 평행한 트레이스들은, 트레이스들의 전체 길이를 따라서 평행하다. 그러나, 다른 예에서, 트레이스들은, 본원에서의 정의에 의하면, 갭이 있는 전도체 또는 갭이 있는 전도체 층의 갭들을 가로질러 연장되지 않는다.
[0035] '브릿지된' 갭이 있는 전도체 및 '브릿지된' 갭이 있는 전도체 층은 본원에서 각각, 브릿지들(예를 들어, 전도성 경로)이, 하나의 트레이스로부터 인접한 다른 트레이스로 갭을 가로질러 연장되는, 갭이 있는 전도체 및 갭이 있는 전도체 층으로서 정의된다. 일반적으로, 본원에서의 정의에 의하면, 브릿지들은 인접한 트레이스들을, 트레이스들을 따르는 별개의 포인트들(points)에서 연결한다. 몇몇 예들에서, 브릿지들은, 브릿지들 간의 미리 결정된 주기성(periodicity) 또는 간격으로, 트레이스들을 따라 주기적으로 로케이팅된다. 다른 예들에서, 브릿지들은 트레이스들을 따라 랜덤하게(randomly) 로케이팅된다(즉, 브릿지들 간의 간격은 실질적으로 랜덤함). 본원에서의 논의의 단순함을 위해, 올바른 이해를 위해 구별이 필수적이지 않다면, 브릿지된 갭이 있는 전도체뿐만 아니라 브릿지된 갭이 있는 전도체 층에서의 갭들의 브릿징 및 브릿지들은 일반적으로, 보편성을 잃지 않으면서, '주기적인 브릿지들' 및 '주기적인 브릿징'으로서 지칭될 것이다.
[0036] 또한, 본원에서 사용되는 바와 같이, 'a' 라는 관사는, 특허 기술들에서의 'a' 라는 관사의 일반적인 의미, 즉, '하나 또는 그 초과(one or more)'의 의미를 갖는 것으로 의도된다. 예를 들어, '층(a layer)'은 하나 또는 그 초과의 층들을 의미하며 이로써, '층(the layer)'은 본원에서 '층(들)(the layer(s))'을 의미한다. 또한, 본원에서, '정상부(top)', '바닥부(bottom)', '상부(upper)', '하부(lower)', '상향(up)', '하향(down)', '전면(front)', '후면(back)', '왼쪽(left)', 또는 '오른쪽(right)'에 대한 임의의 참조는 본원에서 제한으로 의도되지 않는다. 본원에서, '약(about)' 이라는 용어는, 값에 적용되는 경우, 일반적으로, 그 값을 생성하는 데에 사용된 장비의 공차 범위 내를 의미하거나, 또는 몇몇 예들에서, 명백하게 다르게 명시되지 않는 한, 플러스 또는 마이너스 10%, 또는 플러스 또는 마이너스 5%, 또는 플러스 또는 마이너스 1%를 의미한다. 또한, 본원에서 사용되는 바와 같은, 본원에서의 '실질적으로(substantially)'라는 용어는 대다수(majority), 또는 거의 전부(almost all), 또는 전부, 또는, 예를 들어, 약 51% 내지 약 100%의 범위의 양을 의미한다. 게다가, 본원에서의 예들은 오직 예시적인 것으로만 의도되고, 논의의 목적들을 위해서 제시되며 제한으로서 제시되지 않는다.
[0037] 본원에서 설명되는 원리들의 다양한 예들에 따르면, 멀티레벨 마스크 회로 제조 방법이 제공된다. 멀티레벨 마스크 회로 제조 방법은 다층 회로를 생성하는 데에 사용될 수 있다. 특히, 생성된 다층 회로는 전기적으로 격리된 크로스오버들을 가질 수 있다. 다양한 예들에서, 전기적으로 격리된 크로스오버들을 전극들의 쌍들 사이에 갖는 투영 정전용량 터치 센서를 포함하는, 그러나 이에 제한되지는 않는 다양한 다층 회로들이, 본원에서 설명되는 멀티레벨 마스크 회로 제조 방법을 사용하여 생성될 수 있다.
[0038] 몇몇 예들에서, 투명한 전도체 재료들뿐만 아니라 실질적으로 투명한 기판이, 멀티레벨 마스크 회로 제조 방법과 함께 사용되어 실질적으로 투명한 다층 회로(예를 들어, 투명한 투영 정전용량 터치 센서)의 제조를 용이하게 할 수 있다. 투영 정전용량 터치 센서와 같은 투명한 다층 회로들은, 예를 들어, 터치 스크린 기반 사용자 인터페이스 어플리케이션들을 위해 플랫 패널 디스플레이와 함께 채용될 수 있다. 투명한 투영 정전용량 터치 센서뿐만 아니라 실질적으로 불-투명한 투영 정전용량 터치 센서 양자 모두가, 지문 센서들 및 다른 유사한 생체 측정 어플리케이션들을 포함하는, 그러나 이에 제한되지는 않는 다양한 다른 어플리케이션들에서 사용될 수 있다.
[0039] 다양한 예들에 따르면, 멀티레벨 마스크 회로 제조 방법은 멀티레벨 마스크를 사용하여 제 1 전도체 층을 패터닝하는 단계를 포함한다. 제 1 전도체는, 예를 들어, 기판 상에 있을 수 있다. 몇몇 예들에서, 제 1 전도체 층 패터닝(즉, 이하의 방법(100))은, 제 1 전도체 층과, 멀티레벨 마스크 위에 놓인 제 2 전도체 층 사이에 전기적 격리를 제공한다. 이러한 예들에서, 패터닝 동안 멀티레벨 마스크를 언더컷팅하는 것에 의해 전기적 격리가 제공된다. 다른 예들에서, 제 1 전도체 층의 패터닝(즉, 이하의 방법(300))은, 제 1 전도체 층과, 멀티레벨 마스크 아래에 놓인 제 2 전도체 층 사이에 전기적 격리를 제공한다. 이러한 다른 예들에서 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함하고, 전기적 격리는, 브릿지된 갭이 있는 전도체, 및 제 2 전도체 층과 제 1 전도체 층 사이의 절연 층(예를 들어, 유전체 층) 양자 모두에 의해 제공된다.
[0040] 도 1은 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크 회로 제조 방법(100)의 흐름도를 예시한다. 특히, 도 1에 예시된 멀티레벨 마스크 회로 제조 방법(100)은, 제 2 전도체 층이 멀티레벨 마스크 위에 놓인 제 1 전도체 층의 패터닝을 제공한다. 또한, 도 1에 예시된 멀티레벨 마스크 회로 제조 방법(100)은 패터닝 동안 멀티레벨 마스크를 언더컷팅하는 것에 의해 전기적 격리를 제공한다.
[0041] 예시된 바와 같이, 멀티레벨 회로 제조 방법(100)은 제 1 전도체 층 상에 멀티레벨 마스크를 적용하는 단계(110)를 포함한다. 몇몇 예들에서, 제 1 전도체 층은 기판 상에 있을 수 있다. 몇몇 예들에서, 다른 층이 제 1 전도체 층과 기판의 표면 사이에 있을 수 있다.
[0042] 다양한 예들에 따르면, 멀티레벨 마스크가 제 1 전도체 층의 표면(예를 들어, 정상부 표면)에 적용된다(110). 몇몇 예들에서, 멀티레벨 마스크는, 제 1 전도체 상에서 인 시츄로(in situ) 멀티레벨 마스크 내에 마스크 재료를 형성하기 위한 임프린트 리소그래피(예를 들어, 나노임프린트 리소그래피) 또는 유사한 방법을 사용하여 적용될 수 있다(110). 예를 들어, 마스크 재료는 뉴저지주 크랜버리에 소재한 Norland Products에 의해 제조되는 NOA(Norland optical adhesives) 계열(family)로부터의 폴리머 및 폴리메틸메타크릴레이트(PMMA)와 같은, 그러나 이에 제한되지는 않는 재료일 수 있고, 멀티레벨 마스크의 패턴은, 멀티레벨 마스크를 인 시츄로 형성하기 위해, 이러한 재료 내에 임프린팅되거나 임프레싱된다(impressed). 다른 예에서, 멀티레벨 마스크는, 사전-패터닝된(pre-patterned) 또는 사전-형성된, 마스크 재료의 시트(sheet) 또는 층으로서 제 1 전도체 층 상에 적용될 수 있다(110). 예를 들어, 사전-패터닝된 마스크 재료 시트는, 적용 단계(110)에 앞서서 스탬핑(stamping) 또는 몰딩(molding) 프로세스에 의해 생성될 수 있으며, 그런 후에, 적용 단계(110) 동안, 제 1 전도체 층의 표면에 접착되거나(glued) 다른 방법으로 장착된다(affixed).
[0043] 다양한 예들에 따르면, 멀티레벨 마스크는 복수의 레벨들을 갖는다. 예를 들어, 멀티레벨 마스크는, 수직 방향 또는 멀티레벨 마스크의 평면에 수직인 z-방향으로 적어도 2개의 레벨들을 가질 수 있다. 예를 들어, 멀티레벨 마스크의 더 얇은 영역이 제 1 레벨을 나타낼 수 있거나 그에 대응할 수 있는 한편, 더 두꺼운 영역 또는 부분은, 2개의 레벨들 중 제 2 레벨을 나타낼 수 있거나 그에 대응할 수 있다. 또한, 멀티레벨 마스크는, 종래의(즉, 단일 레벨) 포토리소그래피 마스크와 거의 같은 방식으로, x-방향 및 y-방향 중 하나 또는 양자 모두의 방향으로 정의된 패턴을 포함할 수 있다. 이로써, 멀티레벨 마스크는, 오직 단일 층만을 갖는 2-차원(2-D) 마스크들로부터 멀티레벨 마스크를 구분하기 위해, 3-차원(3-D) 마스크로서 특징지어질 수 있다.
[0044] 또한, 다양한 예들에 따르면, 멀티레벨 마스크를 적용한(110) 이후, 제 1 전도체 층의 부분은 멀티레벨 마스크에 의해 노출될 수 있다. 특히, 멀티레벨 마스크는, 제 1 전도체 층의 부분을 노출시키는 개구부를 가질 수 있다. 몇몇 예들에서, 멀티레벨 마스크의 잔여부(예를 들어, 초기에 제 1 레벨보다 더 얇은 레벨 제로)는, 초기에 마스크의 개구부를 차단할 수 있다. 제 1 전도체 층의 노출된 부분이 완전하게 노출되는 것을 보장하기 위해, 잔여부가 제거될 수 있다. 예를 들어, 잔여 부분은 멀티레벨 마스크가 플라즈마 에칭을 겪게 함으로써 제거될 수 있다. 몇몇 예들에 따르면, 잔여부의 제거는 적용 단계(110)의 부분으로서 수행될 수 있다.
[0045] 도 2a-2g는, 예를 들어, 방법(100)을 사용하는, 다층 회로(200)의 제조를 예시한다. 도 2a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크 회로 제조(100) 동안의 다층 회로(200)의 단면도를 예시한다. 특히, 도 2a는 제 1 전도체 층(220) 상의 멀티레벨 마스크(210)를 예시한다. 도 2a에 예시된 멀티레벨 마스크(210)는, 다양한 예들에 따른, 멀티레벨 마스크 회로 제조 방법(100)의 멀티레벨 마스크를 적용하는 단계(110)의 결과일 수 있거나 그러한 방법에 의해 제공될 수 있다.
[0046] 도 2a에 예시된 바와 같이, 제 1 전도체 층(220)은 기판(202)에 인접하고, 그러한 기판에 의해 지지된다. 예시된 멀티레벨 마스크(210)는 제 1 레벨(212) 및 제 2 레벨(214)을 포함한다. 예시된 바와 같이, 제 1 레벨(212)은 제 2 레벨(214)보다 더 얇다. 예시된 멀티레벨 마스크(210)는 개구부(216)를 더 갖는다. 예시된 바와 같이, 개구부(216)는 기판(202) 상의 제 1 전도체 층(220)의 부분(222)을 노출시킨다.
[0047] 다시 도 1을 참조하면, 멀티레벨 마스크 회로 제조 방법(100)은 제 1 전도체 층의 노출된 부분을 에칭하는 단계(120)를 더 포함한다. 다양한 예들에 따르면, 에칭 단계(120)는 제 1 전도체 층의 노출된 부분을 제거한다. 또한, 다양한 예들에 따르면, 에칭 단계(120)는, 멀티레벨 마스크의 둘레에서, 제 1 전도체 층의 언더컷팅을 제공한다.
[0048] 특히, 에칭(120)은, 멀티레벨 마스크를 언더컷팅하고 멀티레벨 마스크에 의해 노출되지 않은, 둘레에서의 제 1 전도체 층의 부분들을 제거하기 위해, 둘레를 따라 제 1 전도체 층을 선택적으로 과다-에칭하는 단계를 포함할 수 있다. 즉, 에칭(120) 동안의 과다-에칭은, 멀티레벨 마스크 아래에 놓인, 제 1 전도체 층의 부분들을 제거한다. 예를 들어, 액상(liquid-phase) 또는 '습식 에칭'(예를 들어, 에천트 용액을 사용함)가, 제 1 전도체 층을 에칭하기(120) 위해 사용될 수 있다. 제 1 전도체 층은, 제 1 전도체 층의 노출된 부분들을 제거하기에 충분히 길뿐만 아니라, 멀티레벨 마스크 둘레 아래에 놓인 제 1 전도체 층의, 습식 에칭에 의한 제거를 허용하기에 충분히 긴 미리 결정된 시간 기간 동안, 습식 에칭에 노출될 수 있다. 언더컷팅의 정도 또는 깊이는, 예를 들어, 에칭 단계(120) 동안 채용된 미리 결정된 시간 기간에 의해 쉽게 제어될 수 있다. 몇몇 예들에서, 멀티레벨 마스크의 둘레에서, 제 1 전도체 층의 부분들의 적어도 몇몇 이방성 재료 제거를 제공하는 한, 언더컷팅을 제공하는 데에 건식 에칭(예를 들어, 플라즈마 에천트)이 사용될 수 있다.
[0049] 도 2b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2a에 예시된 다층 회로(200)의, 제 1 전도체 층(220)을 에칭한(120) 이후의 단면도를 예시한다. 특히, 도 2b는 제 1 전도체 층(220)의 노출된 부분들(222)을 에칭한(120) 결과를 예시한다. 도 2b에 예시된 바와 같이, 에칭 단계(120)는 제 1 전도체 층(220)의 노출된 부분(222)을 제거했을뿐 아니라, 에칭 단계(120)는 또한, 위치들(224)에서, 멀티레벨 마스크(210)를 언더컷팅했다. 언더컷팅의 깊이(D)는, 예를 들어, 에칭 단계(120) 동안 에천트에 대한 노출의 기간(length)(예를 들어, 미리 결정된 에칭 시간)에 의해 제어될 수 있다.
[0050] 언더컷팅이, 멀티레벨 마스크(210)의 특정한 마스크 부분들 하의 제 1 전도체 층(220)의 실질적으로 전부를 제거할 수 있다는 점을 주지한다. 예를 들어, 제 1 전도체 층(220)의 전도체 재료는, 위에 놓인 멀티레벨 마스크의 폭이 언더컷팅 깊이(D)의 약 2배 미만인 경우, 위치(224')로부터 완전히 제거될 수 있다. 에칭 단계(120) 동안의, 특정한 위치들(224')에서의 제 1 전도체 층(220)의 전도체 재료의 제거는, 패터닝된 제 1 전도체 층(220)의 부분을, 다른 전도체 재료 또는 다른 부분으로부터 (예를 들어, 도 2c에 예시된 위치들(224')에서) 선택적으로 격리시키는 데에 사용될 수 있다.
[0051] 다시 도 1을 참조하면, 멀티레벨 마스크 회로 제조 방법(100)은 제 2 전도체 층을 증착시키는 단계(130)를 더 포함한다. 특히, 제 2 전도체 층은 멀티레벨 마스크를 커버하기 위해 증착된다(130). 제 2 전도체 층을 증착시키는 단계(130)는, 에칭 단계(120)에 의해 노출된 기판의 부분을 더 커버할 수 있다. 몇몇 예들에서, 증착 단계(130)는, 예를 들어, 노출될 수 있는 기판의 임의의 부분들과 함께 멀티레벨 마스크 양자 모두의 전체 표면을 컨포멀한(conformal) 방식으로 실질적으로 커버할 수 있다.
[0052] 도 2c는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2b에 예시된 다층 회로(200)의, 제 2 전도체 층을 증착시킨(130) 이후의 단면도를 예시한다. 예시된 바와 같이, 제 2 전도체 층(230)은 다층 회로(200)를 컨포멀하게 코팅한다. 특히, 증착 단계(130)의 결과로서, 제 2 전도체 층(230)은, 제 1 레벨(212) 및 제 2 레벨(214)을 포함하는 멀티레벨 마스크(210)를 코팅한다. 예시된 바와 같이, 제 2 전도체 층(230)은 또한, 멀티레벨 마스크(210)의 개구부들(216)에서 기판(202)을 코팅한다. 또한, 예시된 바와 같이, 제 2 전도체 층(230)은, 위치들(224)에서 언더컷팅에 의해, 제 1 전도체 층(220)으로부터 전기적으로 격리된다.
[0053] 몇몇 예들에서, 제 2 전도체 층을 증착시키는 단계(130)는 실질적으로 등방성인 증착을 사용하여 수행될 수 있다. 예를 들어, 제 2 전도체 층(230)은, 증발 증착(evaporative deposition) 및 스퍼터링을 포함하는, 그러나 이에 제한되지는 않는 등방성 증착 방법을 사용하여 증착될 수 있다(130). 등방성 증착은, 예를 들어, 제 2 전도체 층이, 언더컷팅의 위치들(224)에서 멀티레벨 마스크 하의 공간들을 충진하고, 그러한 위치들에서 제 1 전도체 층(220)에 접촉하거나 연결되는 것을 방지할 수 있다. 다양한 예들에 따르면, 위치들(224)에서의 언더컷팅과 함께 등방성 증착은 제 1 및 제 2 전도체 층들(220, 230) 사이에 전기적 격리를 제공할 수 있다.
[0054] 다시 도 1을 참조하면, 멀티레벨 마스크 회로 제조 방법(100)은 제 2 전도체 층의 부분을 선택적으로 제거하는 단계(140)를 더 포함한다. 특히, 다양한 예들에 따르면, 선택적으로 제거되는(140) 제 2 전도체 층의 부분은 멀티레벨 마스크 위에 놓인 부분이다. 몇몇 예들에서, 선택적으로 제거된 부분은, 예를 들어, 멀티레벨 마스크의 제 2 레벨 위에 놓인 부분일 수 있다. 이러한 예들에서, 제 2 전도체 층의 다른 부분은 제거되지 않을 수 있다(즉, 선택적 제거 단계(140) 이후에 남을 수 있음). 제거되지 않은 다른 부분은, 예를 들어, 제 1 마스크 레벨 위에 놓인 부분일 수 있다. 몇몇 예들에서, 멀티레벨 마스크 위에 놓이지 않은 제 2 전도체 층의 부분은 제거되지 않는다. 예를 들어, 기판 상에 증착된(130) 제 2 전도체 층의 부분(예를 들어, 에칭 단계(120)에 의해 노출됨)은 선택적 제거 단계(140) 이후에 남을 수 있다.
[0055] 몇몇 예들에서(예를 들어, 예시된 바와 같은), 멀티레벨 마스크 위에 놓인 제 2 전도체 층을 선택적으로 제거하는 단계(140)는, 기판 및 멀티레벨 마스크 상의 제 2 전도체 층의 표면을 다른 마스크 재료로 커버하는 단계(142)를 포함한다. 몇몇 예들에 따르면, 커버하는 단계(142)는, 실질적으로 평탄한 표면을 갖는 커버링 마스크 층을 생성하기 위해, 다양한 보이드들(voids) 및 오목부들(depressions)을 충진한다. 몇몇 예들에서, 실질적으로 평탄한 표면 처리된(surfaced) 마스크 층은 제 2 전도체를 완전히 커버할 수 있다.
[0056] 예를 들어, 표면은, 액체 형태(예를 들어, 액체 폴리머)의 다른 마스크 재료로 제 2 전도체 층을 플러드 코팅(flood coating)하고 그런 후에 다른 마스크 재료를 고형화(solidifying)하는 것에 의해 커버된다(142). 다른 마스크 재료는, 예를 들어, 멀티레벨 마스크에서 사용되는 마스크 재료의 액체 형태일 수 있다. 다른 마스크 재료는, 그에 따라서 고형화되는, 열적으로 또는 UV 경화 가능한 재료일 수 있다. 플러드 코팅은 스핀 코팅, 스프레이 코팅, 등에 의해 수행될 수 있다. 다른 예들에서, 액체 폴리머는, 슬롯 다이(slot die) 및 그라비어 방법들(gravure methods)을 포함하는, 그러나 이에 제한되지는 않는 다른 어플리케이션 방법들을 사용하여 적용될 수 있다. 다른 마스크 재료의 액체는, 실질적으로 평탄한 표면을 가지면서 고형화될 수 있다. 다른 예들에서, 기계적 폴리싱 또는 다른 표면 평탄화(planarization) 방법에 의해 표면 평탄도가 제공될 수 있다.
[0057] 선택적으로 제거하는 단계(140)는, 멀티레벨 마스크 위에 놓인 제 2 전도체 층의 부분을 노출시키기 위해, 다른 마스크 재료를 부식시키는 단계(144)를 더 포함할 수 있다. 특히, 부식 단계(144)는, 선택적으로 제거될(140) 제 2 전도체 층의 부분을 노출시킬 수 있다. 몇몇 예들에서, 선택적으로 노출된 부분은 멀티레벨 마스크의 제 2 레벨(예를 들어, 더 두꺼운 부분) 위에 놓인 제 2 전도체 층의 부분이다. 몇몇 예들에서, 멀티레벨 마스크의 제 1 레벨(예를 들어, 더 얇은 부분) 위에 놓인 제 2 전도체 층의 다른 부분은 부식 단계(144)에 의해 노출되지 않는다. 몇몇 예들에 따르면, 다른 마스크 재료는 플라즈마 에칭을 사용하여 부식될 수 있다(144).
[0058] 선택적으로 제거하는 단계(140)는, 노출된 부분을 제거하기 위해, 제 2 전도체 층의 노출된 부분을 에칭하는 단계(146)를 더 포함할 수 있다. 다양한 예들에 따르면, 에칭 단계(146)는 습식 에칭(예를 들어, 습식 에천트 또는 에천트 용액) 또는 건식 에칭(예를 들어, 플라즈마 에천트)을 채용할 수 있다. 에칭 단계(146) 동안, 다른 마스크 재료는, 노출되지 않은, 제 2 전도체 층의 (예를 들어, 기판 상의 또는 제 1 레벨 위에 놓인) 부분들을 보호할 수 있다.
[0059] 도 2d는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2c에 예시된 다층 회로(200)의, 다른 마스크 재료(240)로 제 2 전도체 층(230)을 커버한(142) 이후의 단면도를 예시한다. 예시된 바와 같이, 제 2 전도체 층(230)의 표면을 완전하게 커버하기 위해, 표면은 다른 마스크 재료(240)로 커버된다(142). 다른 마스크 재료(240)는 표면의 보이드들 및 오목부들을 실질적으로 충진하고, 도 2d에 예시된 바와 같이, 다른 마스크 재료(240)의 표면은, 커버 단계(142) 이후에 실질적으로 평탄하다.
[0060] 도 2e는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2d에 예시된 다층 회로(200)의, 다른 마스크 재료를 부식시킨(144) 다음의 단면도를 예시한다. 도 2e에 예시된 바와 같이, 부식 단계(144)는 멀티레벨 마스크(210)의 제 2 레벨(214) 위에 놓인, 제 2 전도체 층(230)의 노출된 부분들(232)을 갖는다. 제 1 레벨(212) 위에 놓이거나 기판(202) 상에 직접적으로 있는(예를 들어, 기판 표면 상에 놓임), 제 2 전도체 층(230)의 다른 부분들(234)은, 도 2e에 예시된 바와 같이, 부식 단계(144)에 의해 노출되지 않는다. 특히, 다른 마스크 재료(240)는, 부식 단계(144) 이후에, 제 2 전도체 층(230)의 다른 부분들(234)을 커버하고 보호한다. 몇몇 예들에서, 멀티레벨 마스크(210) 및 제 1 전도체 층(220) 위에 로케이팅된, 부식 단계(144)에 의해 노출되지 않은, (멀티레벨 마스크(210)의 제 1 레벨(212) 위에 놓인) 제 2 전도체 층(230)의 부분(234')은, 이하에서 설명되는 바와 같은, 다층 회로(200)의 크로스오버를 형성할 수 있다.
[0061] 도 2f는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2e에 예시된 다층 회로(200)의, 제 2 전도체 층(230)의 노출된 부분들의 에칭(146) 다음의 단면도를 예시한다. 도 2f에 예시된 바와 같이, 제 2 전도체 층(230)의 노출된 부분들은 에칭 단계(146)에 의해 제거되었다. 부식 단계(144)에 의해 노출되지 않았던, 제 2 전도체 층(230)의 부분들(234)은 에칭 단계(146)에 의해 제거되지 않으며, 따라서, 예시된 바와 같이, 남는다.
[0062] 도 2g는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 2f에 예시된 다층 회로(200)의, 모든 마스크 재료들(210, 240)의 제거 이후의 단면도를 예시한다. 특히, 도 2g는 제 2 전도체 층(230)으로부터 전기적으로 격리된 제 1 전도체 층(220)을 갖는 다층 회로(200)를 예시한다. 전기적 격리는, 예를 들어, 언더컷팅(224)에 대응하는 갭들(250)에 의해 표현되는, 제 1 및 제 2 전도체 층들(220, 230)의 패터닝된 부분들 사이의 간격에 의해 제공될 수 있다.
[0063] 도 2g는 또한, 제 1 전도체 층(220)의 아래에 놓인 부분의 위를 지나가지만, 그러한 부분으로부터 전기적으로 격리된 크로스오버(260)를 예시한다. 크로스오버(260)는, 크로스오버들(260) 하를 지나가는, 제 1 전도체 층(220)의 부분에 연결되지 않으면서, 제 2 전도체 층(230)의 부분들을 연결할 수 있다. 크로스오버(260)는, 예를 들어, 제 1 전도체 층(220) 위에 놓였던, 제 2 전도체 층(230)의 부분(234')으로부터 형성될 수 있다. 멀티레벨 마스크 회로 제조 방법(100)은, 크로스오버 브릿지, 예를 들어, 실질적으로 지지되지 않거나 '플로팅하는(floating)' 크로스오버 브릿지를 통합하는 다양한 회로들을 제조하는 데에 사용될 수 있다. 특히, 방법(100)은 본원에서 설명되는 원리들의 예에 따른 투영 정전용량 터치 센서를 제조하는 데에 사용될 수 있다. 투영 정전용량 터치 센서들의 설명은 이하에서 더 설명된다. 몇몇 예들에서(예시되지 않음), 멀티레벨 마스크(210)는 에칭 단계(146) 이후에 남을 수 있는데, 예를 들어, 크로스오버 브릿지 하에 남아서 크로스오버 브릿지에 대한 물리적 지지부를 제공한다. 몇몇 예들에서(예시되지 않음), 제 1 전도체 층(220)은 브릿지된 갭이 있는 전도체를 포함할 수 있는데, 이는, 본원에서 설명되는 원리들의 예에 따라 이하에서 더 설명된다.
[0064] 도 3은 본원에서 설명되는 원리들과 일치하는 다른 예에 따른, 멀티레벨 마스크 회로 제조 방법(300)의 흐름도를 예시한다. 특히, 도 3에 예시된 멀티레벨 마스크 회로 제조 방법(300)은, 제 2 전도체 층이 멀티레벨 마스크 아래에 놓인 제 1 전도체 층의 패터닝을 제공하고, 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함한다. 브릿지된 갭이 있는 전도체의 예들은 이하에서 더 상세하게 설명된다. 또한, 도 3에 예시된 멀티레벨 마스크 회로 제조 방법(300)은, 브릿지된 갭이 있는 전도체, 및 제 2 전도체 층과 제 1 전도체 층 사이의 절연 층 양자 모두를 사용하여, 제 1 및 제 2 전도체 층들 사이에 전기적 격리를 제공한다.
[0065] 도 3에 예시된 바와 같이, 멀티레벨 마스크 회로 제조 방법(300)은 제 2 전도체 층 상에 멀티레벨 마스크를 적용하는 단계(310)를 포함한다. 다양한 예들에 따르면, 멀티레벨 마스크 및 멀티레벨 마스크의 적용은, 멀티레벨 마스크 회로 제조 방법(100)과 관련하여 상기 설명된 멀티레벨 마스크 및 멀티레벨 마스크의 적용과 실질적으로 유사할 수 있다. 특히, 멀티레벨 마스크는, 임프린트 리소그래피(예를 들어, 나노임프린트 리소그래피) 또는 다른 유사한 방법을 사용하여 인 시츄로 형성될 수 있다. 대안적으로, 멀티레벨 마스크는, 적용될 수 있는, 사전-패터닝된 또는 사전-형성된 재료 층 또는 시트일 수 있다. 또한, 멀티레벨 마스크는, 상기 설명된 바와 같이, 복수의 레벨들(예를 들어, 제 1 레벨 및 제 2 레벨)을 가질 수 있고, 적용된(310) 이후에, 멀티레벨 마스크 아래에 놓인 층의 부분을 노출시킬 수 있다. 그러나 상기와는 다르게, 다양한 예들에 따르면, 제 1 전도체 층 및 제 2 전도체 층 중 양자 모두가 멀티레벨 마스크 아래에 놓이고, 멀티레벨 마스크는 제 2 전도체 층(예를 들어, 제 2 전도체 층의 표면) 상에 적용된다(310). 또한, 다양한 예들에 따르면, (예를 들어, 멀티레벨 마스크의 레벨 제로 또는 잔여 부분을 제거한 이후) 멀티레벨 마스크는 제 2 전도체 층의 부분을 노출시킬 수 있다.
[0066] 도 4a-4d는, 예를 들어, 방법(300)을 사용하는 다층 회로(400)의 제조를 예시한다. 도 4a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 멀티레벨 마스크 회로 제조 방법(300)에 따른 제조 동안의 다층 회로(400)의 단면도를 예시한다. 특히, 도 4a는 제 2 전도체 층(420) 상의 멀티레벨 마스크(410)를 예시한다. 다양한 예들에 따르면, 도 4a에 예시된 제 2 전도체(420) 상의 멀티레벨 마스크(410)는, 멀티레벨 마스크 회로 제조 방법(300)의 적용 단계(310)의 결과일 수 있거나 또는 그러한 단계에 의해 제공될 수 있다. 또한, 도 4a에 예시된 바와 같이, 제 2 전도체 층(420)은 제 1 전도체 층(430) 위에 있다. 제 1 전도체 층(430)은 기판(402)에 인접하고 기판(402)에 의해 지지되며, 예시된 바와 같이, 제 2 전도체 층(420)과 제 1 전도체 층(430) 사이에 절연 층(440)이 샌드위치된다. 또한, 예시된 바와 같이, 멀티레벨 마스크(410)는 제 1 레벨(412) 및 제 2 레벨(414)을 포함한다. 예시된 바와 같이, 제 1 레벨(412)은 제 2 레벨(414)보다 더 얇다. 부가적으로, 예시된 바와 같이, 멀티레벨 마스크(410)는 제 2 전도체 층(420)의 부분(422)을 노출시킨다.
[0067] 다시 도 3을 참조하면, 멀티레벨 마스크 회로 제조 방법(300)은, 예를 들어, 멀티레벨 마스크에 의해 노출된, 제 1 전도체 층, 절연 층, 및 제 2 전도체 층의 부분들을 제거하기 위해, 멀티레벨 마스크에 의해 노출된 층들을 에칭하는 단계(320)를 더 포함한다. 다양한 예들에 따르면, 에칭 단계(320)는, 제 1 전도체 층 아래의 기판을 노출시키기 위해, 제 1 전도체 층, 절연 층, 및 제 2 전도체 층의 각각으로부터, 멀티레벨 마스크에 의해 노출된 지역 내의 재료들을 제거한다. 특히, 에칭 단계(320) 다음에, 기판의 부분은 모든 위에 놓인 층들이 제거된다(cleaned).
[0068] 몇몇 예들에서, 노출된 층들을 에칭하는 단계(320)는, 멀티레벨 마스크에 의해 노출된, 제 2 전도체 층의 부분을 제거하기 위해 에천트를 사용하는 것을 포함한다. 몇몇 예들에서, 에천트는 습식 에천트(예를 들어, 에천트 용액)일 수 있다. 다른 예들에서, 에천트는 건식 에천트(예를 들어, 플라즈마) 또는 습식 및 건식 에천트들의 조합일 수 있다. 다양한 예들에 따르면, 에칭 단계(320)에서 사용되는 에천트는, 제 2 전도체의 노출되는 부분을 노출시키는, 멀티레벨 마스크의 개구부를 통해 적용될 수 있다.
[0069] 제 2 전도체 층의 노출된 부분이 일단 제거되면, 에칭 단계(320)는, 멀티레벨 마스크에 의해 후속하여 노출되는, 절연 층의 부분을 제거하는 단계를 더 포함한다. 절연 층의 노출된 부분은, 예를 들어, 제 2 전도체 층의 노출된 부분이 에천트에 의해 제거된 지역 바로 아래에 있을 수 있다. 절연 층의 노출된 부분의 제거는, 절연 층의 재료에 작용하는 에천트를 적용하는 것에 의해 제공될 수 있다. 예를 들어, 절연 층의 노출된 부분은 플라즈마 에칭(예를 들어, 유전체가 폴리머일 경우)에 의해, 또는 적합한 습식 에천트(예를 들어, 에천트 용액)에 의해 제거될 수 있다. 몇몇 예들에서, 제 2 전도체 층의 노출된 부분들을 제거하는 데에 사용된 동일한 에천트가 또한, 절연 층의 노출된 부분들을 제거하는 데에 사용될 수 있다.
[0070] 에칭 단계(320)는, 절연 층의 노출된 부분의 제거 다음에 멀티레벨 마스크에 의해 후속하여 노출되는, 제 1 전도체 층의 부분을 제거하기 위해, 에천트를 사용하는 것을 더 포함한다. 노출된 제 1 전도체 부분을 제거하는 것은, 예를 들어, 제 2 전도체 층을 에칭하는 데에 사용된 동일한 에천트를 사용하는 것을 포함할 수 있다. 다른 예들에서, 에칭 단계(320) 동안에, 제 1 전도체 층, 절연 층, 및 제 2 전도체 층 중 각각의 층의 노출된 부분들을 제거하는 데에 동일한 에천트가 사용될 수 있다. 전부 3개의 제 1 전도체 층, 절연 층, 및 제 2 전도체 층의 노출된 부분들이 에천트에 의해 제거되거나 제거되지 않는 것은, 예를 들어, 다양한 층들이 에천트에 노출되는 동안의 시간의 양에 의해 결정될 수 있다.
[0071] 도 4b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4a에 예시된 다층 회로(400)의, 에칭 단계(320) 이후의 단면도를 예시한다. 특히, 도 4b는, 제 1 전도체 층(430) 및 절연 층(440)의 대응하는 부분들의 제거가 후속되는, 제 2 전도체 층(420)의 노출된 부분(422)을 제거하기 위한 에칭 단계(320)의 결과를 예시한다. 예시된 바와 같이, 기판(402)의 부분(402')은 에칭 단계(320) 이후에 노출된다. 층들의 에칭 단계(320)는 실질적으로 층들, 특히 제 1 및 제 2 전도체 층들을 패터닝한다.
[0072] 다시 도 3을 참조하면, 멀티레벨 마스크 회로 제조 방법(300)은, 멀티레벨 마스크의 제 1 레벨에 대응하는 부분들에서 제 2 전도체 층을 노출시키기 위해, 멀티레벨 마스크를 부식시키는 단계(330)를 더 포함한다. 다양한 예들에 따르면, 부식 단계(330) 이후, 멀티레벨 마스크의 제 2 레벨은 제 2 전도체 층의 다른 부분들을 계속 커버한다. 부식 단계(330)는 예를 들어, 플라즈마 에칭에 의해 달성될 수 있다.
[0073] 도 4c는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4b에 예시된 다층 회로(400)의, 멀티레벨 마스크를 부식시킨 단계(330) 이후의 단면도를 예시한다. 예시된 바와 같이, 부식 단계(330)는, 제 2 전도체 층(420)의 부분(424)을 노출시키기 위해, 멀티레벨 마스크(410)의 제 1 레벨(412)에 대응하는 마스크 재료를 전반적으로 제거했다. 멀티레벨 마스크의 제 2 레벨(414)에 대응하는, 제 2 전도체 층(420)의 다른 부분들은 커버된 채로 남고, 따라서 부식 단계(330) 다음에 멀티레벨 마스크에 의해 보호된다.
[0074] 다시 도 3을 참조하면, 멀티레벨 마스크 회로 제조 방법(300)은 부식 단계(330)에 의해 노출된, 제 2 전도체 층의 부분을 에칭하는 단계(340)를 더 포함한다. 제 2 전도체 층의 노출된 부분들을 에칭하는 단계(330)는, 예를 들어, 에칭 단계(320)에서 사용된 에천트와 실질적으로 유사한 에천트를 채용할 수 있다. 노출된 부분들의 에칭 단계(340) 다음에, 제 2 전도체 층은 패터닝된 것으로 여겨진다. 몇몇 예들에서, 회로 제조는 에칭 단계(340) 이후에 완료될 수 있다. 다른 예들에서, 제 2 전도체 층을 에칭하는 단계(340)에 의해 노출된, 절연 층의 부분들은, 회로 제조를 완료하기 위해, 제거될 수 있다. 절연 층의 노출된 부분들은, 예를 들어, 에칭 단계(320) 동안 절연 층을 제거하는 것과 실질적으로 유사한 방식으로 제거될 수 있다.
[0075] 도 4d는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 4c에 예시된 다층 회로(400)의, 에칭 단계(340) 및 멀티레벨 마스크의 남은 부분들의 제거 다음의 단면도를 예시한다. 특히, 예시된 바와 같이, 부식 단계(330)에 의해 생성된 제 2 전도체 층의 노출된 부분(424)(도 4c)은, 노출된 부분(424)을 제거하기 위해, 에칭되었다(340). 또한, 예시된 바와 같이, 제 2 전도체 층(420)이 에칭되었을(340) 때 노출된, 절연 층(440)의 부분이 또한 제거되었다(예를 들어, 에칭에 의해). 도 4d의 점선은, 절연 층의 노출된 부분이, 제거 이전에 있었을 곳을 예시한다. 최종적으로, 도 4d에 예시된 바와 같이, 멀티레벨 마스크(410)의 남은 부분들(예를 들어, 도 4c의 멀티레벨 마스크의 제 2 레벨(414))이 다층 회로(400)로부터 제거되었다. 다층 회로(400)는 다양한 유형들 중 임의의 유형의 회로들, 예를 들어, 이하에서 더 설명되는 바와 같은, 지지된 크로스오버 브릿지, 및 브릿지된 갭이 있는 전도체를 갖는 투영 정전용량 터치 센서일 수 있다. 그러므로, 멀티레벨 마스크 회로 제조 방법(300)은 또한, 그러한 투영 정전용량 터치 센서를 제조하는 방법일 수 있다.
[0076] 몇몇 예들에서(예시되지 않음), 멀티레벨 마스크 회로 제조 방법(300)은, 멀티레벨 마스크를 적용하는 단계(310)에 앞서서, 제 1 전도체 층, 절연 층, 및 제 2 전도체 층 중 하나 또는 그 초과의 층들을 기판 상에 갖는 기판을 제공하는 단계를 더 포함할 수 있다. 대안적으로, 몇몇 예들에서(예시되지 않음), 방법(300)은, 이러한 재료 층들 중 하나 또는 그 초과의 재료 층들을 이미 제 위치(in place)에 포함하는 기판(예를 들어, 제 1 전도체 층은 있지만 절연 층 또는 제 2 전도체는 없는 기판, 또는 제 1 전도체 층 및 절연 층은 있지만 제 2 전도체는 없는 기판)을 수용하고 제 위치에 있지 않은 층들을 제공하는 단계를 더 포함할 수 있다.
[0077] 몇몇 예들에서, 층들의 기판을 제공하는 단계는, 제 1 전도체 층을 형성하기 위해, 기판의 표면 상에 전도체 재료를 증착시키는 단계, 및 브릿지된 갭이 있는 전도체를 형성하기 위해, 제 1 전도체 층을 패터닝하는 단계를 포함한다. 기판을 제공하는 단계는, 패터닝된 제 1 전도체 층의 브릿지된 갭이 있는 전도체 상에 절연 층을 증착시키는 단계, 및 증착된 절연 층 상에 제 2 전도체 층을 증착시키는 단계를 더 포함한다. 결과적으로, 도 4a에 예시된 바와 같이, 예를 들어, 기판은 층들의 스택을 포함하고, 상기 스택은 제 1 전도체 층(430), 절연 층(440), 및 제 2 전도체 층(420)을 포함한다.
[0078] 본원에서 설명되는 원리들의 몇몇 예들에 따르면, 브릿지형 갭이 있는 전도체는, 상기 주지된 바와 같이 ,제 1 전도체 층을 패터닝하는 것에 의해 형성될 수 있다. 다양한 예들에 따르면, 패터닝은 포토리소그래피, 임프린트 리소그래피, 및 레이저 어블레이션(ablation) 중 하나 또는 그 초과를 사용하여, 브릿지된 갭이 있는 전도체의 패턴을 제 1 전도체 층에 정의하는 것을 포함할 수 있다. 특히, 제 1 전도체 층은, 적절한 방법을 사용하여, 인접한 트레이스들 사이에 주기적인 브릿징이 있는, 복수의 평행한, 이격된 트레이스들로 패터닝될 수 있다. 트레이스들의 폭은 약 100나노미터(nm) 내지 약 500미크론(㎛)일 수 있다. 다른 예에서, 트레이스들의 폭은 약 2㎛ 내지 약 200㎛일 수 있다. 다양한 예들에 따르면, 트레이스들 사이의 갭은 약 10nm 내지 수 미크론일 수 있다. 예를 들어, 갭은 약 100nm 내지 약 3㎛일 수 있다.
[0079] 주기적인 브릿징의 간격(즉, 피치)은 브릿지된 갭이 있는 전도체를 채용하는 회로에 의해 좌우되는 전기적 격리 조건에 의해 결정된다. 예를 들어, 브릿징의 피치는, 회로 패턴으로 패터닝한 이후, 인터커넥팅된(interconnected) 전도체의 충분히 큰 지역이, 브릿지된 갭이 있는 전도체에 존재하는 것을 보장하기에 충분히 작도록 선택될 수 있다. 동시에, 브릿징 피치는, 충분한 전기적 격리를 제공하기에 충분히 크도록 선택될 수 있다. 브릿징 피치의 예는 투영 정전용량 터치 센서 어플리케이션과 관련하여 이하에서 논의된다.
[0080] 도 5는 본원에서 설명되는 원리들과 일치하는 예에 따른, 브릿지된 갭이 있는 전도체(500)의 평면도를 예시한다. 예시된 바와 같이, 브릿지된 갭이 있는 전도체(500)는, 트레이스들(510) 사이의 갭들(520)에 의해 분리된, 평행한, 이격된 트레이스들(510)을 포함한다. 브릿지된 갭이 있는 전도체(500)의 트레이스들(510)은, 트레이스들(510)을 따라 주기적으로 이격된 브릿지들(530)에 의해, 갭들(520)을 가로질러 인터커넥팅된다. 또한 예시된 바와 같이, 브릿지들(530)은, 트레이스들(510)의 사형(serpentine) 인터커넥션을 형성하기 위해, 트레이스(510)의 양쪽 측(either side) 상에서 교번한다. 다른 예들에서(예시되지 않음), 브릿지들(530)은 정렬될 수 있거나(즉, 교번하지 않음), 심지어, 트레이스들(510)을 따라 랜덤하게 로케이팅될 수 있다. 도 5에 예시된 바와 같이, 브릿지된 갭이 있는 전도체(500)의 브릿징 피치는 치수(H)에 의해 표시된다. 다양한 예들에 따르면, 브릿지들(530)과 함께 갭들(520)은, 이하에서 설명되는 바와 같이, (예를 들어, 패터닝 이후의) 브릿지된 갭이 있는 전도체의 제 1 부분과 제 2 부분 사이의 전기적 격리를 제공하는 것을 용이하게 할 수 있다.
[0081] 본원에서 설명되는 다층 회로들의 다양한 층들에 대해 유용한 재료들은 이하에서 설명되는 재료들을 포함한다. 몇몇 예들에서, 제 1 전도체 층의 전도체 재료 및 제 2 전도체 층의 전도체 재료는 실질적으로 유사할 수 있다. 다른 예들에서, 제 1 및 제 2 전도체 층들의 전도체 재료들은 실질적으로 유사하지 않을 수 있다. 예를 들어, 제 1 전도체 층 및 제 2 전도체 층 중 하나 또는 양자 모두는, 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 및 금(Au)과 같은, 그러나 이에 제한되지는 않는, 금속을 포함할 수 있다. 몇몇 예들에서, 전도체 재료는, 층들에 배열된 금속 조합들 및 금속 합금들을 포함하는 금속들의 조합들을 포함할 수 있다. 다른 예들에서, 전도체 재료는 전도성 폴리머 필름 또는 도핑된 반도체 필름(예를 들어, 도핑된 폴리실리콘)을 포함할 수 있다.
[0082] 다양한 예들에 따르면, 제 1 전도체 층 및 제 2 전도체 층 중 하나 또는 양자 모두의 전도체 재료는 투명한 전도체일 수 있다. 본원에서, '투명한' 전도체는, 적외선, 가시광선, 및 자외선 스펙트럼 범위 중 하나 또는 그 초과에서 광학적으로 투명한 것으로 일반적으로 고려되는 전도체로서 정의된다. 산화 인듐 주석(ITO), 플루오린 도핑된 주석 산화물(FTO), 인듐-도핑된 카드뮴 산화물 및 알루미늄-도핑된 아연 산화물(AZO)과 같은, 그러나 이에 제한되지는 않는, 다양한 투명한 전도체 산화물들(TCO들)이 사용될 수 있다. 게다가, 폴리(3,4-에틸렌다이옥시싸이오펜)과 같은, 그러나 이에 제한되지는 않는 특정한 폴리머 필름들뿐만 아니라 그래핀 및 탄소 나노튜브들을 사용하는 필름들을 포함하는, 그러나 이에 제한되지는 않는 다양한 유기 필름들이 투명 전도체 재료로서 사용될 수 있다. 제 1 전도체 층 및 제 2 전도체 층 중 하나 또는 양자 모두의 전도체 재료는, 투명하든 또는 실질적으로 불-투명하든, 예를 들어, 증발, 스퍼터링, 금속-유기 화학 기상 증착(MOCVD), 스프레이 열분해(pyrolysis), 및 펄스형 레이저 증착(PLD)뿐만 아니라, 폴리머 필름들의 경우에는 스핀 코팅 또는 스프레이 코팅을 포함하는, 그러나 이에 제한되지는 않는, 다양한 얇은 필름 증착 방법들을 사용하여, 증착될 수 있다.
[0083] 상기 설명된 다양한 에칭 동작들에서 사용되는 에천트들은, 부분적으로는, 에칭되는 특정 층 또는 층들의 구성 재료에 따라, 일반적으로 선택된다. 예를 들어, 폴리머 재료를 제거하는(예를 들어, 멀티레벨 마스크를 부식시키는) 경우, 다양한 형태들의 플라즈마 에칭이 건식 에칭으로서 사용될 수 있다. 그러나, 건식 에칭은, 상기 주지된 바와 같이, 다른 재료들 및 층들과 함께 채용될 수 있다. 예를 들어, 플루오로카본(C-F)(예를 들어, 테트라플루오로메탄(CF4) 또는 육플루오르화황(SF6)) 플라즈마 에칭이, 몰리브덴(Mo) 또는 티타늄(Ti)과 같은 금속을 포함하는 전도체 층을 에칭하는 데에 채용될 수 있다. 습식 에천트들이 또한 전형적으로, 에칭되는 재료 또는 재료 조합들에 기초하여 선택된다. 예를 들어, 플루오르화수소(HF) 산 에천트(HF:H2O2:H2O) 및 염산 에천트(HCl:H2O)와 같은, 그러나 이에 제한되지는 않는 습식 에천트가, 산화 인듐 주석(ITO)을 포함하는 전도체 층을 에칭하는 데에 사용될 수 있다. 구리-계 전도체 층을 에칭하는 것은, 예를 들어, Transene Copper Etch APS-100과 같은 습식 에천트를 사용하여 달성될 수 있다. Transene Copper Etch APS-100은 메사추세츠 주 댄버스 소재의 Transene Corporation의 구리-타겟형(copper-targeted) 습식 에칭 제품이다. 추가적인 예에서, 전도체 층이, 전도체 재료로서 실리콘(예를 들어, 도핑된 폴리실리콘)을 포함하는 경우, 질산 및 플루오르화 암모늄을 포함하는 수용액(HNO3/NH4F:H2O) 또는 수산화칼륨(KOH) 용액을 포함하는 습식 에칭이 에천트로서 사용될 수 있다.
[0084] 몇몇 예들에서, 상기 설명된 절연 층(예를 들어, 층(440))은, PMMA, 폴리이미드, 폴리에스테르, 폴리카보네이트, 폴리테트라플루오로에틸렌(PTFE), 및 다양한 열적 또는 UV 경화된 수지들을 포함하는, 그러나 이에 제한되지는 않는 다양한 유기 절연 재료들 중 임의의 재료를 포함할 수 있다. 유기 절연 재료들은, 스핀 코팅, 그라비어, 슬롯 다이, 또는 층을 형성하는 유사한 방법들을 사용하여, 절연 층으로서 증착될 수 있다. 다른 예들에서, 절연 층은, 절연 산화물 필름, 절연 질화물 필름, 절연 황화물 필름, 또는 다른 유사한 무기 절연 필름들을 포함할 수 있다. 절연 산화물들, 질화물들, 불화물들, 및 황화물들은, 예를 들어, 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 주석 산화물(SnO2), 티타늄 산화물(TiO2), 실리콘 질화물(Si3N4), 탄탈륨 산화물(Ta2O5), 탄탈륨 질화물(TaN), 마그네슘 불화물(MgF2), 및 아연 황화물(ZnS)을 포함하지만, 이에 제한되지는 않는다. 산화물들, 질화물들, 및 황화물들, 등과 같은 무기 재료들을 포함하는 절연 층은, 스퍼터링 및 화학 기상 증착을 포함하는, 그러나 이에 제한되지는 않는 다양한 방법들을 사용하여, 층 또는 필름으로서 증착될 수 있다. 절연 층은 습식 에칭 및 건식 에칭 중 하나 또는 양자 모두를 사용하여 에칭될 수 있다. 예를 들어, 유기 재료계 절연 층은 플라즈마 에칭(즉, 건식 에칭)을 사용하여 에칭될 수 있다. 실리콘 이산화물과 같은 무기 절연 필름은, 예를 들어, 플루오르화수소 산의 수용액과 같은, 그러나 이에 제한되지는 않는, 습식 에천트 용액을 사용하여, 에칭될 수 있다. 실리콘 이산화물 필름은 또한, 플라즈마 반응기에서, CHF3 및 O2에 의해 에칭될 수 있다. 플라즈마 에칭 조건들은 일반적으로, 산화물 필름 두께뿐만 아니라 플라즈마 반응기의 디자인에 의존한다.
[0085] 본원에서 설명되는 원리들의 몇몇 예들에 따르면, 다층 회로가 제공된다. 다양한 예들에 따르면, 다층 회로는, 제 1 전도체 층 및 제 2 전도체 층 ― 적어도, 제 1 전도체 층의 부분은, 제 2 전도체 층의 부분에 의해, 크로스오버되거나 브릿지됨 ― 을 포함하는, 실질적으로 임의의 회로일 수 있다. 또한, 본원에서의 정의에 의하면, 제 2 전도체 층의 브릿징 부분은, 적어도, 다층 회로에서의 브릿징의 포인트에서, 제 1 전도체 층으로부터 전기적으로 격리된다. 다층 회로들의 예들은, 투영 정전용량 터치 센서, 액티브 백플레인 회로, 및 크로스포인트 또는 크로스바 어레이를 포함하지만, 이에 제한되지는 않는다. 논의의 목적들을 위해, 보편성을 잃지 않으면서, 예로서, 다층 회로를 보여주는 데에 투영 정전용량 터치 센서가 본원에서 사용될 것이다.
[0086] 몇몇 예들에 따르면, 투영 정전용량 터치 센서는 제 2 전극에 인접한 제 1 전극을 포함한다. 몇몇 예들에서, 제 1 전극은 복수의 제 1 전극들 중의 전극일 수 있고, 제 2 전극은 복수의 제 2 전극들 중의 전극일 수 있다. 제 1 전극을 포함하는 복수의 제 1 전극들은 서로 전기적으로 인터커넥팅될 수 있다. 유사하게, 제 2 전극을 포함하는 복수의 제 2 전극들은 서로 전기적으로 인터커넥팅될 수 있다. 또한, 복수의 제 1 전극들은 복수의 제 2 전극들로부터 전기적으로 격리된다. 몇몇 예들에서, 복수의 제 1 전극들은 복수의 제 2 전극들 사이에 배치된다(interspersed with)(예를 들어, 배치된 전극들의 그리드 패턴을 형성함). 또한, 복수의 제 1 및 제 2 전극들은, 직사각형 어레이, 또는 그리드 패턴에서, 복수의 제 1 전극들이 전극들의 복수의 행들로서 인터커넥팅되고, 복수의 제 2 전극들이 전극들의 복수의 열들로서 인터커넥팅되는 그리드 패턴으로 배열될 수 있다. 제 1 전극과 제 2 전극 사이의 정전용량의 변화는, 예를 들어, 터치된 그리드의 위치를 감지하는 데에 사용될 수 있다.
[0087] 몇몇 예들에서, 투영 정전용량 터치 센서는 기판에 의해 지지되고, 복수의 전극들 양자 모두는 기판의 동일한 표면 상에 있다. 몇몇 예들에서, 기판은 투명할 수 있고, 또한, 기판은 가요성(예를 들어, 플라스틱 시트 또는 필름)일 수 있다. 예를 들어, 기판은 가요성의 투명한 폴리에스테르 시트 또는 필름을 포함할 수 있다. 다른 예들에서, 투명한 기판은, 유리, 폴리스티렌, 아크릴(PMMA), 및 폴리카보네이트를 포함하는, 그러나 이에 제한되지는 않는 필름의 투명한 시트일 수 있다.
[0088] 도 6a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 투영 정전용량 터치 센서(600)의 평면도를 예시한다. 도 6b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 6a에 예시된 투영 정전용량 터치 센서(600)의 부분의 사시도를 예시한다. 특히, 도 6a는, 투영 정전용량 터치 센서(600)의 전극들의 직사각형 그리드에서, 전극들의 행으로서 인터커넥팅된 복수의 제 1 전극들(610) 및 전극들의 열로서 인터커넥팅된 복수의 제 2 전극들(620)을 예시한다. 예시된 바와 같이, 복수의 제 1 전극들(610)은, 복수의 제 1 전극들(610)의 재료와 동일 평면에 있는 행들을 따라 인터커넥션들에 의해 직접 인터커넥팅된다. 복수의 제 2 전극들(620)은 열을 따라 크로스오버 브릿지들(622)에 의해 인터커넥팅된다. 크로스오버 브릿지들(622)은 전극들(610)의 전도체 재료 위를 지나가지만, 그러한 전도체 재료로부터 전기적으로 격리된다. 도 6b는 복수의 제 2 전극들(620)의 쌍을 연결하는 크로스오버 브릿지(622)를 예시한다. 예시된 바와 같이, 크로스오버 브릿지(622)는 복수의 제 1 전극들(610)의 쌍 사이의 연결부 위를 지나간다. 또한 예시된 바와 같이, 전극들(610, 620)은 기판(602) 상에 있고 기판에 의해 지지된다.
[0089] 상기 제공된 바와 같이, 도 1에 예시된 회로 제조 방법(100)은 투영 정전용량 터치 센서를 제조하는 방법으로서 사용될 수 있다. 특히, 투영 정전용량 터치 센서는 회로 제조 방법(100)에 따라 제조될 수 있는데, 여기서, 멀티레벨 마스크를 사용하여 패터닝된 제 2 전도체 층 및 제 1 전도체 층의 부분들은, 투영 정전용량 터치 센서의 대향하는 제 1 전극들 및 제 2 전극들에 대응한다. 예를 들어, 제 1 전도체 층을 패터닝하는 것은 제 1 전극들을 제공할 수 있고, 후속하는 제 2 전도체의 증착 단계(130) 및 제 2 전도체의 부분의 제거 단계(140)는 제 2 전극들을 제공할 수 있다. 제 1 전극들은 도 6a에 예시된 전극들(610)일 수 있다. 마찬가지로, 제 2 전극들은 도 6a에 예시된 전극들(620)일 수 있다.
[0090] 또한, 회로 제조 방법(100)에서 사용되는 멀티레벨 마스크는, 멀티레벨 마스크의 얇은 영역인 제 1 마스크 레벨 및, 멀티레벨 마스크의 상대적으로 더 두꺼운 영역인 제 2 마스크 레벨을 가질 수 있다. 제 1 마스크 레벨 상에 증착된, 제 2 전도체 층의 부분은 크로스오버 브릿지를 형성할 수 있고, 크로스오버 브릿지는, 크로스오버 브릿지 하를 지나가는 패터닝된 제 1 전도체 층의 부분 위에 있고, 그러한 부분으로부터 전기적으로 격리된다. 몇몇 예들에서, 크로스오버 브릿지는 투영 정전용량 터치 센서의, 제 2 전극들(예를 들어, 전극들(620))의 쌍을 인터커넥팅하도록, 그리고 제 1 전극들(예를 들어, 전극들(610))의 쌍 사이의 인터커넥션 위를 횡단하도록(cross) 구성된다. 예를 들어, 도 2g의 플로팅하는 크로스오버 브릿지(260)를 참고한다. 제 1 마스크 레벨(212) 상에 증착된 제 2 전도체 층(230)의 부분에 의해 제공된 크로스오버 브릿지(260)는 도 6b에 예시된 크로스오버 브릿지(622)와 실질적으로 유사할 수 있다.
[0091] 제 1 전극들 및 제 2 전극들 중 하나 또는 양자 모두를 위한 재료들은, 상기 설명된 재료들 중 임의의 재료와 같은, 투명한 전도체 재료를 포함할 수 있다. 몇몇 예들에서, 제 1 및 제 2 전극들을 지지하는 기판(예를 들어, 도 6a-6b의 기판(602))이 또한 투명하다. 투명한 기판 상의 투명한 전도체 재료가, 예를 들어, 실질적으로 투명한 투영 정전용량 터치 센서를 제조하는 데에 채용될 수 있다. 게다가, 투영 정전용량 터치 센서(예를 들어, 센서(600))를 제조하는 방법(예를 들어, 방법(100))에서 사용되는 제 1 전도체 층은 브릿지된 갭이 있는 전도체(예를 들어, 브릿지된 갭이 있는 전도체(500))일 수 있다. 몇몇 예들에 따르면, 브릿지된 갭이 있는 전도체는 투명한 전도체 재료를 포함할 수 있다.
[0092] 본원에서 설명되는 원리들의 몇몇 예들에 따르면, 투영 정전용량 터치 센서는, 제 1 전도체 층의 브릿지된 갭이 있는 전도체의 패터닝된 부분을 포함하는 제 1 전극을 포함할 수 있다. 브릿지된 갭이 있는 전도체는 갭들에 의해 분리된 복수의 트레이스들을 갖고, 갭들은, 예를 들어, 도 5에 예시된 바와 같이, 인접한 평행한 트레이스들을 서로 전기적으로 연결하기 위해, 주기적으로 브릿지된다. 투영 정전용량 터치 센서는, 제 1 전극에 인접하고 제 1 전극으로부터 측방향으로(laterally) 오프셋된 제 2 전극을 포함하는 제 2 전도체 층, 및 제 1 전도체 층의 브릿지된 갭이 있는 전도체의 부분을, 제 2 전극을 포함하는 제 2 전도체 층의 위에 놓인 부분으로부터 전기적으로 격리시키기 위한 절연 층을 더 포함한다. 제 1 전도체 층의 브릿지된 갭이 있는 전도체의 패터닝된 부분의 갭들의 적어도 일부는 제 1 전극을 제 2 전극으로부터 전기적으로 더 격리시키도록 구성된다. 몇몇 예들에서, 제 1 전도체 층 및 제 2 전도체 층은 투명한 전도체 재료를 포함한다. 몇몇 예들에서, 갭들의 주기적인 브릿징의 간격은 제 1 전극을 포함하는 복수의 전극들의 피치 미만이다. 상기 언급된 바와 같이, 투영 정전용량 터치 센서는 멀티레벨 마스크 회로 제조 방법(300)에 따라 제조될 수 있다.
[0093] 예를 들어, 투영 정전용량 터치 센서는 도 6a에 예시된 투영 정전용량 터치 센서(600)와 실질적으로 유사할 수 있다. 특히, 도 6a에 예시된 복수의 제 1 전극들(610)은, 주기적으로 브릿지된 갭들(도 6a에 예시되지 않음)을 갖는 브릿지된 갭이 있는 전도체 층을 포함할 수 있다. 복수의 제 1 전극들(610)의 피치는 치수(P)에 의해 주어진다. 본원에서, 전극들(610)의 '피치'(또는 동등하게, 전극들(620)의 피치)는 행(또는 열)을 따라서 전극들의 중앙-대-중앙 간격으로서 정의된다.
[0094] 도 7a는 본원에서 설명되는 원리들과 일치하는 예에 따른, 투영 정전용량 터치 센서(700)의 부분의 확대된 사시도를 예시한다. 도 7a에 예시된 투영 정전용량 터치 센서(700) 부분은, 도 6a에 예시된 투영 정전용량 터치 센서(600)의 부분일 수 있다. 특히, 확대된 사시도에 예시된 부분은 투영 정전용량 터치 센서(700)의 제 2 전극들(720)의 쌍을 연결하는 크로스오버 브릿지(722)를 포함한다. 크로스오버 브릿지(722)는, 예시된 바와 같이, 제 1 전극들(710)의 쌍 사이의 연결부 위를 횡단하고, 그러한 연결부로부터 전기적으로 격리된다. 또한, 예시된 바와 같이, 투영 정전용량 터치 센서(700)는 기판(702) 상에 있다.
[0095] 도 7a에 예시된 바와 같이, 제 1 전극들(710)은 제 1 전도체 층(732)의 브릿지된 갭이 있는 전도체, 또는 간단하게, 제 1 전극들(710)의 형상(예를 들어, 도 6a에 예시된 바와 같은 다이아몬드 형상)으로 패터닝된 브릿지된 갭이 있는 전도체 층(732)을 포함한다. 또한, 도 7a에 예시된 바와 같이, 제 2 전극들(720) 및 크로스오버 브릿지(722)는, 제 2 전도체 층(736)의 부분, 유전체 층(734)의 부분, 및 브릿지된 갭이 있는 전도체 층(732)의 부분을 포함하는 층들의 스택을 포함한다. 투영 정전용량 터치 센서(700)는 상기 설명된 바와 같은 회로 제조 방법(300)에 따라 제조될 수 있다. 특히, 브릿지된 갭이 있는 전도체 층(732), 유전체 층(734), 및 제 2 전도체 층(736)은, 각각, 예를 들어, 도 3의 멀티레벨 마스크 회로 제조 방법(300)에 따라 제조된, 도 4a-4d에 예시된 다층 회로(400)의, 제 1 전도체 층(430), 유전체 층(440), 및 제 2 전도체 층(420)과 실질적으로 유사할 수 있다. 게다가, 다양한 예들에 따르면, 제 2 전극들(720)의 제 2 전도체(736) 하의 브릿지된 갭이 있는 전도체 층(732)의 아래에 놓인 부분의 갭들 중 일부는, 브릿지된 갭이 있는 전도체(732')의 아래에 놓인 부분이, 제 1 전극들(710)의 브릿지된 갭이 있는 전도체 층(732)의 나머지로부터 전기적으로 격리되는 것을 보장한다.
[0096] 도 7b는 본원에서 설명되는 원리들과 일치하는 예에 따른, 도 7a에 예시된 투영 정전용량 터치 센서(700)의 부분의 평면도를 예시한다. 예를 들어, 제 1 전극들(710)을 만드는 데에 사용되는 브릿지된 갭이 있는 전도체 층(732)의 주기적인 브릿지들(738)의 피치(H)는, 브릿지된 갭이 있는 전도체 층(732) 내의 트레이스의 공통 측 상의 브릿지들(738) 사이의 중앙-대-중앙 간격으로서 정의될 수 있다. 또한, 제 2 전극들(720) 사이의 크로스오버 브릿지(722)의 폭은, 도 7b에 예시된 바와 같이, C로서 정의될 수 있다. 피치(H)가 연결 폭(C)의 약 2배보다 더 큰 경우, 전기적 격리가 제공될 수 있다. 예를 들어, 피치(H)는 폭(C)의 3배일 수 있다.
[0097] 다양한 예들에 따르면, 주기적인 브릿지들의 피치(H)는 제 1 전극 피치(P)의 약 절반 미만일 수 있다. 제 1 전극 피치(P)의 약 절반 미만인 주기적인 브릿지 피치(H)는, 예를 들어, 제 1 전극 내의 실질적인 전기적 연결성(connectivity)을 제공할 수 있다. 몇몇 예들에서, 주기적인 브릿지 피치(H)는 제 1 전극 피치(P)의 약 4분의 1 미만이다. 몇몇 예들에서, 주기적인 브릿지 피치(H)는 전극 피치(P)보다 훨씬 작지만, 연결부 폭(C)의 약 2배보다는 더 크다. 몇몇 예들에서, 주기적인 브릿지 피치(H)는, 가능한 작도록, 그러나 전기적 격리를 제공하기 위해 연결부 폭(C)보다 여전히 충분히 더 크도록 선택된다.
[0098] 본원에서 설명되는 원리들의 몇몇 예들에 따르면, 회로 제조 시스템이 제공된다. 회로 제조 시스템은, 예를 들어, 센서(600 또는 700)인 투영 정전용량 터치 센서와 같은, 그러나 이에 제한되지는 않는 다층 회로들을 제조하는 데에 사용될 수 있다. 몇몇 예들에서, 회로 제조 시스템은, 상기 설명된 회로 제조 방법(100)에 따라, 회로들, 예를 들어, 다층 회로(200)를 제조하는 데에 사용될 수 있다. 몇몇 예들에서, 제조된 회로는 전적으로 기판의 단일 측 상에 제조된 투영 정전용량 터치 센서일 수 있다.
[0099] 도 8은 본원에서 설명되는 원리들과 일치하는 예에 따른, 회로 제조 시스템(800)을 예시한다. 예시된 바와 같이, 회로 제조 시스템(800)은 멀티레벨 마스크 어플리케이터(applicator)(810)를 포함한다. 멀티레벨 마스크 어플리케이터(810)는 기판 상의 재료 층, 예를 들어, 제 1 전도체 층에 멀티레벨 마스크를 적용하도록 구성된다. 몇몇 예들에서, 멀티레벨 마스크 어플리케이터(810)는, 상기 설명된 회로 제조 방법(100)의 멀티레벨 마스크(210)를 적용하는(110) 데에 사용된다. 논의의 단순함을 위해, 도 8의 회로 제조 시스템(800)은 멀티레벨 마스크 회로 제조 방법(100) 및 도 1 및 2a-2g와 관련하여 이하에서 설명될 것이다.
[0100] 특히, 멀티레벨 마스크 어플리케이터(810)에 의해 적용된 멀티레벨 마스크는 제 1 전도체 층의 부분을 노출시킬 수 있다. 멀티레벨 마스크는, 회로 제조 방법(100)과 관련하여 상기 논의된 바와 같이, 제 2 레벨보다 더 얇은 제 1 레벨을 포함한다. 몇몇 예들에서, 멀티레벨 마스크 어플리케이터(810)는, 멀티레벨 마스크를 적용하기 위해, 임프린트 리소그래피를 채용하도록 구성될 수 있다. 임프린트 리소그래피는, 예를 들어, 멀티레벨 마스크를 인 시츄로 형성하도록 구성될 수 있다.
[0101] 회로 제조 시스템(800)은 제 1 에칭 서브시스템(820)을 더 포함한다. 제 1 에칭 서브시스템(820)은 멀티레벨 마스크에 의해 노출된, 제 1 전도체 층의 부분을 에칭하고 제거하도록 구성된다. 또한, 에칭 서브시스템(820)은 멀티레벨 마스크의 둘레에서 언더컷팅을 제공하도록 구성된다. 몇몇 예들에 따르면, 제 1 에칭 서브시스템(820)에 의해 제공되는 에칭 및 언더컷팅은 회로 제조 방법(100)과 관련하여 상기 설명된 에칭 단계(120)와 실질적으로 유사할 수 있다.
[0102] 회로 제조 시스템(800)은 증착 서브시스템(830)을 더 포함한다. 증착 서브시스템(830)은 기판의 임의의 노출된 부분들 및 멀티레벨 마스크 위에 제 2 전도체 층을 증착시키도록 구성된다. 몇몇 예들에서, 증착 서브시스템(830)에 의한 증착은 방법(100)과 관련하여 상기 설명된, 제 2 전도체 층을 증착시키는 단계(130)와 실질적으로 유사하다. 특히, 증착 서브시스템(830)은 제 2 전도체 층을, 실질적으로 컨포멀한 코팅으로서 멀티레벨 마스크 위에 증착시킬 수 있다.
[0103] 회로 제조 시스템(800)은 다른 마스크 재료로 제 2 전도체 층의 표면을 커버하도록 구성된 마스크 재료 어플리케이터(840)를 더 포함한다. 몇몇 예들에 따르면, 다른 마스크 재료를 이용한 제 2 전도체 표면의 커버링은 회로 제조 방법(100)과 관련하여 상기 설명된, 제 2 전도체 층의 표면을 커버하는 단계(142)와 실질적으로 유사하다. 특히, 마스크 재료 어플리케이터(840)에 의해 사용되는 다른 마스크 재료는, 몇몇 예들에 따르면, 액체 형태일 수 있다. 또한, 마스크 재료 어플리케이터(840)에 의해 생성된, 결과적인 다른 마스크 층(예를 들어, 도 2d의 다른 마스크(240))은, 제 2 전도체 표면을 커버하기 위해 적용된 이후, 실질적으로 평탄할 수 있다. 대안적으로, 회로 제조 시스템(800)은, 제 2 전도체 층 상의 실질적으로 평탄한 마스크 층을 달성하기 위해, 평탄화 서브시스템(예를 들어, 화학적 폴리싱, 기계적 폴리싱, 또는 화학 기계적 폴리싱(CMP))을 더 포함한다.
[0104] 회로 제조 시스템(800)은 마스크 부식 서브시스템(850)을 더 포함한다. 마스크 부식 서브시스템(850)은 제 2 전도체 표면을 커버하는 다른 마스크 재료를 부식시키도록 구성된다. 특히, 다른 마스크 재료는, 멀티레벨 마스크 위에 놓인 제 2 전도체 층의 부분을 노출시키기 위해, 마스크 부식 서브시스템(850)에 의해 부식된다. 몇몇 예들에서, 제 2 전도체 층의 노출된 부분은 멀티레벨 마스크의 제 2 레벨 위에 놓인 부분이다(예를 들어, 도 2e 참고). 몇몇 예들에서, 마스크 부식 서브시스템(850)은 플라즈마 에칭 시스템을 포함한다. 몇몇 예들에서, 마스크 부식 서브시스템(850)은, 회로 제조 방법(100)과 관련하여 상기 설명된 바와 같은, 다른 마스크를 부식시키는 단계(144)와 실질적으로 유사한 마스크 부식을 제공한다.
[0105] 회로 제조 시스템(800)은 제 2 에칭 서브시스템(860)을 더 포함한다. 다양한 예들에 따르면, 제 2 에칭 서브시스템(860)은 제 2 전도체 층의 노출된 부분을 에칭하고 제거하도록 구성된다. 몇몇 예들에서, 제 2 에칭 서브시스템(860)은, 상기 설명된 회로 제조 방법(100)에서의 에칭 단계(146)와 실질적으로 유사한, 제 2 전도체 층의 에칭 및 제거를 제공할 수 있다. 몇몇 예들에서, 제 1 에칭 서브시스템(820)은 또한 제 2 에칭 서브시스템(860)이고, 상기 설명된 제 1 전도체 층에 부가하여 제 2 전도체 층의 노출된 부분의 에칭 및 제거를 수행하도록 구성된다.
[0106] 상기 언급된 바와 같이, 회로 제조 시스템(800)은 정전용량 터치 센서, 예를 들어, 상기 설명된 투영 정전용량 터치 센서를 제조하는 데에 사용될 수 있다. 이러한 예들에서, 증착 서브시스템(830)에 의해 멀티레벨 마스크의 제 1 레벨 상에 증착된 제 2 전도체 층의 부분은, 제 1 전도체 층의 부분 위에 있고 제 1 전도체 층의 부분으로부터 격리되는 크로스오버 브릿지를 형성하도록 구성될 수 있다. 다양한 예들에 따르면, 크로스오버 브릿지는, 투영 정전용량 터치 센서의, 제 2 전극들의 쌍을 인터커넥팅하도록, 그리고 제 1 전극들의 쌍 사이의 인터커넥션 위를 횡단하도록 구성될 수 있다.
[0107] 남은 멀티레벨 마스크의 제거는, 크로스오버 브릿지(예를 들어, 도 2g의 크로스오버 브릿지(260))가 제 1 전극 쌍 사이의 인터커넥션 위에서 플로팅하는 것을 제공한다. 예를 들어, 도 6a 및 6b에 예시된 투영 정전용량 터치 센서(600)는 회로 제조 시스템(800)을 사용하여 제조될 수 있다. 게다가, 회로 제조 시스템(800)을 사용하여 제조된 투영 정전용량 터치 센서는, 예를 들어, 도 5에 예시된 바와 같이, 제 1 전도체 층의 브릿지된 갭이 있는 전도체를 포함할 수 있다.
[0108] 따라서, 멀티레벨 마스크를 채용하는, 회로 제조 방법, 회로 제조 시스템, 및 투영 정전용량 터치 센서의 예들이 설명되었다. 상기-설명된 예들은, 본원에서 설명되는 원리들을 나타내는 많은 특정한 예들 중 일부의 단지 예시하는 것이라는 점이 이해되어야 한다. 분명하게, 당업자들은, 이하의 청구항들에 의해 정의되는 바와 같은 범위로부터 벗어나지 않고, 많은 다른 배열체들을 용이하게 고안할 수 있다.

Claims (16)

  1. 멀티레벨 마스크(multilevel mask) 회로 제조 방법으로서,
    멀티레벨 마스크를 사용하여 다층(multilayer) 회로의 제 1 전도체 층을 패터닝하는 단계를 포함하고,
    상기 제 1 전도체 층 패터닝은,
    상기 제 1 전도체 층과, 상기 멀티레벨 마스크 위에 놓인 제 2 전도체 층 사이의 전기적 격리(electrical isolation) ― 상기 전기적 격리는 상기 멀티레벨 마스크를 언더컷팅(undercutting)하는 것에 의해 제공됨 ―; 또는
    상기 제 1 전도체 층과, 상기 멀티레벨 마스크 아래에 놓인 제 2 전도체 층 사이의 전기적 격리 ― 상기 제 1 전도체 층은 브릿지된 갭이 있는 전도체(bridged gapped conductor)를 포함하고, 상기 브릿지된 갭이 있는 전도체는 평행한, 이격된 트레이스들 사이의 갭들에 의해 분리된 상기 평행한, 이격된 트레이스들을 가지며, 상기 갭들은 인접한 평행한 트레이스들을 서로 전기적으로 연결하기 위해 주기적으로 브릿지되고, 상기 전기적 격리는, 상기 제 1 전도체 층 및 상기 제 2 전도체 층의 패터닝된 부분들 사이의 간격(spacing), 및 상기 제 1 전도체 층과 상기 멀티레벨 마스크 아래에 놓인 상기 제 2 전도체 층 사이의 절연 층 양자 모두에 의해 제공됨 ―
    중 하나를 제공하기 위한 것인,
    멀티레벨 마스크 회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 전도체 층은 상기 멀티레벨 마스크 위에 놓이고, 상기 제 1 전도체 층을 패터닝하는 단계는,
    상기 멀티레벨 마스크를 상기 제 1 전도체 층 상에 적용하는 단계 ― 상기 제 1 전도체 층의 부분은 상기 멀티레벨 마스크에 의해 노출됨 ―;
    상기 제 1 전도체 층을 패터닝하도록, 상기 노출된 부분을 제거하고, 상기 멀티레벨 마스크의 둘레(periphery)에서, 상기 제 1 전도체 층의 언더컷팅을 더 제공하기 위해, 상기 제 1 전도체 층의 노출된 부분을 에칭하는 단계;
    상기 에칭 단계에 의해 노출된, 기판의 부분 및 상기 멀티레벨 마스크를 커버하기 위해, 상기 제 2 전도체 층을 증착시키는 단계; 및
    상기 멀티레벨 마스크 위에 놓인, 상기 제 2 전도체 층의 부분을 제거하는 단계를 포함하는,
    멀티레벨 마스크 회로 제조 방법.
  3. 제 2 항에 있어서,
    상기 멀티레벨 마스크 위에 놓인, 상기 제 2 전도체 층의 부분을 제거하는 단계는,
    다른 마스크 재료로 상기 기판 및 상기 멀티레벨 마스크 상의 상기 제 2 전도체 층의 표면을 커버하는 단계;
    상기 멀티레벨 마스크 위에 놓인, 상기 제 2 전도체 층의 부분을 노출시키기 위해, 상기 다른 마스크 재료를 부식시키는(eroding) 단계; 및
    상기 제 2 전도체 층의 노출된 부분을 제거하기 위해 에칭하는 단계를 포함하는,
    멀티레벨 마스크 회로 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 멀티레벨 마스크는, 상기 멀티레벨 마스크의 얇은 영역인 제 1 레벨, 및 상기 멀티레벨 마스크의 상대적으로 더 두꺼운 영역인 제 2 레벨을 갖고, 상기 제 2 전도체 층의 제거된 부분은 상기 제 2 레벨을 커버하는 부분이며, 상기 제 1 레벨 상에 증착된, 상기 제 2 전도체의 부분은, 상기 패터닝된 제 1 전도체 층 위에 있고 상기 패터닝된 제 1 전도체 층의 부분으로부터 전기적으로 격리되는 크로스오버(crossover)를 형성하는,
    멀티레벨 마스크 회로 제조 방법.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함하는,
    멀티레벨 마스크 회로 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 전도체 층은 상기 멀티레벨 마스크 아래에 놓이고, 상기 제 1 전도체 층을 패터닝하는 단계는,
    상기 멀티레벨 마스크를 상기 제 2 전도체 층 상에 적용하는 단계;
    상기 멀티레벨 마스크에 의해 노출된, 상기 제 1 전도체 층, 상기 절연 층, 및 상기 제 2 전도체 층의 부분들을 제거하기 위해, 상기 멀티레벨 마스크를 통해 에칭하는 단계;
    상기 멀티레벨 마스크의 제 1 레벨에 대응하는 상기 멀티레벨 마스크의 부분들 아래에 놓인 상기 제 2 전도체 층을 노출시키기 위해, 상기 멀티레벨 마스크를 부식시키는 단계 ― 상기 멀티레벨 마스크의 제 2 레벨은, 부식 이후, 상기 제 2 전도체 층의 다른 부분들을 커버함 ―; 및
    상기 제 1 레벨에 대응하는 상기 멀티레벨 마스크 부분들을 부식시키는 것에 의해 노출된, 상기 제 2 전도체 층의 부분들을 제거하기 위해 에칭하는 단계를 포함하는,
    멀티레벨 마스크 회로 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 전도체 층을 형성하기 위해, 기판 상에 전도성 재료를 증착시키는 단계;
    상기 브릿지된 갭이 있는 전도체를 형성하기 위해, 상기 제 1 전도체 층을 패터닝하는 단계;
    상기 제 1 전도체 층의 상기 브릿지된 갭이 있는 전도체 상에 상기 절연 층을 증착시키는 단계; 및
    상기 증착된 절연 층 상에 상기 제 2 전도체 층을 증착시키는 단계를 더 포함하고,
    상기 전도성 재료를 증착시키는 단계, 상기 제 1 전도체 층을 패터닝하는 단계, 상기 절연 층을 증착시키는 단계, 및 상기 제 2 전도체 층을 증착시키는 단계는, 상기 멀티레벨 마스크를 상기 제 2 전도체 층 상에 적용하는 단계에 앞서서 수행되는,
    멀티레벨 마스크 회로 제조 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전도체 층이 광학적으로 투명한 전도체 재료를 포함하는 것 및 상기 제 2 전도체 층이 광학적으로 투명한 전도체 재료를 포함하는 것 중 하나 또는 양자 모두인,
    멀티레벨 마스크 회로 제조 방법.
  9. 회로 제조 시스템으로서,
    멀티레벨 마스크를 기판 상의 제 1 전도체 층에 적용하기 위한 멀티레벨 마스크 어플리케이터(applicator);
    상기 멀티레벨 마스크에 의해 노출된 상기 제 1 전도체 층의 부분을 에칭하고 제거하기 위한 제 1 에칭 서브시스템 ― 상기 에칭 서브시스템은 상기 멀티레벨 마스크의 둘레에서 언더컷팅을 제공함 ―;
    상기 멀티레벨 마스크 위에 제 2 전도체 층을 증착시키기 위한 증착 서브시스템; 및
    다른 마스크 재료로 상기 제 2 전도체 층의 표면을 커버하기 위한 마스크 재료 어플리케이터;
    상기 다른 마스크 재료를 부식시키고, 상기 멀티레벨 마스크 위에 놓인, 상기 제 2 전도체 층의 부분을 노출시키기 위한 마스크 부식 서브시스템; 및
    상기 제 2 전도체 층의 노출된 부분을 제거하기 위한 제 2 에칭 서브시스템을 포함하는,
    회로 제조 시스템.
  10. 제 9 항에 있어서,
    상기 마스크 어플리케이터는, 상기 멀티레벨 마스크를 적용하기 위해, 임프린트(imprint) 리소그래피를 채용하고, 상기 임프린트 리소그래피는 상기 제 1 전도체 층 상에 인 시츄로(in situ) 상기 멀티레벨 마스크를 형성하는,
    회로 제조 시스템.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 멀티레벨 마스크 어플리케이터에 의해 적용된 상기 멀티레벨 마스크는, 상기 멀티레벨 마스크의 얇은 영역인 제 1 레벨, 및 상기 멀티레벨 마스크의 상대적으로 더 두꺼운 영역인 제 2 레벨을 갖고, 상기 마스크 부식 서브시스템은 상기 제 2 레벨로부터 상기 다른 마스크 재료를 부식시키며, 상기 제 2 에칭 서브 시스템은 상기 제 2 레벨로부터 상기 제 2 전도체 층을 제거하고, 상기 증착 서브시스템에 의해 증착된 상기 제 2 전도체 층의 부분은, 상기 제 1 전도체 층의 부분 위에 있고 상기 제 1 전도체 층의 부분으로부터 전기적으로 격리되는 크로스오버 브릿지를 형성하는,
    회로 제조 시스템.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 기판은 투명하고, 상기 제 1 전도체 층 및 상기 제 2 전도체 층 중 하나 또는 양자 모두는 투명한 전도체 재료를 포함하는,
    회로 제조 시스템.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 기판 상의 상기 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함하는,
    회로 제조 시스템.
  14. 다층 회로로서,
    갭들에 의해 분리된 복수의 트레이스(trace)들을 갖는 브릿지된 갭이 있는 전도체의 패터닝된 부분을 포함하는 제 1 전도체 층 ― 상기 갭들은, 인접한 평행한 트레이스들을 서로 전기적으로 연결하기 위해, 주기적으로 브릿지됨 ―;
    상기 제 1 전도체 층에 인접한 제 2 전도체 층; 및
    상기 제 2 전도체 층의 위에 놓인 부분으로부터, 상기 제 1 전도체 층의 브릿지된 갭이 있는 전도체의 부분을 전기적으로 격리시키기 위한 절연 층을 포함하고,
    상기 절연 층은 상기 제 2 전도체 층과 상기 브릿지된 갭이 있는 전도체의 패터닝된 부분을 포함하는 제 1 전도체 층 사이의 간격을 제공하여, 전기적 격리가 상기 제 1 전도체 층을 상기 제 2 전도체 층으로부터, 물리적으로 그리고 전기적으로 격리시킴으로써 제공되는,
    다층 회로.
  15. 제 14 항에 있어서,
    상기 다층 회로는, 상기 제 1 전도체 층의 부분을 포함하는 제 1 전극, 및 상기 제 2 전도체 층의 부분을 포함하는 제 2 전극을 갖는 투영 정전용량 터치 센서(projective capacitive touch sensor)이고, 상기 제 1 전도체 층의 상기 브릿지된 갭이 있는 전도체 또는 상기 제 2 전도체 층 중 하나 또는 그 초과는 투명한 전도체 재료를 포함하며, 상기 갭들의 주기적인 브릿징의 간격은 상기 제 1 전극을 포함하는 복수의 전극들의 피치 미만인,
    다층 회로.
  16. 멀티레벨 마스크 회로 제조 방법으로서,
    멀티레벨 마스크를 사용하여 다층 회로의 제 1 전도체 층을 패터닝하는 단계를 포함하고,
    상기 제 1 전도체 층 패터닝은, 상기 제 1 전도체 층과, 상기 멀티레벨 마스크 아래에 놓인 제 2 전도체 층 사이에 전기적 격리를 제공하는 것이고, 상기 제 1 전도체 층은 브릿지된 갭이 있는 전도체를 포함하고, 상기 전기적 격리는, 상기 브릿지된 갭이 있는 전도체, 및 상기 제 2 전도체 층과 상기 제 1 전도체 층 사이의 절연 층 양자 모두에 의해 제공되며,
    상기 제 1 전도체 층을 패터닝하는 단계는:
    상기 멀티레벨 마스크를 상기 제 2 전도체 층 상에 적용하는 단계;
    상기 멀티레벨 마스크에 의해 노출된, 상기 제 1 전도체 층, 상기 절연 층, 및 상기 제 2 전도체 층의 부분들을 제거하기 위해, 상기 멀티레벨 마스크를 통해 에칭하는 단계;
    상기 멀티레벨 마스크의 제 1 레벨에 대응하는 상기 멀티레벨 마스크의 부분들 아래에 놓인 상기 제 2 전도체 층을 노출시키기 위해, 상기 멀티레벨 마스크를 부식시키는 단계 ― 상기 멀티레벨 마스크의 제 2 레벨은, 부식 이후, 상기 제 2 전도체 층의 다른 부분들을 커버함 ―; 및
    상기 제 1 레벨에 대응하는 상기 멀티레벨 마스크 부분들을 부식시키는 것에 의해 노출된, 상기 제 2 전도체 층의 부분들을 제거하기 위해 에칭하는 단계를 포함하는,
    멀티레벨 마스크 회로 제조 방법.
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