KR102066082B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

본 발명은 미세 폭을 갖는 공통 전극과 화소 전극을 형성하여 투과율 및 휘도를 향상시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 덮도록 상기 기판 전면에 보호막을 형성하고, 상기 보호막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀을 형성하는 단계; 상기 드레인 콘택홀을 포함한 상기 보호막 상에 제 1, 제 2 금속층 및 구리층을 차례로 형성하고, 상기 구리층 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 제 2 금속층 및 구리층을 패터닝하여 제 2 금속 패턴 및 구리 패턴을 형성하는 단계; 상기 구리 패턴을 마스크로 이용하여 상기 제 1 금속층을 패터닝하여 제 1 금속 패턴을 형성하고, 동시에 상기 제 1 금속 패턴과 동일 폭을 갖도록 상기 제 2 금속 패턴을 한 번 더 패터닝하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 상기 구리 패턴을 염소 가스와 반응시켜 염화 구리 패턴을 형성하는 단계; 및 상기 염화 구리 패턴을 제거하여 상기 제 1, 제 2 금속 패턴이 차례로 적층된 구조의 화소 전극 및 공통 전극을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 기판의 제조 방법{METHOD OF FABRICATING THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 특히, 화소 전극과 공통 전극을 미세 폭으로 형성하여 투과율을 향상시킬 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중, 액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다. 상기와 같은 액정 표시 장치는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드, 동일 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching) 모드(Mode) 등으로 구동된다.
일반적인 횡전계 모드 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극, 게이트 전극을 덮도록 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되어 게이트 전극과 중첩되는 반도체층, 반도체층 상에 형성되며, 서로 이격된 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극을 덮도록 형성된 보호막 및 보호막 상에 형성되어 드레인 전극과 접속된 슬릿 형태의 화소 전극 및 화소 전극과 교번하여 형성된 공통 전극을 포함한다.
이 때, 화소 전극과 공통 전극은 보호막 상에 투명 제 1, 제 2 금속층을 차례로 형성하고, 제 2 금속층 상에 포토 레지스트 패턴을 형성하고, 포토 레지스트 패턴을 마스크로 이용하여 제 1, 제 2 금속층을 식각하여 형성된다. 그런데, 제 1, 제 2 금속층의 두께가 매우 얇아 식각액의 침투가 불리하다.
일반적으로, 제 1 금속층으로 인듐 틴 옥사이드(Indium Tin Oxide: ITO)를 이용하며, 제 2 금속층으로 몰리 티타늄(MoTi)을 이용하는데, 인듐 틴 옥사이드 및 몰리 티타늄은 식각률이 매우 낮다. 더욱이, 현재는 마스크의 해상력(Resolution) 때문에 포토 레지스트 패턴의 폭을 줄이는데 한계가 있어, 미세 폭을 갖는 화소 전극 및 공통 전극의 형성이 불가능하다.
도 1은 일반적인 횡전계 모드 박막 트랜지스터 기판의 액정 분자 배열 및 투과율 곡선을 나타낸 도면이다.
도 1과 같이, 횡전계는 화소 전극과 공통 전극 사이에서 형성되며, 화소 전극 및 공통 전극에 대응되는 영역은 횡전계가 형성되지 않는 비 구동 영역이다. 따라서, 화소 전극과 공통 전극 사이의 액정 분자는 횡전계에 의해 배열되나, 화소 전극과 공통 전극에 대응되는 영역은 액정 분자의 회전이 불가능하다. 즉, 화소 전극과 공통 전극의 폭이 넓을수록 액정의 비 구동 영역이 증가하여 표시 장치의 투과율 및 휘도가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 미세 폭을 갖는 공통 전극 및 화소 전극을 형성하여 투과율 및 휘도를 향상시킬 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 덮도록 상기 기판 전면에 보호막을 형성하고, 상기 보호막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀을 형성하는 단계; 상기 드레인 콘택홀을 포함한 상기 보호막 상에 제 1, 제 2 금속층 및 구리층을 차례로 형성하고, 상기 구리층 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 제 2 금속층 및 구리층을 패터닝하여 제 2 금속 패턴 및 구리 패턴을 형성하는 단계; 상기 구리 패턴을 마스크로 이용하여 상기 제 1 금속층을 패터닝하여 제 1 금속 패턴을 형성하고, 동시에 상기 제 1 금속 패턴과 동일 폭을 갖도록 상기 제 2 금속 패턴을 한번 더 패터닝하는 단계; 상기 포토 레지스트 패턴을 제거하는 단계; 상기 구리 패턴을 염소 가스와 반응시켜 염화 구리 패턴을 형성하는 단계; 및 상기 염화 구리 패턴을 제거하여 상기 제 1, 제 2 금속 패턴이 차례로 적층된 구조의 화소 전극 및 공통 전극을 형성하는 단계를 포함한다.
상기 포토 레지스트 패턴을 마스크로 이용하여 패터닝된 상기 제 2 금속 패턴 및 구리 패턴은 상기 포토 레지스트 패턴의 폭보다 좁은 폭을 갖는다.
상기 제 2 금속 패턴 및 구리 패턴은 동일 폭을 갖는다.
상기 구리 패턴을 마스크로 이용하여 패터닝된 상기 제 1 금속 패턴 및 한번 더 패터닝된 제 2 금속 패턴은 상기 구리 패턴의 폭보다 좁은 폭을 갖는다.
상기 제 1 금속 패턴 및 한번 더 패터닝된 제 2 금속 패턴은 동일 폭을 갖는다.
상기 화소 전극 및 상기 공통 전극은 1㎛ 내지 2㎛의 폭을 갖도록 형성된다.
상기 염화 구리를 제거하는 것은 상기 기판을 염산에 노출시켜 상기 염화 구리를 제거한다.
상기 기판을 염산에 노출시키는 것은 염산이 담긴 수조에 상기 기판을 디핑(Dipping)하거나, 분사 노즐을 이용하여 상기 기판 표면에 염산을 분사한다.
상기 제 1 금속층은 틴 옥사이드, 인듐 틴 옥사이드, 인듐 징크 옥사이드, 인듐 틴 징크 옥사이드 같은 투명 전도성 산화물로 형성한다.
상기 제 2 금속층은 몰리브덴, 몰리 티타늄과 같은 불투명 금속층으로 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 기판의 제조 방법은 식각률이 높은 구리 패턴을 마스크로 이용하여 미세 폭을 갖는 공통 전극 및 화소 전극을 형성할 수 있다. 이에 따라, 공통 전극 및 화소 전극에 대응되는 비 구동 영역을 감소시켜, 본 발명의 박막 트랜지스터 기판을 갖는 표시 장치의 투과율 및 휘도를 향상시킬 수 있다.
도 1은 일반적인 횡전계 모드 박막 트랜지스터 기판의 액정 분자 배열 및 투과율 곡선을 나타낸 도면이다.
도 2a 내지 도 2h는 본 발명의 박막 트랜지스터 기판을 형성하는 공정을 나타낸 단면도이다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명의 박막 트랜지스터 기판의 공정 단면도이다.
먼저, 도 2a와 같이, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 게이트 금속층을 형성한다. 그리고, 게이트 금속층을 패터닝하여 게이트 전극(105) 및 게이트 배선(미도시)을 형성하고, 동시에, 게이트 배선(미도시)과 이격되도록 공통 배선(미도시)을 형성한다.
이 때, 게이트 전극(105)은 게이트 배선(미도시)의 일측에서 돌출 형성되거나 게이트 배선(미도시)의 일부 영역으로 정의될 수 있다. 그리고, 공통 배선(미도시)은 폐루프 형상으로 형성되거나 게이트 배선(미도시)과 평행한 방향으로 형성될 수 있다. 이어, 게이트 배선(미도시), 게이트 전극(105) 및 공통 배선(미도시)을 덮도록 기판(100) 전면에 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 게이트 절연막(110)을 형성한다.
게이트 금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
도 2b와 같이, 게이트 절연막(110) 상에 반도체층(115), 데이터 배선(미도시) 및 소스, 드레인 전극(120a, 120b)을 형성한다. 반도체층(115)은 게이트 절연막(110)을 사이에 두고 게이트 전극(105)과 중첩되도록 형성되며, 액티브층(115a)과 오믹 콘택층(115b)이 차례로 적층된 구조로 형성된다.
데이터 배선(미도시) 및 소스, 드레인 전극(120a, 120b)은 반도체층(115)을 덮도록 게이트 절연막(110) 전면에 데이터 금속층을 형성하고, 데이터 금속층을 패터닝하여 형성된다. 이 때, 데이터 배선(미도시)은 게이트 절연막(110)을 사이에 두고 게이트 배선(미도시)과 교차하도록 형성되어 화소 영역을 정의한다. 그리고, 소스, 드레인 전극(120a, 120b)은 반도체층(115)과 중첩 형성되며, 소스, 드레인 전극(120a, 120b) 사이에 노출된 오믹 콘택층(115b)이 제거되어 채널이 형성된다.
소스 전극(120a)은 데이터 배선(미도시)과 접속되어 데이터 배선(미도시)의 화소 신호를 공급받는다. 그리고, 드레인 전극(120b)은 채널을 사이에 두고 소스 전극(120a)과 마주하도록 형성되어 데이터 배선(미도시)으로부터의 화소 신호를 후술할 화소 전극에 공급한다.
이어, 도 2c와 같이, 소스, 드레인 전극(120a, 120b) 및 데이터 배선(미도시)을 포함한 게이트 절연막(110) 전면에 제 1, 제 2 보호막(130a, 130b)을 형성한다. 이 때, 제 1 보호막(130a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성하고, 제 2 보호막(130b)은 아크릴 수지, 폴리 이미드 수지 등과 같은 유기 절연 물질로 형성하는 것이 바람직하다.
그리고, 제 1, 제 2 보호막(130a, 130b)을 선택적으로 제거하여 드레인 전극(120b)을 노출시키는 드레인 콘택홀(130H)을 형성한다. 동시에, 도시하지는 않았으나, 게이트 절연막(110), 제 1, 제 2 보호막(130a, 130b)을 선택적으로 제거하여 공통 배선(미도시)을 노출시키는 공통 콘택홀(미도시)을 형성한다.
도 2d와 같이, 드레인 콘택홀(130H) 및 공통 콘택홀(미도시)을 포함한 제 2 보호막(130b) 전면에 차례로 제 1 금속 물질 및 제 2 금속 물질을 차례로 형성하여 제 1, 제 2 금속층(140, 150)을 형성하고, 제 2 금속층(150) 상에 구리(Cu)층(160)을 형성한다. 이 때, 제 1 금속층(140)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide: ITZO) 등과 같은 투명 전도성 산화물이며, 제 2 금속층(150)은 몰리브덴(Mo), 몰리 티타늄(MoTi) 등과 같은 불투명 금속층이다.
그리고, 구리층(160) 상에 포토 레지스트를 도포하고, 포토 레지스트를 노광 및 현상하여 포토 레지스트 패턴(200)을 형성한다. 이 때, 노광 장비의 낮은 해상력으로 인해 포토 레지스트 패턴(200)의 폭을 3㎛ 이하로 형성하기 어렵다.
이어, 도 2e와 같이, 포토 레지스트 패턴(200)을 마스크로 이용하여, 제 2 금속층(150) 및 구리층(160)을 식각하여, 제 2 금속 패턴(150a) 및 구리 패턴(160a)을 형성한다. 이 때, 제 2 금속층(150) 및 구리층(160)을 식각하는 것은 습식 식각 방법을 이용한다. 식각액은 제 1 금속 물질과 반응하지 않으며, 제 2 금속 물질 및 구리만의 식각이 가능한 물질이다.
특히, 구리는 식각률이 높으므로, 구리층(160)은 포토 레지스트 패턴(200) 안쪽으로 더 식각된다. 그리고, 구리층(160)이 식각되면서 구리층(160) 하부의 제 2 금속층(150)의 상부면이 식각액에 노출된다. 즉, 식각률이 높은 구리층(160)은 측면만이 식각액에 노출되고, 구리에 비해 상대적으로 식각률이 낮은 제 2 금속층(150)은 측면뿐만 아니라 상부면까지 식각액에 노출된다.
따라서, 구리 패턴(160a)과 제 2 금속 패턴(150a)은 포토 레지스트 패턴(200)의 폭보다 좁을 폭을 갖도록 형성된다. 더욱이, 구리 패턴(160a)과 제 2 금속 패턴(150a)의 식각률이 달라도 동일한 폭을 갖도록 형성된다.
그리고, 도 2f와 같이, 구리 패턴(160a)을 마스크로 이용하여 제 1 금속층(140)을 패터닝하여 제 1 금속 패턴(140a)을 형성한다. 이 때, 제 1 금속층(140)은 습식 식각 방법으로 식각되며, 식각액은 제 1 금속 물질 및 제 2 금속 물질의 식각이 가능한 물질을 이용하여, 제 1 금속층(140) 뿐만 아니라, 제 2 금속 패턴(150a)의 일부를 제거한다.
구체적으로, 제 2 금속 패턴(150a)은 구리 패턴(160a)에 의해 측면만이 노출되며 제 2 금속 물질은 식각률이 느리므로, 제 2 금속 패턴(150a)은 구리 패턴(160a)의 폭보다 좁은 폭을 갖도록 천천히 식각된다. 그리고, 구리 패턴(160a)에 대응되지 않는 영역의 제 1 금속층(140)이 제거되고, 제 2 금속 패턴(150a) 역시 더 제거되므로, 제 2 금속 패턴(150a)에 의해 제 1 금속층(140)의 상부면이 식각액에 노출된다.
이에 따라, 측면뿐만 아니라 상부면까지 식각액에 노출되는 제 1 금속층(140)이 제 2 금속 패턴(150a)에 비해 더 빨리 식각되어, 제 1 금속 패턴(140a) 및 제 2 금속 패턴(150a)이 동일한 폭을 갖도록 식각된다. 이 때, 제 1, 제 2 금속 패턴(140a, 150a)은 구리 패턴(160a)의 폭보다 좁은 폭을 갖도록 형성되며, 1㎛ 내지 2㎛의 미세 폭을 갖는다.
이어, 도 2g와 같이, 염소 가스(Cl2)를 이용하는 플라즈마를 이용하여 염화 구리 패턴(160b)을 형성한다. 염화 구리 패턴(160b)은 구리 패턴(160a)이 염소 가스와 반응하여 형성된다. 그리고, 차례로 적층된 제 1 금속 패턴(140a) 및 제 2 금속 패턴(150a)으로 이루어진 화소 전극 및 공통 전극을 형성하기 위해, 기판(100)을 염산(HCL)이 담긴 수조에 디핑(Dipping)하거나 분사 노즐을 이용하여 기판(100) 표면에 염산을 분사한다. 특히, 염화 구리는 구리에 비해 반응성이 빠르므로, 염산에 짧은 시간 노출시킨다.
염화 구리 패턴(160b)은 염산과 반응하여 제거되고, 도 2h와 같이, 제 1 금속 패턴(140a) 및 제 2 금속 패턴(150a)이 차례로 적층된 구조의 화소 전극(170) 및 공통 전극(180)이 형성된다. 화소 전극(170)은 드레인 콘택홀(130H)을 통해 드레인 전극(120b)과 접속되며, 공통 전극(180)은 공통 콘택홀(미도시)을 통해 공통 배선(미도시)과 접속된다.
상기와 가튼 화소 전극(170) 및 공통 전극(180)은 제 2 보호막(130b) 상에 교대로 형성되어 횡전계를 발생시킨다. 이 때, 화소 전극(170) 및 공통 전극(180)의 폭은 상술한 바와 같이 1㎛ 내지 2㎛로, 화소 전극(170) 및 공통 전극(180)을 미세 폭으로 형성할 수 있다.
일반적으로, 화소 전극과 공통 전극에 대응되는 영역은 횡전계가 형성되지 않으므로, 화소 전극과 공통 전극의 폭이 넓을수록 투과율이 저하된다. 그러나, 본 발명의 화소 전극(170)과 공통 전극(180)은 식각률이 높은 구리 패턴을 마스크로 이용하여 제거되므로, 상술한 바와 같이 미세 폭으로 형성할 수 있다. 이에 따라, 화소 전극(170) 및 공통 전극(180)에 대응되는 비 구동 영역이 감소되어, 표시 장치의 투과율을 향상시킬 수 있으며, 동시에 표시 장치의 휘도 또한 향상된다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 105: 게이트 전극
110: 게이트 절연막 115: 반도체층
115a: 액티브층 115b: 오믹 콘택층
120a: 소스 전극 120b: 드레인 전극
130a: 제 1 보호막 130b: 제 2 보호막
130H: 드레인 콘택홀 140: 제 1 금속층
140a: 제 1 금속 패턴 150: 제 2 금속층
150a: 제 2 금속 패턴 160: 구리층
160a: 구리 패턴 160b: 염화 구리 패턴
170: 화소 전극 180: 공통 전극
200: 포토 레지스트 패턴

Claims (10)

  1. 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮도록 상기 기판 전면에 보호막을 형성하고, 상기 보호막을 선택적으로 제거하여 상기 박막 트랜지스터를 노출시키는 드레인 콘택홀을 형성하는 단계;
    상기 드레인 콘택홀을 포함한 상기 보호막 상에 제 1, 제 2 금속층 및 구리층을 차례로 형성하고, 상기 구리층 상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 마스크로 이용하여 상기 제 2 금속층 및 구리층을 패터닝하여 제 2 금속 패턴 및 구리 패턴을 형성하는 단계;
    상기 구리 패턴을 마스크로 이용하여 상기 제 1 금속층을 패터닝하여 제 1 금속 패턴을 형성하고, 동시에 상기 제 1 금속 패턴과 동일 폭을 갖도록 상기 제 2 금속 패턴을 한번 더 패터닝하는 단계;
    상기 포토 레지스트 패턴을 제거하는 단계;
    상기 구리 패턴을 염소 가스와 반응시켜 염화 구리 패턴을 형성하는 단계; 및
    상기 기판을 염산에 노출시켜 상기 염화 구리 패턴을 제거하여 상기 제 1, 제 2 금속 패턴이 차례로 적층된 구조의 화소 전극 및 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 포토 레지스트 패턴을 마스크로 이용하여 패터닝된 상기 제 2 금속 패턴 및 구리 패턴은 상기 포토 레지스트 패턴의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 금속 패턴 및 구리 패턴은 동일 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 구리 패턴을 마스크로 이용하여 패터닝된 상기 제 1 금속 패턴 및 한번 더 패터닝된 제 2 금속 패턴은 상기 구리 패턴의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 금속 패턴 및 한번 더 패터닝된 제 2 금속 패턴은 동일 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 화소 전극 및 상기 공통 전극은 1㎛ 내지 2㎛의 폭을 갖도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판을 염산에 노출시키는 것은 염산이 담긴 수조에 상기 기판을 디핑(Dipping)하거나, 분사 노즐을 이용하여 상기 기판 표면에 염산을 분사하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 금속층은 틴 옥사이드, 인듐 틴 옥사이드, 인듐 징크 옥사이드, 인듐 틴 징크 옥사이드와 같은 투명 전도성 산화물로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 금속층은 몰리브덴, 몰리 티타늄과 같은 불투명 금속층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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