KR102065214B1 - 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법 - Google Patents

사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법 Download PDF

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Abstract

사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코더는, 신호를 입력받아 고속 푸리에 변환하는 고속 푸리에 변환기; 및 상기 고속 푸리에 변환기로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 위상 동기 루프부;를 포함하되, 상기 위상 동기 루프부는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 제 2 위상 회전기;를 포함한다.

Description

사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법{PI/4-DQPSK DECODER AND DECODING METHOD THEREFOR}
본 발명은 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법에 관한 것으로, 더욱 상세하게는 현재 단계의 신호 에러가 이전 단계의 신호의 에러에 강인하게 대응하여 신호의 수신 성능을 개선한 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법에 관한 것이다.
일반적으로 사분의 파이 차분 직교 위상 시프트 키잉(PI/4 Differential Quadrature Phase Shift Keying, PI/4 D-QPSK)을 위한 신호 송신부의 인코더(Encorder)에서, 주파수 인터리버(Frequency Interleaver)의 출력 복소(Complex) 신호는 차분 변조를 하게 된다. 구체적으로, PI/4 D-QPSK는 하기 [수학식 1]과 같이 나타낼 수 있다.
Figure 112017117576818-pat00001
[수학식 1]에서 Z는 역 고속 푸리에 변환기(Inverse Fast Fourier Transform, IFFT)의 입력이고, l은 입력되는 신호의 순서, y는 QPSK로 매핑한 결과이고, k는 서브 캐리어의 위치이다.
[수학식 1]을 해석하면, Zl,k는 Zl - 1,k를 yl,k 만큼 회전시킨 값이다. 즉, [수학식 1]의 곱하기는 복소 연산자의 곱하기가 된다. 이러한 방식으로, PI/4 D-QPSK를 하면 I축 및 Q축에 의해 표현된 성상도(Constellation)에 표시되는 포인트는, 도 1과 같음을 알 수 있다.
도 1을 보면 IQ 평면상에 타원형으로 8개의 포인트가 표시되어 있음을 알 수 있다. 이는 PI/4 D-QPSK의 특징으로, 한번은 0, π/2, π, 3π/2 중 하나의 포인트에 찍히고 다음 번 신호에서 π/4, 3π/4, 5π/4, 7π/4중 하나의 포인트에 찍히게 된다. 이러한 과정은 계속적으로 반복이 된다. 이를 8 위상 시프트 키잉(Phase Shift Keying)으로 판단해서는 안 된다.
사분의 파이 차분 직교 위상 시프트 키잉의 수신기에서는 2개 신호의 차이로 정보를 획득하게 되는 데, 현재 단계의 신호 에러가 이전 단계의 신호의 에러에 영향을 받기 쉽다.
국내공개특허공보 특1995-0016104호 : 차분 직교 위상 쉬프트 키잉 복조기(1995년 6월 17일 공개).
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 현재 단계의 신호 에러가 이전 단계의 신호의 에러에 강인하게 대응하여 신호의 수신 성능을 향상시킬 수 있는 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법을 제공하는 것에 그 목적이 있다.
본 발명의 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코더는, 신호를 입력받아 고속 푸리에 변환하는 고속 푸리에 변환기; 및 상기 고속 푸리에 변환기로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 위상 동기 루프부;를 포함하되, 상기 위상 동기 루프부는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 제 2 위상 회전기;를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 디코더는, 상기 제 2 위상 회전기의 출력을, IQ 평면상에서 지정된 위치로 이동시키는 이동기; 및 상기 이동기로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 제 5 위상 회전기;를 포함하되, 상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것이 바람직하다.
또한, 본 발명의 디코더는, 상기 제 5 위상 회전기의 출력을 지연시키는 지연기; 및 상기 지연기의 출력과 상기 위상 동기 루프부의 출력의 공액 복소수를 곱하여 출력하는 곱셈기;를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 위상 동기 루프부는, IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 상기 제 2 위상 회전기로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 제 3 위상 회전기; 상기 제 3 위상 회전기의 출력을 제 1 방향 또는 제 2 방향으로 45°만큼 회전시키는 제 4 위상 회전기; 및 상기 제 4 위상 회전기의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 위상 에러 추출기;를 더 포함하되, 상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것이 바람직하다.
아울러, 상기 위상 동기 루프부는, 상기 위상 에러 추출기로부터 출력된 에러값의 누적 평균을 산출하는 수치 제어 오실레이터; 및 상기 수치 제어 오실레이터의 출력을 이용하여, 상기 고속 푸리에 변환기 출력의 위상을 조정하는 제 1 위상 회전기;를 더 포함하는 것을 특징으로 한다.
정리하자면, 본 발명의 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코더는, 신호를 입력받아 고속 푸리에 변환하는 고속 푸리에 변환기; 상기 고속 푸리에 변환기로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 위상 동기 루프부; 및 상기 위상 동기 루프부로부터의 신호를 입력받아 위상을 보정하여 출력하는 위상 보정부;를 포함하되, 상기 위상 동기 루프부는, IQ 평면상에 위치하는 신호를 양의 I축, 음의 I축, 양의 Q축, 또는 음의 Q축 중 하나의 축을 향해 회전 이동시키는 것에 의해, 해당 축으로부터 벗어난 양 또는 음의 I축 또는 Q축의 벗어난 위상값을 에러값으로 추출하여, 위상을 조정하여 출력하고, 상기 위상 보정부는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여, 선택된 신호의 위상을 제 1 방향으로 45°만큼 회전시키거나 선택되지 않은 신호는 그대로 출력한 신호를, IQ 평면상에서 지정된 위치로 이동하는 것에 의해 오차를 보정하되, 상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것을 특징으로 한다.
본 발명의 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코딩 방법은, (a) 신호를 입력받아 고속 푸리에 변환하는 단계; 및 (b) 상기 (a) 단계로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 단계;를 포함하되, 상기 (b) 단계는, (b-1) 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 단계;를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 디코딩 방법은, (c) 상기 (b-1) 단계의 출력을 IQ 평면상에서 지정된 위치로 이동시키는 단계; 및 (d) 상기 (c) 단계로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 단계;를 포함하되, 상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것을 특징으로 한다.
바람직하게는, 본 발명의 디코딩 방법은, (e) 상기 (d) 단계의 출력을 지연시키는 단계; 및 (f) 상기 (e) 단계의 출력과 상기 (a) 단계의 출력의 공액 복소수를 곱하여 출력하는 단계;를 더 포함하는 것을 특징으로 한다.
또한, 상기 (b) 단계는, (b-2) IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 상기 (b-1) 단계로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 단계; (b-3) 상기 (b-2) 단계의 출력을 제 1 방향 또는 제 2 방향으로 45°만큼 회전시키는 단계; (b-4) 상기 (b-3) 단계의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 단계; (b-5) 상기 (b-4) 단계로부터 출력된 에러값의 누적 평균을 산출하는 단계; 및 (b-6) 상기 (b-5) 단계의 출력을 이용하여, 상기 (a) 단계의 출력의 위상을 조정하는 단계;를 더 포함하는 것이 바람직하다.
본 발명의 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법에 따르면, 현재 단계의 신호 에러가 이전 단계의 신호의 에러에 강인하게 대응하여 신호의 수신 성능을 향상시킬 수 있다.
도 1은 사분의 파이 차분 직교 위상 시프트 키잉의 성상도.
도 2는 종래의 차분 직교 위상 시프트 키잉 디코더의 구성도.
도 3은 본 발명의 바람직한 일실시예에 따른 차분 직교 위상 시프트 키잉 디코더의 구성도.
도 4는 본 발명의 위상 동기 루프부의 동작 설명도.
도 5는 본 발명의 위상 보정부의 동작 설명도.
도 6은 종래의 디코더와 본 발명의 디코더의 비트 오류율을 시뮬레이션한 결과.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따라 사분의 파이 차분 직교 위상 시프트 키잉 디코더 및 그 디코딩 방법에 대해 상세히 설명하기로 한다. 본 발명의 하기의 실시예들은 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예들로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
먼저, 도 2는 종래의 사분의 파이 차분 직교 위상 시프트 키잉 디코더(100)의 구성도를 나타낸다. 디코더(100)는 차분 직교 위상 시프트 키잉 복조기의 일부를 구성한다.
도 2로부터 알 수 있는 바와 같이, 종래의 디코더(100)는, 고속 푸리에 변환기(110), 지연기(120), 곱셈기(130) 및 에러 정정기(140)를 포함한다.
고속 푸리에 변환기(110)는, 신호를 입력받아 고속 푸리에 변환하는 역할을 한다. 지연기(120)는 고속 푸리에 변환기(110)의 출력을 지연하여 출력한다. 아울러, 곱셈기(130)는, 지연기(120)의 출력과 고속 푸리에 변환기(110)의 출력의 공액 복소수를 곱하여 출력한다. 에러 정정기(140)는 곱셈기(130)의 출력을 이용하여 에러를 정정하는 Forward Error Correction을 수행한다.
도 3은 본 발명의 바람직한 일실시예에 따른 사분의 파이 차분 직교 위상 시프트 키잉 디코더(200)의 구성도를 나타낸다.
디코더(200)는 차분 직교 위상 시프트 키잉 복조기의 일부를 구성한다.
도 3으로부터 알 수 있는 바와 같이, 본 발명의 디코더(200)는, 고속 푸리에 변환기(210), 위상 동기 루프부(250)(Phase Locked Loop, PLL), 위상 보정부(260), 지연기(220), 곱셈기(230) 및 에러 정정기(240)를 포함한다.
본 발명의 디코더(200)는, DSP(Digital Signal Process) 등의 프로세서에 의해 구현될 수 있다.
고속 푸리에 변환기(210)는, 신호를 입력받아 고속 푸리에 변환하는 역할을 한다. 아울러, 위상 동기 루프부(250)는, 고속 푸리에 변환기(210)로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 역할을 한다. 또한, 위상 보정부(260)는, 위상 동기 루프부(250)로부터의 신호를 입력받아 위상을 보정하여 출력한다.
지연기(220)는 위상 보정부(260)의 출력을 지연하여 출력한다. 아울러, 곱셈기(230)는, 지연기(220)의 출력과 위상 동기 루프부(250)의 출력의 공액 복소수를 곱하여 출력한다.
구체적으로 곱셈기(230)는 다음의 [수학식 2]에 의해 복소 켤레곱을 산출할 수 있다.
Figure 112017117576818-pat00002
Zl는 Zl - 1를 yl만큼 회전시킨 값으로, Zl,k는 현재 단계의 출력, Zl - 1,k는 이전 단계의 출력이라 할 수 있다. 아울러, yl는 Il+jQl로 나타낼 수 있다. 여기서 I는 in-phase 신호를, Q는 quadrature phase 신호를 의미한다.
에러 정정기(240)는 곱셈기(230)의 출력을 이용하여 에러를 정정하는 Forward Error Correction을 수행한다.
하기에 위상 동기 루프부(250)에 대해 구체적으로 설명하기로 한다.
위상 동기 루프부(250)는, 제 1 위상 회전기(251), 제 2 위상 회전기(252), 제 3 위상 회전기(253), 제 4 위상 회전기(254), 위상 에러 추출기(255) 및 수치 제어 오실레이터(256)를 포함한다.
제 2 위상 회전기(252)는, 교대로 입력되는 신호 중 홀수번째 신호(Odd Symbol)를 선택하거나 짝수번째 신호(Even Symbol)를 선택하여 선택된 신호의 위상을 IQ 평면상에서, 즉 성상도에서, 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력한다.
제 3 위상 회전기(253)는, IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 제 2 위상 회전기(252)로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 역할을 한다. 제 3 위상 회전기(253)의 회전 방향은 제 1 방향인 것이 바람직하다.
제 4 위상 회전기(254)는, 제 3 위상 회전기(253)의 출력을 제 1 방향 또는 제 2 방향으로 45°만큼 회전시킨다. 여기서, 제 1 방향과 제 2 방향은 서로 반대 방향인 것을 특징으로 한다.
위상 에러 추출기(255)는, 제 4 위상 회전기(254)의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 역할을 한다. 또한, 수치 제어 오실레이터(256)는 위상 에러 추출기(255)로부터 출력된 에러값의 누적 평균을 산출한다.
아울러, 제 1 위상 회전기(251)는, 수치 제어 오실레이터(256)의 출력을 이용하여 고속 푸리에 변환기(210)의 위상을 위상을 조정하는 역할을 한다.
도 4는 본 발명의 위상 동기 루프부(250)의 동작 설명도이다.
제 2 위상 회전기(252)는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하고 선택된 홀수번째 신호의 위상을 시계 방향으로 45°만큼 회전시키고 선택되지 않은 짝수번째 신호는 그대로 출력한다.
다음으로, 제 3 위상 회전기(253)는, IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 제 2 위상 회전기(252)로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시킨다. 구체적으로, IQ 평면상에서 2 사분면에 위치한 심볼은 90°시계 방향으로, 3 사분면에 위치한 심볼은 180°시계 방향으로, 4 사분면에 위치한 심볼은 270°시계 방향으로 회전하여 1 사분면으로 이동하게 된다.
아울러, 제 4 위상 회전기(254)는, 제 3 위상 회전기(253)의 출력을 시계 방향 또는 반 시계 방향으로 45°만큼 회전시킨다. 도 4에서 제 4 위상 회전기(254)가 시계 방향으로 회전시키면, 즉 양의 I축 방향으로 회전하면, 양의 I축 근처에 심볼들이 위치하게 된다. 다만, 도 4에서는, 제 4 위상 회전기(254)가 반시계 방향의 회전, 즉 양의 Q축 방향으로의 회전에 의해 양의 Q축 근처에 심볼들이 위치하게 된다. 위상 에러 추출기(255)는, 제 4 위상 회전기(254)의 출력이 Q축을 벗어난 위상값을 에러값으로 추출하게 된다.
정리하자면 본 발명의 위상 동기 루프부(250)는, IQ 평면상에 위치하는 신호를 양의 I축, 음의 I축, 양의 Q축, 또는 음의 Q축 중 하나의 축을 향해 회전 이동시키는 것에 의해, 해당 축으로부터 벗어난 양 또는 음의 I축 또는 Q축의 벗어난 위상값을 에러값으로 추출하여, 위상을 조정하여 출력하는 것을 특징으로 한다.
위상 보정부(260)는, 이동기(261) 및 제 5 위상 회전기(262)를 포함하여 구성되는 것이 바람직하다.
이동기(261)는, 제 2 위상 회전기(252)의 출력을, IQ 평면상에서 지정된 위치로 이동시키는 역할을 한다. 여기서 지정된 위치는 I축 또는 Q축 상에 위치하거나, I축 또는 Q축과 45°를 이루는 선상에 위치하는 것이 바람직하다. 지정된 위치는, 해당 신호가 에러가 없었을 경우의 위상으로부터 제 1 방향으로 45°회전한 위치가 된다.
제 5 위상 회전기(262)는, 이동기(261)로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 역할을 한다. 즉, 제 5 위상 회전기(262)에 의해 위상 에러가 없을 경우의 신호의 위치로 이동하게 된다.
도 5는 본 발명의 위상 보정부(260)의 동작 설명도이다.
이동기(261)는 I축 또는 Q축과 45°를 이루는 선상의 지정된 위치로, 이동시킨다. 아울러, 제 5 위상 회전기(262)는, 선택되지 않은 짝수번째 신호는 그대로 두고, 선태된 홀수번째 신호를 반시계 방향으로 45°회전시킨 것을 알 수 있다.
정리하자면, 본 발명의 위상 보정부(260)는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여, 선택된 신호의 위상을 제 1 방향으로 45°만큼 회전시키거나 선택되지 않은 신호는 그대로 출력한 신호를, IQ 평면상에서 지정된 위치로 이동하는 것에 의해 오차를 보정하는 역할을 한다.
하기에 본 발명의 바람직한 일실시예에 따른 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코딩 방법에 대해 설명하기로 한다.
본 발명의 바람직한 일실시예에 따른 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코딩 방법은, 상술한 본 발명의 디코더(200)를 이용하므로 별도의 설명이 없더라도 상술한 디코더(200)의 모든 특징을 포함하고 있음은 물론이다.
본 발명의 디코딩 방법은, 신호를 입력받아 고속 푸리에 변환하는 단계(S10) 및 S10 단계로부터의 출력을 이용하여, 입력된 신호의 IQ 평면상의 위상을 고정하여 출력하는 단계(S20)를 포함한다.
구체적으로, S20 단계는, 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 단계(S21), IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 상기 (b-1) 단계로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 단계(S22), S12 단계의 출력을 제 1 방향 또는 제 2 방향으로 45°만큼 회전시키는 단계(S23), S13 단계의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 단계(S24), S24 단계로부터 출력된 에러값의 누적 평균을 산출하는 단계(S25) 및 S25 단계의 출력을 이용하여, S10 단계의 출력의 위상을 조정하는 단계(S26)을 포함한다. 아울러, 제 1 방향과 제 2 방향은 서로 반대 방향인 것을 특징으로 한다.
또한, 본 발명의 디코딩 방법은, S21 단계의 출력을 IQ 평면상에서 지정된 위치로 이동시키는 단계(S30), S30 단계로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 단계(S40), S40 단계의 출력을 지연시키는 단계(S50) 및 S50 단계의 출력과 S10 단계의 출력의 공액 복소수를 곱하여 출력하는 단계(S60)를 더 포함하는 것을 특징으로 한다.
도 6은 종래의 디코더(100)와 본 발명의 디코더(200)의 비트 오류율을 시뮬레이션한 결과를 나타낸다.
도 6에서 X축은 신호대잡음비(SNR)를, Y축은 비트 오류율(BER)을 각각 나타낸다.
도 6으로부터 알 수 있는 바와 같이, 본 발명에 따르면 비트 오류율이 개선되어 수신 성능이 향상되는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 사분의 파이 차분 직교 위상 시프트 키잉 디코더(200) 및 그 디코딩 방법에 따르면, 현재 단계의 신호 에러가 이전 단계의 신호의 에러에 강인하게 대응하여 신호의 수신 성능을 향상시킬 수 있음을 알 수 있다.
100, 200 : 디코더
110, 210 : 고속 푸리에 변환기 120, 220 : 지연기
130, 230 : 곱셈기 140, 240 : 에러 정정기
250 : 위상 동기 루프부 260 : 위상 보정부
251 : 제 1 위상 회전기 252 : 제 2 위상 회전기
253 : 제 3 위상 회전기 254 : 제 4 위상 회전기
255 : 위상 에러 추출기 256 : 수치 제어 오실레이터
261 : 이동기 262 : 제 5 위상 회전기

Claims (14)

  1. 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코더에 있어서,
    신호를 입력받아 고속 푸리에 변환하는 고속 푸리에 변환기; 및
    상기 고속 푸리에 변환기로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 위상 동기 루프부;를 포함하되,
    상기 위상 동기 루프부는,
    교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 제 2 위상 회전기;를 포함하고,
    상기 디코더는,
    상기 제 2 위상 회전기의 출력을, IQ 평면상에서 지정된 위치로 이동시키는 이동기; 및
    상기 이동기로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 제 5 위상 회전기;를 더 포함하되,
    상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것을 특징으로 하는 디코더.
  2. 삭제
  3. 제1항에 있어서,
    상기 디코더는,
    상기 제 5 위상 회전기의 출력을 지연시키는 지연기; 및
    상기 지연기의 출력과 상기 위상 동기 루프부의 출력의 공액 복소수를 곱하여 출력하는 곱셈기;를 더 포함하는 것을 특징으로 하는 디코더.
  4. 제1항 또는 제3항 중 어느 한 항에 있어서,
    상기 위상 동기 루프부는,
    IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 상기 제 2 위상 회전기로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 제 3 위상 회전기;
    상기 제 3 위상 회전기의 출력을 상기 제 1 방향 또는 상기 제 2 방향으로 45°만큼 회전시키는 제 4 위상 회전기; 및
    상기 제 4 위상 회전기의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 위상 에러 추출기;를 더 포함하는 것을 특징으로 하는 디코더.
  5. 제4항에 있어서,
    상기 위상 동기 루프부는,
    상기 위상 에러 추출기로부터 출력된 에러값의 누적 평균을 산출하는 수치 제어 오실레이터; 및
    상기 수치 제어 오실레이터의 출력을 이용하여, 상기 고속 푸리에 변환기 출력의 위상을 조정하는 제 1 위상 회전기;를 더 포함하는 것을 특징으로 하는 디코더.
  6. 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코더에 있어서,
    신호를 입력받아 고속 푸리에 변환하는 고속 푸리에 변환기;
    상기 고속 푸리에 변환기로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 위상 동기 루프부; 및
    상기 위상 동기 루프부로부터의 신호를 입력받아 위상을 보정하여 출력하는 위상 보정부;를 포함하는 것을 특징으로 하는 디코더.
  7. 제6항에 있어서,
    상기 위상 동기 루프부는,
    IQ 평면상에 위치하는 신호를 양의 I축, 음의 I축, 양의 Q축, 또는 음의 Q축 중 하나의 축을 향해 회전 이동시키는 것에 의해, 해당 축으로부터 벗어난 양 또는 음의 I축 또는 Q축의 벗어난 위상값을 에러값으로 추출하여, 위상을 조정하여 출력하는 것을 특징으로 하는 디코더.
  8. 제7항에 있어서,
    상기 위상 보정부는,
    교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여, 선택된 신호의 위상을 제 1 방향으로 45°만큼 회전시키거나 선택되지 않은 신호는 그대로 출력한 신호를, IQ 평면상에서 지정된 위치로 이동하는 것에 의해 오차를 보정하는 것을 특징으로 하는 디코더.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 디코더는,
    상기 위상 보정부로부터의 출력된 신호를 지연시키는 지연기; 및
    상기 지연기의 출력과 상기 위상 동기 루프부의 출력의 공액 복소수를 곱하여 출력하는 곱셈기;를 더 포함하는 것을 특징으로 하는 디코더.
  10. 사분의 파이 차분 직교 위상 시프트 키잉 복조기의 디코딩 방법에 있어서,
    (a) 신호를 입력받아 고속 푸리에 변환하는 단계; 및
    (b) 상기 (a) 단계로부터의 출력을 이용하여, IQ 평면상의 위상을 고정하여 출력하는 단계;를 포함하되,
    상기 (b) 단계는,
    (b-1) 교대로 입력되는 신호 중 홀수번째 신호를 선택하거나 짝수번째 신호를 선택하여 선택된 신호의 위상을 IQ 평면상에서 제 1 방향으로 45°만큼 회전시키고, 선택되지 않은 신호는 그대로 출력하는 단계;를 포함하고,
    상기 디코딩 방법은,
    (c) 상기 (b-1) 단계의 출력을 IQ 평면상에서 지정된 위치로 이동시키는 단계; 및
    (d) 상기 (c) 단계로부터 출력된 신호 중 선택된 신호의 위상을 제 2 방향으로 회전하는 단계;를 더 포함하되,
    상기 제 1 방향과 상기 제 2 방향은 서로 반대 방향인 것을 특징으로 하는 디코딩 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 디코딩 방법은,
    (e) 상기 (d) 단계의 출력을 지연시키는 단계; 및
    (f) 상기 (e) 단계의 출력과 상기 (a) 단계의 출력의 공액 복소수를 곱하여 출력하는 단계;를 더 포함하는 것을 특징으로 하는 디코딩 방법.
  13. 제10항 또는 제12항 중 어느 한 항에 있어서,
    상기 (b) 단계는,
    (b-2) IQ 평면상에서 하나의 사분면으로 다른 세개의 사분면에 위치한 상기 (b-1) 단계로부터의 출력을 90°, 180°, 또는, 270° 중 하나의 각도로 회전시키는 것에 의해 이동시키는 단계;
    (b-3) 상기 (b-2) 단계의 출력을 상기 제 1 방향 또는 상기 제 2 방향으로 45°만큼 회전시키는 단계; 및
    (b-4) 상기 (b-3) 단계의 출력이 Q축 또는 I축을 벗어난 위상값을 에러값으로 추출하는 단계;를 더 포함하는 것을 특징으로 하는 디코딩 방법.
  14. 제13항에 있어서,
    상기 (b) 단계는,
    (b-5) 상기 (b-4) 단계로부터 출력된 에러값의 누적 평균을 산출하는 단계; 및
    (b-6) 상기 (b-5) 단계의 출력을 이용하여, 상기 (a) 단계의 출력의 위상을 조정하는 단계;를 더 포함하는 것을 특징으로 하는 디코딩 방법.

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