KR102062381B1 - Method of growing nitride semiconductor layer and fabrication nitride semiconductor device - Google Patents

Method of growing nitride semiconductor layer and fabrication nitride semiconductor device Download PDF

Info

Publication number
KR102062381B1
KR102062381B1 KR1020120138050A KR20120138050A KR102062381B1 KR 102062381 B1 KR102062381 B1 KR 102062381B1 KR 1020120138050 A KR1020120138050 A KR 1020120138050A KR 20120138050 A KR20120138050 A KR 20120138050A KR 102062381 B1 KR102062381 B1 KR 102062381B1
Authority
KR
South Korea
Prior art keywords
layer
defect
gallium nitride
grown
semiconductor layer
Prior art date
Application number
KR1020120138050A
Other languages
Korean (ko)
Other versions
KR20140070043A (en
Inventor
곽우철
최승규
송재훈
김재헌
정정환
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Priority to KR1020120138050A priority Critical patent/KR102062381B1/en
Priority to US14/091,808 priority patent/US9142622B2/en
Priority to EP20153397.3A priority patent/EP3680929A1/en
Priority to EP13194874.7A priority patent/EP2738793B1/en
Priority to JP2013248530A priority patent/JP6306331B2/en
Publication of KR20140070043A publication Critical patent/KR20140070043A/en
Priority to US14/829,501 priority patent/US9728404B2/en
Application granted granted Critical
Publication of KR102062381B1 publication Critical patent/KR102062381B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

질화물 반도체층 성장 방법 및 질화물 반도체 소자 제조 방법이 개시된다. 상기 질화물 반도체층 성장 방법은, 비결함 영역과 결함영역을 포함하는 질화갈륨 기판을 준비하고, 질화갈륨 기판 상에 질화갈륨계 결함 분산 억제층을 성장하고, 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함한다. 이에 따라, 질화갈륨 기판 상의 결함 영역이 질화갈륨계 반도체층에서 분산되는 것을 억제할 수 있다.A nitride semiconductor layer growth method and a nitride semiconductor device manufacturing method are disclosed. In the nitride semiconductor layer growth method, a gallium nitride substrate including a non-defective region and a defective region is prepared, a gallium nitride-based defect dispersion suppression layer is grown on a gallium nitride substrate, and a gallium nitride-based semiconductor is formed on the defect dispersion suppression layer. Growing layers. Thereby, it can suppress that the defect area | region on a gallium nitride substrate is disperse | distributed in a gallium nitride system semiconductor layer.

Description

질화물 반도체층 성장 방법 및 질화물 반도체 소자 제조 방법{METHOD OF GROWING NITRIDE SEMICONDUCTOR LAYER AND FABRICATION NITRIDE SEMICONDUCTOR DEVICE}Nitride semiconductor layer growth method and nitride semiconductor device manufacturing method {METHOD OF GROWING NITRIDE SEMICONDUCTOR LAYER AND FABRICATION NITRIDE SEMICONDUCTOR DEVICE}

본 발명은 질화물 반도체층 성장 방법 및 반도체 소자 제조 방법에 관한 것으로, 특히 타일링 기법을 이용하여 제조된 성장 기판 상에 질화물 반도체층을 성장하는 방법 및 이 질화물 반도체층을 이용하여 질화물 반도체 소자를 제조하는 방법에 관한 것이다.The present invention relates to a method for growing a nitride semiconductor layer and a method for manufacturing a semiconductor device, and in particular, a method for growing a nitride semiconductor layer on a growth substrate manufactured using a tiling technique, and a method for manufacturing a nitride semiconductor device using the nitride semiconductor layer. It is about a method.

질화갈륨과 같은 질화물 반도체는 넓은 에너지 밴드갭을 가지며 또한 직접 천이형이므로, 자외선, 청색 및 녹색 등 비교적 단파장측의 발광 소자 및 전자 소자 등의 반도체 소자를 제조하는데 사용된다.Since nitride semiconductors such as gallium nitride have a wide energy band gap and are directly transition-type, they are used for manufacturing semiconductor devices such as light emitting devices and electronic devices having relatively short wavelengths such as ultraviolet light, blue and green light.

종래, 질화물계 반도체층은 동종 기판을 제작하는 것이 어려워 주로 사파이어와 같은 이종 기판 상에 성장되었다. 그러나, 이종 기판 상에 성장된 질화물계 반도체층은 실 전위(threading dislocation)와 같은 결정 결함의 밀도가 높아 고전류 밀도하에서 구동할 수 있는 반도체 소자를 제조하기는 어렵다.Conventionally, nitride-based semiconductor layers have been grown on heterogeneous substrates such as sapphire because it is difficult to produce homogeneous substrates. However, nitride-based semiconductor layers grown on heterogeneous substrates have high density of crystal defects such as threading dislocations, making it difficult to manufacture semiconductor devices capable of driving under high current densities.

이에 따라, 최근 동종 기판, 즉 질화갈륨 기판을 성장 기판으로 사용하여 질화물계 반도체층을 제작하는 기술이 개발되고 있다. 예를 들어, 사파이어 기판 상에 수소화물 기상 에피택시(hidride vapor phase epitaxy; HVPE)를 이용하여 벌크 질화갈륨 단결정을 성장시키고, 이 벌크 단결정을 슬라이싱하여 질화갈륨 성장 기판을 제작할 수 있다.Accordingly, a technique for producing a nitride semiconductor layer using a homogeneous substrate, that is, a gallium nitride substrate, as a growth substrate has recently been developed. For example, bulk gallium nitride single crystals can be grown on a sapphire substrate using hydride vapor phase epitaxy (HVPE), and the bulk single crystals can be sliced to produce a gallium nitride growth substrate.

한편, 기판 상에 반도체층을 성장하여 반도체 소자를 대량생산하기 위해서는 성장 기판의 크기가 상대적으로 클 필요가 있다. 현재 발광 다이오드와 같은 광 소자를 제작하기 위해 사용되는 기판은 통상 2인치 이상의 크기를 갖는다. On the other hand, in order to grow a semiconductor layer on a substrate and mass produce a semiconductor device, the size of the growth substrate needs to be relatively large. Substrates currently used to fabricate optical devices such as light emitting diodes typically have a size of at least 2 inches.

c면 질화갈륨 기판은 벌크 단결정을 슬라이싱하여 약 2인치의 큰 기판을 쉽게 얻을 수 있다. 그러나 반극성 기판이나, m면 또는 a면 질화갈륨 기판과 같은 비극성 기판은, 성장 면이나 성장 두께의 제한 때문에, 위 방법을 이용하여 2인치 이상의 크기로 제공하기 어렵다. 이 때문에, 비극성 질화갈륨 기판이나 반극성 질화갈륨 기판을 이용한 연구는 대부분 1인치 미만, 예컨대 최대 폭이 수 mm 이하인 반극성 기판이나 비극성 기판을 이용하여 질화물 결정을 성장시킨 것에 제한되어 있다. The c-plane gallium nitride substrate can easily obtain a large substrate of about 2 inches by slicing the bulk single crystal. However, semipolar substrates and nonpolar substrates such as m- or a-plane gallium nitride substrates are difficult to provide in sizes of 2 inches or more using the above method due to limitations in growth surface and growth thickness. For this reason, studies using a nonpolar gallium nitride substrate or a semipolar gallium nitride substrate are mostly limited to the growth of nitride crystals using a semipolar substrate or a nonpolar substrate having a width less than 1 inch, for example, a maximum width of several mm or less.

한편, 대면적의 성장 기판을 제공하기 위해, 원하는 결정 성장 면을 갖는 복수의 시드 기판들을 배열하고, 이 시드 기판들 상에 질화물 반도체층을 성장시키고, 성장된 질화물 반도체층을 슬라이싱하는 기술이 개발되고 있다. On the other hand, in order to provide a large-area growth substrate, a technology for arranging a plurality of seed substrates having a desired crystal growth surface, growing a nitride semiconductor layer on the seed substrates, and slicing the grown nitride semiconductor layer has been developed. It is becoming.

그러나 복수의 시드 기판들을 이용하기 때문에, 시드 기판들 사이의 경계선 상에 성장된 질화물 결정은 고밀도의 결정 결함을 필연적으로 포함한다. 이에 더하여, 시드 기판들을 이용하여 제작된 질화갈륨 기판에 있어서, 질화갈륨 기판 상의 오프각은 시드 기판들 간의 결정 배향 차이에 기인하여 위치에 따라 상대적으로 큰 차이를 나타낸다. 시드 기판들의 오프각 및 배열을 제어하더라도, 질화갈륨 기판 상의 오프각 분포를 완전히 제거하기는 곤란하다. 이에 따라, 시드 기판들 사이의 경계 영역에 대응하는 질화물 결정 부분은 질화갈륨 기판 상에 질화물 반도체층을 성장할 때, 결함 발생 소스로 작용한다.However, because of the use of a plurality of seed substrates, nitride crystals grown on boundaries between seed substrates inevitably include high density crystal defects. In addition, in gallium nitride substrates fabricated using seed substrates, the off angle on the gallium nitride substrate shows a relatively large difference in position due to the difference in crystal orientation between the seed substrates. Even if the off angles and arrangement of the seed substrates are controlled, it is difficult to completely eliminate the off angle distribution on the gallium nitride substrate. Accordingly, the nitride crystal portion corresponding to the boundary region between the seed substrates acts as a defect generation source when growing the nitride semiconductor layer on the gallium nitride substrate.

더욱이, 반도체층에 생성되는 결함은 수직 방향으로의 전사에 그치지 않고, 상당히 넓은 영역에 걸쳐 확산된다. 이에 따라, 양호한 특성을 갖는 반도체 소자를 제공할 수 있는 반도체층 영역을 확보하기 어려워져 생산성 및 수율이 감소된다.Moreover, the defects generated in the semiconductor layer are not limited to transfer in the vertical direction, but spread over a fairly wide area. As a result, it is difficult to secure a semiconductor layer region capable of providing a semiconductor device having good characteristics, thereby reducing productivity and yield.

본 발명이 해결하고자 하는 과제는, 결함영역을 갖는 질화갈륨 기판을 성장기판으로 사용하여 양호한 결정 품질을 갖는 질화물 반도체층을 성장시키는 방법 및 반도체 소자를 제조하는 방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a method for growing a nitride semiconductor layer having a good crystal quality and a method for manufacturing a semiconductor device using a gallium nitride substrate having a defective region as a growth substrate.

본 발명이 해결하고자 하는 또 다른 과제는, 질화갈륨 기판의 결함 영역이 그 기판 상에 성장되는 반도체층에서 확산되는 것을 방지할 수 있는 질화물 반도체층 성장 방법을 제공하는 것이다.Another object of the present invention is to provide a nitride semiconductor layer growth method capable of preventing diffusion of a defective region of a gallium nitride substrate in a semiconductor layer grown on the substrate.

본 발명이 해결하고자 하는 또 다른 과제는, 양산성이 있고 높은 수율을 갖는 비극성 또는 반극성 반도체 소자 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a nonpolar or semipolar semiconductor device having high yield and high yield.

본 발명의 일 태양에 따른 질화물 반도체층 성장 방법은, 질화갈륨 기판을 준비하되, 상기 질화갈륨 기판은 복수의 비결함 영역들 및 상기 비결함 영역들 사이에 위치하는 적어도 하나의 결함 영역을 포함하고; 상기 질화갈륨 기판 상에 질화갈륨계 결함 분산 억제층을 성장하고; 상기 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함한다.In the method of growing a nitride semiconductor layer according to an aspect of the present invention, a gallium nitride substrate is prepared, wherein the gallium nitride substrate includes a plurality of non-defective regions and at least one defect region positioned between the non-defective regions. ; Growing a gallium nitride-based defect dispersion inhibiting layer on the gallium nitride substrate; And growing a gallium nitride based semiconductor layer on the defect dispersion inhibiting layer.

상기 결함 분산 억제층을 상기 질화갈륨계 반도체층에 앞서 성장함으로써 질화갈륨 기판 내의 결함 영역이 질화갈륨계 반도체층에서 분산되는 것을 방지할 수 있다.By growing the defect dispersion inhibiting layer prior to the gallium nitride based semiconductor layer, it is possible to prevent the defect region in the gallium nitride substrate from being dispersed in the gallium nitride based semiconductor layer.

상기 결함 분산 억제층은 에피 성장층으로서 사파이어 기판 상에 성장되는 다결정질의 저온 버퍼층과 구별된다. The defect dispersion inhibiting layer is distinguished from the polycrystalline low temperature buffer layer grown on the sapphire substrate as an epitaxial growth layer.

상기 결함 분산 억제층은 900℃ 이상의 온도에서 성장되며, 상기 결함 분산 억제층 상에 성장되는 질화갈륨계 반도체층의 성장온도보다 낮은 온도에서 성장될 수 있다. 상대적으로 낮은 온도에서 결함 분산 억제층을 성장시킨 후, 반도체층을 성장시킴으로써, 질화갈륨 기판의 결함 영역이 반도체층 내에서 분산되는 것을 억제할 수 있다.The defect dispersion inhibiting layer may be grown at a temperature of 900 ° C. or higher, and may be grown at a temperature lower than the growth temperature of the gallium nitride based semiconductor layer grown on the defect dispersion suppressing layer. After the defect dispersion inhibiting layer is grown at a relatively low temperature, the semiconductor layer is grown, whereby the defect region of the gallium nitride substrate can be suppressed from being dispersed in the semiconductor layer.

바람직하게, 상기 결함 분산 억제층은 900 내지 1000℃ 범위 내의 온도에서 성장될 수 있으며, 더 바람직하게는, 960 내지 970℃의 온도에서 성장될 수 있다.Preferably, the defect dispersion inhibiting layer may be grown at a temperature in the range of 900 to 1000 ° C, more preferably, at a temperature of 960 to 970 ° C.

또한, 상기 결함 분산 억제층은 상기 질화갈륨계 반도체층의 성장 속도보다 느린 성장 속도로 성장될 수 있다.In addition, the defect dispersion inhibiting layer may be grown at a growth rate slower than that of the gallium nitride based semiconductor layer.

상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장될 수 있다. 나아가, 상기 결함 분산 억제층은 1㎛ 내지 2㎛ 범위 내의 두께로 성장될 수 있다.The defect dispersion inhibiting layer may be grown at a rate of 1.5 to 2.5 ㎛ / hr. Furthermore, the defect dispersion inhibiting layer may be grown to a thickness within the range of 1 μm to 2 μm.

상기 결함 분산 억제층은 150 내지 400 torr의 압력하에서 성장될 수 있다. 나아가, 상기 결함 분산 억제층은 그 위에 성장되는 질화갈륨계 반도체층과 대략 동일 압력하에서 성장될 수 있다.The defect dispersion inhibiting layer may be grown under a pressure of 150 to 400 torr. Further, the defect dispersion inhibiting layer may be grown under substantially the same pressure as the gallium nitride based semiconductor layer grown thereon.

상기 질화갈륨 기판은 반극성 기판 또는 비극성 기판일 수 있으며, 상기 비결함 영역들은 서로 다른 오프각을 가질 수 있다.The gallium nitride substrate may be a semipolar substrate or a nonpolar substrate, and the non-defective regions may have different off angles.

또한, 상기 질화갈륨계 반도체층은, 상기 결함 분산 억제층 상에 위치하는 n형 콘택층; 상기 n형 콘택층 상에 위치하는 p형 콘택층; 및 상기 n형 콘택층과 상기 p형 콘택층 사이에 위치하는 활성층을 포함할 수 있다.The gallium nitride based semiconductor layer may further include an n-type contact layer on the defect dispersion suppression layer; A p-type contact layer on the n-type contact layer; And an active layer positioned between the n-type contact layer and the p-type contact layer.

본 발명의 실시예들은 또한, 복수의 시드 기판 상에 수소화물 기상 에피택시(HVPE)를 이용하여 질화갈륨 결정을 성장시키고 이 질화갈륨 결정을 슬라이싱하여 제조된 질화갈륨 기판 상에 질화갈륨계 반도체층을 성장하는 방법을 제공한다. 상기 방법은, 상기 질화갈륨 기판 상에 금속유기화학기상성장 기술을 이용하여 질화갈륨계열의 결함 분산 억제층을 성장하고; 상기 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함한다.Embodiments of the present invention also provide a gallium nitride-based semiconductor layer on a gallium nitride substrate prepared by growing gallium nitride crystals using hydride vapor phase epitaxy (HVPE) on a plurality of seed substrates and slicing the gallium nitride crystals. Provide a way to grow. The method includes growing a gallium nitride series defect dispersion inhibiting layer on the gallium nitride substrate using a metal organic chemical vapor deposition technique; And growing a gallium nitride based semiconductor layer on the defect dispersion inhibiting layer.

상기 질화갈륨 기판은 복수의 비결함 영역들 및 상기 비결함 영역들 사이에 위치하는 적어도 하나의 결함 영역을 포함할 수 있다. 또한, 상기 질화갈륨계 반도체층은 상기 질화갈륨 기판의 결함 영역이 전사된 결함 영역을 포함할 수 있다. 상기 질화갈륨계 반도체층 표면 상의 결함 영역의 폭은 상기 질화갈륨 기판의 결함 영역의 폭의 2배를 넘지 않는다.The gallium nitride substrate may include a plurality of non-defective regions and at least one defect region positioned between the non-defective regions. In addition, the gallium nitride-based semiconductor layer may include a defect region to which the defect region of the gallium nitride substrate is transferred. The width of the defective area on the surface of the gallium nitride based semiconductor layer does not exceed twice the width of the defective area of the gallium nitride substrate.

상기 결함 분산 억제층은 900 내지 1000℃ 범위 내의 온도에서 성장될 수 있으며, 바람직하게, 960 내지 970℃의 온도에서 성장될 수 있다.The defect dispersion inhibiting layer may be grown at a temperature in the range of 900 to 1000 ° C, preferably, at a temperature of 960 to 970 ° C.

또한, 상기 결함 분산 억제층은 상기 질화갈륨계 반도체층의 성장 속도보다 느린 속도로 성장될 수 있으며, 상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장될 수 있다.In addition, the defect dispersion inhibiting layer may be grown at a slower rate than the growth rate of the gallium nitride-based semiconductor layer, the defect dispersion inhibiting layer may be grown at a rate of 1.5 to 2.5 ㎛ / hr.

나아가, 상기 결함 분산 억제층은 1㎛ 내지 2㎛ 범위 내의 두께로 성장될 수 있다.Furthermore, the defect dispersion inhibiting layer may be grown to a thickness within the range of 1 μm to 2 μm.

상기 질화갈륨 기판은 반극성 기판 또는 비극성 기판이고, 상기 비결함 영역들은 서로 다른 오프각을 가질 수 있다.The gallium nitride substrate may be a semipolar substrate or a nonpolar substrate, and the non-defective regions may have different off angles.

본 발명의 다른 실시예들에 따르면, 앞서 설명한 질화물 반도체층 성장 방법을 이용하여 질화물 반도체 소자가 제조될 수 있다.According to other embodiments of the present invention, the nitride semiconductor device may be manufactured using the nitride semiconductor layer growth method described above.

본 발명의 실시예들에 따르면, 결함영역을 갖는 질화갈륨 기판을 성장기판으로 사용하여 양호한 결정 품질을 갖는 질화물 반도체층을 성장시킬 수 있으며, 따라서 양산성 및 수율이 높은 비극성 또는 반극성 반도체 소자를 제조할 수 있다. 특히, 본 발명의 실시예들에 따르면, 질화갈륨 기판의 결함 영역이 그 기판 상에 성장되는 반도체층에서 확산되는 것을 방지할 수 있다.According to embodiments of the present invention, a nitride semiconductor layer having a good crystal quality can be grown by using a gallium nitride substrate having a defective region as a growth substrate, and thus a nonpolar or semipolar semiconductor device having high yield and high yield can be obtained. It can manufacture. In particular, according to embodiments of the present invention, it is possible to prevent the defective region of the gallium nitride substrate from diffusing in the semiconductor layer grown on the substrate.

도 1은 본 발명의 일 실시예에 따른 질화물 반도체층 성장 방법 및 반도체 소자 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 결함 분산 억제층 없이 성장된 질화물 반도체층을 설명하기 위한 개략적인 단면도이다.
도 3(a) 및 (b)는 결함 분산 억제층 없이 성장된 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.
도 4(a) 및 (b)는 상대적으로 높은 온도 및 상대적으로 낮은 온도에서 성장된 결함 분산 억제층 상의 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.
도 5(a) 및 (b)는 상대적으로 낮은 온도에서 성장 압력을 달리하여 성장된 결함 분산 억제층 상의 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.
도 6은 도 3(a) 내지 도 6(b)의 6개 시료의 PL 강도를 나타내는 그래프이다.
도 7은 결함 분산 억제층 없이 성장된 비극성 질화물 반도체층의 표면을 나타내는 SEM 사진이다.
도 8(a) 및 (b)는 상대적으로 고온에서 성장 압력을 달리하여 성장된 결함 분산 억제층 상의 비극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.
도 9는 상대적으로 저온에서 성장된 결함 분산 억제층 상의 비극성 질화물 반도체층의 표면을 나타내는 SEM 사진이다.
도 10은 도 7 내지 도 9의 4개의 시료의 PL 강도를 나타내는 그래프이다.1 is a schematic cross-sectional view for describing a nitride semiconductor layer growth method and a semiconductor device manufacturing method according to an embodiment of the present invention.
2 is a schematic cross-sectional view for describing a nitride semiconductor layer grown without a defect dispersion suppression layer.
3 (a) and 3 (b) are SEM photographs showing the surface of the semipolar nitride semiconductor layer grown without a defect dispersion inhibiting layer.
4 (a) and 4 (b) are SEM images showing the surface of the semipolar nitride semiconductor layer on the defect dispersion inhibiting layer grown at a relatively high temperature and a relatively low temperature.
5 (a) and 5 (b) are SEM images showing the surface of the semipolar nitride semiconductor layer on the defect dispersion inhibiting layer grown at different growth pressures at relatively low temperatures.
FIG. 6 is a graph showing the PL strengths of six samples of FIGS. 3 (a) to 6 (b).
7 is a SEM photograph showing the surface of a nonpolar nitride semiconductor layer grown without a defect dispersion suppression layer.
8 (a) and 8 (b) are SEM photographs showing the surface of the nonpolar nitride semiconductor layer on the defect dispersion inhibiting layer grown at different temperatures at relatively high growth pressures.
9 is a SEM photograph showing the surface of a nonpolar nitride semiconductor layer on a defect dispersion inhibiting layer grown at a relatively low temperature.
FIG. 10 is a graph showing PL strengths of four samples of FIGS. 7 to 9.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention can be fully conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. And, in the drawings, the width, length, thickness, etc. of the components may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 질화물 반도체층 성장 방법 및 반도체 소자 제조 방법을 설명하기 위한 개략적인 단면도들이다.1 is a schematic cross-sectional view for describing a nitride semiconductor layer growth method and a semiconductor device manufacturing method according to an embodiment of the present invention.

도 1(a)를 참조하면, 질화갈륨 기판(21)이 준비된다. 질화갈륨 기판(21)은 복수의 시드 기판 상에 수소화물 기상 에피택시를 이용하여 질화갈륨계 단결정을 성장하고, 상기 질화갈륨계 단결정을 슬라이싱하여 제공될 수 있다.Referring to FIG. 1A, a gallium nitride substrate 21 is prepared. The gallium nitride substrate 21 may be provided by growing a gallium nitride based single crystal on a plurality of seed substrates using hydride vapor phase epitaxy, and slicing the gallium nitride based single crystal.

질화갈륨 기판(21)은 복수의 시드 기판에 대응하여 복수의 비결함 영역(21a) 및 비결함 영역들(21) 사이에 위치하는 적어도 하나의 결함 영역(21b)을 포함한다. 비결함 영역들(21a)은 동일한 성장면을 가질 수 있으나 서로 다른 오프각을 갖는다. 예컨대, 비결함 영역들(21a)은 반극성 또는 비극성 성장면을 가질 수 있다. 특히, 상기 반극성 성장면으로는 예를 들어 (20-21)면일 수 있으며, 비극성 성장면으로는 m면 또는 a면일 수 있다. 상기 성장면이 m면인 경우, 비결함 영역들(21a)의 오프각은 예를 들어 [0001] 방향에 대해 대략 -4 내지 -10도, 바람직하게 -4 내지 -6도의 범위 내일 수 있다. 오프각을 [0001] 방향에 대해 -4 내지 -10도 범위 내로 함으로써 활성층 내의 In 함유량을 증가시킬 수 있다.The gallium nitride substrate 21 includes a plurality of non-defective regions 21a and at least one defective region 21b corresponding to the plurality of seed substrates. The non-defective regions 21a may have the same growth surface but have different off angles. For example, the non-defective regions 21a may have a semipolar or nonpolar growth surface. In particular, the semipolar growth plane may be, for example, a (20-21) plane, and the nonpolar growth plane may be an m plane or a plane. When the growth surface is the m surface, the off angle of the non-defective regions 21a may be, for example, in the range of about -4 to -10 degrees, preferably -4 to -6 degrees with respect to the [0001] direction. The In content in the active layer can be increased by setting the off angle within the range of -4 to -10 degrees with respect to the [0001] direction.

도 1(b)를 참조하면, 상기 기판(21) 상에 질화갈륨계의 결함 분산 억제층(23)이 성장된다. 결함 분산 억제층(23)은 반도체층(25)과 동일 조성, 예컨대 GaN로 성장될 수 있으며, Al과 In을 조성비 0.3 미만으로 포함할 수도 있다. 다만, 결함 분산 억제층(23)은 그 위에 성장될 반도체층(예컨대, 도 1(c)의 25)과는 다른 공정 조건에서 성장되며, 금속유기화학 기상성장법을 이용하여 성장될 수 있다.Referring to FIG. 1B, a gallium nitride-based defect dispersion inhibiting layer 23 is grown on the substrate 21. The defect dispersion inhibiting layer 23 may be grown in the same composition as the semiconductor layer 25, for example, GaN, and may include Al and In in a composition ratio of less than 0.3. However, the defect dispersion inhibiting layer 23 is grown under process conditions different from that of the semiconductor layer (for example, 25 in FIG. 1C) to be grown thereon, and may be grown using a metal organic chemical vapor deposition method.

상기 결함 분산 억제층(23)은 예를 들어 성장 온도, 성장 속도, 성장 압력 등에서 그 위에 성장되는 반도체층(25)과 다른 조건으로 성장된다. 특히, 결함 분산 억제층(23)은 그 위에 성장될 반도체층(25)에 비해 상대적으로 낮은 온도에서 성장되는 것이 바람직하다. 상기 반도체층(25)은 1000℃보다 높은 온도에서 성장될 수 있으며, 상기 결함 분산 억제층(23)은 900 내지 1000℃의 범위 내에서 성장될 수 있다. 특히, 상기 결함 분산 억제층(23)은 960 내지 970℃의 온도에서 성장될 수 있다. 결함 분산 억제층(23)의 최적 성장 온도는 질화갈륨 기판(21)의 성장면에 따라 약간의 차이가 있을 수 있다.The defect dispersion inhibiting layer 23 is grown under different conditions from the semiconductor layer 25 grown thereon at, for example, a growth temperature, a growth rate, a growth pressure, and the like. In particular, the defect dispersion inhibiting layer 23 is preferably grown at a relatively low temperature compared to the semiconductor layer 25 to be grown thereon. The semiconductor layer 25 may be grown at a temperature higher than 1000 ° C., and the defect dispersion inhibiting layer 23 may be grown within a range of 900 to 1000 ° C. In particular, the defect dispersion inhibiting layer 23 may be grown at a temperature of 960 to 970 ℃. The optimal growth temperature of the defect dispersion inhibiting layer 23 may vary slightly depending on the growth surface of the gallium nitride substrate 21.

또한, 상기 결함 분산 억제층(23)은 그 위에 성장될 반도체층(25)의 성장속도보다 느린 속도에서 성장될 수 있다. 예컨대, 상기 결함 분산 억제층(23)의 성장 속도는 반도체층(25)의 성장 속도의 약 1/2일 수 있으며, 1.5 내지 2.5 ㎛/hr의 범위 내, 바람직하게는 1.5 내지 2.0 ㎛/hr일 수 있다.In addition, the defect dispersion inhibiting layer 23 may be grown at a speed slower than the growth rate of the semiconductor layer 25 to be grown thereon. For example, the growth rate of the defect dispersion inhibiting layer 23 may be about 1/2 of the growth rate of the semiconductor layer 25, and may be in the range of 1.5 to 2.5 μm / hr, preferably 1.5 to 2.0 μm / hr. Can be.

상기 결함 분산 억제층(23)은 사파이어 기판과 같은 이종 기판 상에 형성되는 다결정의 저온 버퍼층과 달리 에피 성장층이다. 결함 분산 억제층(23)은 기판(21)의 결정성을 유지하며 성장되며, 1 내지 4㎛ 범위 내, 바람직하게는 1.5 내지 2.5㎛의 두께로 성장될 수 있다. 결함 분산 억제층(23)은 기판(21)의 결함 영역(21b)에 대응하는 결함 영역(23b)을 가질 수 있다. 결함 영역(23b)은 결함 영역(21b)의 폭과 유사하거나 그보다 좁을 수도 있다.The defect dispersion inhibiting layer 23 is an epitaxial growth layer unlike a polycrystalline low temperature buffer layer formed on a heterogeneous substrate such as a sapphire substrate. The defect dispersion inhibiting layer 23 is grown while maintaining the crystallinity of the substrate 21, and may be grown to a thickness of 1 to 4 μm, preferably 1.5 to 2.5 μm. The defect dispersion inhibiting layer 23 may have a defect region 23b corresponding to the defect region 21b of the substrate 21. The defect area 23b may be similar to or narrower than the width of the defect area 21b.

상기 결함 분산 억제층(23)은 반도체층(25)의 성장 압력과 다른 성장 압력에서 성장될 수 있으나, 동일 압력하에서 성장될 수도 있다. 예컨대, 결함 분산 억제층(23)은 100 내지 400 torr 범위 내, 바람직하게는 약 150torr의 성장 압력하에서 성장될 수 있다. 한편, 전체 가스에 대해 H2의 부피비를 약 30% 이내로 유지하며, 또한 H2를 사용하지 않고 N2 분위기에서 공정을 진행하는 것이 바람직하다.The defect dispersion inhibiting layer 23 may be grown at a growth pressure different from that of the semiconductor layer 25, but may be grown under the same pressure. For example, the defect dispersion inhibiting layer 23 may be grown in a range of 100 to 400 torr, preferably under a growth pressure of about 150 torr. On the other hand, it is preferable to maintain the volume ratio of H 2 within about 30% of the total gas, and to proceed the process in an N 2 atmosphere without using H 2 .

도 1(c)를 결함 분산 억제층(21) 상에 질화갈륨계 반도체층(30)이 성장된다. 질화갈륨계 반도체층(30)은, n형 콘택층(25), 활성층(27) 및 p형 콘택층(29)을 포함할 수 있다. 질화갈륨계 반도체층(30)은 금속유기화학기상성장법을 이용하여 성장될 수 있다.In FIG. 1C, a gallium nitride semiconductor layer 30 is grown on the defect dispersion suppressing layer 21. The gallium nitride semiconductor layer 30 may include an n-type contact layer 25, an active layer 27, and a p-type contact layer 29. The gallium nitride based semiconductor layer 30 may be grown using a metal organic chemical vapor deposition method.

여기서, n형 콘택층(25)은 예를 들어 n형 GaN을 포함할 수 있으며, 활성층(27)은 InGaN 우물층을 포함하는 단일 양자우물 구조, 또는 다중 양자우물 구조로 형성될 수 있고, p형 콘택층(29)은 p형 GaN을 포함할 수 있다. 상기 n형 콘택층(25) 및 p형 콘택층(29)은 단일층 또는 다중층일 수 있다. 상기 n형 콘택층(25)은 1000℃ 이상의 온도에서 성장될 수 있으며, 1000 내지 1030℃의 온도 범위에서 성장될 수 있다.Here, the n-type contact layer 25 may include, for example, n-type GaN, the active layer 27 may be formed of a single quantum well structure, or a multi-quantum well structure including an InGaN well layer, p The type contact layer 29 may include p-type GaN. The n-type contact layer 25 and the p-type contact layer 29 may be a single layer or multiple layers. The n-type contact layer 25 may be grown at a temperature of 1000 ° C. or higher, and may be grown in a temperature range of 1000 to 1030 ° C.

본 실시예에 따르면, n형 콘택층(25)과 다른 조건에서 기판(21)과 n형 콘택층(25) 사이에 결함 분산 억제층(23)을 성장시킴으로써 기판(21) 내의 결함 영역(21b)이 반도체층(30) 내에서 분산되는 것을 방지할 수 있다. 이에 따라, 반도체층(30) 내의 결함 영역(30b)의 폭은 기판(21) 내의 결함 영역(21b)의 폭의 2배를 넘지 않게 제어될 수 있다. 따라서 상대적으로 넓은 비결함 영역(30a)을 확보할 수 있으며, 상기 비결함 영역(30a) 내에 소자 분리 영역을 형성함으로써, 고 수율로 반도체 소자를 제조할 수 있다.According to this embodiment, the defect region 21b in the substrate 21 is grown by growing the defect dispersion suppressing layer 23 between the substrate 21 and the n-type contact layer 25 under conditions different from the n-type contact layer 25. ) Can be prevented from being dispersed in the semiconductor layer 30. Accordingly, the width of the defective area 30b in the semiconductor layer 30 can be controlled not to exceed twice the width of the defective area 21b in the substrate 21. Accordingly, a relatively wide non-defective region 30a can be secured, and a device isolation region can be formed in the non-defective region 30a to manufacture a semiconductor device with high yield.

도 2는 결함 분산 억제층(23) 없이 성장된 질화물 반도체층을 설명하기 위한 개략적인 단면도이다.2 is a schematic cross-sectional view for explaining the nitride semiconductor layer grown without the defect dispersion inhibiting layer 23.

도 2를 참조하면, 도 1과 대비하여 기판(21) 상에 결함 분산 억제층(23)이 없는 것에 차이가 있다. 도 2에 도시한 바와 같이, 기판(21) 상에 n형 콘택층(25)이 직접 성장된다.Referring to FIG. 2, there is a difference in that there is no defect dispersion suppressing layer 23 on the substrate 21 as compared to FIG. 1. As shown in FIG. 2, the n-type contact layer 25 is directly grown on the substrate 21.

이 경우, 기판(21) 내의 결함 영역은 반도체층(25)에서 분산되고, 따라서, 그 위의 활성층(27) 및 p형 콘택층(29)에서 더욱 분산된다.In this case, the defect regions in the substrate 21 are dispersed in the semiconductor layer 25, and thus are further dispersed in the active layer 27 and the p-type contact layer 29 thereon.

이에 따라, 질화물 반도체층(30)의 표면 상에서 결함 영역(30b)이 넓게 형성되며, 비결함 영역(30a)이 좁아진다.As a result, the defect region 30b is broadly formed on the surface of the nitride semiconductor layer 30, and the non-defect region 30a is narrowed.

여기서, 반도체층(30) 내에서 결함 영역(30b)이 대칭적으로 분산되는 것으로 도시하였지만, 결함 영역(30b)은 오프각에 따라 일측으로 더 많이 분산될 수도 있다. Here, although the defect regions 30b are symmetrically distributed in the semiconductor layer 30, the defect regions 30b may be more dispersed to one side according to the off angle.

도 1의 결함 분산 억제층(23)은 도 2와 같이 반도체층(30) 내에서 결함 영역(30b)이 분산되는 것을 방지한다. 특히, 결함 분산 억제층(23)은 n형 콘택층(25) 내에서 결함 영역이 분산되는 것을 방지한다.The defect dispersion suppressing layer 23 of FIG. 1 prevents the defect region 30b from being dispersed in the semiconductor layer 30 as shown in FIG. 2. In particular, the defect dispersion inhibiting layer 23 prevents the defect region from being dispersed in the n-type contact layer 25.

(반극성 반도체층의 성장)(Growth of Semipolar Semiconductor Layer)

도 3(a) 및 (b)는 결함 분산 억제층 없이 성장된 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.3 (a) and 3 (b) are SEM photographs showing the surface of the semipolar nitride semiconductor layer grown without a defect dispersion inhibiting layer.

도 3(a) 및 도 3(b)의 시료는, 도 2에서 설명한 바와 같이, (20-21) 성장면을 갖는 질화갈륨 기판(21) 상에 직접 n형 GaN 콘택층(25)을 성장시키고 그 위에 동일한 조건으로 활성층(27) 및 p형 콘택층(29)을 포함하는 반도체층들을 성장시켜 제작한 것이다.3A and 3B, the n-type GaN contact layer 25 was grown directly on the gallium nitride substrate 21 having the (20-21) growth surface as described in FIG. 2. The semiconductor layers including the active layer 27 and the p-type contact layer 29 are grown on the same conditions.

도 3(a) 및 도 3(b)는 거의 동일한 조건에서 반도체층(30)을 성장시켰으며, 다만, n형 콘택층(25) 성장 온도에서 약간의 차이가 있을 뿐이다. n형 반도체층(25)의 성장 속도 및 성장 압력은 각각 약 3㎛/hr, 약 150torr이었다. 도 3(a) 및 도 3(b)에서 볼 수 있듯이, 결함 분산 억제층(23) 없이 반도체층(30)을 성장시킨 경우, 반도체층(30)의 표면에서 넓은 영역에 걸쳐 결함 영역이 분산되는 것을 확인할 수 있다.3 (a) and 3 (b) have grown the semiconductor layer 30 under almost the same conditions, except that there is only a slight difference in the growth temperature of the n-type contact layer 25. The growth rate and growth pressure of the n-type semiconductor layer 25 were about 3 µm / hr and about 150 torr, respectively. As shown in FIGS. 3A and 3B, when the semiconductor layer 30 is grown without the defect dispersion inhibiting layer 23, the defect regions are dispersed over a wide area on the surface of the semiconductor layer 30. You can see that.

도 4(a) 및 (b)는 상대적으로 높은 온도(1030℃) 및 상대적으로 낮은 온도(970℃)에서 성장된 결함 분산 억제층 상의 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.4A and 4B are SEM images showing the surface of the semipolar nitride semiconductor layer on the defect dispersion inhibiting layer grown at a relatively high temperature (1030 ° C.) and a relatively low temperature (970 ° C.).

도 4(a) 및 (b)의 시료는 (20-21) 성장면을 갖는 기판(21) 상에, 도 1(b)를 참조하여 설명한 것과 유사하게, GaN 결함 분산 억제층(23)을 성장시키고, 그 위에 반도체층(30)을 성장시켜 제작한 것이다. 도 4(a)의 시료는 결함 분산 억제층(23)을 1030℃에서 약 1.8㎛/hr의 성장 속도로 성장시키고, 그 후 온도를 내려 n형 반도체층(25)을 약 1000℃에서 성장시킨 것이고, 도 4(b)의 시료는 결함 분산 억제층(23)을 약 970℃에서 약 1.8㎛/hr의 성장 속도로 성장시키고, 그 후 온도를 올려 n형 반도체층(25)을 약 1000℃에서 성장시킨 것이다. 결함 분산 억제층(23)의 성장 압력은 모두 400torr이었으며, n형 반도체층(25)의 성장 속도는 약 3㎛/hr이고 성장 압력은 150torr이었다. 도 4(a) 및 (b)의 시료 모두 약 0.8㎛의 두께로 성장하였다.The samples in FIGS. 4A and 4B show a GaN defect dispersion suppression layer 23 on a substrate 21 having a (20-21) growth surface, similar to that described with reference to FIG. 1B. It is made by growing and growing the semiconductor layer 30 on it. In the sample of FIG. 4A, the defect dispersion inhibiting layer 23 was grown at a growth rate of about 1.8 μm / hr at 1030 ° C., and then the temperature was lowered to grow the n-type semiconductor layer 25 at about 1000 ° C. FIG. In the sample of FIG. 4 (b), the defect dispersion inhibiting layer 23 is grown at a growth rate of about 1.8 μm / hr at about 970 ° C., and then the temperature is raised to make the n-type semiconductor layer 25 about 1000 ° C. FIG. It was grown in. The growth pressures of the defect dispersion inhibiting layer 23 were all 400 torr, the growth rate of the n-type semiconductor layer 25 was about 3 μm / hr, and the growth pressure was 150 tor. Both the samples in FIGS. 4A and 4B grew to a thickness of about 0.8 μm.

도 4(a) 및 (b)를 참조하면, 결함 분산 억제층(23)을 기판(21)과 반도체층(30) 사이에 개재함으로써 반도체층(30)의 표면이 개선되는 것을 확인할 수 있다. 특히, 결함 분산 억제층(23) 성장 온도를 1030℃에서 970℃로 내림으로써 반도체층(30)의 표면이 상당히 개선되며, 결함 영역(30b)의 폭이 좁아지는 것을 확인할 수 있다.Referring to FIGS. 4A and 4B, it can be seen that the surface of the semiconductor layer 30 is improved by interposing the defect dispersion suppressing layer 23 between the substrate 21 and the semiconductor layer 30. In particular, by lowering the growth temperature of the defect dispersion inhibiting layer 23 from 1030 ° C to 970 ° C, it is confirmed that the surface of the semiconductor layer 30 is considerably improved and the width of the defect region 30b is narrowed.

도 5(a) 및 (b)는 상대적으로 낮은 온도(970℃)에서 성장 압력(400torr, 150torr)을 달리하여 성장된 결함 분산 억제층 상의 반극성 질화물 반도체층의 표면을 나타내는 SEM 사진들이다.5 (a) and 5 (b) are SEM images showing the surface of the semipolar nitride semiconductor layer on the defect dispersion inhibiting layer grown at different low temperatures (970 ° C.) at different growth pressures (400 tor and 150 tor).

도 5(a)의 시료는 도 4(b)의 시료와 거의 동일한 조건에서 결함 분산 억제층(23) 및 반도체층(30)을 성장시켰으며, 다만, 결함 분산 억제층(23)의 두께를 약 2배 증가시켜 약 1.5㎛로 하였다. 한편, 도 5(b)의 시료는 도 5(a)의 시료와 대비하여 결함 분산 억제층(23)의 성장 압력을 n형 반도체층(25)의 성장 압력과 동일하게 약 150torr로 한 것에 차이가 있다.In the sample of FIG. 5A, the defect dispersion inhibiting layer 23 and the semiconductor layer 30 were grown under substantially the same conditions as the sample of FIG. 4B, except that the thickness of the defect dispersion suppressing layer 23 was increased. It increased about 2 times to about 1.5 micrometers. On the other hand, the sample of FIG. 5 (b) differs from the sample of FIG. 5 (a) in that the growth pressure of the defect dispersion suppressing layer 23 is set to about 150 torr as the growth pressure of the n-type semiconductor layer 25. There is.

도 5(a) 및 도 5(b)를 참조하면, 결함 분산 억제층(23)의 두께를 증가시킴으로써 도 4(b)의 시료에 비해 반도체층(30)의 표면이 개선되는 것을 확인할 수 있으며, 나아가, 성장 압력을 조절하여 표면을 더욱 개선할 수 있다.5 (a) and 5 (b), it can be seen that by increasing the thickness of the defect dispersion inhibiting layer 23, the surface of the semiconductor layer 30 is improved compared to the sample of FIG. 4 (b). Further, the growth pressure can be adjusted to further improve the surface.

이상의 실험 결과를 보면, n형 반도체층(25)과 다른 성장 조건에서 기판(21) 상에 결함 분산 억제층(23)을 성장시킴으로써 결함 영역(30b)이 분산되는 것을 억제할 수 있다. 특히, 결함 분산 억제층(23)의 성장 온도 및/또는 성장 속도를 n형 반도체층(25)보다 낮게 함으로써 결함 영역(30b)의 폭을 줄일 수 있다.From the above experimental results, it is possible to suppress the dispersion of the defect region 30b by growing the defect dispersion suppressing layer 23 on the substrate 21 under growth conditions different from that of the n-type semiconductor layer 25. In particular, the width of the defect region 30b can be reduced by lowering the growth temperature and / or the growth rate of the defect dispersion inhibiting layer 23 than the n-type semiconductor layer 25.

도 6은 도 3(a) 내지 도 6(b)의 6개 시료의 PL 강도를 나타내는 그래프이다.FIG. 6 is a graph showing the PL strengths of six samples of FIGS. 3 (a) to 6 (b).

도 6을 참조하면, 반도체층(30)의 표면이 개선될수록 PL 강도가 향상되는 것을 확인할 수 있다. 특히, 결함 분산 억제층(23)을 개재한 경우, 도 4(a)의 시료(3)와 같이 상대적으로 높은 온도(1030℃)에서 결함 분산 억제층(23)을 성장하더라도 결함 분산 억제층(23)이 없는 경우에 비해 PL 강도가 증가하였다.Referring to FIG. 6, it can be seen that the PL strength is improved as the surface of the semiconductor layer 30 is improved. In particular, in the case where the defect dispersion inhibiting layer 23 is interposed, even when the defect dispersion suppressing layer 23 is grown at a relatively high temperature (1030 ° C.) as shown in the sample 3 of FIG. 23) the PL strength increased compared to the absence.

나아가, 도 5(a)의 시료와 같이, 성장 온도를 약 970℃로 n형 반도체층(25) 성장 온도보다 상대적으로 낮게 하면서 결함 분산 억제층(23)의 두께를 약 1.5㎛로 증가시킴에 따라 PL 강도를 급격히 향상시킬 수 있고, 성장 압력을 제어하여 PL 강도를 최적화할 수 있다.Furthermore, as shown in the sample of FIG. 5 (a), the thickness of the defect dispersion inhibiting layer 23 is increased to about 1.5 μm while the growth temperature is lower than the growth temperature of the n-type semiconductor layer 25 at about 970 ° C. Accordingly, the PL strength can be rapidly improved, and the growth pressure can be controlled to optimize the PL strength.

(비극성 반도체층의 성장)(Growth of Nonpolar Semiconductor Layer)

도 7은 결함 분산 억제층 없이 성장된 비극성 질화물 반도체층의 표면을 나타내는 SEM 사진이다.7 is a SEM photograph showing the surface of a nonpolar nitride semiconductor layer grown without a defect dispersion suppression layer.

도 7의 시료는, 도 2에서 설명한 바와 같이, m(10-10) 성장면을 갖는 질화갈륨 기판(21) 상에 직접 n형 콘택층(25)을 성장시키고 그 위에 활성층(27) 및 p형 콘택층(29)을 포함하는 반도체층들을 성장시켜 제작한 것이다.As illustrated in FIG. 2, the sample of FIG. 7 grows an n-type contact layer 25 directly on a gallium nitride substrate 21 having an m (10-10) growth surface and has an active layer 27 and p thereon. The semiconductor layers including the type contact layer 29 are grown and manufactured.

결함 분산 억제층(23) 없이 반도체층(30)을 성장시킨 경우, 반도체층(30)의 표면이 매우 거칠며, 넓은 영역에 걸쳐 결함 영역이 분산되는 것을 확인할 수 있다.When the semiconductor layer 30 is grown without the defect dispersion inhibiting layer 23, it can be confirmed that the surface of the semiconductor layer 30 is very rough and the defect regions are dispersed over a wide area.

도 8(a) 및 (b)는 상대적으로 고온(1030℃)에서 성장 압력(400torr, 150torr)을 달리하여 성장된 GaN 결함 분산 억제층(23) 상의 비극성 질화물 반도체층(30)의 표면을 나타내는 SEM 사진들이다.8 (a) and 8 (b) show the surface of the nonpolar nitride semiconductor layer 30 on the GaN defect dispersion suppression layer 23 grown at relatively high temperatures (1030 ° C.) with different growth pressures (400 tor and 150 tor). SEM pictures.

도 8(a) 및 (b)의 시료는 (10-10) 성장면을 갖는 기판(21) 상에, 도 1(b)를 참조하여 설명한 것과 유사하게, 결함 분산 억제층(23)을 성장시키고, 그 위에 반도체층(30)을 성장시켜 제작한 것이다. 도 8(a)의 시료는 결함 분산 억제층(23)을 1030℃, 약 400 torr에서 약 2.5㎛/hr의 성장 속도로 성장시키고, 그 후 온도를 내려 n형 반도체층(25)을 약 1000℃에서 약 3㎛/hr의 성장 속도로 성장시킨 것이다. 도 8(b)의 시료는 도 8(a)의 시료와 대체로 유사하나 성장 압력을 150torr로 한 것에 차이가 있다. 결함 분산 억제층(23)은 약 50분 성장되었으며, 두께는 약 2.1㎛ 이었다.The samples in FIGS. 8 (a) and 8 (b) grow a defect dispersion inhibiting layer 23 on the substrate 21 having the (10-10) growth surface, similar to that described with reference to FIG. 1 (b). The semiconductor layer 30 is grown thereon and manufactured. In the sample of FIG. 8A, the defect dispersion inhibiting layer 23 is grown at a growth rate of about 2.5 μm / hr at 1030 ° C. and about 400 torr, and then the temperature is lowered to about n-type semiconductor layer 25. It was grown at a growth rate of about 3 μm / hr at ℃. The sample of FIG. 8 (b) is generally similar to the sample of FIG. 8 (a) except that the growth pressure is 150 torr. The defect dispersion inhibiting layer 23 was grown for about 50 minutes and had a thickness of about 2.1 μm.

도 8(a) 및 (b)를 참조하면, 결함 분산 억제층(23)을 기판(21)과 반도체층(30) 사이에 개재함으로써 반도체층(30)의 표면이 개선되는 것을 확인할 수 있다. 특히, 성장 압력을 150 torr로 낮춤으로써 표면 특성을 상대적으로 개선할 수 있다.Referring to FIGS. 8A and 8B, it can be seen that the surface of the semiconductor layer 30 is improved by interposing the defect dispersion suppressing layer 23 between the substrate 21 and the semiconductor layer 30. In particular, the surface properties can be relatively improved by lowering the growth pressure to 150 torr.

도 9는 상대적으로 저온(960℃)에서 성장된 결함 분산 억제층(23) 상의 비극성 질화물 반도체층(30)의 표면을 나타내는 SEM 사진이다. 9 is a SEM photograph showing the surface of the non-polar nitride semiconductor layer 30 on the defect dispersion inhibiting layer 23 grown at a relatively low temperature (960 ° C.).

도 9의 시료는 도 8(b)의 시료와 거의 동일한 조건에서 결함 분산 억제층(23) 및 반도체층(30)을 성장시켰으며, 다만, 결함 분산 억제층(23)의 성장 온도를 960℃로 하였다.In the sample of FIG. 9, the defect dispersion inhibiting layer 23 and the semiconductor layer 30 were grown under substantially the same conditions as the sample of FIG. 8B, except that the growth temperature of the defect dispersion suppressing layer 23 was increased to 960 ° C. It was set as.

도 9를 참조하면, 결함 분산 억제층(23)의 성장온도를 960℃로 내림으로써 반도체층(30)의 표면이 개선되는 것을 확인할 수 있다.9, it can be seen that the surface of the semiconductor layer 30 is improved by lowering the growth temperature of the defect dispersion inhibiting layer 23 to 960 ° C.

이상의 실험 결과를 보면, n형 반도체층(25)과 다른 성장 조건에서 기판(21) 상에 결함 분산 억제층(23)을 성장시킴으로써 결함 영역(30b)이 분산되는 것을 억제할 수 있다.From the above experimental results, it is possible to suppress the dispersion of the defect region 30b by growing the defect dispersion suppressing layer 23 on the substrate 21 under growth conditions different from that of the n-type semiconductor layer 25.

도 10은 도 7 내지 도 9의 4개의 시료의 PL 강도를 나타내는 그래프이다.FIG. 10 is a graph showing PL strengths of four samples of FIGS. 7 to 9.

도 10을 참조하면, 반도체층(30)의 표면이 개선될수록 PL 강도가 향상되는 것을 확인할 수 있다. 특히, 결함 분산 억제층(23)의 성장 압력을 150torr로 낮춤으로써 도 8(b)의 시료와 같이 PL 강도를 증가시킬 수 있으며, 나아가 결함 분산 억제층(23)의 성장 온도를 960℃로 낮춤으로써 PL 강도를 더욱 증가시킬 수 있다.Referring to FIG. 10, it can be seen that the PL strength is improved as the surface of the semiconductor layer 30 is improved. In particular, by lowering the growth pressure of the defect dispersion inhibiting layer 23 to 150torr, the PL strength can be increased as in the sample of FIG. 8 (b), and further, the growth temperature of the defect dispersion suppressing layer 23 is lowered to 960 ° C. This can further increase the PL strength.

Claims (28)

질화갈륨 기판을 준비하되, 상기 질화갈륨 기판은 복수의 비결함 영역들 및 상기 비결함 영역들 사이에 위치하는 적어도 하나의 결함 영역을 포함하고;
상기 질화갈륨 기판 상에 질화갈륨계열의 결함 분산 억제층을 성장하고;
상기 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함하되,
상기 결함 분산 억제층은 상기 질화갈륨 기판의 결함이 횡방향보다는 결함 분산 억제층의 두께 방향을 따라 전사되도록 하여 결함이 횡방향으로 분산되는 것을 억제하는 질화물 반도체층 성장 방법.Preparing a gallium nitride substrate, the gallium nitride substrate comprising a plurality of non-defective regions and at least one defect region positioned between the non-defective regions;
Growing a gallium nitride-based defect dispersion inhibiting layer on the gallium nitride substrate;
Including growing a gallium nitride based semiconductor layer on the defect dispersion inhibiting layer,
The defect dispersion inhibiting layer is nitride semiconductor layer growth method to suppress the dispersion of the defect in the transverse direction by causing the defect of the gallium nitride substrate to be transferred along the thickness direction of the defect dispersion suppression layer rather than the transverse direction. 청구항 1에 있어서,
상기 결함 분산 억제층은 900℃ 이상의 온도에서 성장되되, 상기 결함 분산 억제층 상에 성장되는 질화갈륨계 반도체층의 성장온도보다 낮은 온도에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 1,
The defect dispersion inhibiting layer is grown at a temperature of 900 ℃ or more, the nitride semiconductor layer growth method is grown at a temperature lower than the growth temperature of the gallium nitride-based semiconductor layer grown on the defect dispersion inhibiting layer. 청구항 2에 있어서,
상기 결함 분산 억제층은 900 내지 1000℃ 범위 내의 온도에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 2,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method is grown at a temperature in the range of 900 to 1000 ℃. 청구항 3에 있어서,
상기 결함 분산 억제층은 960 내지 970℃의 온도에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 3,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method is grown at a temperature of 960 ~ 970 ℃. 청구항 4에 있어서,
상기 결함 분산 억제층은 상기 질화갈륨계 반도체층의 성장 속도보다 느린 성장 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 4,
And the defect dispersion inhibiting layer is grown at a slower growth rate than that of the gallium nitride based semiconductor layer. 청구항 5에 있어서,
상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 5,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method of growing at a rate of 1.5 to 2.5 ㎛ / hr. 청구항 6에 있어서,
상기 결함 분산 억제층은 1㎛ 내지 2㎛ 범위 내의 두께로 성장되는 질화물 반도체층 성장 방법.The method according to claim 6,
And the defect dispersion inhibiting layer is grown to a thickness within a range of 1 μm to 2 μm. 청구항 7에 있어서,
상기 결함 분산 억제층은 150 내지 400 torr의 압력하에서 성장되는 질화물 반도체층 성장 방법. The method according to claim 7,
The defect dispersion inhibiting layer is grown under a pressure of 150 to 400 torr nitride semiconductor layer growth method. 청구항 8에 있어서,
상기 결함 분산 억제층은 그 위에 성장되는 질화갈륨계 반도체층과 동일 압력하에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 8,
And the defect dispersion inhibiting layer is grown under the same pressure as the gallium nitride based semiconductor layer grown thereon. 청구항 1에 있어서,
상기 결함 분산 억제층은 그 위에 성장되는 질화갈륨계 반도체층의 성장속도보다 느린 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 1,
And the defect dispersion inhibiting layer is grown at a slower rate than the growth rate of the gallium nitride based semiconductor layer grown thereon. 청구항 10에 있어서,
상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 10,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method of growing at a rate of 1.5 to 2.5 ㎛ / hr. 청구항 11에 있어서,
상기 결함 분산 억제층은 1㎛ 내지 2㎛ 범위 내의 두께로 성장되는 질화물 반도체층 성장 방법.The method according to claim 11,
And the defect dispersion inhibiting layer is grown to a thickness within a range of 1 μm to 2 μm. 청구항 1 내지 청구항 12의 어느 한 항에 있어서,
상기 질화갈륨 기판은 반극성 기판 또는 비극성 기판이고, 상기 비결함 영역들은 서로 다른 오프각을 갖는 질화물 반도체층 성장 방법.The method according to any one of claims 1 to 12,
And the gallium nitride substrate is a semipolar substrate or a nonpolar substrate, and the non-defective regions have different off angles. 청구항 13에 있어서,
상기 질화갈륨계 반도체층은,
상기 결함 분산 억제층 상에 위치하는 n형 콘택층;
상기 n형 콘택층 상에 위치하는 p형 콘택층; 및
상기 n형 콘택층과 상기 p형 콘택층 사이에 위치하는 활성층을 포함하는 질화물 반도체층 성장 방법.The method according to claim 13,
The gallium nitride-based semiconductor layer,
An n-type contact layer on the defect dispersion suppression layer;
A p-type contact layer on the n-type contact layer; And
And growing an active layer between the n-type contact layer and the p-type contact layer. 복수의 시드 기판 상에 수소화물 기상 에피택시(HVPE)를 이용하여 질화갈륨 결정을 성장시키고 이 질화갈륨 결정을 슬라이싱하여 제조된 질화갈륨 기판 상에 질화갈륨계 반도체층을 성장하는 방법으로서,
상기 질화갈륨 기판 상에 금속유기화학기상성장 기술을 이용하여 질화갈륨계열의 결함 분산 억제층을 성장하고;
상기 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함하되,
상기 질화갈륨 기판은 비결함 영역들 및 상기 비결함 영역들 사이에 위치하는 적어도 하나의 결함 영역을 포함하고,
상기 결함 분산 억제층은 상기 질화갈륨 기판의 결함이 횡방향보다는 결함 분산 억제층의 두께 방향을 따라 전사되도록 하여 결함이 횡방향으로 분산되는 것을 억제하는 질화물 반도체층 성장 방법.A method of growing a gallium nitride based semiconductor layer on a gallium nitride substrate prepared by growing gallium nitride crystals using hydride vapor phase epitaxy (HVPE) on a plurality of seed substrates and slicing the gallium nitride crystals,
Growing a gallium nitride-based defect dispersion inhibiting layer on the gallium nitride substrate by using a metal organic chemical vapor deposition technique;
Including growing a gallium nitride based semiconductor layer on the defect dispersion inhibiting layer,
The gallium nitride substrate includes non-defective regions and at least one defective region located between the non-defective regions,
The defect dispersion inhibiting layer is nitride semiconductor layer growth method to suppress the dispersion of the defect in the transverse direction by causing the defect of the gallium nitride substrate to be transferred along the thickness direction of the defect dispersion suppression layer rather than the transverse direction. 청구항 15에 있어서,
상기 질화갈륨계 반도체층은 상기 질화갈륨 기판의 결함 영역이 전사된 결함 영역을 포함하되, 상기 질화갈륨계 반도체층 표면 상의 결함 영역의 폭은 상기 질화갈륨 기판의 결함 영역의 폭의 2배를 넘지 않는 질화물 반도체층 성장 방법.The method according to claim 15,
The gallium nitride-based semiconductor layer includes a defect region to which the defect region of the gallium nitride substrate is transferred, and the width of the defect region on the surface of the gallium nitride-based semiconductor layer does not exceed twice the width of the defect region of the gallium nitride substrate. Do not nitride semiconductor layer growth method. 청구항 16에 있어서,
상기 결함 분산 억제층은 900 내지 1000℃ 범위 내의 온도에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 16,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method is grown at a temperature in the range of 900 to 1000 ℃. 청구항 17에 있어서,
상기 결함 분산 억제층은 960 내지 970℃의 온도에서 성장되는 질화물 반도체층 성장 방법.The method according to claim 17,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method is grown at a temperature of 960 ~ 970 ℃. 청구항 16에 있어서,
상기 결함 분산 억제층은 그 위에 성장되는 질화갈륨계 반도체층보다 느린 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 16,
And the defect dispersion inhibiting layer is grown at a slower speed than the gallium nitride based semiconductor layer grown thereon. 청구항 19에 있어서,
상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장되는 질화물 반도체층 성장 방법.The method according to claim 19,
The defect dispersion inhibiting layer is a nitride semiconductor layer growth method of growing at a rate of 1.5 to 2.5 ㎛ / hr. 질화갈륨 기판을 준비하되, 상기 질화갈륨 기판은 복수의 비결함 영역들 및 상기 비결함 영역들 사이에 위치하는 적어도 하나의 결함 영역을 포함하고;
상기 질화갈륨 기판 상에 질화갈륨계열의 결함 분산 억제층을 성장하고;
상기 결함 분산 억제층 상에 질화갈륨계 반도체층을 성장하는 것을 포함하되,
상기 결함 분산 억제층은 상기 질화갈륨 기판의 결함이 횡방향보다는 결함 분산 억제층의 두께 방향을 따라 전사되도록 하여 결함이 횡방향으로 분산되는 것을 억제하는 질화물 반도체 소자 제조 방법.Preparing a gallium nitride substrate, the gallium nitride substrate comprising a plurality of non-defective regions and at least one defect region positioned between the non-defective regions;
Growing a gallium nitride-based defect dispersion inhibiting layer on the gallium nitride substrate;
Including growing a gallium nitride based semiconductor layer on the defect dispersion inhibiting layer,
The defect dispersion inhibiting layer is a nitride semiconductor device manufacturing method for suppressing the dispersion of the defect in the lateral direction by causing the defect of the gallium nitride substrate is transferred along the thickness direction of the defect dispersion suppression layer rather than in the lateral direction. 청구항 21에 있어서,
상기 결함 분산 억제층은 900℃ 이상의 온도에서 성장되되, 상기 결함 분산 억제층 상에 성장되는 질화갈륨계 반도체층의 성장온도보다 낮은 온도에서 성장되는 질화물 반도체 소자 제조 방법.The method according to claim 21,
The defect dispersion suppression layer is grown at a temperature of 900 ℃ or more, the nitride semiconductor device manufacturing method is grown at a temperature lower than the growth temperature of the gallium nitride-based semiconductor layer grown on the defect dispersion suppression layer. 청구항 22에 있어서,
상기 결함 분산 억제층은 960 내지 970℃의 온도에서 성장되는 질화물 반도체 소자 제조 방법.The method according to claim 22,
The defect dispersion inhibiting layer is grown at a temperature of 960 to 970 ℃ nitride semiconductor device manufacturing method. 청구항 21에 있어서,
상기 결함 분산 억제층은 1㎛ 내지 2㎛ 범위 내의 두께로 성장되는 질화물 반도체 소자 제조 방법.The method according to claim 21,
The defect dispersion inhibiting layer is a nitride semiconductor device manufacturing method is grown to a thickness within the range of 1㎛ 2㎛. 청구항 21에 있어서,
상기 결함 분산 억제층은 그 위에 성장되는 질화갈륨계 반도체층의 성장속도보다 느린 속도로 성장되는 질화물 반도체 소자 제조 방법.The method according to claim 21,
And the defect dispersion inhibiting layer is grown at a slower speed than the growth rate of the gallium nitride based semiconductor layer grown thereon. 청구항 25에 있어서,
상기 결함 분산 억제층은 1.5 내지 2.5 ㎛/hr의 속도로 성장되는 질화물 반도체 소자 제조 방법.The method according to claim 25,
The defect dispersion inhibiting layer is a nitride semiconductor device manufacturing method is grown at a rate of 1.5 to 2.5 ㎛ / hr. 청구항 21 내지 청구항 26의 어느 한 항에 있어서,
상기 질화갈륨 기판은 반극성 기판 또는 비극성 기판이고, 상기 비결함 영역들은 서로 다른 오프각을 갖는 질화물 반도체 소자 제조 방법.The method of claim 21, wherein
The gallium nitride substrate is a semi-polar substrate or a non-polar substrate, the non-defective region has a different off angle of the nitride semiconductor device manufacturing method. 청구항 27에 있어서,
상기 질화갈륨계 반도체층은,
상기 결함 분산 억제층 상에 위치하는 n형 콘택층;
상기 n형 콘택층 상에 위치하는 p형 콘택층; 및
상기 n형 콘택층과 상기 p형 콘택층 사이에 위치하는 활성층을 포함하는 질화물 반도체 소자 제조 방법.The method of claim 27,
The gallium nitride-based semiconductor layer,
An n-type contact layer on the defect dispersion suppression layer;
A p-type contact layer on the n-type contact layer; And
And an active layer between the n-type contact layer and the p-type contact layer.
KR1020120138050A 2012-11-30 2012-11-30 Method of growing nitride semiconductor layer and fabrication nitride semiconductor device KR102062381B1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120138050A KR102062381B1 (en) 2012-11-30 2012-11-30 Method of growing nitride semiconductor layer and fabrication nitride semiconductor device
US14/091,808 US9142622B2 (en) 2012-11-30 2013-11-27 Method of growing nitride semiconductor layer, nitride semiconductor device, and method of fabricating the same
EP20153397.3A EP3680929A1 (en) 2012-11-30 2013-11-28 Method of growing nitride semiconductor layer, nitride semiconductor device, and method of fabricating the same
EP13194874.7A EP2738793B1 (en) 2012-11-30 2013-11-28 Method of growing nitride semiconductor layer, nitride semiconductor device, and method of fabricating the same
JP2013248530A JP6306331B2 (en) 2012-11-30 2013-11-29 Method of growing nitride semiconductor layer and method of manufacturing nitride semiconductor device
US14/829,501 US9728404B2 (en) 2012-11-30 2015-08-18 Method of growing nitride semiconductor layer, nitride semiconductor device, and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120138050A KR102062381B1 (en) 2012-11-30 2012-11-30 Method of growing nitride semiconductor layer and fabrication nitride semiconductor device

Publications (2)

Publication Number Publication Date
KR20140070043A KR20140070043A (en) 2014-06-10
KR102062381B1 true KR102062381B1 (en) 2020-01-03

Family

ID=49674205

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120138050A KR102062381B1 (en) 2012-11-30 2012-11-30 Method of growing nitride semiconductor layer and fabrication nitride semiconductor device

Country Status (4)

Country Link
US (2) US9142622B2 (en)
EP (2) EP2738793B1 (en)
JP (1) JP6306331B2 (en)
KR (1) KR102062381B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143255A (en) * 2013-01-23 2014-08-07 Mitsubishi Chemicals Corp Method of manufacturing nitride-system light-emitting diode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017421A (en) 2001-04-24 2003-01-17 Sony Corp Nitride semiconductor, semiconductor element, and method of manufacturing them
US20100244197A1 (en) * 2009-03-31 2010-09-30 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for reducing surface dislocation density in semiconductor materials
JP2011207640A (en) * 2010-03-29 2011-10-20 Toyoda Gosei Co Ltd Method for producing group iii nitride semiconductor crystal
JP2012178609A (en) * 2012-05-22 2012-09-13 Sharp Corp Nitride semiconductor light-emitting element, method for manufacturing the same, and semiconductor optical device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432808A (en) * 1993-03-15 1995-07-11 Kabushiki Kaisha Toshiba Compound semicondutor light-emitting device
US5679965A (en) * 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
RU2160329C1 (en) 1997-06-27 2000-12-10 Ниппон Пиллар Пэкинг Ко., Лтд Sic single crystal and method of its production
TW417315B (en) * 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
US6939730B2 (en) 2001-04-24 2005-09-06 Sony Corporation Nitride semiconductor, semiconductor device, and method of manufacturing the same
JP3864870B2 (en) * 2001-09-19 2007-01-10 住友電気工業株式会社 Single crystal gallium nitride substrate, growth method thereof, and manufacturing method thereof
JP4131101B2 (en) * 2001-11-28 2008-08-13 日亜化学工業株式会社 Method of manufacturing nitride semiconductor device
US6812496B2 (en) * 2002-01-10 2004-11-02 Sharp Kabushiki Kaisha Group III nitride semiconductor laser device
JP5149093B2 (en) * 2003-06-26 2013-02-20 住友電気工業株式会社 GaN substrate and manufacturing method thereof, nitride semiconductor device and manufacturing method thereof
JP4915128B2 (en) * 2005-04-11 2012-04-11 日亜化学工業株式会社 Nitride semiconductor wafer and method for manufacturing the same
US7897490B2 (en) 2005-12-12 2011-03-01 Kyma Technologies, Inc. Single crystal group III nitride articles and method of producing same by HVPE method incorporating a polycrystalline layer for yield enhancement
WO2009035648A1 (en) * 2007-09-14 2009-03-19 Kyma Technologies, Inc. Non-polar and semi-polar gan substrates, devices, and methods for making them
CA2641016A1 (en) 2007-10-24 2009-04-24 Sumitomo Electric Industries, Ltd. Semi-insulating nitride semiconductor substrate and method of manufacturing the same, nitride semiconductor epitaxial substrate, and field-effect transistor
JP2009164233A (en) * 2007-12-28 2009-07-23 Rohm Co Ltd Nitride semiconductor laser device and method of manufacturing the same
JP5093033B2 (en) * 2008-09-30 2012-12-05 ソニー株式会社 Semiconductor laser manufacturing method, semiconductor laser, optical pickup and optical disc apparatus
JP2010132472A (en) * 2008-12-02 2010-06-17 Sumitomo Electric Ind Ltd Growth method of gallium nitride crystal and production method of gallium nitride crystal
US20110042646A1 (en) * 2009-08-21 2011-02-24 Sharp Kabushiki Kaisha Nitride semiconductor wafer, nitride semiconductor chip, method of manufacture thereof, and semiconductor device
JP5757068B2 (en) * 2010-08-02 2015-07-29 住友電気工業株式会社 GaN crystal growth method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017421A (en) 2001-04-24 2003-01-17 Sony Corp Nitride semiconductor, semiconductor element, and method of manufacturing them
US20100244197A1 (en) * 2009-03-31 2010-09-30 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for reducing surface dislocation density in semiconductor materials
JP2011207640A (en) * 2010-03-29 2011-10-20 Toyoda Gosei Co Ltd Method for producing group iii nitride semiconductor crystal
JP2012178609A (en) * 2012-05-22 2012-09-13 Sharp Corp Nitride semiconductor light-emitting element, method for manufacturing the same, and semiconductor optical device

Also Published As

Publication number Publication date
EP2738793B1 (en) 2020-03-04
JP2014110431A (en) 2014-06-12
JP6306331B2 (en) 2018-04-04
EP2738793A1 (en) 2014-06-04
US20140151713A1 (en) 2014-06-05
KR20140070043A (en) 2014-06-10
US9728404B2 (en) 2017-08-08
EP3680929A1 (en) 2020-07-15
US9142622B2 (en) 2015-09-22
US20150380237A1 (en) 2015-12-31

Similar Documents

Publication Publication Date Title
JP4529846B2 (en) III-V nitride semiconductor substrate and method for manufacturing the same
US7095062B2 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
US7829913B2 (en) Porous substrate and its manufacturing method, and gan semiconductor multilayer substrate and its manufacturing method
US7943494B2 (en) Method for blocking dislocation propagation of semiconductor
JP3550070B2 (en) GaN-based compound semiconductor crystal, growth method thereof and semiconductor substrate
US20090001416A1 (en) Growth of indium gallium nitride (InGaN) on porous gallium nitride (GaN) template by metal-organic chemical vapor deposition (MOCVD)
CN104518062B (en) The method for manufacturing light emitting semiconductor device
US10008571B2 (en) Semiconductor wafer, semiconductor device, and method for manufacturing nitride semiconductor layer
JP2005343713A (en) Group iii-v nitride-based semiconductor self-standing substrate, its producing method, and group iii-v nitride-based semiconductor
JP4883931B2 (en) Manufacturing method of semiconductor laminated substrate
WO2001059819A1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
US7867881B2 (en) Method of manufacturing nitride semiconductor substrate
KR102062381B1 (en) Method of growing nitride semiconductor layer and fabrication nitride semiconductor device
US20140151714A1 (en) Gallium nitride substrate and method for fabricating the same
KR20100134480A (en) Hetero-substrate, iii-nitride semiconductor devices using the same and manufacturing method of thereof
KR100834698B1 (en) Method of forming gan layer and gan substrate manufactured using the same
KR100839224B1 (en) Method for manufacturing thick film of gan
KR20150028021A (en) Method of growing nitride semiconductor layers, semiconductor device and method of fabricating the same
JP2009208989A (en) Compound semiconductor substrate and method for producing the same
KR20130030400A (en) Iii-v nitride semiconductor device, substrate and method for manufacturing the same
KR20130036483A (en) Iii-v nitride semiconductor device, substrate and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right