KR102057251B1 - 반도체 고정용 자성 테이프 - Google Patents

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Abstract

본 발명은 반도체 고정용 테이프 및 이의 제조방법에 관한 것으로, 보다 상세하게는 스프레이 또는 스퍼터링 방식의 반도체 차폐 공정에서 반도체 칩의 하부 면에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지함과 동시에 냉각판과의 밀착력 및 열전도율이 우수하여 상기 스퍼터링 및 스프레이 공정에서 발생하는 열에 의한 반도체 칩의 손상을 방지 또는 최소화할 수 있는 반도체 고정용 테이프 및 이의 제조방법에 관한 것이다.

Description

반도체 고정용 자성 테이프{MAGNETIC TAPE FOR SEMICONDUCTOR FIXING}
본 발명은 반도체 고정용 자성 테이프에 관한 것으로, 보다 상세하게는 반도체 칩 하부면 및 상기 반도체 칩 하부면에 융착된 솔더볼과 밀착력이 우수하여 스프레이 또는 스퍼터링 방식의 반도체 차폐 공정에서 반도체 칩의 하부 면에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지함과 동시에 냉각판과의 밀착력 및 열전도율이 우수하여 상기 전자파 차폐 공정에서 발생하는 열에 의한 반도체 칩의 손상을 방지 또는 최소화할 수 있는 반도체 고정용 자성 테이프에 관한 것이다.
일반적으로 반도체 제조공정은 전공정과 후공정으로 나뉘며, 반도체 전공정에서 웨이퍼 상에 회로를 새겨 넣는 패터닝(patterning) 과정을 마치고 나면 후공정에서 웨이퍼를 작은 칩 단위로 쪼개고, 외부의 다양한 자극으로부터 반도체 칩을 안전하게 보호할 수 있는 패키징(packaging)을 수행하게 된다.
패키징 공정에서는 작은 크기로 절단된 칩이 전기적 신호를 송수신할 수 있도록 하기 위한 도체 연결 공정과 함께, 화학적 반응이나 온도 변화 등 외부 자극으로부터 반도체 칩을 보호하고, 인접하는 칩과의 간섭으로 인한 노이즈를 방지하기 위한 전자파 차폐 공정 등 추가 공정들이 이루어진다.
한편, 반도체 패키지 하부면에 다수의 솔더볼이 형성되어 있는 BGA 반도체 패키지를 스퍼터링 또는 스프레이 방식으로 전자파 차폐 공정을 수행할 경우, 상기 반도체 패키지 하부면에 형성된 솔더볼에 의하여 반도체 패키지 하부면에 전자파 차폐용 금속이 침투할 수 있는 공간이 발생하고, 전자파 차폐 공정 시 이러한 공간으로 전자파 차폐용 금속이 침투하여 반도체 소자의 불량을 야기하는 백스필(back spill) 현상이 발생하는 문제점이 있다.
도 1a를 참조하여 종래의 레이저 컷 공정을 이용한 반도체 패키지 로딩 과정을 설명하면, 보호층(111) 및 칩 고정층(112)이 적층된 반도체 고정용 테이프(110) 상에 반도체 칩 본체(121) 하부 면에 솔더볼(122)이 융착된 반도체 칩(120)을 로딩하게 되는데, 이 때 상기 반도체 칩(120)의 하부 면에 전자파 차폐용 금속이 침투하는 백스필 현상을 방지하기 위하여 반도체 고정용 테이프(110) 상부 면 중 일부를 레이저로 컷팅하여 반도체 칩이 로딩될 수 있는 포켓을 형성한다.
상기 포켓이 형성된 반도체 고정용 테이프(110) 상에 반도체 칩(120)을 로딩한 후, 스프레이 또는 스퍼터링 방법을 사용하여 전자파 차폐층(130)을 형성하였으나, 도 1b 및 도 1c에 도시된 바와 같이 반도체 칩 로딩 시 포켓이 형성된 위치에 정확하게 로딩되지 않을 경우 백스필 영역(A)이 발생할 수 있고, 이는 제품의 불량을 야기할 수 있고, 칩 고정층(112) 상부 면에 포켓을 형성하기 위해 레이저 컷 공정과 같은 별도의 공정을 실시하여야 하기 때문에 공정의 복잡성이 증가하는 문제점이 있다.
다른 한편, 반도체 장치에 사용되는 종래의 접착테이프에는 리드 프레임 고정용 접착테이프, 방열판 접착용 테이프, TAB(Tape Automated Bonding) 테이프, LOC(Lead On Chip) 테이프 등이 있는데, 리드 프레임 고정용 접착테이프는 리드 프레임의 리드를 고정하여 리드 프레임 자체 및 반도체 조립 공정 전체의 생산성 및 수율 향상을 목적으로 사용되며, 일반적으로 리드 프레임 제조자에 의해 리드 프레임 위에 고정이 되고 반도체 조립업체에게 이송되어 반도체 칩을 탑재, 와이어 본딩 등의 공정을 마친 후 에폭시 몰딩 컴파운드로 밀봉하게 되므로 접착테이프는 반도체 기구 패키지 내에 포함된다. 또한 상술한 방열판 접착용 접착테이프 등의 테이프들도 리드 프레임 고정용 점접착테이프와 마찬가지로 반도체 패키지 내에 포함된다. 따라서, 전자 부품용 점접착 테이프에는 우수한 점접착력은 물론 반도체 수준에서의 일반적인 신뢰성 및 테이핑 시 작업성, 반도체 장치의 조립 공정에서부터 조립 이후의 완제품으로 사용될 때까지 외부로부터 가해지는 고온, 습도, 전압 등의 가혹 조건을 견딜 수 있는 충분한 물성을 갖추어야 한다.
이와 같은 용도로 사용된 전자부품용 점접착테이프로는 폴리이미드 필름과 같은 내열성 베이스 필름 상에 폴리아크릴로니트릴 수지, 폴리아크릴레이트 수지, 레졸 페놀 수지 또는 아크릴로니트릴-부타디엔 공중합체등의 합성고무계 수지가 단독으로 사용되거나, 다른 수지로 변경 또는 혼합하여 이루어진 점접착제가 도포되고 코팅과 건조 단계를 거쳐 B단계(열경화성 수지의 경화 중간 상태. 그 상태에서의 수지는 가열하면 연화하고 특정 종류의 용제에 접하면 팽윤하지만 완전히 용융 또는 용해하지는 않는 단계)로 전환된 점접착테이프가 주로 사용되고 있다.
그러나, 이러한 점접착테이프는 고온에서 점착력이 낮아 테이핑 작업시 점접착제의 과도한 번짐 현상이 발생하여 점접착제가 테이핑 장치에 묻거나 불필요한 부위에 흩어져 반도체 장치의 불량을 야기하고, 열 전달 기능이 없어 반도체 차폐 공정상 발생하는 열에 의해 반도체가 손상될 우려가 있다.
한국등록특허 10-1208082
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하려는 기술적 과제는 반도체 칩 하부면 및 상기 반도체 칩 하부면에 융착된 솔더볼과 밀착력이 우수하여 스프레이 또는 스퍼터링 방식의 반도체 차폐 공정에서 반도체 칩의 하부 면에 전자파 차폐용 금속이 침투하는 백스필 현상을 방지함과 동시에 냉각판과의 밀착력 및 열전도율이 우수하여 상기 전자파 차폐 공정에서 발생하는 열에 의한 반도체 칩의 손상을 방지 또는 최소화할 수 있는 반도체 고정용 자성 테이프를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명은 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면과 밀착되어 상기 반도체 칩을 고정시키기 위한 칩 고정층, 스퍼터링 또는 스프레이 방식의 반도체 차폐 공정상 발생하는 열로부터 칩의 손상 방지 및 반도체 칩의 하부 면과 상기 칩 고정층 사이에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지하기 위한 금속 박막층, 자성체 금속 분말을 포함하는 자기장 분산층 및 보호층을 포함하는 반도체 고정용 자성 테이프를 제공한다.
본 발명의 일 실시예에 의하면, 상기 칩 고정층의 두께는 5 ~ 1000 ㎛일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 금속 박막층은 Cu, Al, Sn 또는 Fe의 순금속 또는 이 중 선택된 어느 하나를 포함하는 합금으로 이루어지고 5 ~ 100㎛의 두께를 갖는 금속박(metal foil)일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 자성체 금속 분말은 순철, 카보닐철, 철-규소 합금(Fe-Si alloy), 철-규소-크롬 합금(Fe-Si-Cr alloy), 샌더스트(Fe-Si-Al alloy), 망간-아연 페라이트(Mn-Zn ferrite), 퍼멀로이(Permalloy) 및 몰리브덴 퍼멀로이(Mo-permalloy)로 이루어지는 군으로부터 선택되는 어느 하나 이상일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 보호층은 폴리에틸렌테레프탈레이트 필름(PET film), 폴리이미드 필름(PI film) 및 폴리에틸렌 필름(PE film) 중에서 선택된 어느 하나일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 자기장 분산층은 상기 금속 박막층 및 보호층 사이에 개재되고 상기 칩 고정층의 두께가 5 ㎛ 이상이되 상기 솔더 볼 높이의 90% 이하이거나, 상기 칩 고정층 및 금속 박막층 사이에 개재되고 상기 칩 고정층과 자기장 분산층의 두께의 합이 5 ㎛ 이상이되 상기 솔더 볼 높이의 90% 이하일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 자성체 금속 분말은 상기 바인더 100중량부에 대하여 1 ~ 90중량부로 포함될 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 자기장 분산층의 두께는 10 ~ 200㎛일 수 있다.
또한 본 발명의 일 실시예에 의하면, 상기 칩 고정층은 아크릴 또는 실리콘 점착제를 포함할 수 있다.
또한 본 발명은 자성체 금속 분말을 포함하고, 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면과 밀착되어 상기 반도체 칩을 고정시키기 위한 칩 고정층, 스퍼터링 또는 스프레이 방식의 반도체 차폐 공정상 발생하는 열로부터 칩의 손상 방지 및 반도체 칩의 하부 면과 상기 칩 고정층 사이에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지하기 위한 금속 박막층 및 보호층을 포함하는 반도체 고정용 자성 테이프를 제공한다.
본 발명에 따른 반도체 고정용 자성 테이프는 반도체 칩 하부면 및 상기 반도체 칩 하부면에 융착된 솔더볼과 밀착력이 우수하여 반도체 고정용 자성 테이프가 반도체 칩으로부터 들뜨는 현상을 방지하여 전자파 차폐용 금속을 균일하게 코팅할 수 있으며, 반도체 칩의 하부 면에 전자파 차폐용 금속이 침투하는 백스필 현상을 방지함과 동시에 열전도율이 우수하여 전자파 차폐 공정에서 발생하는 열에 의한 반도체 칩의 손상을 방지 또는 최소화할 수 있어 반도체 제조 원가 절감 및 제품의 불량률을 감소시킬 수 있다.
도 1a는 종래의 레이저 컷팅 공정을 이용하여 포켓이 형성된 반도체 고정용 테이프 상에 반도체 칩이 로딩된 구조를 도시한 단면 모식도이다.
도 1b는 종래의 레이저 컷팅 공정을 이용하여 포켓이 형성된 반도체 고정용 테이프 상에 로딩된 반도체 칩에 대하여 전자파 차폐 공정이 수행된 구조를 도시한 단면 모식도이다.
도 1c는 종래의 레이저 컷팅 공정을 이용하여 포켓이 형성된 반도체 고정용 테이프 상에 로딩된 반도체 칩에 대하여 전자파 차폐 공정이 수행된 구조를 도시한 단면 모식도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프 상에 고정되는 반도체 칩을 도시한 모식도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프 상에 고정된 반도체 칩을 도시한 단면 모식도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프의 단면 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프의 단면 사시도이다.
도 5a는 비교예1의 반도체 고정용 테이프를 사용하여 전자파 차폐 공정을 수행한 반도체 칩 하부 면의 사진이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프를 사용하여 전자파 차폐 공정을 수행한 반도체 칩 하부 면의 사진이다.
도 6은 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프 상에 고정되어 있던 반도체 칩을 제거한 후의 사진이다.
이하, 본 발명을 보다 상세하게 설명한다.
상술한 바와 같이 폴리이미드 필름과 같은 기존의 반도체 고정용 테이프는 전자파 차폐 공정 시 백스필 현상을 방지하기 위하여 레이저 컷 공정을 이용하여 필름 상에 포켓을 형성하여야 했으며, 이러한 포켓은 반도체 칩 하부 면의 백스필 현상을 방지하기에 적절한 크기 및 위치 조건을 불만족할 시 백스필 현상이 발생할 수 있고, 전자파 차폐 공정 시 레이저 컷 공정과 같은 추가 공정을 수행해야 하기 때문에 공정의 복잡성이 증가하는 문제점이 있었다.
또한, 종래의 반도체 고정용 테이프는 경도가 낮아 테이핑 작업시 접착제의 과도한 번짐 현상이 발생하여 접착제가 테이핑 장치에 묻거나 불필요한 부위에 흩어져 반도체 장치의 불량을 야기하고, 열 전달 기능이 없어 반도체 차폐 공정상 발생하는 열에 의해 반도체가 손상될 우려가 있었다. 이 뿐만 아니라, 반도체 고정용 테이프 및 냉각판과의 밀착성이 낮아 열 전달 효과가 감소되거나 전자파 차폐용 금속이 균일하게 코팅되지 않는 문제점이 있었다.
상술한 문제점을 해결하기 위해 본 발명은 스퍼터링 또는 스프레이 방식의 반도체 차폐 공정에서 반도체 칩의 하부 면에 전자파 차폐용 금속이 침투하는 백스필 현상을 방지함과 동시에 냉각판과의 밀착력 및 열전도율이 우수하여 상기 전자파 차폐 공정에서 발생하는 열에 의한 반도체 칩의 손상을 방지 또는 최소화할 수 있는 반도체 고정용 자성 테이프를 제공한다.
구체적으로 본 발명에 따른 반도체 고정용 자성 테이프는 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면과 밀착되어 상기 반도체 칩을 고정시키기 위한 칩 고정층, 상기 칩 고정층이 상기 솔더 볼의 외주연을 따라 밀착되도록 형상이 변형된 후 변형된 형상이 유지되어 스퍼터링 또는 스프레이 방식의 반도체 차폐 공정상 발생하는 열로부터 칩의 손상 방지 및 반도체 칩의 하부 면과 상기 칩 고정층 사이에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지하기 위한 금속 박막층, 자성체 금속 분말을 포함하는 자기장 분산층 및 보호층을 포함한다.
먼저, 본 발명의 반도체 고정용 자성 테이프에 포함되는 보호층에 대하여 설명한다.
상기 보호층(211)은 금속 박막층(213)의 전단현상을 방지하는 기능을 수행할 수 있다. 상기 보호층으로는 폴리에틸렌테레프탈레이트 필름(PET film), 폴리이미드 필름(PI film) 및 폴리에틸렌 필름(PE film) 중에서 선택된 어느 하나를 사용할 수 있다. 상기 보호층의 두께는 테이프의 역할을 수행할 수 있을 정도의 가요성을 갖는 두께라면 제한되지 않으나, 반도체 칩 고정 시 솔더 볼에 의해 반도체 칩 하부 면이 상기 보호층의 탄성에 의해 들뜨지 않도록 하기 위하여 바람직하게는 5~100 ㎛일 수 있다.
다음으로, 본 발명의 반도체 고정용 자성 테이프에 포함되는 금속 박막층에 대하여 설명한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프 상에 고정된 반도체 칩의 반도체 차폐 공정 수행 전 후에 대한 모식도이다.
도 2b에 도시된 바와 같이 반도체 칩(220) 로딩 시 상기 반도체 칩 본체(221) 하부 면에 융착된 복수개의 솔더 볼(222)의 외주연을 따라 반도체 고정용 자성 테이프(210)의 형상이 변형될 수 있으며, 상기 자성 테이프(210) 내 금속 박막층(213)의 연성 및 자성에 의하여 변형된 자성 테이프(210)의 형상이 복원되지 않고 유지될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 고정용 자성 테이프 상에 고정되어 있던 반도체 칩을 제거한 후의 사진이다. 도 6을 참조하면, 본 발명의 반도체 고정용 자성 테이프는 상기 자성 테이프 내 금속 박막층의 연성 및 자성에 의하여 변형된 자성 테이프의 형상이 복원되지 않고 유지될 수 있는 것을 확인할 수 있다. 이는 반도체 칩이 본 발명에 따른 반도체 고정용 자성 테이프에 고정된 후 상기 솔더 볼에 의해 반도체 칩이 반도체 고정용 자성 테이프로부터 들뜨는 현상을 방지할 수 있으며, 이에 따라 스퍼터링 및 스프레이 방식의 반도체 차폐 공정에서 반도체 칩의 하부 면과 칩고정층 사이에 전자파 차폐용 금속이 침투하는 백스필 현상을 방지할 수 있다. 또한, 종래 엘라스토머(elastomer)를 구비하는 반도체 고정용 테이프는 반도체 칩 하부면에 융착된 솔더 볼의 크기가 클 경우, 일 예로 솔더 볼의 직경이 150㎛ 이상일 경우 반도체 칩 로딩 시 상기 엘라스토머의 탄성에 의해 반도체 칩 하부면과 반도체 고정용 테이프 간 공간이 발생하여 반도체 차폐 공정에서 백스필 현상이 발생하는 문제점이 있었으나, 본 발명의 반도체 고정용 자성테이프는 금속 박막층(213)을 구비함으로써, 솔더 볼의 크기와 관계 없이 반도체 칩의 고정이 용이한 장점이 있다.
상기 금속 박막층의 두께는 5 ~ 100 ㎛일 수 있고, 만일 상기 금속 박막층의 두께가 5㎛ 미만일 경우, 반도체 칩 로딩 시 변형된 금속 박막층의 형상이 복원되거나 금속 박막층의 전단 현상이 발생할 우려가 있고, 100 ㎛를 초과할 경우, 금속 박막층이 솔더 볼의 외주연을 따라 변형되기 어렵거나 금속 박막층의 열전도율이 저하되어 반도체 차폐 공정에서 발생하는 열에 의하여 반도체 칩이 손상되는 등 본 발명의 목적을 달성하기에 어려울 수 있다.
또한 상기 금속 박막층은 당업계에서 통상적으로 사용하는 금속 소재의 박막을 사용할 수 있으나, 바람직하게는 Cu, Al, Sn 또는 Fe의 순금속 또는 이 중 선택된 어느 하나를 포함하는 합금으로 이루어진 금속박(metal foil)을 사용할 수 있으며, 상기 금속 박막층으로 금속박을 사용할 경우 반도체 칩 로딩 시 변형된 테이프의 형상이 유지되는 효과가 우수함과 동시에 열전도율이 우수하여 반도체 차폐 공정상 발생하는 열을 냉각판으로 빠르게 전달할 수 있고, 이에 따라 반도체 칩의 손상을 방지할 수 있다. 만일, 금속박을 사용하지 않고 당업계에서 공지된 금속 박막층의 제조 방법, 일예로 스퍼터링과 같은 방법으로 제조한 금속 박막층은 본 발명에서 목적하는 두께로 형성하기 어렵거나 목적하는 두께로 형성하더라도 금속 박막층의 전단 현상이 발생할 수 있다.
다음으로, 본 발명의 반도체 고정용 자성 테이프에 포함되는 칩 고정층에 대하여 설명한다.
상기 칩 고정층은 반도체 차폐 공정 상에서 칩을 고정하는 역할을 한다.
상기 칩 고정층은 당업계에서 통상적으로 반도체를 고정시키는데 사용되는 점착제를 이용하여 형성될 수 있으며, 바람직하게는 아크릴 또는 실리콘 점착제일 수 있다.
상기 칩 고정층의 두께는 5 ~ 1000 ㎛일 수 있으며, 만일 상기 칩 고정층의 두께가 5㎛ 미만일 경우, 반도체 칩 자체가 고정되지 않을 수 있고, 1000㎛를 초과할 경우, 칩 고정층의 두께가 과도하게 두꺼워서 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되기 어려울 수 있으며, 이에 따라 반도체 차폐 공정 중에 백스필 현상이 발생될 우려가 있다.
상기 자기장 분산층이 상기 금속 박막층 및 보호층 사이에 개재될 경우, 상기 칩 고정층의 두께는 5 ㎛ 이상이되, 상기 솔더 볼 높이의 90% 이하, 더욱 바람직하게는 5 ㎛ 이상이되, 상기 솔더 볼 높이의 60% 이하일 수 있으며, 상기 칩 고정층의 두께는 5 ㎛ 이상이되, 상기 솔더 볼 높이의 90% 이하일 경우 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되기에 용이할 수 있고, 이에 따라 칩 고정층이 상기 반도체 칩 하부면과 솔더 볼의 외주연에 밀착되는 효과가 우수할 수 있다. 또한 상기 칩 고정층의 두께는 5 ㎛ 이상이되, 상기 솔더 볼 높이의 60% 이하일 경우 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되기에 더욱 용이할 수 있고, 이에 따라 칩 고정층이 상기 반도체 칩 하부면과 솔더 볼의 외주연에 밀착되는 효과가 더욱 우수할 수 있다.
또한, 상기 자기장 분산층이 상기 칩 고정층 및 금속 박막층 사이에 개재될 경우 상기 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되는 효과를 향상시키기 위하여 상기 칩 고정층의 두께는 변경될 수 있으며, 이 경우 상기 칩 고정층과 자기장 분산층의 두께의 합이 5 ㎛ 이상이되, 상기 솔더 볼 높이의 90% 이하, 더욱 바람직하게는 5 ㎛ 이상이되, 상기 솔더 볼 높이의 60% 이하일 수 있으며, 상기 칩 고정층과 자기장 분산층의 두께의 합이 5 ㎛ 이상이되, 상기 솔더 볼 높이의 90% 이하일 경우 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되기에 용이할 수 있고, 이에 따라 칩 고정층이 상기 반도체 칩 하부면과 솔더 볼의 외주연에 밀착되는 효과가 우수할 수 있다. 또한 상기 칩 고정층과 자기장 분산층의 두께의 합이 5 ㎛ 이상이되, 상기 솔더 볼 높이의 60% 이하일 경우 금속 박막층이 반도체 칩 하부 면과 솔더 볼의 외주연에 따라 형상이 변형되기에 더욱 용이할 수 있고, 이에 따라 칩 고정층이 상기 반도체 칩 하부면과 솔더 볼의 외주연에 밀착되는 효과가 더욱 우수할 수 있다.
다음으로, 본 발명의 반도체 고정용 자성 테이프에 포함되는 자기장 분산층에 대하여 설명한다.
상기 자기장 분산층은 자성체 금속 분말 및 바인더를 포함하며, 상기 자성체 금속 분말은 자기장 분산 기능을 수행할 수 있고, 이와 동시에 상기 자성체 금속 분말의 자성으로 인해 냉각판과의 밀착성이 향상됨에 따라 테이프의 열전도율이 향상될 수 있다. 또한, 상기 자기장 분산층은 자성체 금속 분말을 포함함으로써 보다 테이프의 열전도율을 향상시킬 수 있으므로 반도체 차폐 공정상 발생하는 열을 냉각시키는 효과를 더욱 향상시킬 수 있다.
상기 자기장 분산층에 포함되는 자성체 금속 분말은 순철, 카보닐철, 철-규소 합금(Fe-Si alloy), 철-규소-크롬 합금(Fe-Si-Cr alloy), 샌더스트(Fe-Si-Al alloy), 퍼멀로이(Permalloy) 및 몰리브덴 퍼멀로이(Mo-permalloy))로 이루어지는 군으로부터 선택되는 어느 하나 이상, 더욱 바람직하게는 카보닐 철일 수 있다.
상기 자기장 분산층은 자성체 금속 분말의 에 포함되는 바인더는 아크릴 수지, 실리콘 수지, 에폭시 수지, 폴리염화비닐 수지, 폴리에스테르 수지, 폴리에틸렌 수지 및 폴리우레탄 수지 중에서 선택된 적어도 어느 하나일 수 있다.
상기 자성체 금속 분말은 상기 바인더 100중량부에 대하여 1 ~ 90중량부로 자기장 분산층에 포함될 수 있으며, 만일 상기 자성체 금속 분말이 상기 바인더 100중량부에 대하여 1중량부 미만으로 포함될 경우, 자기장 분산층의 자기장 분산 효과가 목적하는 수준으로 발현되지 않거나 제조되는 자성 테이프와 냉각판과의 밀착력이 저하되어 자성 테이프의 열전도율이 저하될 수 있고, 90중량부를 초과할 경우 자기장 분산층 표면에 자성체 금속 분말들이 돌출되어 반도체 칩 고정 시 반도체 칩 하부면이 테이프와 완전히 밀착되지 않거나 돌출된 자성체 금속 분말들에 의하여 금속 박막층의 전단 현상을 야기하여 금속 박막층의 열전도율을 저하시키는 등 본 발명의 목적을 달성하기에 어려울 수 있다.
한편, 상기 자기장 분산층의 두께는 10 ~ 200㎛일 수 있으며, 만일 상기 자기장 분산층의 두께가 10㎛ 미만일 경우, 자기장 분산층 표면에 자성체 금속 분말들이 돌출되어 반도체 칩 고정 시 반도체 칩 하부면이 테이프와 완전히 밀착되지 않거나 돌출된 자성체 금속 분말들에 의하여 금속 박막층의 전단 현상을 야기하여 금속 박막층의 열전도율을 저하될 수 있고, 200㎛를 초과할 경우 테이프 자체의 두께가 증가하여 열전도율이 저하되고 이에 따라 반도체 차폐 공정에서 발생하는 열에 의하여 반도체 칩의 손상이 발생할 수 있다.
본 발명에 따른 반도체 고정용 자성 테이프에 포함되는 보호층, 자기장 분산층, 금속 박막층 및 칩 고정층의 적층 순서는 보호층이 최하부, 칩 고정층이 최상부에 위치하되, 자기장 분산층 및 금속 박막층의 적층 순서는 바뀔 수 있으며, 바람직하게는 보호층, 자기장 분산층, 금속 박막층 및 칩 고정층 순으로 적층될 수 있으나, 도 3에 도시된 바와 같이 보호층, 금속 박막층, 자기장 분산층 및 칩 고정층 순으로 적층될 수 있다.
다음으로, 본 발명의 또 다른 양태의 반도체 고정용 자성 테이프는 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면과 밀착되어 상기 반도체 칩을 고정시키기 위한 칩 고정층, 상기 칩 고정층이 상기 솔더 볼의 외주연을 따라 밀착되도록 형상이 변형된 후 변형된 형상이 유지되어 스퍼터링 또는 스프레이 방식의 반도체 차폐 공정상 발생하는 열로부터 칩의 손상 방지 및 반도체 칩의 하부 면과 상기 칩 고정층 사이에 전자파 차폐용 금속이 침투되는 백스필 현상을 방지하기 위한 금속 박막층 및 보호층을 포함하고 상기 칩 고정층은 자성체 금속 분말을 포함한다. 이 경우 별도의 자기장 분산층을 포함하지 않고, 상기 칩 고정층에 자성체 금속 분말을 포함시켜 칩 고정층이 자기장 분산 및 냉각판과 밀착력을 증가시키는 역할까지 수행할 수 있다.
본 발명의 또 다른 양태의 반도체 고정용 자성 테이프에 포함되는 보호층, 금속 박막층, 칩 고정층 및 자성체 금속 분말의 구성은 앞서 상술한 내용과 동일하기 때문에 이에 대한 구체적인 설명은 생략한다.
도 4는 본 발명의 또 다른 일 실시예에 따른 반도체 고정용 자성 테이프의 단면 모식도이다. 도 4를 참조하면, 상기 반도체 고정용 자성 테이프(400)는 보호층(410), 금속 박막층(430) 및 자성체 금속 분말 및 반도체 칩을 고정하기 위한 바인더를 포함하는 칩 고정층(420)을 포함하며, 자기장 분산층을 별도로 구비하지 않고 반도체 칩을 고정하기 위한 바인더를 포함하는 칩 고정층 (420)이 자성체 금속 분말을 포함함으로써 자기장 분산 효과 및 냉각판과의 밀착력을 향상 효과를 가질 수 있다.
상기 칩 고정층 포함되는 바인더는 당업계에서 통상적으로 반도체를 고정시키는데 사용되는 점착 성능이 있는 바인더를 이용할 수 있으며, 바람직하게는 아크릴 또는 실리콘 점착제일 수 있다.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명한다.
(실시예1)
바인더로서 100중량부의 실리콘 수지, 및 60중량부의 카보닐철 및 용매를 혼합하여 자기장 분산층 형성용 조성물을 제조하였다. 제조된 자기장 분산층 형성용 조성물을 보호층으로서 PET 필름(두께: 12 ㎛) 상에 코팅하여 자기장 분산층(두께: 50 ㎛)을 형성하였다. 다음으로, 상기 자기장 분산층 상에 금속 박막층으로서 알루미늄 포일(두께: 12 ㎛)을 구비하였다. 상기 금속 박막층 상에 실리콘 점착제를 도포하여 칩 고정층(두께: 10㎛)을 형성하여 반도체 고정용 자성 테이프를 제조하였다.
(실시예2)
실시예1과 동일하게 실시하되, 알루미늄 포일 대신 스퍼터링 장치를 이용하여 알루미늄 층을 형성하여 반도체 고정용 테이프를 제조하였다.
(비교예1)
폴리이미드 필름(두께: 12 ㎛)상에 내열성 실리콘 점착층(두께: 10㎛)이 형성된 PI 테이프를 준비하였다.
(실험예1)
실시예1 및 실시예2의 자성 테이프 및 비교예1의 PI 테이프 상에 반도체 칩(솔더 볼의 높이: 30㎛)을 고정시킨 후, 타겟 금속으로 은(Ag)을 사용한 스퍼터링 방식으로 전자파 차폐 공정을 실시하였다. 전자파 차폐 공정을 수행한 후, 반도체 칩 하부 면에 은(Ag)에 의한 백스필 현상이 발생하였는지 확인하였다.
5a 및 도 5b는 각각 비교예1의 PI 테이프 및 실시예1의 반도체 고정용 자성 테이프를 이용하여 전자파 차폐 공정을 수행한 반도체 칩 하부 면의 사진이다.
도 5a를 참조하면, 반도체 칩 가장자리 부분에 은이 침투되어 백스필 현상이 발생한 것을 확인할 수 있다.
반면, 도 5b를 참조하면, 백스필 현상이 발생하지 않은 것을 확인할 수 있다.
한편, 실시예2에 따른 반도체 고정용 테이프는 알루미늄 층의 전단 현상이 발생하여 반도체 칩 고정 시 반도체 고정용 자성 테이프가 반도체 칩 하부면과 밀착되지 않고 들뜨는 현상이 발생하였다.
(실험예2)
실시예1의 반도체 고정용 자성 테이프 및 비교예의 PI 테이프를 ASTM E1530에 준거하여 열전도율을 측정하였으며, 그 결과를 하기 표 1에 기재하였다.
구분 열전도율(W/mK)
실시예1 2.55
비교예1 0.8
상기 표 1을 참조하면, 실시예1에 따른 반도체 고정용 자성 테이프의 열전도율이비교예1에 따른 PI 테이프보다 현저히 우수한 것을 확인할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
111: 보호층
112: 반도체 칩 고정층
110: 반도체 고정용 테이프
120: 반도체 칩
121: 반도체 칩 본체
122: 솔더 볼
130: 전자파 차폐층
210: 반도체 고정용 자성 테이프
211: 보호층
212: 자기장 분산층
213: 금속 박막층
214: 칩 고정층
220: 반도체 칩
221: 반도체 칩 본체
222: 솔더 볼
230: 전자파 차폐층
300, 400: 반도체 고정용 자성 테이프
310, 410: 보호층
320: 자기장 분산층
330, 430: 금속 박막층
340, 420: 칩 고정층

Claims (10)

  1. 스프레이 또는 스퍼터링 방식의 반도체 차폐 공정 수행 전에 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면에 밀착되어 일체화 되고, 상기 차폐 공정 수행 이후 반도체 칩 하부면으로부터 제거되는 반도체 고정용 자성테이프로서,
    단차가 형성된 반도체 칩 하부면과 밀착되어 반도체 칩을 고정시키는 칩 고정층;
    단차가 형성된 반도체 칩 하부면에 밀착되어 변형된 상기 칩 고정층의 표면 굴곡에 대응하여 형상이 변형되고 이를 통해 상기 칩 고정층의 변형된 표면 굴곡을 유지시키는 층으로서 금속박(metal foil)인 금속 박막층;
    자성체 금속 분말 및 바인더를 포함하는 자기장 분산층; 및
    보호층; 을 포함하며,
    상기 자기장 분산층은 상기 금속 박막층 및 보호층 사이에 개재되고 상기 칩 고정층의 두께가 5 ㎛ 이상이되 상기 솔더 볼 높이의 90% 이하이거나,
    상기 자기장 분산층은 상기 칩 고정층 및 금속 박막층 사이에 개재되고 상기 칩 고정층과 자기장 분산층의 두께의 합이 5 ㎛ 이상이되 상기 솔더 볼 높이의 90% 이하인 반도체 고정용 자성 테이프.
  2. 제1항에 있어서,
    상기 칩 고정층의 두께는 5 ~ 1000 ㎛인 반도체 고정용 자성 테이프.
  3. 제1항에 있어서,
    상기 금속 박막층은 Cu, Al, Sn 또는 Fe의 순금속 또는 이 중 선택된 어느 하나를 포함하는 합금으로 이루어지고 5 ~ 100㎛의 두께를 갖는 금속박(metal foil)인 반도체 고정용 자성 테이프
  4. 제1항에 있어서,
    상기 자성체 금속 분말은 순철, 카보닐철, 철-규소 합금(Fe-Si alloy), 철-규소-크롬 합금(Fe-Si-Cr alloy), 샌더스트(Fe-Si-Al alloy), 망간-아연 페라이트(Mn-Zn ferrite), 퍼멀로이(Permalloy) 및 몰리브덴 퍼멀로이(Mo-permalloy)로 이루어지는 군으로부터 선택되는 어느 하나 이상인 것을 특징으로 하는 반도체 고정용 자성 테이프.
  5. 제1항에 있어서,
    상기 보호층은 폴리에틸렌테레프탈레이트 필름(PET film), 폴리이미드 필름(PI film) 및 폴리에틸렌 필름(PE film) 중에서 선택된 어느 하나인 반도체 고정용 자성 테이프.
  6. 삭제
  7. 제1항에 있어서,
    상기 자성체 금속 분말은 상기 바인더 100중량부에 대하여 1 ~ 90중량부로 포함되는 반도체 고정용 자성 테이프.
  8. 제1항에 있어서,
    상기 자기장 분산층의 두께는 10 ~ 200㎛인 반도체 고정용 자성 테이프.
  9. 제1항에 있어서,
    상기 칩 고정층은 아크릴 또는 실리콘 점착제를 포함하는 반도체 고정용 자성 테이프.
  10. 스프레이 또는 스퍼터링 방식의 반도체 차폐 공정 수행 전에 솔더 볼로 인해 단차가 형성된 반도체 칩 하부면에 밀착되어 일체화 되고, 상기 차폐 공정 수행 이후 반도체 칩 하부면으로부터 제거되는 반도체 고정용 자성테이프로서,
    자성체 금속 분말을 포함하고, 단차가 형성된 반도체 칩 하부면과 밀착되어 반도체 칩을 고정시키는 칩 고정층;
    단차가 형성된 반도체 칩 하부면에 밀착되어 변형된 상기 칩 고정층의 표면 굴곡에 대응하여 형상이 변형되고 이를 통해 상기 칩 고정층의 변형된 표면 굴곡을 유지시키는 층으로서 금속박(metal foil)인 금속 박막층; 및
    보호층;을 포함하며,
    상기 칩 고정층은 두께가 5 ㎛ 이상이되 상기 솔더 볼 높이의 90% 이하인 반도체 고정용 자성 테이프.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7034105B2 (ja) 2019-01-18 2022-03-11 三菱電機株式会社 電力用半導体装置の製造方法、電力用半導体装置および電力変換装置
KR102282519B1 (ko) * 2019-09-27 2021-07-29 주식회사 모두테크 반도체 패키지 제조공정을 위한 접착 테이프 및 그 제조방법
KR102330044B1 (ko) * 2020-01-07 2021-11-23 주식회사 서광 반도체 패키지용 쉴딩필름 및 이를 이용한 반도체 패키지 스퍼터링 방법
KR102427603B1 (ko) * 2020-06-05 2022-08-02 주식회사 모두테크 반도체 패키지 제조 공정용 접착 테이프 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082437A (ja) 2009-10-09 2011-04-21 Murata Mfg Co Ltd 電子素子供給装置
WO2017078052A1 (ja) * 2015-11-04 2017-05-11 リンテック株式会社 第１保護膜形成用シート

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208082B1 (ko) 2011-08-02 2012-12-05 도레이첨단소재 주식회사 반도체 공정용 점착테이프 및 이를 이용한 반도체 장치의 제조방법
KR101285852B1 (ko) * 2011-08-23 2013-07-15 도레이첨단소재 주식회사 자석부착층을 갖는 점착테이프를 이용한 전자부품의 봉지 방법
US20160111375A1 (en) * 2014-10-17 2016-04-21 Tango Systems, Inc. Temporary bonding of packages to carrier for depositing metal layer for shielding
KR101689833B1 (ko) * 2015-05-19 2017-01-10 주식회사 프로텍 Bga 반도체 패키지의 전자파 차폐막 형성 방법 및 이에 사용되는 베이스 테이프
KR101712187B1 (ko) * 2015-11-05 2017-03-13 (주) 씨앤아이테크놀로지 반도체 패키지의 일괄 처리 방법 및 장치
KR20170059227A (ko) * 2015-11-20 2017-05-30 한미반도체 주식회사 반도체패키지 스퍼터링 프레임

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082437A (ja) 2009-10-09 2011-04-21 Murata Mfg Co Ltd 電子素子供給装置
WO2017078052A1 (ja) * 2015-11-04 2017-05-11 リンテック株式会社 第１保護膜形成用シート

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