KR102034057B1 - Flat panel display - Google Patents

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Abstract

본 발명은 소비 전력을 절감할 수 있는 평판 표시 장치에 관한 것으로, 일 실시예에 따른 평판 표시 장치에서 타이밍 컨트롤러는 입력되는 영상 데이터의 해상도를 분석하여 종횡비를 판단하고, 복수의 종횡비에 각각 대응하여 위상이 서로 다른 복수의 게이트 스타트 펄스 중, 판단된 종횡비에 대응하는 어느 하나의 게이트 스타트 펄스를 선택하여 게이트 드라이버에 공급하고, 게이트 드라이버는 타이밍 컨트롤러로부터 선택된 어느 하나의 게이트 스타트 펄스가 공급되는 공급 라인과 접속된 k번째(k는 양의 정수) 스테이지로부터 n번째(n은 k보다 큰 정수) 스테이지가 순차적으로 구동하되, 선택된 게이트 스타트 펄스를 공급받는 k번째 스테이지와, 자신과 다른 스테이지의 출력을 캐리 신호로 공급받는 k+1번째 내지 n번째 스테이지 각각은, 타이밍 컨트롤러로부터 공급받은 어느 하나의 클럭을 해당 게이트 라인의 스캔 펄스로 출력한다. The present invention relates to a flat panel display device that can reduce power consumption. In the flat panel display device according to an embodiment, the timing controller analyzes the resolution of input image data to determine an aspect ratio, and respectively corresponds to a plurality of aspect ratios. Among a plurality of gate start pulses having different phases, any one of the gate start pulses corresponding to the determined aspect ratio is selected and supplied to the gate driver, and the gate driver is supplied with a gate start pulse selected from the timing controller. The nth stage (n is an integer greater than k) stages are sequentially driven from the kth stage (k is a positive integer) connected to the output stage, and the kth stage receives the selected gate start pulse and the output of the stage other than itself. Each of the k + 1st to nth stages supplied by the carry signal is a timing controller. And outputs any one of the clock received from the supply roller to the scan pulse of the gate line.

Description

평판 표시 장치{FLAT PANEL DISPLAY}Flat Panel Display {FLAT PANEL DISPLAY}

본 발명은 소비 전력을 절감할 수 있는 평판 표시 장치에 관한 것이다.The present invention relates to a flat panel display that can reduce power consumption.

최근, 디스플레이 소자 중, 우수한 화질과 경량, 박형, 저전력의 특징으로 인하여 디스플레이 장치로 평판 표시 장치(Flat Panel Display)들이 많이 사용되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display), OLED 표시 장치(Organic Light Emitting Diode Display) 등이 있으며, 이들 대부분이 TV, 노트북, MP3 플레이어, 휴대폰 등에서 상용화되어 시판되고 있다.Recently, flat panel displays have been widely used as display devices due to excellent image quality, light weight, thinness, and low power. The flat panel display includes a liquid crystal display, an organic light emitting diode display, and most of them are commercially available in TVs, notebooks, MP3 players, mobile phones, and the like.

한편, 평판 표시 장치에 입력되는 영상 데이터의 해상도는 VGA(640×480)나, SVGA(800×600)과 같이 4:3의 종횡비를 갖거나, Full HD(1920×1080)나, UD(Ultra Definition)(3840×2160)와 같이 16:9의 종횡비를 갖는게 일반적이다. 그런데, 도 1과 같이, 표시 패널의 해상도가 갖는 종횡비와 입력되는 영상 데이터의 해상도가 갖는 종횡비가 상이할 경우, 표시 패널의 상하단에 미표시 영역이 발생된다. 이 경우, 종래의 게이트 드라이버는 표시 패널의 상하단 영역이 미표시됨에도 불구하고, 표시 패널의 모든 게이트 라인을 구동하고 있다.On the other hand, the resolution of image data input to the flat panel display device has an aspect ratio of 4: 3, such as VGA (640 × 480) or SVGA (800 × 600), or Full HD (1920 × 1080) or UD (Ultra). It is common to have an aspect ratio of 16: 9, as in the case of Definition (3840 × 2160). However, as shown in FIG. 1, when the aspect ratio of the resolution of the display panel and the aspect ratio of the resolution of the input image data are different, the non-display area is generated at the upper and lower ends of the display panel. In this case, the conventional gate driver drives all the gate lines of the display panel even though the upper and lower regions of the display panel are not displayed.

이와 같이, 종래 기술에 따른 평판 표시 장치는 입력되는 표시 패널의 종횡비와 입력되는 영상 데이터의 종횡비가 상이한 경우에도, 게이트 드라이버가 표시 패널의 모든 게이트 라인을 구동하여 소비 전력 측면에서 낭비인 문제점이 있다.As described above, the flat panel display according to the related art has a problem in that even when the aspect ratio of the input display panel and the aspect ratio of the input image data are different, the gate driver wastes power in terms of power consumption by driving all gate lines of the display panel. .

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 입력되는 영상 데이터의 종횡비를 감지하여 다수의 게이트 라인을 선택적으로 구동하는 평판 표시 장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a flat panel display for selectively driving a plurality of gate lines by sensing an aspect ratio of input image data.

상기와 같은 목적을 달성하기 위해, 일 실시 예에 따른 평판 표시 장치는 다수의 화소를 포함하는 표시 패널; 표시 패널에 내장되어 다수의 화소와 접속된 다수의 게이트 라인을 구동하는 게이트 드라이버; 다수의 화소와 접속된 다수의 데이터 라인을 구동하는 데이터 드라이버; 게이트 드라이버 및 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함한다.
타이밍 컨트롤러는 입력되는 영상 데이터의 해상도를 분석하여 종횡비를 판단하고, 복수의 종횡비에 각각 대응하여 위상이 서로 다른 복수의 게이트 스타트 펄스 중, 판단된 종횡비에 대응하는 어느 하나의 게이트 스타트 펄스를 선택하여 게이트 드라이버에 공급한다.
게이트 드라이버에서 다수의 게이트 라인과 각각 접속된 다수의 스테이지 중, 첫번째 스테이지를 포함한 복수의 스테이지는 복수의 게이트 스타트 펄스에 각각 대응하는 복수의 공급 라인과 개별적으로 접속된다.
타이밍 컨트롤러로부터 선택된 어느 하나의 게이트 스타트 펄스가 공급되는 공급 라인과 접속된 k번째(k는 양의 정수) 스테이지로부터 n번째(n은 k보다 큰 정수) 스테이지가 순차적으로 구동하되, 선택된 게이트 스타트 펄스를 공급받는 k번째 스테이지와, 자신과 다른 스테이지의 출력을 캐리 신호로 공급받는 k+1번째 내지 n번째 스테이지 각각은, 타이밍 컨트롤러로부터 공급받은 어느 하나의 클럭을 해당 게이트 라인의 스캔 펄스로 출력한다. In order to achieve the above object, a flat panel display device according to an embodiment includes a display panel including a plurality of pixels; A gate driver embedded in the display panel to drive the plurality of gate lines connected to the plurality of pixels; A data driver for driving a plurality of data lines connected to the plurality of pixels; And a timing controller controlling the gate driver and the data driver.
The timing controller analyzes the resolution of the input image data to determine the aspect ratio, and selects one gate start pulse corresponding to the determined aspect ratio among a plurality of gate start pulses having different phases corresponding to each of the plurality of aspect ratios. Supply to the gate driver.
Of the plurality of stages each connected to the plurality of gate lines in the gate driver, the plurality of stages including the first stage are individually connected to the plurality of supply lines respectively corresponding to the plurality of gate start pulses.
The nth (n is an integer greater than k) stage is sequentially driven from the kth (k is a positive integer) stage connected to the supply line to which any gate start pulse selected from the timing controller is supplied. Each of the k-th stage supplied with and the k + 1-th to nth stages receiving the output of a stage other than itself as a carry signal outputs any one clock supplied from the timing controller as a scan pulse of the corresponding gate line. .

타이밍 컨트롤러는 표시 패널의 종횡비와 판단된 종횡비가 동일하면, 게이트 드라이버가 모든 게이트 라인을 순차 구동하도록 제어한다. 타이밍 컨트롤러는 표시 패널의 종횡비와 판단된 종횡부가 다르면, 게이트 드라이버가 판단된 종횡비에 대응하는 k번째 내지 n번째 게이트 라인을 순차적으로 구동하되, 나머지 게이트 라인들을 구동하지 않도록 제어한다.The timing controller controls the gate driver to sequentially drive all the gate lines when the aspect ratio of the display panel and the determined aspect ratio are the same. If the aspect ratio of the display panel is different from the determined aspect ratio, the timing controller controls the gate driver to sequentially drive k-th to n-th gate lines corresponding to the determined aspect ratio, but not to drive the remaining gate lines.

k번째 내지 n번째 게이트 라인이 구동되는 동안, 데이터 드라이버는 타이밍 컨트롤러로부터 공급받은 영상 데이터를 다수의 데이터 라인에 공급하여, k번째 내지 n번째 게이트 라인과 접속된 화소들 각각이 해당 영상 데이터를 기입한다.While the kth to nth gate lines are driven, the data driver supplies image data supplied from the timing controller to the plurality of data lines so that each of the pixels connected to the kth to nth gate lines writes the corresponding image data. do.

타이밍 컨트롤러는 입력되는 영상 데이터를 정렬해서 데이터 드라이버에 공급하는 영상 정렬부; 데이터 제어 신호들을 생성하여 데이터 드라이버에 공급하는 데이터 제어부; 입력되는 영상 데이터의 해상도를 분석하여 판단된 종횡비에 대응하는 선택 신호를 출력하는 해상도 감지부; 및 해상도 감지부로부터 출력된 선택 신호에 응답하여 복수의 게이트 스타트 펄스 중 어느 하나를 선택하여 게이트 드라이버에 공급하는 게이트 제어부를 포함한다.The timing controller includes: an image alignment unit to align input image data and supply the same to the data driver; A data control unit generating data control signals and supplying the data control signals to the data driver; A resolution sensor for analyzing a resolution of input image data and outputting a selection signal corresponding to the determined aspect ratio; And a gate controller configured to select one of the plurality of gate start pulses and supply the gate driver in response to the selection signal output from the resolution sensor.

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본 발명은 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이하여 표시 패널(2)의 상하단에 미표시 영역이 발생될 경우, 미표시 영역의 게이트 라인(GL)을 구동하지 않음으로써 소비 전력을 절감할 수 있다.According to the present invention, when the non-display area is generated at the upper and lower ends of the display panel 2 because the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB are different, the gate line GL of the non-display area is removed. By not driving, power consumption can be reduced.

도 1은 표시 패널의 해상도가 갖는 종횡비와 입력되는 영상 데이터의 종횡비가 상이하여 표시 패널의 상하단에 미표시 영역이 발생된 경우를 나타낸 예시이다.
도 2는 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.
도 3은 도 2에 도시된 타이밍 컨트롤러(8)의 구성도이다.
도 4는 도 2에 도시된 게이트 드라이버(4)의 구성도이다.
도 5는 도 4에 도시된 j 번째 스테이지(STj)의 구성도이다.
도 6a 및 도 6b는 도 4에 도시된 게이트 드라이버(4)의 구동 파형도이다.
도 7은 표시 패널의 해상도가 갖는 종횡비와 입력되는 영상 데이터의 종횡비가 상이하여 표시 패널의 상하단에 미표시 영역이 발생된 경우를 나타낸 예시이다.1 illustrates an example in which a non-display area is generated at an upper and lower ends of a display panel because an aspect ratio of a resolution of a display panel is different from an aspect ratio of input image data.
2 is a block diagram of a flat panel display device according to an exemplary embodiment of the present invention.
3 is a configuration diagram of the timing controller 8 shown in FIG. 2.
4 is a configuration diagram of the gate driver 4 shown in FIG. 2.
FIG. 5 is a configuration diagram of the j-th stage STj shown in FIG. 4.
6A and 6B are driving waveform diagrams of the gate driver 4 shown in FIG.
FIG. 7 illustrates an example in which a non-display area is generated at the upper and lower ends of the display panel because the aspect ratio of the resolution of the display panel is different from that of the input image data.

이하, 본 발명의 실시 예에 따른 평판 표시 장치 및 그의 구동 방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a flat panel display device and a driving method thereof according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.2 is a block diagram of a flat panel display device according to an exemplary embodiment of the present invention.

도 2에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.The flat panel display shown in FIG. 2 includes a display panel 2, a gate driver 4, a data driver 6, and a timing controller 8.

표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL1~GLn)과 다수의 데이터 라인(DL1~DLm)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.The display panel 2 includes a plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm that cross each other, and a plurality of pixels P are provided in an intersection area of the GL and DL. do. Each pixel P displays an image according to an image signal (data voltage) supplied from the data line DL in response to a scan pulse Vout supplied from the gate line GL.

게이트 드라이버(4)는 GIP(gate in panel)형 게이트 드라이버로서, 표시 패널(2)의 비표시 영역에 형성된다. 게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호에 따라 다수의 게이트 라인(GL)에 스캔 펄스(Vout)를 공급한다.The gate driver 4 is a gate in panel (GIP) type gate driver and is formed in the non-display area of the display panel 2. The gate driver 4 supplies scan pulses Vout to the plurality of gate lines GL in accordance with a plurality of gate control signals provided from the timing controller 8.

본 발명의 게이트 드라이버(4)는 입력되는 영상 데이터(RGB)의 종횡비에 기초하여 다수의 게이트 라인(GL1~GLn)을 선택적으로 구동한다. 이에 따라, 본 발명은 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이하여 표시 패널(2)의 상하단에 미표시 영역이 발생될 경우, 미표시 영역의 게이트 라인(GL)을 구동하지 않음으로써 소비 전력을 절감할 수 있다. 이러한 게이트 드라이버(4)에 대해서는 도 4 내지 도 6을 참조하여 구체적으로 후술한다.The gate driver 4 of the present invention selectively drives a plurality of gate lines GL1 to GLn based on the aspect ratio of the input image data RGB. Accordingly, when the non-display area is generated at the upper and lower ends of the display panel 2 because the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB are different, the gate line ( By not driving GL, power consumption can be reduced. The gate driver 4 will be described later in detail with reference to FIGS. 4 to 6.

데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환한다. 그리고 데이터 드라이버(6)는 변환된 데이터 전압을 다수의 데이터 라인(DL1~DLm)에 공급한다.The data driver 6 converts the digital image data RGB input from the timing controller 8 into a data voltage using the reference gamma voltage according to the plurality of data control signals DCS provided from the timing controller 8. The data driver 6 supplies the converted data voltages to the plurality of data lines DL1 to DLm.

타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 그리고 타이밍 컨트롤러(8)는 게이트 드라이버(4) 및 데이터 드라이버(6)를 제어하기 위해 다수의 게이트 제어 신호와 다수의 데이터 제어 신호(DCS)를 생성한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 제어 신호 및 다수의 데이터 제어신호(DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 공급한다.The timing controller 8 supplies the image data RGB input from the outside to the data driver 6 in alignment with the size and resolution of the display panel 2. The timing controller 8 generates a plurality of gate control signals and a plurality of data control signals DCS to control the gate driver 4 and the data driver 6. Specifically, the timing controller 8 uses a plurality of synchronization signals input from the outside, for example, a dot clock DCLK, a data enable signal DE, a horizontal synchronization signal Hsync, and a vertical synchronization signal Vsync. The gate control signal and the plurality of data control signals DCS are generated and supplied to the gate driver 4 and the data driver 6.

다수의 게이트 제어신호는 서로 다른 위상을 갖는 다수의 클럭 펄스(CLKs)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)를 포함한다. 다수의 클럭 펄스(CLKs)는 서로 다른 위상을 갖는 2개 이상의 클럭 펄스(CLKs)를 포함한다. 예를 들어, 본 발명의 클럭 펄스(CLKs)는 2상, 4상, 6상, 8상 등의 클럭 펄스(CLKs)일 수 있다. 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)는 매 프레임 시작시 단 한번의 인에이블 상태(예를 들어, 게이트 하이 전압 상태)를 갖고 출력된다. 단, 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)는 입력되는 영상 데이터(RGB)의 종횡비별로 복수개 설정되며, 각 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)는 위상이 서로 다르게 출력된다.The plurality of gate control signals include a plurality of clock pulses CLKs having different phases and gate start pulses Vst1 or Vst2 or Vst3 or... Which indicate driving start of the gate driver 4. The plurality of clock pulses CLKs include two or more clock pulses CLKs having different phases. For example, the clock pulses CLKs of the present invention may be clock pulses CLKs such as two phases, four phases, six phases, and eight phases. The gate start pulses Vst1 or Vst2 or Vst3 or... Are output with only one enable state (eg, gate high voltage state) at the beginning of every frame. However, a plurality of gate start pulses Vst1 or Vst2 or Vst3 or... Are set for each aspect ratio of the input image data RGB, and the gate start pulses Vst1 or Vst2 or Vst3 or ...

다수의 데이터 제어신호(DCS)는 데이터 드라이버(6)의 출력 기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호, 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(Source Shift Clock) 을 포함한다.The plurality of data control signals DCS includes a source output enable signal for controlling the output period of the data driver 6, a source start pulse for instructing the start of data sampling, and a sampling of data. It includes a source shift clock that controls timing.

본 발명의 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 동일할 경우, 게이트 드라이버(4)가 모든 게이트 라인(GL1~GLn)을 순차 구동하도록 제어한다. 그리고 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이할 경우, 게이트 드라이버(4)가 입력되는 영상 데이터(RGB)의 종횡비에 대응하여 미리 설정된 게이트 라인(GLk; 도 6b, 도 7 참조)부터 마지막 번째 게이트 라인(GLn)까지 순차 구동하도록 제어한다.In the timing controller 8 of the present invention, when the aspect ratio of the resolution of the display panel 2 is equal to the aspect ratio of the input image data RGB, the gate driver 4 sequentially processes all the gate lines GL1 to GLn. Control to drive When the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB differ, the timing controller 8 corresponds to the aspect ratio of the image data RGB input by the gate driver 4. The driving is sequentially performed from the preset gate line GLk (see FIGS. 6B and 7) to the last gate line GLn.

도 3은 도 2에 도시된 타이밍 컨트롤러(8)의 구성도이다.3 is a configuration diagram of the timing controller 8 shown in FIG. 2.

도 3에 도시된 타이밍 컨트롤러(8)는 영상 정렬부(10)와, 해상도 감지부(12)와, 게이트 제어부(14)와, 데이터 제어부(16)를 구비한다.The timing controller 8 illustrated in FIG. 3 includes an image alignment unit 10, a resolution sensor 12, a gate controller 14, and a data controller 16.

영상 정렬부(10)는 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다.The image aligning unit 10 aligns the input image data RGB with the size and resolution of the display panel 2 and supplies the image data RGB to the data driver 6.

해상도 감지부(12)는 입력되는 영상 데이터(RGB)의 해상도를 분석하고, 분석된 영상 데이터(RGB)의 종횡비에 따라 그에 대응하는 다수의 선택 신호(CS)를 출력한다. 이를 위해, 해상도 감지부(12)는 영상 데이터(RGB)의 해상도별로 선택 신호(CS)가 지정된 메모리(미도시)를 참조할 수 있다.The resolution detector 12 analyzes the resolution of the input image data RGB and outputs a plurality of selection signals CS corresponding to the aspect ratio of the analyzed image data RGB. To this end, the resolution detector 12 may refer to a memory (not shown) to which the selection signal CS is assigned for each resolution of the image data RGB.

게이트 제어부(14)는 동기 신호를 이용하여 게이트 제어 신호를 생성하고, 생성된 게이트 제어 신호를 게이트 드라이버(4)에 공급한다. 특히, 게이트 제어부(14)는 해상도 감지부(12)로부터 제공된 선택 신호(CS)에 응답하여 다수의 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …) 중에서 어느 하나를 게이트 드라이버(4)에 공급한다. 여기서, 다수의 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)는 입력되는 영상 데이터(RGB)의 종횡비별로 미리 설정된 것이며, 각기 서로 다른 위상을 갖고 출력된다.The gate controller 14 generates a gate control signal using the synchronization signal, and supplies the generated gate control signal to the gate driver 4. In particular, the gate controller 14 supplies any one of the plurality of gate start pulses Vst1 or Vst2 or Vst3 or... To the gate driver 4 in response to the selection signal CS provided from the resolution detector 12. . Here, the plurality of gate start pulses Vst1 or Vst2 or Vst3 or... Are preset for each aspect ratio of the input image data RGB, and are output with different phases.

데이터 제어부(16)는 동기 신호를 이용하여 다수의 데이터 제어 신호(DCS)를 생성하고, 이를 데이터 드라이버(6)에 공급한다.The data control unit 16 generates a plurality of data control signals DCS using the synchronization signal, and supplies them to the data driver 6.

도 4는 도 2에 도시된 게이트 드라이버(4)의 구성도이다.4 is a configuration diagram of the gate driver 4 shown in FIG. 2.

도 4를 참조하면, 게이트 드라이버(4)는 게이트 쉬프트 레지스터로 구성된다. 게이트 쉬프트 레지스터는 다수의 스테이지(ST1~STn)를 구비하여 다수의 게이트 라인(GL1~GLn)에 스캔 펄스(Vout)를 순차적으로 공급한다.Referring to Fig. 4, the gate driver 4 is composed of a gate shift register. The gate shift register includes a plurality of stages ST1 to STn to sequentially supply scan pulses Vout to the plurality of gate lines GL1 to GLn.

각 스테이지(ST1~STn)는 클럭 펄스(CLKs) 중에서 어느 하나와, 고전위 전압(VDD)과, 저전위 전압(VSS)이 입력된다. 고전위 전압(VDD)은 저전위 전압(VSS)보다 높은 전압으로 설정되는데, 고전위 전압(VDD)은 게이트 하이 전압(VGH)이고, 저전위 전압(VSS)은 게이트 로우 전압(VGL)일 수 있다.Each stage ST1 to STn receives one of the clock pulses CLKs, a high potential voltage VDD, and a low potential voltage VSS. The high potential voltage VDD is set to a voltage higher than the low potential voltage VSS. The high potential voltage VDD is the gate high voltage VGH and the low potential voltage VSS may be the gate low voltage VGL. have.

또한, 각 스테이지(ST1~STn) 중에서 제1 스테이지(ST1)를 포함한 일부 스테이지들은 서로 독립적인 연결 라인을 통해 다수의 게이트 스타트 펄스(Vst1 or Vst2 or Vst3 or …)가 하나씩 입력된다. 상기 일부 스테이지들은 입력되는 영상 데이터(RGB)의 종횡비에 따라 미리 설정되는 것이며, 해당된 스테이지들은 입력된 영상 데이터(RGB)의 종횡비에 따라 처음으로 영상 신호가 기입되는 화소(P)와 접속된 게이트 라인(GL)부터 스캔 펄스(Vout)를 인가하기 위한 것이다. 게이트 스타트 펄스(Vst)가 특정 스테이지에 입력되면, 해당 스테이지로부터 마지막 번째 스테이지(STn)까지 스캔 펄스(Vout)를 순차적으로 출력한다.In addition, in some stages including the first stage ST1 among the stages ST1 to STn, a plurality of gate start pulses Vst1 or Vst2 or Vst3 or... Are input through a connection line independent of each other. The stages may be preset according to aspect ratios of the input image data RGB, and the corresponding stages may be gated connected to the pixel P to which the image signal is first written according to the aspect ratio of the input image data RGB. The scan pulse Vout is applied from the line GL. When the gate start pulse Vst is input to a specific stage, the scan pulse Vout is sequentially output from the stage to the last stage STn.

구체적으로, 각 스테이지(ST1~STn)는 2개의 입력 단자와 1개의 출력 단자를 구비하고, 출력 단자를 통해 스캔 펄스(Vout 1~ Vout n)를 출력한다. 스캔 펄스(Vout 1~ Vout n)는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리 신호(Carry1, Carry2)로서 역할을 한다. "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n 스테이지(STn)" 중 어느 하나를 지시한다.Specifically, each stage ST1 to STn includes two input terminals and one output terminal, and outputs scan pulses Vout 1 to Vout n through the output terminals. The scan pulses Vout 1 to Vout n are applied to the gate line GL of the display panel 2 and serve as carry signals Carry1 and Carry2 transmitted to the front stage and the rear stage. The "shear stage" is located above the reference stage ST. For example, the shear stage based on the kth (1 <k <n) stage STk is the "first stage ST1 to kth-". One of the stages STk-1 ". The "back stage" is located below the reference stage. For example, the rear stage based on the k-th stage STk is the "k + 1 stage STk + 1 to n-th stage STn". Instruct either one.

각 스테이지(ST1~STn)는 전단 스테이지의 제1 캐리 신호(Carry1)와, 후단 스테이지의 제2 캐리 신호(Carry2)에 응답하여 동작한다. 단, 제1 스테이지(ST1)는 제1 캐리 신호(Carry1) 대신 제1 게이트 스타트 펄스(Vst1)가 입력된다. 그리고 제n 스테이지(STn)는 제2 캐리 신호(Carry2) 대신 더미 스테이지(미도시)로부터의 캐리 신호가 입력된다. 이러한, 각 스테이지(ST1~STn)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 j 번째 스테이지(STj)를 대표하여 설명한다.Each stage ST1 to STn operates in response to the first carry signal Carry1 of the front stage and the second carry signal Carry2 of the rear stage. However, in the first stage ST1, the first gate start pulse Vst1 is input instead of the first carry signal Carry1. The carry signal from the dummy stage (not shown) is input to the n-th stage STn instead of the second carry signal Carry2. Each of these stages ST1 to STn has the same circuit configuration and operation method, and will be described below on behalf of the j-th stage STj.

도 5는 도 4에 도시된 j 번째 스테이지(STj)의 구성도이다.FIG. 5 is a configuration diagram of the j-th stage STj shown in FIG. 4.

도 5를 참조하면, 제j 스테이지(STj)는 노드 제어부(18)와, 출력 버퍼부(20)를 구비한다.Referring to FIG. 5, the j th stage STj includes a node controller 18 and an output buffer unit 20.

노드 제어부(18)는 제1 및 제2 캐리 신호(Carry1, Carry2)에 응답하여 제1 및 제2 노드(Q, QB)의 전압을 제어하는 다수의 TFT(미도시)와 적어도 1개의 커패시터(미도시)를 구비한다. 이러한 노드 제어부(10)는 제1 캐리 신호(Carry1)에 응답하여 제1 노드(Q)를 고전위 전압(VDD)으로 충전시킴과 동시에 제2 노드(QB)의 전압을 저전위 전압(VSS)으로 방전시킨다. 그리고 노드 제어부(10)는 제2 캐리 신호(Carry2)에 응답하여 제2 노드(QB)의 전압을 고전위 전압(VDD)으로 충전시킴과 동시에 제1 노드(Q)의 전압을 저전위 전압(VSS)으로 방전시킨다.The node controller 18 may include a plurality of TFTs (not shown) and at least one capacitor for controlling voltages of the first and second nodes Q and QB in response to the first and second carry signals Carry1 and Carry2. Not shown). The node controller 10 charges the first node Q to the high potential voltage VDD in response to the first carry signal Carry1 and simultaneously charges the voltage of the second node QB to the low potential voltage VSS. To discharge. The node controller 10 charges the voltage of the second node QB to the high potential voltage VDD in response to the second carry signal Carry2, and at the same time the voltage of the first node Q to the low potential voltage ( VSS).

출력 버퍼부(12)는 타이밍 컨트롤러(8)로부터 제공된 다수의 클럭 펄스(CLKs) 중 어느 하나(예를 들어, 제1 클럭 펄스(CLK1))가 입력된다. 출력 버퍼부(20)는 제1 노드(Q)의 전압이 고전위 전압(VDD)으로 충전되면 제1 클럭 펄스(CLK1)를 출력 단자에 인가한다. 그리고 출력 버퍼부(12)는 제2 노드(QB)의 전압이 고전위 전압(VDD)으로 충전되면 출력 단자의 전압을 저전위 전압(VSS)으로 방전시킨다.The output buffer unit 12 receives one of a plurality of clock pulses CLKs (for example, the first clock pulse CLK1) provided from the timing controller 8. The output buffer unit 20 applies the first clock pulse CLK1 to the output terminal when the voltage of the first node Q is charged to the high potential voltage VDD. The output buffer unit 12 discharges the voltage of the output terminal to the low potential voltage VSS when the voltage of the second node QB is charged to the high potential voltage VDD.

이하, 본 발명에 따른 평판 표시 장치의 구동 방법을 설명한다.Hereinafter, a driving method of the flat panel display device according to the present invention will be described.

도 6a 및 도 6b는 도 4에 도시된 게이트 드라이버(4)의 구동 파형도이다.6A and 6B are driving waveform diagrams of the gate driver 4 shown in FIG.

도 6a를 참조하면, 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 동일할 경우, 게이트 드라이버(4)가 모든 게이트 라인(GL1~GLn)을 순차 구동하도록 제어한다.Referring to FIG. 6A, when the aspect ratio of the resolution of the display panel 2 is equal to the aspect ratio of the input image data RGB, the timing controller 8 may include all gate lines GL1 to GLn. ) To be sequentially driven.

구체적으로, 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 동일할 경우, 제1 게이트 스타트 펄스(Vst1)를 출력한다. 그러면, 게이트 드라이버(4)의 제1 스테이지(ST1)에는 타이밍 컨트롤러(8)로부터 제공된 제1 게이트 스타트 펄스(Vst1)가 직접적으로 인가되며, 이에 응답하여 제1 스테이지(ST1)로부터 제n 스테이지(STn)까지 순차적으로 스캔 펄스(Vout 1~Vout n)를 출력한다.Specifically, the timing controller 8 outputs the first gate start pulse Vst1 when the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB are the same. Then, the first gate start pulse Vst1 provided from the timing controller 8 is directly applied to the first stage ST1 of the gate driver 4, and in response thereto, the first stage ST1 is applied from the first stage ST1 to the nth stage ( The scan pulses Vout 1 to Vout n are sequentially output to STn).

반면, 도 6b에 도시한 바와 같이, 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이할 경우, 게이트 드라이버(4)가 입력되는 영상 데이터(RGB)의 종횡비에 대응하여 미리 설정된 게이트 라인부터 마지막 번째 게이트 라인(GLn)까지 순차 구동하도록 제어한다.On the other hand, as shown in FIG. 6B, when the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB differ, the timing controller 8 receives an image to which the gate driver 4 is input. In response to the aspect ratio of the data RGB, control is performed to sequentially drive from the preset gate line to the last gate line GLn.

구체적으로, 타이밍 컨트롤러(8)는 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이할 경우, 입력된 영상 데이터(RGB)의 종횡비에 대응하여 미리 설정된 게이트 스타트 펄스, 예를 들어 제2 게이트 스타트 펄스(Vst2)를 출력한다. 그러면, 게이트 드라이버(4)의 제k 스테이지(STk)에는 타이밍 컨트롤러(8)로부터 제공된 제2 게이트 스타트 펄스(Vst2)가 직접적으로 인가되며, 이에 응답하여 제k 스테이지(STk)로부터 제n 스테이지(STn)까지 순차적으로 스캔 펄스(Vout k~Vout n)를 출력한다. 이에 따라, 표시 패널(7)은 도 7에 도시한 바와 같이, 입력되는 영상 데이터(RGB)의 종횡비에 따라 처음으로 영상 신호가 기입되는 제k 게이트 라인(GLk)부터 순차적으로 구동되며, 제1 게이트 라인(GL1) 내지 제k-1 게이트 라인(GLk-1)은 구동하지 않아 소비 전력을 절감할 수 있다.Specifically, when the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB differ, the timing controller 8 may perform a gate start preset in response to the aspect ratio of the input image data RGB. A pulse, for example, a second gate start pulse Vst2 is output. Then, the second gate start pulse Vst2 provided from the timing controller 8 is directly applied to the k-th stage STk of the gate driver 4, and in response thereto, the n-th stage (from the k-th stage STk) is applied. Scan pulses Vout k to Vout n are sequentially output to STn). Accordingly, as illustrated in FIG. 7, the display panel 7 is sequentially driven from the k-th gate line GLk to which the image signal is first written according to the aspect ratio of the input image data RGB. The gate lines GL1 to k-th gate lines GLk-1 may not be driven to reduce power consumption.

한편, 타이밍 컨트롤러(8)는 입력된 영상 데이터(RGB)의 종횡비에 따라, 제2 게이트 스타트 펄스(Vst2) 이외에도 제3 게이트 스타트 펄스(Vst3) 또는 제4 게이트 스타트 펄스(Vst4) 등을 출력할 수 있다. 이 경우, 제3 및 제4 게이트 스타트 펄스(Vst3, Vst4) 등은 게이트 드라이버(4)의 특정 스테이지들에 하나씩 독립적으로 공급된다.The timing controller 8 may output the third gate start pulse Vst3, the fourth gate start pulse Vst4, etc. in addition to the second gate start pulse Vst2 according to the aspect ratio of the input image data RGB. Can be. In this case, the third and fourth gate start pulses Vst3 and Vst4 and the like are independently supplied one by one to specific stages of the gate driver 4.

본 발명은 이러한 구성에 의해, 표시 패널(2)의 해상도가 갖는 종횡비와 입력되는 영상 데이터(RGB)의 종횡비가 상이하여 표시 패널(2)의 상하단에 미표시 영역이 발생될 경우, 미표시 영역의 게이트 라인(GL)을 구동하지 않음으로써 소비 전력을 절감할 수 있다.According to the present invention, when the non-display area is generated at the upper and lower ends of the display panel 2 because the aspect ratio of the resolution of the display panel 2 and the aspect ratio of the input image data RGB differ, the gate of the non-display area is generated. By not driving the line GL, power consumption can be reduced.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have the knowledge of.

CLKs: 다수의 클럭 펄스
Vst1 or Vst2 or Vst3 or …: 다수의 게이트 스타트 펄스CLKs: Multiple Clock Pulses
Vst1 or Vst2 or Vst3 or… Multiple Gate Start Pulses

Claims (9)

다수의 화소를 포함하는 표시 패널과;
상기 표시 패널에 내장되어 상기 다수의 화소와 접속된 다수의 게이트 라인을 구동하는 게이트 드라이버와;
상기 다수의 화소와 접속된 다수의 데이터 라인을 구동하는 데이터 드라이버와;
상기 게이트 드라이버 및 상기 데이터 드라이버를 제어하고, 입력되는 영상 데이터의 해상도를 분석하여 종횡비를 판단하고, 복수의 종횡비에 각각 대응하여 위상이 서로 다른 복수의 게이트 스타트 펄스 중, 판단된 종횡비에 대응하는 어느 하나의 게이트 스타트 펄스를 선택하여 상기 게이트 드라이버에 공급하는 타이밍 컨트롤러를 포함하고;
상기 게이트 드라이버에서 상기 다수의 게이트 라인과 각각 접속된 다수의 스테이지 중, 첫번째 스테이지를 포함한 복수의 스테이지는 상기 복수의 게이트 스타트 펄스에 각각 대응하는 복수의 공급 라인과 개별적으로 접속되고,
상기 타이밍 컨트롤러로부터 선택된 어느 하나의 게이트 스타트 펄스가 공급되는 공급 라인과 접속된 k번째(k는 양의 정수) 스테이지로부터 n번째(n은 k보다 큰 정수) 스테이지가 순차적으로 구동하되,
상기 선택된 게이트 스타트 펄스를 공급받는 k번째 스테이지와, 자신과 다른 스테이지의 출력을 캐리 신호로 공급받는 상기 k+1번째 내지 n번째 스테이지 각각은, 상기 타이밍 컨트롤러로부터 공급받은 어느 하나의 클럭을 해당 게이트 라인의 스캔 펄스로 출력하는 평판 표시 장치.A display panel including a plurality of pixels;
A gate driver embedded in the display panel to drive a plurality of gate lines connected to the plurality of pixels;
A data driver for driving a plurality of data lines connected to the plurality of pixels;
The gate driver and the data driver are controlled, the resolution of the input image data is analyzed to determine an aspect ratio, and among the plurality of gate start pulses having different phases corresponding to each of the plurality of aspect ratios, which one corresponds to the determined aspect ratio. A timing controller for selecting one gate start pulse to supply the gate driver;
A plurality of stages including a first stage of the plurality of stages each connected to the plurality of gate lines in the gate driver are individually connected to a plurality of supply lines respectively corresponding to the plurality of gate start pulses,
The n-th (n is an integer greater than k) stage is sequentially driven from a k-th (k is a positive integer) stage connected to a supply line to which any gate start pulse selected from the timing controller is supplied.
Each of the k-th stage receiving the selected gate start pulse and the k + 1-th to n-th stages receiving the output of a stage different from itself as a carry signal may include any one of the clocks supplied from the timing controller. A flat panel display that outputs a scan pulse on a line. 청구항 1에 있어서,
상기 타이밍 컨트롤러는
상기 표시 패널의 종횡비와 상기 판단된 종횡비가 동일하면, 상기 게이트 드라이버가 모든 게이트 라인을 순차 구동하도록 제어하고,
상기 표시 패널의 종횡비와 상기 판단된 종횡부가 다르면, 상기 게이트 드라이버가 상기 판단된 종횡비에 대응하는 상기 k번째 내지 n번째 게이트 라인을 순차적으로 구동하되, 나머지 게이트 라인들을 구동하지 않도록 제어하는 평판 표시 장치.The method according to claim 1,
The timing controller is
If the aspect ratio of the display panel is equal to the determined aspect ratio, the gate driver controls all of the gate lines to be sequentially driven.
If the aspect ratio of the display panel is different from the determined aspect ratio, the flat panel display controls the gate driver to sequentially drive the kth to nth gate lines corresponding to the determined aspect ratio, but not to drive the remaining gate lines. . 청구항 1에 있어서,
상기 게이트 드라이버의 k번째 내지 n번째 스테이지와 각각 접속된 k번째 내지 n번째 게이트 라인이 순차적으로 구동하는 동안, 상기 데이터 드라이버는 상기 타이밍 컨트롤러로부터 공급받은 영상 데이터를 상기 다수의 데이터 라인에 공급하여, 상기 k번째 내지 n번째 게이트 라인과 접속된 화소들 각각이 해당 영상 데이터를 기입하는 평판 표시 장치.The method according to claim 1,
While the kth to nth gate lines respectively connected to the kth to nth stages of the gate driver are sequentially driven, the data driver supplies image data supplied from the timing controller to the plurality of data lines. And a plurality of pixels connected to the kth to nth gate lines to write corresponding image data. 청구항 1에 있어서,
상기 타이밍 컨트롤러는
상기 입력되는 영상 데이터를 정렬해서 상기 데이터 드라이버에 공급하는 영상 정렬부와;
데이터 제어 신호들을 생성하여 상기 데이터 드라이버에 공급하는 데이터 제어부와;
상기 입력되는 영상 데이터의 해상도를 분석하여 판단된 종횡비에 대응하는 선택 신호를 출력하는 해상도 감지부와;
상기 해상도 감지부로부터 출력된 선택 신호에 응답하여 상기 복수의 게이트 스타트 펄스 중 어느 하나를 선택하여 상기 게이트 드라이버에 공급하며, 상기 클럭을 포함하는 게이트 제어 신호들을 생성하여 상기 게이트 드라이버에 공급하는 게이트 제어부를 포함하는 평판 표시 장치.The method according to claim 1,
The timing controller is
An image alignment unit for aligning the input image data and supplying the input image data to the data driver;
A data controller generating data control signals and supplying the data control signals to the data driver;
A resolution sensor for analyzing a resolution of the input image data and outputting a selection signal corresponding to the determined aspect ratio;
A gate controller configured to select one of the plurality of gate start pulses to supply the gate driver in response to a selection signal output from the resolution sensor, and generate and supply gate control signals including the clock to the gate driver Flat display device comprising a. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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