KR101878171B1 - Flat panel display - Google Patents

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Abstract

본 발명은 소비전력을 절감할 수 있는 평판 표시장치에 관한 것으로, 데이터 구동부는 표시 패널 중 제1 표시영역의 데이터 라인들을 분할 구동하는 제1 소스 드라이브 IC들과, 제1 표시영역과 인접한 제2 표시영역의 데이터 라인들을 분할 구동하는 제2 소스 드라이브 IC들을 포함한다. 타이밍 제어부는 입력영상의 종횡비를 감지하여 입력영상이 제1 표시영역에 표시될 종횡비일 때, 제1 소스 드라이브 IC들에는 제1 소스 출력 인에이블 신호를 공급하고, 제2 소스 드라이브 IC들에는 제2 소스 출력 인에이블 신호를 공급한다. 제1 소스 드라이브 IC들은 제1 소스 출력 인에이블 신호에 응답하여, 제1 표시영역에 입력영상에 대한 데이터전압들을 출력한다. 제2 소스 드라이브 IC들은 제2 소스 출력 인에이블 신호에 응답하여, 제2 표시영역에 블랙 계조의 데이터전압들을 출력한 후, 다수의 프레임 기간동안 그 출력을 차단한다.The present invention relates to a flat panel display capable of reducing power consumption, in which a data driver includes first source drive ICs for dividing and driving data lines of a first display region of a display panel, And second source drive ICs for dividing and driving the data lines of the display area. The timing control unit senses the aspect ratio of the input image and supplies a first source output enable signal to the first source drive ICs when the input image is an aspect ratio to be displayed in the first display area, 2 source output enable signal. The first source driver ICs, in response to the first source output enable signal, output the data voltages for the input image to the first display area. The second source driver ICs, in response to the second source output enable signal, output the black gradation data voltages to the second display region and then block the output for a plurality of frame periods.

Description

평판 표시장치{FLAT PANEL DISPLAY}[0001] FLAT PANEL DISPLAY [0002]

본 발명은 소비전력을 절감할 수 있는 평판 표시장치에 관한 것이다.The present invention relates to a flat panel display capable of reducing power consumption.

최근, 디스플레이 소자 중, 우수한 화질과 경량, 박형, 저전력의 특징으로 인하여 디스플레이 장치로 평판 표시장치(Flat Panel Display)들이 많이 사용되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 유기발광다이오드 표시장치(Organic Light Emitting Diode Display) 등이 있으며, 이들 대부분이 TV, 노트북, MP3 플레이어, 휴대폰 등에서 상용화되어 시판되고 있다.2. Description of the Related Art In recent years, flat panel displays have been widely used as display devices due to their excellent image quality, light weight, thinness, and low power. Flat panel displays include liquid crystal displays (LCDs) and organic light emitting diodes (LCDs). Most of these are commercially available in TVs, notebooks, MP3 players, mobile phones, and the like.

특히, TV로 제작된 평판 표시장치는 Full HD(High Definition)급 해상도를 지원하여 HDTV라 불리는데, 소비자들의 안목이 높아지고 가격이 많이 저렴해져서 HDTV의 보급이 확대되고 있다. 한편, TV 방송사들은 HDTV의 보급에 따라 기존의 아날로그 TV와 HDTV를 모두 고려해서 영상을 송출하고 있다.In particular, flat panel display devices made with TVs are called HDTVs because they support Full HD (High Definition) resolution, and consumers are increasing their eyesight and prices are getting cheaper, and the spread of HDTV is expanding. On the other hand, TV broadcasters are transmitting video considering both existing analog TV and HDTV according to the spread of HDTV.

참고로, HDTV는 16:9 종횡비의 화면을 갖고, 아날로그 TV는 4:3 종횡비의 화면을 갖는다. 이에 따라, TV 방송사는 도 1a와 같이 16:9의 종횡비로 영상을 송출하기도 하고, 도 1b와 같이 4:3 종횡비로 영상을 송출하게도 한다. 그런데, 도 1b를 참조하면 4:3 종횡비로 송출된 영상은 양쪽 영역이 미표시 되는 것을 알 수 있는데, 그 이유는 다음과 같다.For reference, an HDTV has a 16: 9 aspect ratio display, and an analog TV has a 4: 3 aspect ratio display. Accordingly, the TV broadcaster may transmit an image at an aspect ratio of 16: 9 as shown in FIG. 1A, and transmit an image at a 4: 3 aspect ratio as shown in FIG. 1B. However, referring to FIG. 1B, it can be seen that both sides of the image transmitted at the aspect ratio of 4: 3 are not displayed because the reason is as follows.

TV 방송사는 일부 16:9 종횡비의 영상을 4:3 종횡비의 영상으로 변환하여 송출한다. 이를 위해, TV 방송사는 16:9 종횡비의 영상을 4:3 종횡비의 영상으로 변환하고, 변환된 영상에서 양쪽 에지(dege) 영역을 잘라낸 후 영상을 송출한다. 그러면, 해당 영상을 수신한 HDTV는 도 1b와 같이 양쪽 영역이 미표시 된다.TV broadcasters convert some 16: 9 aspect ratio images into 4: 3 aspect ratio images and transmit them. To this end, a TV broadcaster converts an image of 16: 9 aspect ratio into an image of 4: 3 aspect ratio, cuts out both dege regions from the converted image, and transmits the image. Then, the HDTV receiving the corresponding image is not displayed in both areas as shown in FIG. 1B.

이와 같이, 종래기술에 따른 평판 표시장치는 방송국으로부터 4:3 종횡비의 영상이 수신될 때, 양쪽 영역이 미표시됨에도 불구하고 해당된 화소영역에 블랙 계조의 데이터 전압을 지속적으로 공급하여 불필요한 전력이 소모되는 문제점이 있다.Thus, when a 4: 3 aspect ratio image is received from a broadcasting station, the flat panel display device according to the related art continuously supplies a black gradation data voltage to the corresponding pixel region, thereby consuming unnecessary power .

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 소비전력을 절감할 수 있는 평판 표시장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a flat panel display capable of reducing power consumption.

상기와 같은 목적을 달성하기 위해 본 발명의 실시 예에 따른 평판 표시장치는 표시패널; 게이트 구동부; 데이터 구동부; 타이밍 제어부를 포함한다. 데이터 구동부는 표시 패널 중 제1 표시영역의 데이터 라인들을 분할 구동하는 제1 소스 드라이브 IC들과, 제1 표시영역과 인접한 제2 표시영역의 데이터 라인들을 분할 구동하는 제2 소스 드라이브 IC들을 포함한다. 타이밍 제어부는 입력영상의 종횡비를 감지하여 입력영상이 제1 표시영역에 표시될 종횡비일 때, 제1 소스 드라이브 IC들에는 제1 소스 출력 인에이블 신호를 공급하고, 제2 소스 드라이브 IC들에는 제2 소스 출력 인에이블 신호를 공급한다. 제1 소스 드라이브 IC들은 제1 소스 출력 인에이블 신호에 응답하여, 제1 표시영역에 입력영상에 대한 데이터전압들을 출력한다. 제2 소스 드라이브 IC들은 제2 소스 출력 인에이블 신호에 응답하여, 제2 표시영역에 블랙 계조의 데이터전압들을 출력한 후, 다수의 프레임 기간동안 그 출력을 차단한다.According to an aspect of the present invention, there is provided a flat panel display comprising: a display panel; A gate driver; A data driver; And a timing control section. The data driver includes first source driver ICs for driving the data lines of the first display region of the display panel dividedly and second source driver ICs for dividing and driving the data lines of the second display region adjacent to the first display region . The timing control unit senses the aspect ratio of the input image and supplies a first source output enable signal to the first source drive ICs when the input image is an aspect ratio to be displayed in the first display area, 2 source output enable signal. The first source driver ICs, in response to the first source output enable signal, output the data voltages for the input image to the first display area. The second source driver ICs, in response to the second source output enable signal, output the black gradation data voltages to the second display region and then block the output for a plurality of frame periods.

타이밍 제어부는 입력영상이 제1 및 제2 표시영역에 표시되는 종횡비일 때, 제1 및 제2 소스 드라이브 IC들에는 제 1 소스 출력 인에이블 신호를 공급한다. The timing controller supplies a first source output enable signal to the first and second source driver ICs when the input video is the aspect ratio displayed in the first and second display areas.

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제 1 소스 출력 인에이블 신호는 1 프레임 기간 동안 제 1 및 제 2 논리 상태가 교번적으로 반복된다. 제 2 소스 출력 인에이블 신호는 다수의 프레임 기간 동안 제 2 논리 상태를 유지하고, 적어도 하나의 프레임 기간동안 제 1 및 제 2 논리 상태가 교번적으로 반복된다. The first source output enable signal alternately repeats the first and second logic states during one frame period. The second source output enable signal maintains a second logic state for a plurality of frame periods, and the first and second logic states are alternately repeated for at least one frame period.

삭제delete

입력영상이 4:3 종횡비일 때, 데이터 구동부 중 양끝에 위치한 적어도 2개의 제2 소스 드라이브 IC가 제2 소스 출력 인에이블 신호에 응답하여 블랙 계조의 데이터전압들을 제2 표시영역에 출력한다. At least two second source driver ICs located at both ends of the data driver output the black gradation data voltages to the second display area in response to the second source output enable signal when the input image has a 4: 3 aspect ratio.

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상술한 바와 같이, 실시 예는 이를 방지하기 위해 외부에서 4:3 종횡비로 컨버팅된 영상 데이터가 입력되면 이를 감지하여 양쪽 끝에 위치한 소스 드라이브 IC들의 데이터 전압 출력을 차단함으로써 소비전력을 절감한다.As described above, in order to prevent this, the embodiment detects the image data converted to the 4: 3 aspect ratio from the outside, and cuts off the data voltage output of the source drive ICs located at both ends, thereby saving power consumption.

도 1a 및 도 1b는 종래기술에 따라 16:9 종횡비의 화면과 4:3 종횡비의 화면을 표시할 때 문제점을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 평판 표시장치의 구성도이다.
도 3a 및 도 3b는 실시 예에 따라 16:9 종횡비의 화면과 4:3 종횡비의 화면을 표시할 때를 비교한 도면이다.
도 4는 도 1에 도시된 타이밍 제어부(6)의 구성도이다.
도 5a 및 도 5b는 실시 예에 따른 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 구동 파형도이다.
도 6은 도 1에 도시된 각 소스 드라이브 IC(D#1~D#8)의 구성도이다.FIGS. 1A and 1B are views for explaining a problem in displaying a screen having a 16: 9 aspect ratio and a 4: 3 aspect ratio according to the related art.
2 is a configuration diagram of a flat panel display according to an embodiment of the present invention.
FIGS. 3A and 3B are views illustrating a case of displaying a screen having a 16: 9 aspect ratio and a 4: 3 aspect ratio according to an embodiment.
Fig. 4 is a configuration diagram of the timing control unit 6 shown in Fig.
5A and 5B are driving waveform diagrams of the first and second source output enable signals SOE1 and SOE2 according to the embodiment.
6 is a configuration diagram of each of the source drive ICs (D # 1 to D # 8) shown in FIG.

이하, 본 발명의 실시 예에 따른 평판 표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a flat panel display according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 평판 표시장치의 구성도이다. 그리고 도 3a 및 도 3b는 실시 예에 따라 16:9 종횡비의 화면과 4:3 종횡비의 화면을 표시할 때를 비교한 도면이다.2 is a configuration diagram of a flat panel display according to an embodiment of the present invention. 3A and 3B are views for comparing a screen having a 16: 9 aspect ratio and a 4: 3 aspect ratio screen according to an embodiment.

도 2에 도시된 평판 표시장치는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차로 각 화소를 정의하는 표시패널(2)과, 다수의 게이트 라인(GL)을 구동하기 위한 게이트 구동부(4)와, 다수의 데이터 라인(DL)을 구동하기 위한 다수의 소스 드라이브 IC(D#1~D#8)를 포함하는 데이터 구동부와; 게이트 구동부(4) 및 데이터 구동부를 제어하며 입력되는 영상 데이터(RGB)의 종횡비를 감지하여 표시패널(2)을 영상이 표시되는 표시영역과 그렇지 않은 미표시영역으로 구분짓고, 미표시영역을 구동하는 소스 드라이브IC(D#1, D#8)가 데이터 전압을 다수의 프레임마다 출력하도록 제어하는 타이밍 제어부(6)를 포함한다.The flat panel display shown in FIG. 2 includes a display panel 2 for defining pixels at the intersections of a plurality of gate lines GL and a plurality of data lines DL, and a plurality of gate lines GL for driving the plurality of gate lines GL. And a plurality of source drive ICs (D # 1 to D # 8) for driving the plurality of data lines (DL); And controls the gate driver 4 and the data driver to detect the aspect ratio of the input image data RGB to divide the display panel 2 into a display area in which the image is displayed and a non-display area in which the image is displayed, And a timing control section 6 for controlling the drive ICs (D # 1, D # 8) to output the data voltage every a plurality of frames.

참고로, 타이밍 제어부(6)는 PCB(Printed Circuit Board)(16)에 실장되고, 다수의 소스 드라이브 IC(D#1~D#8)는 COF (Chip On Film)(12) 각각에 실장된다. 여기서, COF(12)는 일측이 소스 PCB(8, 10)에 접속되고 타측이 표시패널(2)과 접속된다. 소스 PCB(8, 10)는 제 1 내지 제 4 소스 드라이브 IC(D#1~D#4)와 연결된 제 1 소스 PCB(8)와 제 5 내지 제 8 소스 드라이브 IC(D#5~D#8)와 연결된 제 2 소스 PCB(10)를 포함한다. 이러한 제 1 및 제 2 소스 PCB(8, 10)는 FFC(Flexible Flat Cable)(14)를 통해 컨트롤 PCB(16)와 접속된다.For reference, the timing control unit 6 is mounted on a PCB (Printed Circuit Board) 16, and a plurality of source drive ICs D # 1 to D # 8 are mounted on COF (Chip On Film) 12 . Here, one side of the COF 12 is connected to the source PCBs 8 and 10, and the other side thereof is connected to the display panel 2. The source PCBs 8 and 10 are connected to the first source PCB 8 and the fifth to eighth source driver ICs D # 5 to D # 4 connected to the first to fourth source driver ICs D # 8 and a second source PCB 10 connected to the second source PCB 10. The first and second source PCBs 8 and 10 are connected to the control PCB 16 through a flexible flat cable 14.

그리고 실시 예에서 각 소스 드라이브 IC(D#1~D#8)의 출력 채널 수는 한정되는 것은 아니나, 설명의 편의를 위해 이하에서는 720개인 것으로 설명한다.In the embodiment, the number of output channels of each of the source drive ICs (D # 1 to D # 8) is not limited.

한편, 도 2에서 게이트 구동부는 표시패널(2)의 일측에 내장되는 것으로 나타내었으나, 이에 국한되는 것은 아니며 드라이브 IC로 집적화 되어 COF에 실장될 수 있다.2, the gate driver is shown as being embedded in one side of the display panel 2, but the gate driver is not limited thereto, and may be integrated into the drive IC and mounted on the COF.

본 발명의 실시 예는 입력되는 영상 데이터(RGB)의 종횡비를 미리 감지하여 표시패널(2)을 영상이 표시되는 표시영역과 영상이 표시되지 않는 미표시영역으로 구분짓는다. 그리고 미표시영역을 구동하는 소스 드라이브 IC(D#1, D#8)가 데이터 전압을 출력하지 않도록 한다. 이에 따라, 실시 예는 특정 종횡비의 영상에서 표시패널(2)의 양쪽 영역이 블랙 계조로 표시되면 이에 해당된 소스 드라이브 IC(D#1, D#8)가 데이터 전압을 미출력하도록 하여 소비전력을 절감한다.In the embodiment of the present invention, the aspect ratio of input image data (RGB) is detected in advance, and the display panel 2 is divided into a display area where an image is displayed and a non-display area where an image is not displayed. And the source drive ICs (D # 1 and D # 8) driving the undisplayed region do not output the data voltage. Accordingly, in the embodiment, when both areas of the display panel 2 are displayed in the black gradation on a video of a specific aspect ratio, the source drive ICs (D # 1 and D # 8) Save.

예를 들어, 외부에서 입력되는 영상 데이터(RGB)가 Full HD급 해상도를 지원하는 영상이면 표시패널(2)에 표시되는 영상은 도 3a에 도시된 바와 같이 16:9 종횡비를 갖고 1920×1080의 해상도로 표시되며, 미표시영역은 없다.For example, if image data (RGB) input from the outside is an image supporting full HD resolution, the image displayed on the display panel 2 has an aspect ratio of 16: 9 and a resolution of 1920 x 1080 Resolution, and there is no undisplayed area.

하지만, 외부에서 입력되는 영상 데이터(RGB)가 4:3 종횡비로 컨버팅된 영상 데이터(RGB)라면 표시패널(2)에 표시되는 영상은 도 3b에 도시된 바와 같이 1440×1080의 해상도로 표시되며, 표시패널(2)의 양측에서 영상이 미표시된다.However, if image data RGB input from the outside is image data RGB converted to a 4: 3 aspect ratio, the image displayed on the display panel 2 is displayed at a resolution of 1440 x 1080 as shown in Fig. 3B , The image is not displayed on both sides of the display panel 2. [

이때, 표시패널(2) 양측에서 나타나는 미표시영역은 각각 240×1080의 해상도를 가지며, 이들을 합치면 480×1080의 화소가 미표시된다. 이러한, 미표시영역은 8개의 소스 드라이브 IC(D#1~D#8) 중에서 양쪽 끝에 위치한 2개의 소스 드라이브 IC(D#1, D#8)가 구동하는 영역이며 그 이유는 다음과 같다.At this time, unexposed regions appearing on both sides of the display panel 2 have a resolution of 240 x 1080, and when they are combined, 480 x 1080 pixels are not displayed. The undefined region is a region where two source drive ICs (D # 1 and D # 8) located at both ends of the eight source drive ICs (D # 1 to D # 8) are driven.

미표시되는 종방향으로 480개의 화소는 RGB 별로 환산하면 1440(480×3)개의 출력 채널에 해당된다. 이때, 각 소스 드라이브 IC(D#1~D#8)의 출력 채널수는 720개이므로 1440개의 출력 채널은 소스 드라이브 IC(D#1~D#8) 2개가 구동하는 채널 수이다. 따라서, 미표시영역은 8개의 소스 드라이브 IC(D#1~D#8) 중에서 양쪽 끝에 위치한 2개의 소스 드라이브 IC(D#1, D#8)가 구동하는 영역인 것이다.480 pixels in the longitudinal direction which are not displayed correspond to 1440 (480 × 3) output channels when converted into RGB. At this time, since the number of output channels of each of the source drive ICs (D # 1 to D # 8) is 720, 1440 output channels are the number of channels driven by the two source drive ICs (D # 1 to D # 8). Therefore, the undisplayed area is an area where two source drive ICs (D # 1 and D # 8) located at both ends of the eight source drive ICs (D # 1 to D # 8) are driven.

종래기술에 따른 평판 표시장치는 외부에서 4:3 종횡비로 컨버팅된 영상 데이터(RGB)가 입력되면, 상기한 바와 같이 표시패널의 양측에서 영상이 미표시되며, 미표시영역을 구동하는 양쪽 끝에 위치한 소스 드라이브 IC가 블랙 계조에 해당된 데이터 전압을 지속적으로 출력하였다.In the flat panel display according to the related art, if image data (RGB) converted to an aspect ratio of 4: 3 from the outside is input, the image is not displayed on both sides of the display panel as described above, The IC continuously output the data voltage corresponding to the black gradation.

이는 전술한 바와 같이 소비전력 측면에서 낭비이며, 실시 예는 이를 방지하기 위해 외부에서 4:3 종횡비로 컨버팅된 영상 데이터(RGB)가 입력되면 이를 감지하여 양쪽 끝에 위치한 소스 드라이브 IC(D#1, D#8)의 데이터 전압 출력을 차단함으로써 소비전력을 절감한다.In order to prevent this, in the case where image data (RGB) converted to an aspect ratio of 4: 3 is input, the source drive ICs D # 1, D # 8), thereby reducing power consumption.

이하, 실시 예에 따른 평판 표시장치를 보다 구체적으로 설명하기로 한다.Hereinafter, the flat panel display according to the embodiment will be described in more detail.

도 4는 도 1에 도시된 타이밍 제어부(6)의 구성도이다.Fig. 4 is a configuration diagram of the timing control unit 6 shown in Fig.

도 4에 도시된 타이밍 제어부(6)는 영상 정렬부(18)와, 종횡비 감지부(20)와, 판단부(22)와, 데이터 제어부(24)와, 게이트 제어부(26)를 포함한다.4 includes an image alignment unit 18, an aspect ratio sensing unit 20, a determination unit 22, a data control unit 24, and a gate control unit 26. [

영상 정렬부(18)는 외부로부터 입력되는 영상 데이터(RGB)를 정렬하여 데이터 구동부에 공급한다.The image arranging unit 18 arranges image data RGB input from the outside and supplies the image data to the data driver.

종횡비 감지부(20)는 외부로부터 입력되는 영상 데이터(RGB)의 종횡비를 감지한다. 예를 들어, 종횡비 감지부(20)는 입력된 영상 데이터(RGB)가 16:9 종횡비를 갖는지, 4:3 종횡비를 갖는지를 판단하여 종횡비 감지신호를 출력한다.The aspect ratio sensing unit 20 senses the aspect ratio of image data RGB input from the outside. For example, the aspect ratio sensing unit 20 determines whether the input image data RGB has an aspect ratio of 16: 9 or an aspect ratio of 4: 3, and outputs an aspect ratio sensing signal.

판단부(22)는 종횡비 감지부(20)로부터 제공된 종횡비 감지신호에 따라 표시패널(2)의 표시영역과 미표시영역을 정의한다. 예를 들어, 판단부(22)는 16:9 종횡비의 영상을 표시할 때는 도 3a와 같이 미표시영역이 없다고 판단할 것이고, 4:3 종횡비의 영상을 표시할 때는 도 3b와 같이 미표시영역이 표시패널(2)의 양쪽에 있다고 판단할 것이다. 이러한 판단부(22)는 표시영역과 미표시영역을 정의한 후, 이를 판단신호로서 출력한다.The determination unit 22 defines a display area and a non-display area of the display panel 2 in accordance with the aspect ratio sensing signal provided from the aspect ratio sensing unit 20. [ For example, when the image having the aspect ratio of 16: 9 is displayed, the determination unit 22 determines that there is no unexposed area as shown in FIG. 3A. When the image having the aspect ratio of 4: 3 is displayed, It will be judged that it is on both sides of the panel 2. The determination unit 22 defines the display area and the undisplayed area, and outputs the result as a determination signal.

게이트 제어부(26)는 외부로부터 입력된 동기신호들 예를 들어, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync) 등을 이용하여 다수의 게이트 제어신호(GCS)를 생성하고, 이를 게이트 구동부(4)에 공급한다. 여기서, 다수의 게이트 제어신호(GCS)는 서로 다른 위상차를 갖는 다수의 클럭펄스와 게이트 구동부(4)의 구동 시작을 지시하는 게이트 스타트 펄스(GSP; Gate Start Pulse) 등을 포함한다.The gate control unit 26 controls the gate control unit 26 using a plurality of synchronization signals input from the outside such as a dot clock DCLK, a data enable signal DE, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, Generates a gate control signal (GCS), and supplies it to the gate driver (4). Here, the plurality of gate control signals GCS include a plurality of clock pulses having different phase differences and a gate start pulse (GST) for instructing start of driving of the gate driver 4. [

데이터 제어부(24)는 외부로부터 입력된 동기신호들을 이용하여 다수의 데이터 제어신호(DCS)를 생성하고, 이를 데이터 구동부에 공급한다. 여기서, 다수의 데이터 제어신호(DCS)는 데이터 구동부의 출력기간을 제어하는 소스 출력 인에이블(Source Output Enable) 신호, 데이터 샘플링의 시작을 지시하는 소스 스타트 펄스(Source Start Pulse), 데이터의 샘플링 타이밍을 제어하는 소스 쉬프트 클럭(Source Shift Clock) 등을 포함한다. 특히, 소스 출력 인에이블 신호는 제 1 소스 출력 인에이블 신호(SOE1) 및 제 2 소스 출력 인에이블 신호(SOE2)를 포함한다.The data control unit 24 generates a plurality of data control signals DCS using externally input sync signals and supplies the generated data control signals DCS to the data driver. Here, the plurality of data control signals DCS includes a source output enable signal for controlling the output period of the data driver, a source start pulse for instructing the start of data sampling, And a source shift clock for controlling the clock. In particular, the source output enable signal includes a first source output enable signal SOE1 and a second source output enable signal SOE2.

데이터 제어부(24)는 판단부(22)로부터 제공된 판단신호에 응답하여 표시영역을 구동하는 소스 드라이브 IC(D#2~D#7 또는 D#1~D#8)에는 제 1 소스 출력 인에이블 신호(SOE1)를 공급하고, 미표시영역을 구동하는 소스 드라이브 IC(D#1~D#8)에는 제 2 소스 출력 인에이블 신호(SOE2)를 공급한다. 예를 들어, 데이터 제어부(24)는 도 3a와 같이, 16:9 종횡비의 영상을 표시할 때는 미표시영역이 없으므로 제 1 소스 출력 인에이블 신호(SOE1)를 제 1 내지 제 8 소스 드라이브 IC(D#1~D#8) 각각에 공급한다. 그리고 데이터 제어부(24)는 도 3b와 같이 4:3 종횡비의 영상을 표시할 때는 표시패널(2) 양측의 미표시영역을 구동하는 제 1 및 제 8 소스 드라이브 IC(D#1, D#8)에는 제 2 소스 출력 인에이블 신호(SOE2)를 공급하고, 표시영역을 구동하는 제 2 내지 제 7 소스 드라이브 IC(D#2~D#7)에는 제 1 소스 출력 인에이블 신호(SOE1)를 공급한다.The data control unit 24 supplies the source drive ICs (D # 2 to D # 7 or D # 1 to D # 8) for driving the display area in response to the determination signal supplied from the determination unit 22 to the first source output enable And supplies the second source output enable signal SOE2 to the source drive ICs D # 1 to D # 8 that supply the signal SOE1 and drives the undisplayed region. 3A, since the data control unit 24 has no display area when displaying an image having a 16: 9 aspect ratio, the first source output enable signal SOE1 is supplied to the first to eighth source drive ICs D # 1 to D # 8). 3B, the data control unit 24 includes first and eighth source driver ICs (D # 1 and D # 8) for driving the undisplayed regions on both sides of the display panel 2 when displaying an image having a 4: 3 aspect ratio, And the first source output enable signal SOE1 is supplied to the second to seventh source drive ICs D # 2 to D # 7 for driving the display region, do.

여기서, 제 1 소스 출력 인에이블 신호(SOE1)는 영상을 표시하기 위해 데이터 전압의 출력을 제어하는 신호이고, 제 2 소스 출력 인에이블 신호(SOE2)는 소정기간 동안 데이터 전압을 미출력하도록 하는 신호이다. 이러한 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)에 대해 구체적으로 살펴보면 다음과 같다.Here, the first source output enable signal SOE1 is a signal for controlling the output of the data voltage to display an image, and the second source output enable signal SOE2 is a signal for not outputting the data voltage for a predetermined period of time . The first and second source output enable signals SOE1 and SOE2 will be described in detail as follows.

도 5a 및 도 5b는 실시 예에 따른 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 구동 파형도이다.5A and 5B are driving waveform diagrams of the first and second source output enable signals SOE1 and SOE2 according to the embodiment.

도 5a를 참조하면, 제 1 소스 출력 인에이블 신호(SOE1)는 1 프레임 기간 동안 제 1 논리 상태(예를 들어, 로우 상태)(Low) 및 제 2 논리 상태(예를 들어, 하이 상태)(High)가 교번적으로 반복된다. 그리고 제 2 소스 출력 인에이블 신호(SOE2)는 제 2 논리 상태(High)만 지속된다. 이때, 각 소스 드라이브 IC(D#1~D#8)는 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 제 1 논리 상태(Low)에 응답하여 데이터 전압을 출력하고, 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 제 2 논리 상태(High)에 응답하여 데이터 전압을 미출력한다.5A, a first source output enable signal SOE1 is applied to a first logic state (e.g., a low state) (Low) and a second logic state (e.g., a high state) High) are alternately repeated. And the second source output enable signal SOE2 lasts only in the second logic state (High). At this time, each of the source drive ICs (D # 1 to D # 8) outputs the data voltage in response to the first logic state (Low) of the first and second source output enable signals SOE1 and SOE2, And the second logic state (High) of the second source output enable signals SOE1 and SOE2.

한편, 제 2 소스 출력 인에이블 신호(SOE2)는 제 2 논리 상태(High)만 지속되는 것은 아니다. 즉, 제 2 소스 출력 인에이블 신호(SOE2)는 도 5b에 도시된 바와 같이, n(n은 자연수) 프레임 기간 동안 제 2 논리 상태(High)를 유지하되, n+1번째 프레임에는 제 1 및 제 2 논리 상태(Low, High)를 교번적으로 반복한다. 이는, 미표시 영역에서 블랙 계조가 지속됨에 따라 발생될 수 있는 화질 불량을 방지하기 위함이다.On the other hand, the second source output enable signal SOE2 does not last only in the second logic state (High). That is, as shown in FIG. 5B, the second source output enable signal SOE2 maintains the second logic state (High) during n (n is a natural number) frame period while the (n + 1) The second logic state (Low, High) is alternately repeated. This is to prevent an image quality defect that may occur as the black gradation continues in the undisplayed area.

게이트 구동부(4)는 스캔 신호를 발생하여 다수의 게이트 라인(GL)에 순차적으로 공급한다. 이를 위해, 게이트 구동부(4)는 타이밍 제어부(6)로부터 제공된 게이트 제어신호(GCS)에 응답하여 스캔 신호를 순차적으로 발생하는 쉬프트 레지스터를 포함한다. 이러한 게이트 구동부(4)는 표시패널(2)의 적어도 하나의 측면에 내장될 수 있고, 드라이브 IC로 집적화되어 COF 상에 실장될 수도 있다.The gate driver 4 generates a scan signal and sequentially supplies the scan signals to the plurality of gate lines GL. To this end, the gate driver 4 includes a shift register for sequentially generating scan signals in response to the gate control signal GCS provided from the timing controller 6. [ The gate driver 4 may be embedded in at least one side surface of the display panel 2, integrated into the drive IC, and mounted on the COF.

도 6은 도 1에 도시된 각 소스 드라이브 IC(D#1~D#8)의 구성도이다.6 is a configuration diagram of each of the source drive ICs (D # 1 to D # 8) shown in FIG.

도 6을 참조하면, 소스 드라이브 IC(D#1~D#8)는 쉬프트레지스터(28)와, 래치부(30)와, DAC(32)와, 출력버퍼부(34)를 포함한다.6, the source drive ICs D # 1 to D # 8 include a shift register 28, a latch 30, a DAC 32, and an output buffer 34.

쉬프트레지스터(28)는 소스 샘플링 클럭(SSC)에 따라 샘플링 신호를 쉬프트시킨다. 이러한 쉬프트레지스터(28)는 소스 스타트 펄스(SSP)에 응답하여 샘플링을 시작한다.The shift register 28 shifts the sampling signal according to the source sampling clock SSC. This shift register 28 starts sampling in response to the source start pulse SSP.

래치부(30)는 샘플링 신호에 응답하여 타이밍 제어부(6)로부터 제공된 영상 데이터(RGB)를 샘플링하고, 1 수평라인분의 데이터를 래치한다. 그리고 래치부(30)는 제 1 소스 출력 인에이블 신호(SOE1) 또는 제 2 소스 출력 인에이블(SOE2) 신호의 제 1 논리 기간(Low)에 래치된 영상 데이터를 동시에 출력한다. 그리고 래치부(30)는 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 제 2 논리 기간(High)에 영상 데이터를 미출력한다.The latch unit 30 samples the image data RGB supplied from the timing control unit 6 in response to the sampling signal, and latches data for one horizontal line. The latch unit 30 simultaneously outputs the video data latched in the first logic period (Low) of the first source output enable signal SOE1 or the second source output enable signal SOE2. Then, the latch unit 30 outputs the video data in the second logic period (High) of the first and second source output enable signals SOE1 and SOE2.

만약, 실시 예에 따른 타이밍 제어부(6)가 특정 소스 드라이브 IC(D#1, D#8)의 출력을 소정기간 차단하려 한다면, 타이밍 제어부(6)는 해당된 소스 드라이브 IC(D#1, D#8)의 래치부(30)에 제 2 논리 기간(High)이 소정 프레임 기간 동안 지속되는 제 2 소스 출력 인에이블 신호(SOE2)을 공급한다.If the timing control unit 6 according to the embodiment intends to cut off the output of the specific source drive ICs D # 1 and D # 8 for a predetermined period of time, the timing control unit 6 outputs the source drive ICs D # D # 8) supplies a second source output enable signal (SOE2) to the latch unit (30) of which the second logic period (High) lasts for a predetermined frame period.

DAC(32)는 래치부(30)로부터 제공된 영상 데이터에 해당된 감마전압을 스위칭 하여, 스위칭된 감마전압을 데이터 전압으로서 출력한다.The DAC 32 switches the gamma voltage corresponding to the image data supplied from the latch unit 30 and outputs the switched gamma voltage as a data voltage.

출력버퍼부(34)는 버퍼회로를 포함하여 각 데이터 라인(DL)으로 공급되는 데이터 전압의 신호감쇠를 최소화한다. 이러한 출력버퍼부(34)는 제 1 소스 출력 인에이블 신호(SOE1) 또는 제 2 소스 출력 인에이블(SOE2) 신호의 제 1 논리 기간(Low)에 데이터 전압을 해당 채널로 출력하고, 제 1 및 제 2 소스 출력 인에이블 신호(SOE1, SOE2)의 제 2 논리 기간(High)에 데이터 전압을 미출력한다.The output buffer section 34 includes a buffer circuit to minimize signal attenuation of the data voltage supplied to each data line DL. The output buffer unit 34 outputs the data voltage to the corresponding channel in the first logic period (Low) of the first source output enable signal SOE1 or the second source output enable signal SOE2, And the data voltage is not output in the second logic period (High) of the second source output enable signals SOE1 and SOE2.

만약, 실시 예에 따른 타이밍 제어부(6)가 특정 소스 드라이브 IC(D#1, D#8)의 출력을 소정기간 차단하려 한다면, 타이밍 제어부(6)는 해당된 소스 드라이브 IC(D#1, D#8)의 출력버퍼부(34)에 제 2 논리 기간(High)이 소정 프레임 기간 동안 지속되는 제 2 소스 출력 인에이블 신호(SOE2)을 공급한다.If the timing control unit 6 according to the embodiment intends to cut off the output of the specific source drive ICs D # 1 and D # 8 for a predetermined period of time, the timing control unit 6 outputs the source drive ICs D # D # 8) to the output buffer unit 34. The second source output enable signal SOE2 is maintained for a predetermined period of time.

상술한 바와 같이, 실시 예는 이를 방지하기 위해 외부에서 4:3 종횡비로 컨버팅된 영상 데이터(RGB)가 입력되면 이를 감지하여 양쪽 끝에 위치한 소스 드라이브 IC(D#1, D#8)의 데이터 전압 출력을 차단함으로써 소비전력을 절감한다.As described above, in order to prevent this, the image data (RGB) converted from the external to the 4: 3 aspect ratio is input, and the data voltages of the source drive ICs D # 1 and D # Power consumption is reduced by blocking the output.

한편, 실시 예에 따른 평판 표시장치가 UD(Ultra Definition)급(3840×2160) 해상도를 지원한다면, 데이터 구동부는 720개의 출력 채널을 구비한 16개의 소스 드라이브 IC를 포함하게 된다. 이러한 UD급 평판 표시장치에서 4:3 종횡비의 영상을 표시할 경우, 실시 예는 16개의 소스 드라이브 IC 중에서 양쪽 끝에 2개씩 위치한 4개의 소스 드라이브 IC가 데이터 전압을 미출력하도록 제어할 수 있을 것이다.Meanwhile, if the flat panel display according to the embodiment supports UD (3840x2160) resolution, the data driver includes 16 source driver ICs having 720 output channels. In the case of displaying an image having a 4: 3 aspect ratio in such a UD class flat panel display device, the embodiment will be able to control the four source drive ICs located at both ends of the 16 source drive ICs to output no data voltage.

상기 실시 예에서 평판 표시장치의 지원 해상도는 Full HD(1920×1080)와 UD(Ultra Definition)(3840×2160)를 예를 들었으나, 본 발명은 이에 국한되지 않고, 디지털 시네마(4096×2160), 수퍼 하이비전(7680×4320)급 해상도를 지원하는 평판 표시장치에서도 적용될 수 있을 것이다.(1940 x 1080) and UD (Ultra Definition) (3840 x 2160) are exemplified in the above embodiments, the present invention is not limited to this, but digital cinema (4096 x 2160) , And a high-definition (7680 × 4320) resolution.

따라서, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims and their equivalents. Will be apparent to those of ordinary skill in the art.

4: 게이트 구동부 6: 타이밍 제어부
D#1~D#8: 소스 드라이브 IC SOE1: 제 1 소스 출력 인에이블 신호
SOE2: 제 2 소스 출력 인에이블 신호4: Gate driver 6: Timing controller
D # 1 to D # 8: Source drive IC SOE1: First source output enable signal
SOE2: a second source output enable signal

Claims (9)

다수의 게이트 라인과 다수의 데이터 라인을 포함하는 표시패널;
상기 다수의 게이트 라인을 구동하는 게이트 구동부;
상기 다수의 데이터 라인을 구동하는 데이터 구동부; 및
상기 게이트 및 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
상기 데이터 구동부는 상기 표시 패널 중 제1 표시영역의 데이터 라인들을 분할 구동하는 제1 소스 드라이브 IC들과, 상기 제1 표시영역과 인접한 제2 표시영역의 데이터 라인들을 분할 구동하는 제2 소스 드라이브 IC들을 포함하고,
상기 타이밍 제어부는
입력영상의 종횡비를 감지하여 상기 입력영상이 상기 제1 표시영역에 표시될 종횡비일 때, 상기 제1 소스 드라이브 IC들에는 제1 소스 출력 인에이블 신호를 공급하고, 상기 제2 소스 드라이브 IC들에는 상기 제1 소스 출력 인에이블 신호와 다른 제2 소스 출력 인에이블 신호를 공급하며,
상기 제1 소스 드라이브 IC들은 상기 제1 소스 출력 인에이블 신호에 응답하여, 상기 제1 표시영역에 상기 입력영상에 대한 데이터전압들을 출력하고,
상기 제2 소스 드라이브 IC들은 상기 제2 소스 출력 인에이블 신호에 응답하여, 상기 제2 표시영역에 블랙 계조의 데이터전압들을 출력한 후, 다수의 프레임 기간동안 그 출력을 차단하는 평판 표시장치.A display panel including a plurality of gate lines and a plurality of data lines;
A gate driver for driving the plurality of gate lines;
A data driver driving the plurality of data lines; And
And a timing controller for controlling the gate and the data driver,
The data driver may include first source drive ICs for driving the data lines of the first display region of the display panel to drive the first source driver ICs in a divided manner and a second source drive IC for dividing and driving the data lines of the second display region adjacent to the first display region. Lt; / RTI >
The timing control unit
Wherein the first source driver ICs supply a first source output enable signal to the first source driver ICs when the input image is of an aspect ratio to be displayed in the first display region by sensing an aspect ratio of the input image, Supplying a second source output enable signal different from the first source output enable signal,
Wherein the first source driver ICs output data voltages for the input image in the first display area in response to the first source output enable signal,
The second source drive ICs output black voltage data voltages in the second display region in response to the second source output enable signal and then block the output during a plurality of frame periods. 제 1 항에 있어서,
상기 타이밍 제어부는
상기 입력영상을 상기 데이터 구동부에 공급하는 영상 정렬부;
상기 입력영상의 종횡비를 감지하는 종횡비 감지부;
상기 종횡비 감지부의 출력신호에 따라 상기 제1 및 제2 표시영역을 판단하는 판단부;
다수의 게이트 제어신호를 생성하여 상기 게이트 구동부에 공급하는 게이트 제어부;
상기 제1 및 제2 소스 출력 인에이블 신호를 포함하는 다수의 데이터 제어신호를 생성하여 상기 데이터 구동부에 공급하는 데이터 제어부를 포함하는 평판 표시장치.The method according to claim 1,
The timing control unit
An image arranging unit for supplying the input image to the data driver;
An aspect ratio sensing unit for sensing an aspect ratio of the input image;
A determination unit for determining the first and second display areas according to an output signal of the aspect ratio sensing unit;
A gate control unit for generating a plurality of gate control signals and supplying the gate control signals to the gate driver;
And a data controller for generating a plurality of data control signals including the first and second source output enable signals and supplying the plurality of data control signals to the data driver. 제 1 항에 있어서,
상기 타이밍 제어부는
상기 입력영상이 상기 제1 및 제2 표시영역에 표시되는 종횡비일 때, 상기 제1 및 제2 소스 드라이브 IC들에는 상기 제 1 소스 출력 인에이블 신호를 공급하는 평판 표시장치.The method according to claim 1,
The timing control unit
And supplies the first source output enable signal to the first and second source drive ICs when the input image is an aspect ratio displayed in the first and second display areas. 삭제delete 제 1 항에 있어서,
상기 제 1 소스 출력 인에이블 신호는 1 프레임 기간동안 제 1 및 제 2 논리 상태가 교번적으로 반복되고,
상기 제 2 소스 출력 인에이블 신호는 상기 다수의 프레임 기간동안 상기 제 2 논리 상태를 유지하고, 적어도 하나의 프레임 기간동안에는 상기 제 1 및 제 2 논리 상태가 교번적으로 반복되는 평판 표시장치.The method according to claim 1,
Wherein the first source output enable signal alternately repeats the first and second logic states for one frame period,
Wherein the second source output enable signal maintains the second logic state during the plurality of frame periods and the first and second logic states are alternately repeated during at least one frame period. 제 1 항에 있어서,
상기 입력영상이 4:3 종횡비일 때, 상기 데이터 구동부 중 양끝에 위치한 적어도 2개의 제2 소스 드라이브 IC가 상기 제2 소스 출력 인에이블 신호에 응답하여 상기 블랙 계조의 데이터전압들을 상기 제2 표시영역에 출력하는 평판 표시장치.The method according to claim 1,
Wherein at least two second source driver ICs located at both ends of the data driver at the 4: 3 aspect ratio output the data voltages of the black gradation to the second display area in response to the second source output enable signal, To the flat panel display device. 삭제delete 제 6 항에 있어서,
상기 데이터 구동부에 포함되는 상기 제1 및 제2 소스 드라이브 IC들이 8개일 때, 양끝에 위치한 2개의 상기 제2 소스 드라이브 IC들이 상기 블랙 계조의 데이터전압들을 출력하거나,
상기 데이터 구동부에 포함되는 상기 제1 및 제2 소스 드라이브 IC들이 16개일 때, 양끝에 위치한 4개의 상기 제2 소스 드라이브 IC들이 상기 블랙 계조의 데이터전압들을 출력하는 평판 표시장치.The method according to claim 6,
When the first and second source drive ICs included in the data driver are eight, the two second source drive ICs located at both ends output the data voltages of the black gradation,
Wherein when the first and second source drive ICs are included in the data driver, the four second source drive ICs located at both ends of the first and second source drive ICs output the black gradation data voltages. 삭제delete
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