KR102023836B1 - 스핀 기반 뉴런 회로 - Google Patents

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본 실시예에 의한 스핀 기반 뉴런 회로는 자구벽(domain wall)을 포함하는 자구벽 자석(domain wall magnet)과, 자기터널 접합을 포함하며, 입력 신호를 축적하여 일 방향으로 움직이는 자구벽에 의하여 전기 저항이 변화하는 스핀 기반 뉴런 소자 및 스핀 기반 뉴런 소자 발현시 전기 저항에 상응하는 전압을 출력하는 차동 증폭기를 포함하며, 발현된 스핀 기반 뉴런 소자는 전기 저항이 리셋된다.

Description

스핀 기반 뉴런 회로{SPIN BASED NEURON CIRCUIT}
본 기술은 스핀 기반 뉴런 회로에 관한 것이다.
IC 칩 개발 업체들은 기존의 폰 노이만 구조 기반 칩들의 구조적 한계를 극복하고 보다 저전력으로 사람과 같이 인지하고 사고하는 칩을 만들기 위하여 사람의 뇌를 본딴 뉴로모픽 칩을 개발해 오고 있다. 뉴로모픽 칩들은 사람의 뇌를 본따 만들어졌기 때문에, 사람의 뇌를 이루는 기본 단위인 뉴런과 이러한 뉴런 사이의 연결을 이어주는 시냅스 등으로 이루어져 있다.
기존의 뉴런들은 주로 CMOS 트랜지스터와 축전기 등으로 구현되어 있지만, 축전기의 면적이 크고 전력 소모가 크기 때문에 이러한 단점을 극복하고자 차세대 메모리를 이용한 뉴런도 연구되고 있다.
본 실시예로 이루고자 하는 주요한 기술적 과제 중 하나는 기존의 폰 노이만 구조 기반 칩들의 구조적 한계를 극복하고 보다 고집적 및 저전력으로 동작하는 뉴로모픽 칩을 만들기 위해 필요한, 고집적 및 저전력 동작이 가능한 스핀 기반 뉴런 회로를 구현하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제 중 다른 하나는 스핀 기반 소자를 포함한 10개 소자 내외의 단순한 회로로 뉴런 회로를 구현하여 뉴런 당 면적을 최소화하고 고집적 및 저전력으로 동작이 가능하도록 하는 것이다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 실시예에 의한 스핀 기반 뉴런 회로는 자구벽(domain wall)을 포함하는 자구벽 자석(domain wall magnet)과, 자기터널 접합을 포함하며, 입력 신호를 축적하여 일 방향으로 움직이는 자구벽에 의하여 전기 저항이 변화하는 스핀 기반 뉴런 소자 및 스핀 기반 뉴런 소자 발현시 전기 저항에 상응하는 전압을 출력하는 차동 증폭기를 포함하며, 발현된 스핀 기반 뉴런 소자는 전기 저항이 리셋된다.
본 실시예에 의한 스핀 기반 뉴런 회로는, 입력 신호를 받아들여 그 전위를 축적하고, 정해진 기준에 의해 발현 하며, 발현 후 자동적으로 다시 초기화를 이룰 수 있도록 조절하는 10개 내외의 소자들을 포함한 뉴런 회로로서, 종래 기술에 비하여 전력 소모량을 낮출 수 있고, 소형화 할 수 있다.
도 1(a) 내지 도 1(b)는 스핀 기반 뉴런 소자의 개요 및 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 스핀 기반 뉴런 회로의 구조와 동작을 설명하기 위한 개요적 회로도이다.
도 3은 본 발명의 일 실시예에 따른 스핀 기반 뉴런 회로의 동작을 설명하기 위한 타이밍 도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 동일한 구성요소에 대해서는 중복된 설명을 생략할 수 있다. 본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며(예를 들어, 위아래가 뒤집힌 형태나, 옆으로 누운 형태 등) 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 명세서에서 사용되는 '구성된다' 또는 '포함한다' 등의 용어는 명세서 상에 기재된 여러 구성 요소들은 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 '제1' 또는 '제2' 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용할 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
도 1(a) 및 도 1(b)는 본 발명의 일 실시예에 포함되는 스핀 기반 뉴런 소자(10)구조를 설명하기 위한 도면이다. 도 1(a) 및 도 1(b)를 참조하면, 스핀 기반 뉴런 소자(10)는 A, B, C로 표시된 세 개의 단자(terminal, 102, 101, 103)를 포함한다. 각 단자는 신호를 입력 또는 출력할 수 있다.
스핀 기반 뉴런 소자(10)의 저항 상태는 단자 B(101)에 포함된 자기터널접합(MTJ) 부의 고정층(PL, Pinned Layer)과 자유층(FL, Free Layer)의 자화 방향이 서로 같을 때 작고 서로 다를 때 크다. 자기터널접합부(MTJ)는 구성하고 있는 두 강자성층의 자화 방향의 배열에 따른 자기 저항의 변화를 이용하여 정보를 저장할 수 있는 비휘발성 디바이스로, 강자성층, 절연층, 강자성층의 적층 구조를 기본으로 구성된다. 이때, 두 강자성층 중 한 층은 자화 방향이 고정된 고정자화층(PL)이고, 나머지 하나는 관통하는 전류에 의하여 자화 방향이 변화하는 자유자화층(FL)이다.
자기터널 접합의 첫 번째 강자성체 층을 지나가는 전자가 터널링 장벽(Tunneling barrier)으로 사용되는 절연층을 통과할 때 두 번째 강자성체의 자화 방향에 따라 터널링 확률이 달라진다. 즉, 두 강자성층의 자화 방향이 평행할 경우 터널링 전류는 최대가 되고, 반평행일 때는 최소가 된다. 따라서 각 경우의 전류의 차이를 구분하여 자화 방향을 파악할 수 있다.
자유층(FL)의 자화 방향은 자구벽자석(DWM) 부 내에 자구벽(104)이 이동함에 따라 자유층 밑 부분에 바뀌는 자화 상태에 연동되어 바뀐다. 따라서, 스핀 기반 뉴런 소자(10)는 자구벽(104)의 위치에 따라 높은 저항 상태(도 1(a))와 낮은 저항 상태(도 1(b))를 가질 수 있다.
자구벽(104)의 위치는 단자 A(102) - 단자 C(103) 사이의 전류값과 전류 방향에 의해 변경될 수 있으며, 자구벽(104)이 양 쪽으로 움직일 수 있는 최대 범위가 정해져 있기 때문에 이에 따른 스핀 기반 뉴런 소자(10)의 저항 값도 상한값과 하한값이 존재한다.
스핀 기반 뉴런 소자(10)에 값을 저장하는 과정은 단자 A(102)와 단자 C(103)를 통해 흐르는 전류가 스핀 기반 뉴런 소자(10) 내에 존재하는 자구벽(104)을 이동시킴으로써 이루어지며, 스핀 기반 뉴런 소자(10)의 저항값을 읽어내는 과정은 단자 A(102)를 차단하고 단자 B(101)와 단자 C(103)에 전류를 흘려주어 수행될 수 있다.
도 2는 본 발명의 일 실시예에 따른 스핀 기반 뉴런 회로의 구조와 동작을 설명하기 위한 개요적 회로도이다. 도 2를 참조하면, 본 실시예에 의한 스핀 기반 뉴런 회로는 제공된 입력 신호를 축적하여 전기 저항을 변화시키는 스핀 기반 뉴런 소자(10)와, 상기 전기 저항에 상응하는 출력 전압을 제공하는 차동 증폭기(20)를 포함한다. 일 실시예에서, 차동 증폭기(20)는 PMOS(112), NMOS(132) 및 스핀 기반 뉴런 회로(10)가 직렬로 연결된 제1 차동 회로(130a)와, PMOS(113)와 NMOS(133) 및 기준 소자(Ref.)가 직렬로 연결된 제2 차동 회로(130b)를 포함하며, 제1 차동 회로(130a)와 제2 차동 회로(130b)는 차동 쌍(differential pair)를 이룬다.
차동 증폭기의 일 예로, 차동 증폭기(20)는 제1 차동 회로(130a)와 제2 차동 회로(130b)에 구동 전압(VSA)을 제공하는 전압 제공 스위치(111)와, 전압 제공 스위치(111)과 상보적으로 동작하며, 제1 차동 회로(130a)와 제2 차동 회로(130b)의 출력 노드와 기준 전위를 연결하거나 차단하는 드레인 스위치(drain switch, 131, 134)를 더 포함할 수 있다.
일 실시예에서, 단자 A(102)에서 단자 C(103) 방향으로 흐르는 전류가 제공됨에 따라 당초 단자 C(103)에 인접하여 위치한 자구벽(104)이 일 방향(D1)으로 이동한다. 자구벽(104)이 B 단자의 수직 아래 부분(OB, 도 1(a), 도 1(b) 참조)을 넘어서면 B 단자의 자유자화층의 자성 상태가 바뀌어 고정 자화층과 같은 방향으로 자화 되어 스핀 기반 뉴런 소자(10)의 저항 값은 감소한다. 스핀 기반 뉴런 소자(10)가 초기화되어 자구벽(104)이 다시 원위치(OO, 도 1(a), 도 1(b) 참조))로 되돌아오면 스핀 기반 뉴런 소자(10)의 전기 저항값은 증가한다.
스핀 기반 뉴런 소자(10)의 A 단자(102)는 비트 라인(BL, bitline)과 연결되고, C 단자(103)은 출력 노드(Outneuron)와 연결되며, B 단자(101)는 기준 소자(Ref.)와 연결된다. 기준 소자(Ref.)는 전기 저항을 가지는 소자로 구현할 수 있으며, 기준 소자(Ref.)의 저항 값은 스핀 기반 뉴런 소자(10)가 높은 저항 상태에 있을 때의 저항 값보다 낮으나, 스핀 기반 뉴런 소자가 낮은 저항 상태에 있을 때의 저항 값보다 큰 저항값을 가질 수 있다. 도 2로 예시된 실시예와 같이 비교 소자(11)은 저항일 수 있으며, 도시되지 않은 실시예에서, 기준 소자(Ref.)는 MTJ와 같은 스핀 기반 소자일 수 있다.
비트 라인(BL)을 통하여 제공되는 스핀 기반 뉴런 소자(10)의 입력 신호는 스파이크, 펄스, 사각파 등의 파형이 될 수 있으며, 출력부(13)로 나가는 스핀 기반 뉴런 소자(10)의 출력은 마찬가지로 스파이크, 펄스, 사각파 등의 파형이 될 수 있다. 비트 라인(BL)을 통하여 제공되는 입력 신호는 다른 스핀 기반 뉴런 소자의 출력 신호일 수 있다.
도 3은 본 발명의 일 실시예에 따른 스핀 기반 뉴런 회로의 동작을 설명하기 위한 타이밍 도이다. 도 2와 도 3을 참조하면, 본 스핀 기반 뉴런 회로의 동작은 축적 단계와, 발현 단계 및 초기화 단계의 3 단계를 포함한다. 축적 단계에서는 BL_access 신호가 논리 하이(high)이므로 입력 트랜지스터(121)가 도통되고, 비트 라인(BL)을 통하여 제공된 신호는 스핀 기반 뉴런 소자(10)에 축적되어 자구벽(104)을 일 방향(D1)으로 이동시킬 수 있다. 일 실시예로, 비트라인(BL)을 통해 제공된 신호의 전압 및 전류 밀도 중 어느 하나가 문턱 값보다 크면 신호가 축적되어 자구벽(104)이 일 방향(D1)으로 이동하며, 자구벽(104)의 이동에 따라 단자 B와 단자 C 사이의 전기저항이 변화할 수 있다.
논리 하이 상태의 SA_ENb 신호가 제공되어 드레인 스위치(drain switch, 131)가 도통되어 A 단자에서 C 단자(103)로 흐른 전류를 기준 전위로 드레인(drain)하며, 출력 노드(OUTneuron)의 전압을 기준 전압(GND)으로 형성한다. 또한, 드레인 스위치(131, 134)와 상보적으로 동작하는 전압 제공 스위치(111)는 차단된 상태이므로 스핀 기반 뉴런 소자(10)의 B와 C 부분의 전위차가 형성되지 않아 독출(read) 작업이 일어나지 않는다.
발현 단계에서, BL_access 신호가 논리 로우(low)로 전환되어 입력 트랜지스터(121)가 차단되므로 비트라인(BL)과 전기적으로 연결되지 않는다. 또한, SA_ENb 신호가 논리 로우가 되어 전압 제공 스위치(111)가 도통되고 드레인 스위치(131, 134)가 차단된다.
스핀 기반 뉴런 소자(10)의 현재 저항값과 비교 소자(11)의 저항값은 증폭기(20)에 의하여 비교된다. 증폭기(20)는 저항값의 차이를 증폭하고, 스핀 기반 뉴런 회로의 B 단자(101)와 C 단자(103) 사이의 저항값이 비교 소자(11)의 저항값에 비해 크면 논리 로우의 전압을 출력 노드(OUTneuron)에 제공하고, 스핀 기반 뉴런 회로의 B 단자(101)와 C 단자(103) 사이의 저항값이 비교 소자(11)의 저항값에 비해 낮은 저항값을 가지면 출력 노드(OUTneuron)에 논리 하이의 전압을 제공한다.
도시되지 않은 다른 실시예에 의하면 증폭기(20)에 포함된 다른 차동 회로의 출력 노드로부터 출력 신호를 얻으면 스핀 기반 뉴런 회로의 B 단자(101)와 C 단자(103) 사이의 저항값이 비교 소자(11)의 저항값에 비해 크면 논리 하이 전압을 얻을 수 있으며, 반대의 경우라면 논리 로우 전압을 얻어 상보적인 결과를 얻을 수 있다.
발현 단계가 지나고 난 뒤 초기화 단계가 되면, SA_ENb 신호는 논리 로우 상태로 유지되며, BL_access 신호가 논리 하이 상태로 전환되어 입력 트랜지스터(121)가 도통된다. 초기화는 스핀 기반 뉴런 소자(10)가 발현된 이후에 일어난다. 따라서, 발현 여부에 따라 조건부 초기화가 일어나며, 발현이 되지 않았을 때에는 초기화 과정에 의해서 스핀 기반 뉴런 소자(10)에 축적된 값, 즉 자구벽(104)의 위치는 바뀌지 않는다.
자구벽(104)의 위치에 의하여 형성되는 스핀 기반 뉴런 소자(10) 단자 B(103)과 단자 C 사이의 저항이 높은 저항 상태에서는 출력 노드(OUTneuron)의 전압이 논리 로우 상태이다. 차동 회로(130a)에 포함된 PMOS(112)는 차단되고 NMOS(132)가 도통되기 때문에 A와 C의 전위차가 '0'이 되어 초기화가 일어나지 않는다.
반면에, 스핀 기반 뉴런 소자(10)가 낮은 저항 상태여서 출력 노드(13)의 전압이 논리 하이 상태에 있는 경우에, 차동 회로(130a)에 포함된 PMOS(112)는 도통되고, NMOS(132)는 차단된다. 단자 C와 단자 A의 전위차는 VSA에 상응하므로 단자 C에서 단자 A 방향으로 전류가 흐르며, 자구벽이 원위치(Oo, 도 1 참조)로 회복된다. 초기화 단계에서 제공되는 VSA 전압값은 자구벽(104)을 움직일 만큼의 충분한 전압인 Vwrite일 수 있다. 초기화 단계가 끝나면 다시 축적 단계가 되어, 위의 과정을 반복한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 스핀 기반 뉴런 소자 20: 증폭기
102, 101 103: A, B, C 단자 104: 자구벽
121: 입력 트랜지스터 111: 전압 제공 스위치
130a, 130b: 제1 및 제2 차동 회로 131, 134: 드레인 스위치

Claims (6)

  1. 자구벽(domain wall)을 포함하는 자구벽 자석(domain wall magnet)과, 자기터널 접합을 포함하며, 입력 신호를 축적하여 일 방향으로 움직이는 상기 자구벽에 의하여 전기 저항이 변화하는 스핀 기반 뉴런 소자; 및
    상기 스핀 기반 뉴런 소자 발현시 상기 전기 저항에 상응하는 전압을 출력하는 차동 증폭기를 포함하며, 발현된 상기 스핀 기반 뉴런 소자는 상기 전기 저항이 리셋되는 스핀 기반 뉴런 회로.
  2. 제1항에 있어서,
    상기 스핀 기반 뉴런 소자는,
    리셋이 수행됨에 상기 자구벽의 위치가 초기화되는 스핀 기반 뉴런 회로.
  3. 제1항에 있어서,
    상기 자구벽의 위치는 상기 입력 신호의 크기 및 상기 입력 신호의 전류 밀도가 문턱치보다 크면 상기 일 방향으로 이동하는 스핀 기반 뉴런 회로.
  4. 제1항에 있어서,
    상기 스핀 기반 뉴런 소자의 상기 발현은 상기 자구벽의 위치가 문턱치 이상 움직인 경우 수행되는 스핀 기반 뉴런 회로.
  5. 제1항에 있어서,
    상기 차동 증폭기는
    제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 및 상기 스핀 기반 뉴런 소자가 직렬로 연결된 제1 차동 회로; 및
    제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 및 기준 소자가 직렬로 연결된 제2 차동 회로를 포함하며, 상기 제1 및 제2 차동 회로가 차동쌍(differential pair)를 이루는 스핀 기반 뉴런 회로.
  6. 제5항에 있어서,
    상기 차동 증폭기는 상기 제1 차동 회로 및 상기 제2 차동 회로에 구동 전압을 제공하는 전압 제공 스위치와,
    상기 입력 신호를 기준 전압으로 흘리는 드레인 스위치(drain switch)를 포함하며,
    상기 전압 제공 스위치 및 상기 드레인 스위치는 상보적으로 동작하는 스핀 기반 뉴런 회로.
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* Cited by examiner, † Cited by third party
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US20230397504A1 (en) * 2021-05-17 2023-12-07 Institute of Microelectronics, Chinese Academy of Sciences All-electrically-controlled spintronic neuron device, neuron circuit and neural network

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073930A (ja) 2004-09-06 2006-03-16 Canon Inc 磁壁移動を利用した磁気抵抗効果素子の磁化状態の変化方法及び該方法を用いた磁気メモリ素子、固体磁気メモリ
JP2011081895A (ja) 2009-10-05 2011-04-21 Crocus Technology Sa 自己参照型ｍｒａｍセルを検知するための調節可能なタイミング信号を発生するための回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100961723B1 (ko) * 2008-02-18 2010-06-10 이화여자대학교 산학협력단 스핀 토크 변환을 이용한 자기터널접합 소자를 사용한ｘｏｒ 논리 연산장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073930A (ja) 2004-09-06 2006-03-16 Canon Inc 磁壁移動を利用した磁気抵抗効果素子の磁化状態の変化方法及び該方法を用いた磁気メモリ素子、固体磁気メモリ
JP2011081895A (ja) 2009-10-05 2011-04-21 Crocus Technology Sa 自己参照型ｍｒａｍセルを検知するための調節可能なタイミング信号を発生するための回路

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