KR102021846B1 - 내마모성 및 이형성이 우수한 ic칩 검사용 소켓의 제조방법 - Google Patents

내마모성 및 이형성이 우수한 ic칩 검사용 소켓의 제조방법 Download PDF

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Abstract

본 발명은 IC칩 검사용 소켓의 제조방법에 관한 것으로서, 보다 상세하게는, SUS재질의 베이스 및 PET 필름층을 포함하는 기판 상에 DLC(Diamond Like Carbon) 코팅층 및 F-DCL 코팅층을 차례대로 형성함으로써, 내마모성 및 이형성이 우수한 IC칩 검사용 소켓을 제조하는 방법에 관한 것이다.

Description

내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법{Manufacturing method of a socket for inspecting an IC chip having an excellent anti-abrasive property and its release}
본 발명은 DLC(Diamond like carbon) 코팅층 및 F-DLC(Fluorine-contained diamond like carbon) 코팅층이 형성된 IC칩 검사용 소켓의 제조방법에 관한 것이다.
일반적으로 IC칩은 그 형상과 리드 프레임의 구조에 따라 SOJ(Small Outline J-lead) 타입, TSOP(Thin Small Outline Package) 타입, QFP(Quad Flat Package) 타입, BGA(Ball Grid Array) 타입으로 분류된다.
상기와 같은 IC칩의 전기적 성능을 측정하는 종래의 IC칩 검사용 소켓은 반복되는 검사에 따라 IC칩의 날카로운 접촉단자에 의해 홀에 형성된 전도성 물질의 접촉면이 마모되는 현상이 발생하였으며, 이에 따라, 접촉 불량이 발생하여 검사의 신뢰도가 저하되는 문제점이 있었다.
또한, 전도성 물질 상에 먼지 등의 이물질이 달라붙은 상태로 잘 떨어지지 않아, 접촉불량 또는 전기쇼트가 발생하는 문제점이 있었다.
한국 공개특허번호 10-1999-0056599호(공개일 1999.07.15)
본 발명은 상술한 문제점을 해결하기 위한 것으로, IC칩 검사용 소켓의 상부에 DLC(diamond like carbon) 코팅층 및 F-DLC(Fluorine-contained diamond like carbon) 코팅층이 차례대로 적층된 2층 구조의 코팅층을 형성시키는 최적의 조건을 알게 되어 완성한 발명으로서, 상기와 같은 IC칩 검사용 소켓을 제조하는 방법을 제공하는데 본 발명의 목적이 있다.
본 발명이 해결하려는 과제는 전술한 과제로 제한되지 아니하며, 언급되지 아니한 또 다른 기술적 과제들은 후술할 내용으로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명은 IC칩 검사용 소켓을 제조방법에 관한 것으로서, 기재 및 기재 상부에 PET(polyethylene terephthalate) 필름층이 적층된 IC칩 검사용 소켓을 또는 기재, PET 필름층 및 Si 박막층이 적층된 IC칩 검사용 소켓을 준비하는 1단계; IC칩 검사용 소켓을 제1 반응가스 하에서 플라즈마 화학기상 증착(PECVD)을 수행하여, DLC 코팅층이 형성된 IC칩 검사용 소켓을 제조하는 2단계; 및 상기 DLC 코팅층이 형성된 IC칩 검사용 소켓을 제2 반응가스 하에서 플라즈마 화학기상 증착을 수행하여, DLC 코팅층 상부에 F-DLC 코팅층을 형성시키는 3단계;를 포함하는 공정을 수행할 수 있다.
또한, 본 발명은 상기 방법으로 제조한 IC칩 검사용 소켓에 관한 것으로서, 기재, PET 필름층, DLC 코팅층 및 F-DLC 코팅층이 차례대로 적층되어 있거나, 또는 기재, PET 필름층, Si 박막층, DLC 코팅층 및 F-DLC 코팅층이 차례대로 적층되어 있으며, 상기 기재 및 PET 필름층은 내부에 홀이 형성되어 있으며, 홀 내부는 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있는 IC칩 검사용 소켓을 제공하고자 한다.
본 발명에 따른 IC칩 검사용 소켓의 내마모성 및 이형성이 우수한 IC칩 검사용 소켓을 높은 생산성으로 제조하는 것이 가능하며, 본 발명으로 제조한 IC칩 검사용 소켓은 반복적으로 IC칩의 전기적 성능을 측정하더라도, 전도성 물질과 접촉단자가 접촉하는 면의 마모가 적어지며, 전도성 물질 상에 달라붙은 먼지 등의 이물질이 약한 바람에도 잘 떨어지기 때문에, 접촉불량 및 전기쇼트가 발생하는 것을 방지할 수 있어, 검사의 신뢰도가 현저히 향상되는 효과가 있다.
본 발명의 효과들은 상기 언급한 효과들로 제한되지 않으며, 언급되지 않은 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 IC칩 검사용 소켓의 제조방법으로 제조된 IC칩 검사용 소켓을 나타내는 도면이다.
도 2a는 비교예 3-1의 IC칩 검사용 소켓에 대한 테이프 접착 테스트 전후의 DLC 코팅 표면을 찍은 사진이다.
도 2b는 실시예 3-1의 IC칩 검사용 소켓에 대한 테이프 접착 테스트 전후의 DLC 코팅 표면을 찍은 사진이다.
도 3은 실시예 3-1 및 비교예 3-1의 내구성(또는 장기수명안정성) 테스트 측정 후의 소켓의 프로브(Probe) 부위를 찍은 사진이다.
도 4는 실시예 3-1의 F-DLC 코팅층의 단면에 대한 SEM 측정 이미지이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 F-DLC 코팅층(또는 DLC 불소 코팅층)이 형성된 IC칩 검사용 소켓의 제조방법에 대하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 F-DLC 코팅층이 형성된 IC칩 검사용 소켓의 제조방법으로 제조된 IC칩 검사용 소켓을 나타내는 개략도이다.
본 발명의 IC칩 검사용 소켓은 도 1에 나타낸 바와 같이 기재(10), PET 필름층(20), DLC(Diamond like carbon) 코팅층(30) 및 F-DLC(Fluorine-Contained diamond like carbon) 코팅층(30)이 차례대로 적층된 구조를 가진다. 이때, 도 1에의 개략도는 DLC 코팅층과 F-DLC 코팅층을 별도로 구분하여 도시하지 않고 1개의 층으로 표현한 것이다.
또한, 도면에 도시되어 있지 않으나, 본 발명의 IC칩 검사용 소켓은 기재(10), PET 필름층(20), Si 박막층, DLC 코팅층(30) 및 F-DLC 코팅층(30)이 차례대로 적층된 구조를 가질 수도 있다.
그리고, 상기 2가지 타입의 IC칩 검사용 소켓은 기재 및 PET 필름층을 관통하는 홀(40)이 형성되어 있으며, 홀(40) 내부는 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있을 수 있다.
상기 기재는 일반적인 IC칩 검사용 소켓의 기재 소재로 제조되며, 바람직한 일례를 들면, SUS(steel use stainless) 재질로 제조된 기재일 수 있으며, 바람직하게는 SUS 304, SUS 301 또는 SUS316 중에서 선택된 재질로 제조된 기재일 수 있다.
본 발명의 IC칩 검사용 소켓의 상기 DLC 코팅층은 두께 5 ~ 500nm, 바람직하게는 두께 10 ~ 450nm, 더욱 바람직하게는 15 ~ 200nm일 수 있으며, 이때, DLC 코팅층의 두께가 5nm 미만이면 DLC 코팅의 특성이 나타나지 않아 경도가 떨어지는 문제가 있을 수 있고, DLC 코팅층의 두께가 500nm를 초과하면 비저항이 높아져 저항이 높아지는 문제가 있을 수 있다.
또한, IC칩 검사용 소켓의 상기 F-DLC 코팅층은 두께 5 ~ 500nm, 바람직하게는 두께 10 ~ 450nm, 더욱 바람직하게는 10 ~ 150nm일 수 있으며, 이때, F-DLC 코팅층의 두께가 5nm 미만이면 F-DLC 코팅의 특성이 나타나지 않아 이형성이 떨어지는 문제가 있을 수 있고, F-DLC 코팅층의 두께가 500nm를 초과하면 비저항이 높아져 저항이 높아지는 문제가 있을 수 있다.
그리고, 상기 F-DLC 코팅층은 코팅층 전체 중 불소원자 함량 7 ~ 50at% 및 잔량의 탄소원자를 포함할 수 있으며, 바람직하게는 불소원자 함량 25 ~ 48at% 및 잔량의 탄소원자를, 더욱 바람직하게는 불소원자 함량 40 ~ 47at% 및 잔량의 탄소원자를 포함할 수 있다. 이때, F-DLC 코팅층은 불소원자, 탄소원자 외에 불가피한 극미량의 불순물을 포함할 수도 있다.
이러한, 본 발명의 IC칩 검사용 소켓은 접촉단자(51)와 접촉되는 IC칩 검사용 소켓의 상부 표면에 F-DLC 코팅층이 형성되어 있는 바, 반복적으로 IC칩(50)의 전기적 성능을 측정하더라도, 접촉단자(51)에 의한 전도성 물질(41) 접촉면의 마모가 적어지며, 먼지 등의 이물질이 약한 바람에도 잘 떨어지기 때문에, 접촉불량 및 전기쇼트가 발생하는 것을 방지할 수 있어, 검사의 신뢰도가 현저히 향상되는 효과가 있다. 즉, 본 발명의 IC칩 검사용 소켓은 내마모성, 내구성이 우수하여 장기수명안정성이 높고, 이형성이 우수하다.
그리고, IC칩 검사용 소켓의 상부 표면인 F-DLC 코팅층은 전기저항이 105mΩ 이하, 바람직하게는 F-DLC 코팅층은 전기저항이 40 ~ 95mΩ, 더욱 바람직하게는 45 ~ 90mΩ으로 매우 낮은 전기저항을 가질 수 있다.
앞서 설명한 본 발명의 IC칩 검사용 소켓을 제조하는 방법을 설명하면 다음과 같다.
본 발명의 IC칩 검사용 소켓은 IC칩 검사용 소켓을 준비하는 1단계; IC칩 검사용 소켓을 제1 반응가스 하에서 플라즈마 화학기상 증착(PECVD)을 수행하여, DLC 코팅층이 형성된 IC칩 검사용 소켓을 제조하는 2단계; 및 상기 DLC 코팅층이 형성된 IC칩 검사용 소켓을 제2 반응가스 하에서 플라즈마 화학기상 증착을 수행하여, DLC 코팅층 상부에 F-DLC 코팅층을 형성시키는 3단계;를 포함하는 공정을 수행할 수 있다.
1단계의 상기 IC 칩 검사용 소켓은 기재 및 기재 상부에 PET 필름층이 적층된 IC칩 검사용 소켓(이하, '소켓 1'라고 칭함) 또는 기재, PET 필름층 및 실리콘(Si) 박막층이 적층된 IC칩 검사용 소켓(이하, '소켓 2'라고 칭함)일 수 있다.
상기 소켓 1 및/또는 소켓 2는 내부에 홀이 형성되어 있으며, 홀 내부는 프로브(probe) 부분에 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있을 수 있다. 그리고, 소켓 2의 Si 박막층은 프로브쪽에 가까울수록 두껍게 형성되어 있으며, 소켓 제조공정에 따라 Si 박막층이 두껍거나 얇게 형성될 수 있다. Si 박막층이 두꺼울 경우 표면조도가 좋지 않아서 이형성이 떨어지기 때문에 플라즈마 전처리를 통하여 표면조도를 개선시켜 이형성을 향상시킬 수 있으며, Si 박막층이 얇은 소켓은 플라즈마 전처리를 하지 않아도 표면조도가 양호하여 DLC 코팅만으로 이형성이 충분하게 향상될 수 있다.
2단계는 1단계의 소켓 1 또는 소켓 2의 상부 표면에 DLC 코팅층을 형성시키는 단계로서, 진공 챔버 내부의 접지 전극 상에 상기 IC칩 검사용 소켓을 배치한 후, 제1 반응가스를 유입시키고, 상기 접지 전극으로 고주파 전력을 인가하여 플라즈마 화학기상 증착을 수행하여 DLC 코팅층을 형성시키는 공정이다.
2단계의 제1반응가스는 CH4 및 C2H2 중에서 선택된 1종 이상을 포함하는 탄소원 가스; 및 Ar 가스;를 포함하며, 바람직하게는 상기 탄소원 가스 60 ~ 95 부피% 및 잔량의 Ar 가스를, 더욱 바람직하게는 상기 탄소원 가스 70 ~ 95 부피% 및 잔량의 Ar 가스를 포함할 수 있다. 이때, 제1반응가스 내 탄소원 가스가 60 부피% 미만이면 DLC 코팅층이 잘 형성되지 않는 문제가 있을 수 있고, 95 부피%를 초과하면 오히려 전기저항값이 증가하므로 상기 범위 내로 탄소원 가스를 포함하는 것이 좋다. 그리고, 상기 탄소원 가스는 CH4 및 C2H2 중에서 선택된 1종 이상을 포함할 수 있고, 바람직하게는 CH4를 포함할 수 있다. 그리고, 탄소원 가스는 CH4 및 C2H2 2종을 혼합하여 사용하는 경우에는 CH4 및 C2H2를 1 : 1 : 0.2 ~ 2.0 중량비로 바람직하게는 1 :0.2 ~ 0.8 중량비로 사용하는 것이 좋다.
그리고, 2단계의 PECVD 공정은 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 600W의 전력을 10 ~ 300초간 인가하여 수행할 수 있으며, 바람직하게는 압력 3 ~ 7.5mTorr 하에서, 상기 접지 전극에 350 ~ 550W의 전력을 20 ~ 250초간, 더욱 바람직하게는 압력 3.0 ~ 7.0mTorr 하에서, 상기 접지 전극에 400 ~ 520W의 전력을 40 ~ 120초간 인가하여 수행할 수 있는데, 이때, 압력 1mTorr 미만이면 코팅층이 잘 형성되지 않는 문제가 있을 수 있고, 10mTorr을 초과하면 코팅층의 물성이나 특성이 떨어지는 문제가 있을 수 있다. 그리고, 전력이 100W 미만이면 플라즈마가 발생되지 않아 코팅이 되지 않는 문제가 있을 수 있고, 전력이 600W를 초과하면 과도한 전류가 발생하여 아크가 형성되어 제품과 장비에 피해를 주거나 에너지가 너무 강하여 코팅이 되지 않고 스퍼터링이 되는 문제가 있다. 또한, 전력 인가 시간이 10초 미만이면 형성된 DLC 코팅층의 두께가 너무 얇은 문제가 있을 수 있고, 전력 인가 시간이 300초를 초과하면 DLC 코팅층이 불필요하게 너무 두껍게 형성되어 소켓의 저항을 높이는 문제가 있을 수 있다.
그리고, 2단계에서 형성된 DLC 코팅층 두께는 앞서 설명한 바와 같다.
또한, 2단계의 PECVD 공정은 소켓 2를 사용하여 수행하는 경우, PECVD 수행 전에 소켓 2를 CF3 또는 NF3 가스 하에서, 바람직하게는 NF3 가스 하에서 플라즈마 전처리를 수행하여 소켓 2의 실리콘(Si) 박막층 표면을 표면개질시킨 후에 PECVD 공정을 수행하여 DLC 코팅층을 형성시킬 수 있다. 그리고, 플라즈마 전처리는 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 400W의 전력을 2 ~ 30분간 인가하여 수행할 수 있으며, 바람직하게는 압력 2 ~ 8mTorr 하에서, 상기 접지 전극에 150 ~ 350W의 전력을 5 ~ 20분간, 더욱 바람직하게는 압력 2 ~ 8mTorr 하에서, 상기 접지 전극에 250 ~ 330W의 전력을 5 ~ 20분간 인가하여 수행할 수 있는데, 이때, 압력이 1mTorr 이하이거나 전력이 150W 이하이면 전처리가 되지 않는 문제가 있을 수 있고, 압력이 10mTorr 이상이거나 전력이 400W 이상이면 전처리가 과도하게 되어 제품 표면이 손상되고 더 나아가서 장비 전체에 심각한 문제가 발생할 수 있다.
다음으로, 상기 3단계는 소켓 1 또는 소켓 2의 DLC 코팅층 상부에 F-DLC 코팅층을 형성시키는 공정으로서, 좀 더 구체적으로 설명하면, 진공 챔버 내부의 접지 전극 상에 상기 DLC 코팅층이 형성된 IC칩 검사용 소켓을 배치한 후, 제2반응가스를 유입시키고, 상기 접지 전극으로 고주파 전력을 인가하여 플라즈마 화학기상 증착을 수행하여, 상기 IC칩 검사용 소켓의 DLC 코팅층 상부에 F-DLC 코팅층을 형성시키는 공정이다.
상기 제2반응가스는 CH4 및 C2H2 중에서 선택된 1종 또는 2종을 포함하는 탄소원 가스 및 CF4 가스를 포함할 수 있다.
제2반응가스가 탄소원 가스로서 CH4 를 단독으로 포함하는 경우, 제2반응가스는 CH4 2 ~ 50 부피% 및 잔량의 CF4 가스를, 바람직하게는 CH4 15 ~ 28 부피% 및 잔량의 CF4 가스를, 더욱 바람직하게는 CH4 20 ~ 25 부피% 및 잔량의 CF4 가스를 포함하는 것이 좋다. 그리고, 제2반응가스가 탄소원 가스로서, CH4를 단독으로 포함하는 경우, 3단계의 플라즈마 화학기상 증착은 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 600W의 전력을 10 ~ 300초간 인가하여 수행할 수 있으며, 바람직하게는 2 ~ 8mTorr 하에서, 상기 접지 전극에 350 ~ 600W의 전력을 10 ~ 250초간 인가하여, 더욱 바람직하게는 3 ~ 7mTorr 하에서, 상기 접지 전극에 450 ~ 550W의 전력을 45 ~ 120초간 인가하여 수행할 수 있다. 이때, 압력이 1mTorr 미만이면 코팅층이 형성되지 않는 문제가 있을 수 있고, 10mTorr를 초과하면 이온이 과도하게 공급되어 정상적인 코팅층이 형성되지 않는 문제가 있을 수 있다. 또한, 전력이 100W 미만이면 코팅층이 제대로 합성되지 않는 문제가 있을 수 있고, 전력이 600W를 초과하면 에너지가 과도하여 스파크가 일어나거나 제품과 장비에 손상이 발생하는 문제가 있다. 또한, 전력 인가 시간이 10초 미만이면 형성된 F-DLC 코팅층의 두께가 너무 얇은 문제가 있을 수 있고, 전력 인가 시간이 300초를 초과하면 F-DLC 코팅층이 불필요하게 너무 두껍게 형성되어 전기저항이 상승하고 전체 코팅층 경도가 오히려 떨어지는 문제가 있을 수 있다.
또한, 제2반응가스가 탄소원 가스로서 CH4 및 C2H2를 포함하는 경우, 제2반응가스는 CH4 2 ~ 50 부피%, C2H2 0.5 ~ 20 부피% 및 잔량의 CF4를 포함할 수 있으며, 바람직하게는 CH4 15 ~ 30 부피%, C2H2 3.5 ~ 8 부피% 및 잔량의 CF4를, 더욱 바람직하게는 CH4 17 ~ 25 부피%, C2H2 3.5 ~ 8 부피% 및 잔량의 CF4를 포함할 수 있다. 이때, 제2 반응가스 내 CH4 및 C2H2 함량이 2 부피% 미만이면 탄소 이온이 부족하여 코팅층이 형성되지 않는 문제가 있을 수 있고, 50 부피%를 초과하면 상대적으로 CF4의 함량이 적어져서 불소원소 함량이 적어서 DLC 코팅층의 특성만 나타나는 문제가 있을 수 있다. 그리고, 제2 반응가스 내 CF4 98 부피%를 초과하면 상대적으로 불소 이온이 많아져서 코팅층 경도가 오히려 저하되는 문제가 있을 수 있다.
그리고, 제2반응가스가 탄소원 가스로서, CH4 및 C2H2를 포함하는 경우, 3단계의 플라즈마 화학기상 증착은 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 600W의 전력을 10 ~ 300초간 인가하여 수행할 수 있으며, 바람직하게는 2 ~ 8mTorr 하에서, 상기 접지 전극에 350 ~ 600W의 전력을 10 ~ 250초간 인가하여, 더욱 바람직하게는 3 ~ 7mTorr 하에서, 상기 접지 전극에 450 ~ 550W의 전력을 45 ~ 120초간 인가하여 수행할 수 있다. 이때, 압력이 1mTorr 미만이면 코팅층이 형성되지 않는 문제가 있을 수 있고, 10mTorr를 초과하면 이온이 과도하게 공급되어 정상적인 코팅층이 형성되지 않는 문제가 있을 수 있다. 또한, 전력이 100W 미만이면 코팅층이 제대로 합성되지 않는 문제가 있을 수 있고, 전력이 600W를 초과하면 에너지가 과도하여 스파크가 일어나거나 제품과 장비에 손상이 발생하는 문제가 있다. 또한, 전력 인가 시간이 10초 미만이면 형성된 F-DLC 코팅층의 두께가 너무 얇은 문제가 있을 수 있고, 전력 인가 시간이 300초를 초과하면 F-DLC 코팅층이 불필요하게 너무 두껍게 형성되어 전기저항이 상승하고 전체 코팅층 경도가 오히려 떨어지는 문제가 있을 수 있다.
그리고, 3단계에서 형성된 F-DLC 코팅층 두께는 앞서 설명한 바와 같다.
이러한 방법으로 제조한 본 발명의 IC칩 검사용 소켓의 기술적 특징, 효과 등은 앞서 설명한 바와 같다.
이하, 실시예에 의거하여 본 발명을 더욱 자세하게 설명을 한다. 그러나, 하기 실시예에 의해 본 발명의 권리범위를 한정하여 해석해서는 안된다.
[실시예]
실시예 1-1 : DLC 코팅층이 형성된 IC칩 검사용 소켓 제조
SUS 316 재질의 두께 200㎛의 기재 상부에 두께 150㎛ PET 필름이 적층된 IC칩 검사용 소켓을 준비하였다. 상기 소켓은 도 1과 같이 홀이 형성되어 있으며, 홀 내부에는 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있다.
다음으로, 상기 IC칩 검사용 소켓을 진공 챔버 내부의 접지 전극 상에 배치한 후, 제1 반응가스를 유입시키고, 4mTorr 하에서 상기 접지 전극으로 500W의 고주파 전력을 60초 동안 인가하여 플라즈마 화학기상 증착을 수행하여 30nm 두께의 DLC 코팅층을 형성시켰다. 이때, 상기 제1반응가스는 CH4 90 부피% 및 잔량의 Ar 가스를 포함한다.
비교예 1-1 ~ 비교예 1-9
상기 실시예 1-1과 동일한 방법으로 IC칩 검사용 소켓에 DLC 코팅층을 형성시키되, 하기 표 1과 같이 제1반응가스 조성 또는 플라즈마 화학기상 증착 조건을 달리하여 비교예 1-1 ~ 1-9를 실시하였으며, DLC 코팅층이 형성된 IC칩 검사용 소켓의 전기저항성을 측정하였고, 그 결과를 하기 표 1에 나타내었다.
이때, 전기저항은 반도체 IC칩의 다리형태와 똑같은 도전성질의 탐침으로 프로브(Probe) 부분에 일정 압력으로 접촉하여 일정한 전압 및 전류를 공급하여 측정하였다.
구분 제1반응가스 조성(부피%) 플라즈마 화학기상 증착 조건 전기저항값
(Resistor, mΩ)
CH4 C2H2 Ar 압력(mTorr) 전력(W) 시간(초)
실시예1-1 90 0 10 4 500 60 59
비교예1-1 100 0 0 4 500 60 70
비교예1-2 30 60 10 4 500 60 1000
비교예1-3 30 60 10 4 500 10 100
비교예1-4 25 60 15 4 500 60 190
비교예1-5 30 60 10 4 300 60 139
비교예1-6 45 45 10 4 300 60 123
비교예1-7 45 45 10 4 300 30 115
비교예1-8 45 45 10 8 300 60 160
비교예1-9 45 45 10 2 300 60 120
*전기저항값 기준
70이하(A급) / 70~100(B급) / 100~120(C급) / 120이상(불량)
상기 표 1의 전기저항값을 살펴보면, Ar 가스는 탄소원 가스가 이온화되는 것을 도와주는 역할을 하는데, 제1반응가스에 Ar를 포함하지 않는 비교예 1-1의 경우, 실시예 1-1과 비교할 때, 전기저항값이 다소 증가하는 문제가 있음을 확인할 수 있었다.
또한, 2종의 탄소원 가스를 사용한 제1반응가스 경우, 제1반응가스 내 CH4 함량이 낮은 비교예 1-2과 비교예 1-4 및 증착 시간이 너무 짧은 비교예 1-3의 경우 전기 저항값이 급증하는 문제가 있었다.
그리고, 증착 전압이 낮거나 압력이 낮은 비교예 1-5 ~ 비교예 1-9 역시 전기 저항값이 너무 높은 문제가 있음을 확인할 수 있었다.
실시예 2-1 : F-DLC 코팅층이 형성된 IC칩 검사용 소켓 제조
상기 표 1 중 전기저항값이 가장 낮았던 실시예 1-1의 DLC 코팅층이 형성된 IC칩 검사용 소켓을 진공 챔버 내부의 접지 전극 상에 배치한 후, 제2 반응가스를 유입시키고 4mTorr 하에서 상기 접지 전극으로 500W의 고주파 전력을 60초 동안 인가하여 플라즈마 화학기상 증착을 수행하여 20nm 두께의 F-DLC 코팅층을 형성시켰다. 이때, 상기 제2반응가스는 CH4 20 부피%, C2H2 5 부피%, CF4 75 부피% 의 가스를 포함한다.
제조된 IC칩 검사용 소켓은 기재-PET 필름층-DLC 코팅층-F-DLC 코팅층이 차례대로 적층된 형태이며, 상기 F-DLC 코팅층은 불소함량이 45at%이고, 탄소원자 함량이 55at%이다.
그리고 F-DLC 코팅층이 형성된 프로부(Probe) 부분을 접촉하여 전기저항 측정시, 전기저항이 70mΩ였다.
실시예 2-2 ~ 2-8 및 비교예 2-1 ~ 2-2
상기 실시예 2-1과 동일한 방법으로 IC칩 검사용 소켓에 F-DLC 코팅층을 형성시키되, 하기 표 2와 같이 제2반응가스 조성 또는 플라즈마 화학기상 증착 조건을 달리하여 실시예 2-2 ~ 2-8 및 비교예 2-1 ~ 2-2를 실시하였으며, F-DLC 코팅층이 형성된 IC칩 검사용 소켓의 전기저항성을 측정하였고, 그 결과를 하기 표 2에 나타내었다.
이때, 전기저항은 반도체 IC칩의 다리형태와 똑같은 도전성질의 탐침으로 프로브(Probe) 부분에 일정 압력으로 접촉하여 일정한 전압 및 전류를 공급하여 측정하였다. 그리고, 이형성은 소켓 상단부 전체에 3M 다사용 테이프를 부착하여 접착제가 전이 되는 정도로 측정하였다.
구분 제2반응가스 조성(부피%) 플라즈마 화학기상 증착 조건 전기저항값
(Resistor, mΩ)		 이형성
(Slipping)
CH4 C2H2 CF4 압력
(mTorr)		 전력(W) 시간(초)
실시예2-1 20 5 75 4 500 60 70 좋음
실시예2-2 15 10 75 4 500 60 90 좋음
실시예2-3 20 5 75 4 300 60 70 좋음
실시예2-4 20 5 75 4 500 30 59 좋음
비교예2-1 30 20 50 4 500 60 100 보통
비교예2-2 15 10 75 4 300 60 80 보통
실시예2-5 25 0 75 4 500 60 75 좋음
실시예2-6 25 0 75 4 500 30 65 좋음
실시예2-7 25 0 75 8 500 60 105 좋음
실시예2-8 25 0 75 2 500 60 70 좋음
*전기저항값 기준
70이하(A급) / 70~100(B급) / 100~120(C급) / 120이상(불량)
상기 표 2를 살펴보면, 제2반응가스 내 탄소원 가스로서, CH4 만을 사용한 실시예 2-5 ~ 2-8의 경우, 실시예 2-7이 실시예 2-5, 2-6, 2-8 및 2-9와 비교할 때, 전기저항값이 다소 높아지는 경향이 있었지만, 전반적으로 낮은 전기저항값 및 우수한 이형성을 가지는 것을 보였다.
그리고, 제2반응가스 내 탄소원으로서 CH4 및 C2H2 2종을 사용한 실시예 2-1 ~ 2-4 역시 낮은 전기저항값과 우수한 이형성을 보였는데, 다만, 제2반응가스 내 C2H2 함량이 너무 높은 비교예 2-1의 경우, 실시예 2-1 ~ 2-4와 비교할 때, 이형성이 낮아지는 문제가 있었으며, 전력이 300W에서 증착을 수행한 비교예 2-2의 경우, 실시예 2-2와 비교할 때, 전기저항값은 낮으나, 이형성이 나빠지는 경향을 보였다.
실시예 3-1
SUS 316 재질의 두께 200㎛의 기재 상부에 두께 150㎛ PET 필름 및 상기 PET 필름 상부에 두께 5㎛의 Si 박막층이 적층된 IC칩 검사용 소켓(소켓 2)을 준비하였다. 상기 소켓은 도 1과 같이 홀이 형성되어 있으며, 홀 내부에는 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있다.
다음으로, 상기 IC칩 검사용 소켓을 압력 4mTorr 하에서, 300W의 전력을 접지 전극에 10분간 인가하여 플라즈마 전처리를 IC칩 검사용 소켓의 Si 박막층 표면을 개질시켰다.
다음으로, 상기 IC칩 검사용 소켓을 진공 챔버 내부의 접지 전극 상에 배치한 후, 제1 반응가스를 유입시키고, 4mTorr 하에서 상기 접지 전극으로 500W의 고주파 전력을 60초 동안 인가하여 플라즈마 화학기상 증착을 수행하여 30nm 두께의 DLC 코팅층을 형성시켰다. 이때, 상기 제1반응가스는 CH4 90 부피% 및 잔량의 Ar 가스를 포함한다.
다음으로, DLC 코팅층을 형성된 IC칩 검사용 소켓을 진공 챔버 내부의 접지 전극 상에 배치한 후, 제2 반응가스를 유입시키고 4mTorr 하에서 상기 접지 전극으로 500W의 고주파 전력을 60초 동안 인가하여 플라즈마 화학기상 증착을 수행하여 20nm 두께의 F-DLC 코팅층을 형성시켰다. 이때, 상기 제2반응가스는 CH4 20 부피%, C2H2 5 부피%, CF4 75 부피%의 가스를 포함한다.
제조된 IC칩 검사용 소켓은 기재-PET 필름층-DLC 코팅층-F-DLC 코팅층이 차례대로 적층된 형태이며, 상기 F-DLC 코팅층은 불소함량이 45at%이고, 탄소원자 함량이 55at%이다.
그리고 F-DLC 코팅층이 형성된 Probe 부분을 접촉하여 전기저항 측정시, 전기저항이 70mΩ였다. 그리고, IC칩 검사용 소켓에 대한 테이프 접착 테스트 전후의 F-DLC 코팅 표면을 찍은 사진을 도 2b에 나타내었다. 또한, 내구성(또는 장기수명안정성) 테스트 측정 후의 소켓의 프로브(Probe) 부위를 찍은 사진을 도 3에 나타내었으며, F-DLC 코팅층의 단면에 대한 SEM 측정 이미지를 도 4에 나타내었다.
비교예 3-1
상기 실시예 3-1과 동일한 IC칩 검사용 소켓 및 방법으로 DLC 코팅층을 형성시켜서 DLC 코팅층이 형성된 소켓을 제조하였으며, IC칩 검사용 소켓에 대한 테이프 접착 테스트 전후의 DLC 코팅 표면을 찍은 사진을 도 2a에 나타내었다. 또한, 내구성(또는 장기수명안정성) 테스트 측정 후의 소켓의 프로브(Probe) 부위를 찍은 사진을 도 3에 나타내었다.
실시예 3-2 및 비교예 3-2 ~ 3-3
상기 실시예 3-1과 동일한 IC칩 검사용 소켓 및 방법으로 DLC 코팅층 및 F-DLC 코팅층을 형성시켜서 소켓을 제조하되, 하기 표 3과 같이 Si 박막층의 전처리 조건을 달리하여 소켓을 각각 제조하여 실시예 3-2 및 비교예 3-2 ~ 3-3를 실시하였으며, 이때, 제조된 소켓의 전기저항값 및 이형성 측정은 상기 실시예 2-1과 동일한 방법으로 수행하였다.
구분 실시예2-1 실시예3-1 실시예3-2 비교예3-1 비교예3-2 비교예3-3
플라즈마
전처리 조건		 가스 - NF3 NF3 NF3 NF3 CF4
시간(분) - 10 15 10 60 60
DLC 코팅
조건		 CH4(부피%) 90 90 90 90 90 90
Ar(부피%) 10 10 10 10 10 10
압력(mTorr) 4 4 4 4 4 4
전력(W) 500 500 500 500 500 500
시간(초) 60 60 60 60 60 60
F-DLC
코팅
조건		 CH4(부피%) 20 20 20 - 20 20
C2H2(부피%) 5 5 5 5 5
CF4(부피%) 75 75 75 75 75
압력(mTorr) 4 4 4 4 4
전력(W) 500 500 500 500 500
시간(초) 60 60 60 60 60
전기저항값
(Resistor, mΩ)		 70 70 70 70 제품손상 70
이형성(Slipping) 좋음 매우좋음 좋음 보통 나쁨 보통
상기 표 3을 살펴보면, 실시예 2-1 및 실리콘 박막층을 포함하는 소켓을 전처리 수행한 실시예 3-1 ~ 3-2의 경우, 낮은 전기저항값 및 우수한 이형성을 가짐을 확인할 수 있었다.
이에 반해, F-DLC 코팅층을 형성시키지 않은 비교예 3-1의 경우, 실시예 3-1과 비교할 때, 이형성이 좋지 않는 문제가 있었으며, 전처리를 30분 이상 수행한 비교예 3-2의 경우, 소켓 표면이 손상되어 전기 저항값을 측정 불가하였고, 이형성이 매우 좋지 않은 문제가 있었다. 또한, 플라즈마 전처리시, NF3가 아닌 CF4를 사용한 비교예 3-3의 경우, 전기저항값은 낮으나, 이형성이 떨어지는 결과를 보였다.

Claims (10)

  1. 기재 및 기재 상부에 PET(polyethylene terephthalate) 필름층이 적층된 IC칩 검사용 소켓을 준비하는 1단계;
    진공 챔버 내부의 접지 전극 상에 상기 IC칩 검사용 소켓을 배치한 후, 제1 반응가스를 유입시키고, 상기 접지 전극으로 고주파 전력을 인가하여 플라즈마 화학기상 증착(PECVD)을 수행하여, DLC 코팅층이 형성된 IC칩 검사용 소켓을 제조하는 2단계; 및
    진공 챔버 내부의 접지 전극 상에 상기 DLC 코팅층이 형성된 IC칩 검사용 소켓을 배치한 후, 제2반응가스를 유입시키고, 상기 접지 전극으로 고주파 전력을 인가하여 플라즈마 화학기상 증착을 수행하여, 상기 IC칩 검사용 소켓의 DLC 코팅층 상부에 F-DLC 코팅층을 형성시키는 3단계; 를 포함하는 공정을 수행하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  2. 제1항에 있어서, 1단계의 상기 IC칩 검사용 소켓은 홀을 가지며, 상기 홀 내부에는 실리콘 수지 및 도전성 파우더로 충진되어 있으며,
    IC칩 검사용 소켓의 PET 필름층 상부에 실리콘 박막층을 더 포함하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  3. 제1항에 있어서, 1단계의 상기 IC칩 검사용 소켓이 상기 PET 필름층 상부에 실리콘 박막층을 더 포함하는 경우,
    2단계의 PECVD 수행 전에 IC칩 검사용 소켓을 CF3 또는 NF3 가스 하에서 플라즈마 전처리를 수행하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  4. 제1항에 있어서, 2단계의 상기 제1반응가스는 CH4 및 C2H2 중에서 선택된 1종 이상을 포함하는 탄소원 가스; 및 Ar 가스;를 포함하며,
    3단계의 상기 제2반응가스는 CH4 및 C2H2 중에서 선택된 1종 이상을 포함하는 탄소원 가스; CF4 가스; 및 Ar 가스를 포함하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  5. 제1항에 있어서, 상기 제2 반응가스는 CH4 2 ~ 50 부피%, C2H2 2 ~ 50 부피%, 및 잔량의 CF4를 포함하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  6. 제1항에 있어서, 3단계의 플라즈마 화학기상 증착은 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 600W의 전력을 10 ~ 300초간 인가하여 수행하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  7. 제1항에 있어서, 2단계의 플라즈마 화학기상 증착은 압력 1 ~ 10mTorr 하에서, 상기 접지 전극에 100 ~ 600W의 전력을 10 ~ 300초간 인가하여 수행하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  8. 제3항에 있어서, 상기 플라즈마 전처리는 압력 1 ~ 10mTorr 하에서, 100 ~ 600W의 전력을 접지 전극에 5 ~ 30분간 인가하여 수행하는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓의 제조방법.
  9. 제1항 내지 제8항 중에서 선택된 어느 한 항의 방법으로 제조한 IC칩 검사용 소켓으로서,
    기재, PET 필름층, DLC 코팅층 및 F-DLC 코팅층이 차례대로 적층되어 있거나, 또는
    기재, PET 필름층, Si 박막층, DLC 코팅층 및 F-DLC 코팅층이 차례대로 적층되어 있으며,
    상기 기재 및 PET 필름층은 내부에 홀이 형성되어 있으며, 홀 내부는 실리콘 수지 및 도전성 파우더를 포함하는 전도성 물질로 충진되어 있는 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓.
  10. 제9항에 있어서,
    DLC 코팅층은 두께 5 ~ 500nm 이고, F-DLC 코팅층 5 ~ 500nm이며,
    F-DLC 코팅층의 전기저항은 100mΩ 이하인 것을 특징으로 하는 내마모성 및 이형성이 우수한 IC칩 검사용 소켓.
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