KR102013231B1 - 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품 - Google Patents

사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품 Download PDF

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Abstract

본 발명은 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품에 관한 것으로서, 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법은 사출물을 성형하는 사출 단계, 전자회로 형상에 대응하도록 상기 사출물의 적어도 일면에 도금 수용 홀을 파내는 가공 단계, 상기 도금 수용 홀에 준비된 전도체를 수용시켜 상기 사출물의 적어도 일면의 상부로 소정의 두께를 갖는 도금부를 형성하는 도금 단계, 및 상기 사출물의 적어도 일면에 형성된 부품 마운팅 위치로 적어도 하나의 칩 부품을 안착시키고, 상기 안착된 칩 부품의 핀 연결부와 상기 도금부로부터 연장된 도금 연결부가 겹쳐지는 부위로 땜납을 공급한 후 표면실장을 실시하는 표면실장 단계를 포함한다.

Description

사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품{MANUFACTURING METHOD OF ELECTRONIC CIRCUIT PRODUCT USING PLATING METHOD ON MOLDING AND ELECTRONIC CIRCUIT PRODUCT THEREOF}
본 발명은 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품에 관한 것이다.
종래의 전자회로를 구성하는 경우 회로 영역을 보호하기 위해 주로 마스킹 작업이 이루어졌다. 마스킹 작업에는 인쇄, 스프레이, 커버레이 등이 이용된다.
한편, 종래에는 제품에 전자회로를 구성하기 위해 주로 PCB 또는 FPCB 등이 이용되었다. PCB의 경우 회로의 마스킹 처리를 위해 인쇄 방식(예: PSR 인쇄 등)이 적용되었으며, FPCB의 경우 플렉시블 한 소재의 특성에 따라 주로 PI 또는 PET 등의 필름소재를 커버레이 하는 방식이 이용되었다.
도 1은 종래기술에 따른 PCB를 이용하여 전자회로를 구현하는 방법을 간략히 도시한 순서도이다. 도 1을 참조하면, 종래의 PCB를 이용한 전자회로 구현 방법은 PCB 회로 에칭 단계(S11), 도금 단계(S12), 실크스크린 단계(S13), SMT 단계(S14)를 포함하였다. 그런데, 종래의 PCB를 이용한 전자회로 구현 방법에 의하면 전자회로가 구현되는 대상물(10), 즉 PCB의 구조적인 제약에 따라 3D 형상의 회로를 구현하기에 어려움이 있었다.
도 2는 종래기술에 따른 전자회로를 구현하는 공정을 보여주는 개념도이다. 구체적으로는, 도 2의 (a)는 도 1의 실크스크린 단계(S13)를 거쳐 도금부(13)에 실크스크린부(40)가 처리된 것을 보여주며, 도 2의 (b)는 실크스크린부(40)가 형성되지 않은 경우를 보여준다.
종래의 경우, 도 2의 (a)에서와 같이 SMT 단계(S14, 도 1 참조)를 수행하기 이전에 실크스크린 단계(S13)를 거쳐 실크스크린부(40)를 형성하는데, 이를 통해 부품(즉, 칩)(20)의 핀 쪽에 올라가는 납(50)의 양을 증가시킬 수 있다.
만일, 도 2의 (b)와 같이 도금부(13)의 상부에 실크스크린부(40, 도 2의 (a) 참조)가 없는 경우 부품(20) 핀 쪽에 올라가는 납(50) 양이 감소되어 고온 신뢰성 테스트 시 부품(20)이 떨어지는 문제가 유발된다.
도 3은 종래기술에 따른 전자회로 구현 방법 중 하나로서 LDS(Laser Direct Structuring)를 이용한 전자회로 제품 제조 방법을 간략히 도시한 순서도이다.
도 3을 참조하면, 도시된 전자회로 제품 제조 방법은 사출 단계(S21), 레이저 가공 단계(S22), 도금 단계(S23), 코팅 단계(S24), 코팅 박리 단계(S25), 및 SMT 단계(S26)를 포함하였다.
여기서, LDS는 레이저 처리와 도금으로 정확한 패턴과 회로를 형성하는 방법을 말하는데, 이를 레이저 직접 구조화라는 용어로 통칭한다.
그런데, 이와 같은 종래의 방법에 따르면, 사출 단계(S21)를 거쳐 제조되는 사출물의 소재로서 오로지 전용 레진만을 사용하였다.
도 4를 참조하면, 전용 레진은 통상의 레진에 도금 씨드(seed)(11)를 섞은 레진을 의미한다.
종래의 LDS를 이용한 방식은, 사출 단계(S21)에서 도금 씨드(11)가 섞인 레진 소재, 즉 전용 레진을 이용하여 사출물(10)을 형성한다. 이어서, 레이저 가공(S21) 시 도금 씨드(11)의 일부(예: 상부 등)(12)가 외부로 노출되도록 사출물(10)을 가공한다.
그 다음으로, 도금 단계(S23)에서 도금 씨드(11)를 이용하여 사출물(10)의 상부에 도금부(13)를 형성하는데, 도금부(13)는 평탄한 상부(13a)와 사출물(10)에 삽입된 삽입부(13b)를 포함하는 형상을 가지게 된다.
이로써, 전용 레진을 이용하여 성형된 사출물(10)에 도금부(13)가 형성되며, 이후 코팅 단계(S24, 도 3 참조), 코팅 박리 단계(S25, 도 3 참조), SMT 단계(S26, 도 3 참조)를 거쳐 전자회로 구현이 가능해졌다.
그런데, 종래의 LDS 방식에 의하면, 전용 레진만을 이용하는데 문제가 있었다. 구체적으로는, 통상의 레진에 도금 씨드(11, 도 4 참조)를 섞어 사용함에 따라 사출물(10, 도 4 참조)의 두께가 작을 경우 성형 불량이 발생하는 문제가 있었다. 이에 더하여, SMT 단계(S26, 도 3 참조)의 고온 환경에서 사출물(10)에 포함된 도금 씨드(11, 도 4 참조)에서 가스가 방출되는 문제가 있었다. 그 결과 가스가 사출물(10)에서 빠져 나오면서 사출물(10)에 균열 또는 손상을 입히는 문제가 있었다.
대한민국 공개특허공보 제10-2016-0020658(2016.02.24. 공개일)
본 발명의 목적은 3D 입체 형상을 갖는 사출물 구조에 전자회로를 구현할 수 있는 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품을 제공하는 것이다.
본 발명의 목적은 도금 씨드가 포함되지 않은 일반 레진을 이용하여 사출물을 마련하고 전자회로를 구현함으로써 고온 환경에서 도금 씨드의 가스 방출로 인한 사출물의 결함을 방지할 수 있는 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품을 제공하는 것이다.
본 발명의 목적은 내열성이 우수한 일반 레진(예: LCP, PA9T 등)을 이용하여 사출물을 성형하고 SMT를 통해 전자회로를 구현하여 외관이 복잡한 구조물에 적용할 수 있으며 공정을 단순화시킬 수 있는 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품을 제공하는 것이다.
본 발명의 목적은 칩 등의 부품이 탑재되는 부위에 단턱 구조를 형성하여 SMT 시 납이 부품에 많이 올라갈 수 있도록 함으로써 고온 신뢰성을 높일 수 있으며, 실크 스크린 공정을 삭제하여 공정을 단순화시킬 수 있는 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 그 전자회로 제품을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법은 (a) 사출물을 성형하는 사출 단계; (b) 전자회로 형상에 대응하도록 상기 사출물의 적어도 일면에 도금 수용 홀을 파내는 가공 단계; (c) 상기 도금 수용 홀에 준비된 전도체를 수용시켜 상기 사출물의 적어도 일면의 상부로 소정의 두께를 갖는 도금부를 형성하는 도금 단계; 및 (d) 상기 사출물의 적어도 일면에 형성된 부품 마운팅 위치로 적어도 하나의 칩 부품을 안착시키고, 상기 안착된 칩 부품의 핀 연결부와 상기 도금부로부터 연장된 도금 연결부가 겹쳐지는 부위로 땜납을 공급한 후 표면실장을 실시하는 표면실장 단계;를 포함한다.
또한, 상기 (a) 단계에서, 상기 사출물은, 도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형될 수 있다.
또한, 상기 내열성 레진은, LCP(Liquid Crystal Polymer) 또는 폴리아미드 수지일 수 있다.
또한, 상기 (a) 단계에서, 상기 사출물은, 상기 부품 마운팅 위치의 경계를 따라 상기 부품 마운팅 위치와 상기 사출물의 나머지 부위 간의 면 높이에 차이가 있는 단턱 구조를 구비하도록 성형될 수 있다.
또한, 상기 (a) 단계에서, 상기 단턱 구조는, 상기 부품 마운팅 위치보다 상기 사출물의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형될 수 있다.
또한, 상기 (d) 단계에서, 상기 땜납은, 상기 단턱 구조에 의해 상기 부품 마운팅 위치의 경계를 이탈하는 것이 방지되어, 상기 핀 연결부와 상기 도금 연결부가 겹쳐지는 부위에 공급된 전량이 잔류할 수 있다. 이로써, 땜납이 도금부에 의해 형성된 전자회로 부분으로 퍼져 칩 부품에 사용된 납량이 감소되는 것을 방지하며, 표면실장 단계에서 고온 환경에서 칩 부품이 떨어지는 것을 미연에 방지할 수 있다.
상기 (d) 단계에서, 상기 핀 연결부는, 상기 칩 부품이 안착된 상기 부품 마운팅 위치로부터 상기 단턱 구조를 향하여 연장되며, 상기 도금 연결부는, 상기 사출물의 적어도 일면 상부에 형성된 상기 도금부의 일단으로부터 상기 핀 연결부의 일단까지 연결되는 길이를 가지며, 높이가 다른 상기 도금부와 상기 핀 연결부를 연결시키도록, 상기 단턱 구조를 감싸며 꺾여 연결되는 절곡부를 구비할 수 있다.
또한, 상기 (b) 단계에서, 상기 도금 수용 홀은, 상기 사출물의 적어도 일면으로부터 설정된 깊이를 기준으로 하여 상기 사출물의 적어도 일면을 따라 나란하게 홀 가공되는 홀 내부 공간부; 및 상기 홀 내부 공간부의 일측을 통해 상기 사출물의 적어도 일면과 함께 외부와 연통되는 홀 개방부;를 포함한다.
또한, 상기 (c) 단계에서, 상기 도금부는, 상기 홀 내부 공간부의 내부에 수용되어 위치 구속되는 제1 도금부; 및 상기 홀 개방부를 통해 상기 제1 도금부와 연결되며, 상기 제1 도금부의 두께에 비해 얇게 형성되고, 상기 사출물의 적어도 일면으로부터 소정 높이로 돌출되어 평탄한 상부 면을 갖는 제2 도금부;를 포함한다.
한편, 본 발명의 다른 실시예에 따르는 사출물 도금 공법을 이용한 전자회로 제품은 도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형된 사출물; 상기 사출물의 적어도 일면에 전자회로 형상에 대응하는 도금 수용 홀을 형성하고, 상기 도금 수용 홀에 준비된 전도체를 수용시켜 소정의 두께를 갖도록 형성하는 도금부; 상기 사출물의 적어도 일면에 형성된 부품 마운팅 위치에 안착되는 적어도 하나의 칩 부품; 및 상기 안착된 칩 부품의 핀 연결부와 상기 도금부로부터 연장된 도금 연결부 간의 겹쳐지는 부위로 공급되는 땜납;을 포함하며, 상기 사출물은 상기 부품 마운팅 위치의 경계를 따라 형성된 단턱 구조를 구비하며, 상기 단턱 구조는 상기 부품 마운팅 위치보다 상기 사출물의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형될 수 있다.
본 발명에 따르면, 3D 입체 형상을 갖는 사출물 구조에 전자회로를 구현할 수 있는 장점이 있다.
또한, 본 발명에 따르면, 도금 씨드가 포함되지 않은 일반 레진을 이용하여 사출물을 마련하고 전자회로를 구현할 수 있다. 그 결과 고온 환경에서 도금 씨드의 가스 방출로 인한 사출물의 결함을 방지할 수 있는 유리한 기술적 효과가 있다.
또한, 본 발명에 따르면, 내열성이 우수한 일반 레진(예: LCP, PA9T 등)을 이용하여 사출물을 성형하고 SMT를 통해 전자회로를 구현한 장점이 있으며, 외관이 복잡한 구조물에 적용할 수 있으며, 이 경우에도 공정을 단순화시킬 수 있는 장점이 있다.
또한, 본 발명에 의하면, 칩 등의 부품이 탑재되는 부위에 단턱 구조를 형성하여 SMT 시 납이 부품에 많이 올라갈 수 있도록 하였다. 그 결과, 제품의 고온 신뢰성을 향상시킬 수 있는 장점이 있으며, 종래의 번거롭고 불편하였던 실크 스크린 공정을 전적으로 배제함으로써 공정을 보다 더 단순화시킬 수 있는 유리한 기술적 효과가 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 종래의 전자회로 구현 방법을 간략히 도시한 순서도이다.
도 2는 종래의 전자회로 구현 방법 중 실크스크린부의 형성 유무를 비교 도시한 공정도이다.
도 3은 종래의 LDS를 이용한 전자회로 제품 제조방법을 간략히 도시한 순서도이다.
도 4는 종래의 LDS를 이용한 전자회로 제품 제조방법 중 사출 단계(S21), 레이저 가공 단계(S22), 도금 단계(S23)를 보여주는 공정도이다.
도 5는 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법을 간략히 도시한 순서도이다
도 6은 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법 중 사출물 도금 공법 중에서 사출 단계(S110), 레이저 가공 단계(S120), 도금 단계(S130)를 보여주는 공정도이다
도 7은 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법 중 표면실장 단계(s140) 이전에 땜납을 공급하는 모습을 보여주는 공정도이다.
도 8은 도 7의 "A" 영역을 확대 도시한 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법 및 이에 따라 제조된 전자회로 제품 구조를 상세히 설명하도록 한다.
여기서, 사출물 도금 공법이라 함은 PMM(Plating Method on Molding) 공법을 말하는데, 일반적인 내열성 레진 소재를 이용하여 사출물을 성형하고, 사출물에 전자회로를 도금하여 칩 부품을 표면실장(SMT) 하는 것을 말한다. 이하, 각 단계별 공정을 통해 보다 상세하게 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법을 간략히 도시한 순서도이다
도 5를 참조하면, 도시된 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법은 사출 단계(S110), 가공 단계(S120), 도금 단계(S130), 표면실장(SMT) 단계(S140)를 포함한다.
사출 단계(S110)
본 단계는 사출 단계로서, 사출물을 성형하는 단계를 말한다.
구체적으로 설명하면, 사출물은 도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형될 수 있다.
종래의 LDS(Laser Direct Structuring)를 이용한 전자회로 제품 제조 방법의 경우, 전용 레진만을 사용하여 사출물(10, 도 4 참조)을 성형하였다.
전용 레진은 일반적인 레진 소재에 도금 씨드(seed)(11, 도 4 참조)를 섞은 것을 말한다.
그런데, LDS에 사용되는 전용 레진의 경우, 도금 씨드(11, 도 4 참조) 때문에 사출물의 두께가 작을 경우 성형 불량이 야기되었다.
나아가, LDS에 사용되는 전용 레진의 경우 표면실장의 고온 환경에서 사출물(10)에 포함된 도금 씨드(11, 도 4 참조)에서 가스가 방출되는 문제가 있었는데, 이 때문에 사출물에 균열이 발생되는 등의 문제가 있었다.
본 단계에서는 종래의 LDS에 사용되었던 전용 레진이 아니라 도금 씨드가 포함되지 않은 일반적인 내열성 레진 소재를 이용한다. 즉, 도금 씨드(11, 도 4 참조)가 섞이지 않은 내열성 레진 소재를 이용하여 사출물(110, 도 6 참조)을 성형한다. 그 결과, 도금 씨드(11, 도 4 참조)로 인한 사출물의 두께 제한을 피할 수 있으며, 고온에서 가스가 방출되는 문제를 미연에 방지할 수 있어 사출물의 균열을 방지할 수 있다.
한편, 본 발명의 실시예에 따른 사출 단계(S110)에서 사출물(110, 도 6 참조)을 성형하는 소재로서 내열성 레진이 이용될 수 있다. 예를 들어, LCP(Liquid Crystal Polymer)를 이용할 수 있으며, 폴리아미드 수지 계열 중에서 PA9T 등이 이용될 수 있다.
도 6은 본 발명의 일 실시예에 사출물 도금 공법을 이용한 전자회로 제품 제조방법을 간략히 도시한 공정도이다.
도 6의 (a)를 참조하면, 도시된 사출물(110)은 LCP(Liquid Crystal Polymer) 또는 PA9T 등의 고내열성 레진 소재를 이용하여 성형된다.
도 6의 (a)에 도시된 사출물(110)에는 도면 씨드(11, 도 4 참조)가 섞여 있지 않으며, 이는 도금 씨드(11, 도 4 참조)가 포함된 도 4의 (a)에 도시된 종래의 LDS의 사출물(10)과 단면상으로 차이를 나타내고 있다.
한편, 본 사출 단계에서 사출물(110)은 칩 부품(120)이 안착되는 부품 마운팅 위치의 경계를 따라 단턱 구조를 구비하도록 성형될 수 있다. 사출물(110)의 단턱 구조(119, 도 7 및 도 8 참조)에 관하여는 도 7 및 도 8의 설명 시 상세히 다루기로 한다.
가공 단계(S120)
본 단계는 가공 단계로서, 전자회로 형상에 대응하도록 사출물의 적어도 일면에 도금 수용 홀을 파내는 단계이다.
구체적으로 설명하면, 본 단계는 레이저 가공 방식을 이용하여 사출물에 도금 수용 홀을 가공한다. 도 6의 (b)를 참조하면, 도시된 사출물(110)의 일면에 레이저 가공 장치(미도시)를 이용하여 도금 수용 홀(112)을 가공한다.
이 외에도 통상의 기술자에게 자명한 다양한 홀 가공방식이 적용 가능함은 물론이다.
예컨대, 도금 수용 홀(112)은 그 형상에 따라 2가지 부위로 구분할 수 있다.
도금 수용 홀(112)은 홀 가공된 내측 부위인 홀 내부 공간부(112b)와 홀 상측의 개방된 부위인 홀 개방부(112a)를 포함한다.
홀 내부 공간부(112b)는 사출물(110)의 적어도 일면으로부터 설정된 깊이를 기준으로 하여 사출물(110)의 적어도 일면을 따라 나란하게 홀 가공되어 형성된다. 도시된 형상으로는 홀 내부 공간부(112b)가 원형 또는 타원형으로 나타나 있으나, 이러한 형상에 한정되지 않으며 다른 형상으로 변경될 수 있다.
홀 개방부(112a)는 홀 내부 공간부(112b)의 일측을 통해 사출물(110)의 적어도 일면과 함께 외부와 연통된다. 이 홀 개방부(112a)를 통해 이후 단계에서 전도체가 홀 내부 공간부(112b) 쪽으로 수용될 수 있다.
도금 단계(S130)
본 단계는 도금 단계로서, 도금 수용 홀에 준비된 전도체를 수용시켜 사출물의 적어도 일면의 상부로 소정의 두께를 갖는 도금부를 형성한다.
도 6의 (c)를 참조하면, 사출물(110)의 적어도 일면을 통해 도금 수용 홀(112)이 마련되고, 이 도금 수용 홀(112)에는 준비된 전도체가 수용되어 사출물(110)의 상부로 소정의 두께를 갖는 도금부(113)를 형성한다.
여기서 전도체라 함은 전도도가 높아서 전기가 통하기 쉬운 재료를 말한다.
구체적으로 설명하면, 도금부(113)는 도 6의 (c)에 도시된 바와 같이 제1 도금부(113b)와 제2 도금부(113a)를 포함한다.
제1 도금부(113b)는 홀 내부 공간부(112b, 도 6의 (b) 참조)의 내부에 채워져 도금부(113)의 박리를 방지하고 도금부(113)의 위치를 견고하게 고정시켜주는 기능도 제공한다.
제2 도금부(113a)는 홀 개방부(112a, 도 6의 (b) 참조)는 제1 도금부(113b)와 연결될 수 있다. 그리고 제2 도금부(113a)는 제1 도금부(113b)의 두께에 비해 얇게 형성될 수 있다.
그리고 한편, 제2 도금부(113a)는 사출물(110)의 일면으로부터 소정 높이로 돌출될 수 있는데, 돌출된 높이는 일정하게 형성될 수 있다. 그리고 제2 도금부(113a)는 도 6의 (c)에 도시된 바와 같이 평탄한 상부 면을 가질 수 있다.
이와 같이, 본 발명에 의하면 도금 씨드가 포함되지 않은 고내열성 레진을 소재로 3D 입체 형상을 갖는 사출물을 성형하고, 도금 수용 홀을 가공한 다음 도금부를 형성할 수 있다.
표면실장 (SMT) 단계(S140)
본 단계는 표면실장(SMT) 단계를 말한다.
구체적으로 설명하면, 본 단계는 칩 부품을 사출물에 안착시키는 칩 마운팅 단계와, 안착된 칩 부품을 땜납으로 고정하는 리플로우 단계를 포함한다.
도 7은 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법 중 표면실장 단계(S140) 이전에 땜납을 공급하는 모습을 보여주는 공정도이며, 도 8은 도 7의 "A" 영역을 확대 도시한 도면이다.
도 7 및 도 8을 참조하면, 칩 부품(120)이 준비되면, 준비된 칩 부품(120)을 사출물(110)의 적어도 일면에 형성된 부품 마운팅 위치에 안착시킨다. 이를 칩 마운팅 단계라 한다.
그리고 칩 부품(120)이 사출물(110)의 부품 마운팅 위치에 안착되면, 칩 부품(120)의 핀 연결부(121)와 도금부(113)로부터 연장된 도금 연결부(114)가 겹쳐지는 부위로 땜납(150)을 공급한다.
이렇게 공급된 땜납(150)은 리플로우 공정을 거쳐 고정되어 칩 부품(120)을 도금 연결부(114) 및 도금부(113)와 전기적으로 연결시켜준다. 이로써, 표면실장이 완료될 수 있다.
한편, 사출물(110)은 칩 부품(120)이 안착되는 부품 마운팅 위치의 경계를 따라 단턱 구조를 구비하도록 사출 단계(S110)에서 성형될 수 있다.
여기서, 단턱 구조(119)는 도 8의 확대된 도면을 통해 확인할 수 있듯이 칩 부품(120)이 안착되는 부품 마운팅 위치와 사출물(110)의 나머지 부위 간의 면 높이에 의도적으로 차이를 준 형상을 말한다.
구체적으로 설명하면, 단턱 구조(119)는 칩 부품(120)이 안착되는 부품 마운팅 위치와 비교하여 사출물(110)의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형된다.
여기서, 설정크기라 함은 땜납(150)이 단턱 구조(119)의 높이를 넘어 도금부(113) 쪽으로 올라가지 못하게 방지하는 높이를 말한다.
이와 같이, 단턱 구조(119)가 사출 단계(S110)에서 사출물(110)과 함께 성형됨으로써 별도의 실크스크린 등의 공정을 추가적으로 실시할 필요가 없다.
그리고 땜납(150)은 도 8에 도시된 바와 같이 단턱 구조(119)에 의해 가로막혀 부품 마운팅 위치의 경계로부터 이탈하는 것이 방지된다.
따라서 땜납(150)이 도금부(113) 쪽으로 넘어 가는 것을 미연에 차단함으로써 공급된 땜납(150)의 전량은 핀 연결부(121)와 도금 연결부(114)가 겹쳐지는 부위에 잔류할 수 있다.
이로써, 고온에서 칩 부품(120)이 사출물(110)에서 떨어지는 문제를 미연에 방지할 수 있다.
한편, 핀 연결부(121)는 칩 부품(120)이 안착된 부품 마운팅 위치로부터 단턱 구조(119)를 향하여 연장되는 형상을 가진다.
또한, 도금 연결부(134)는 사출물(110)의 적어도 일면 상부에 형성된 도금부(113)의 일단으로부터 핀 연결부(121)의 일단까지 연결되는 길이를 가진다.
한편, 도금부(113)와 핀 연결부(121)는 단턱 구조(119)로 인하여 높이가 달라진다. 따라서 서로 다른 높이를 갖는 도금부(113)와 핀 연결부(121)를 연결하기 위해서, 도금부(113)와 도금 연결부(114) 사이에는 단턱 구조(119)를 감싸며 꺾여 연결되는 절곡부(115)가 더 구비될 수 있다.
따라서 땜납(150)은 도금 연결부(114)와 핀 연결부(121) 간의 겹쳐진 상부에 충분한 양이 공급될 수 있으며, 고온에서도 절곡부(115)로 인한 높이 차에 의해 전자회로를 구현하는 도금부(113) 쪽으로 넘어가지 않을 수 있다.
따라서 불필요한 공정을 통해 종래의 실크스크린부(40, 도 2 참조) 등을 형성하지 않아도 핀 연결부(121) 쪽에 올라가는 땜납(150)의 양을 충분히 증가시킬 수 있어, 칩 부품(120)의 분리 손상을 방지할 수 있다.
한편, 본 발명의 다른 실시예에 따르면 도 1 내지 도 8을 참조하여 설명한 본 발명의 일 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품 제조방법에 의해 제조된 전자회로 제품을 제공할 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 사출물 도금 공법을 이용한 전자회로 제품은, 사출물(110), 도금부(113), 칩 부품(120), 땜납(150)을 포함한다.
사출물(110)은 도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형된다. 그리고 도금부(113)는 사출물(110)의 적어도 일면에 전자회로 형상에 대응하는 도금 수용 홀을 형성하고, 도금 수용 홀에 준비된 전도체를 수용시켜 소정의 두께를 갖도록 형성된다. 칩 부품(120)은 사출물(110)의 적어도 일면에 형성된 부품 마운팅 위치에 안착되는데, 적어도 하나 이상이 포함될 수 있다. 그리고 땜납(150)은 칩 부품(120)의 핀 연결부(121)와 도금부(113)로부터 연장된 도금 연결부(114) 간의 겹쳐지는 부위로 공급된다.
그런데, 사출물(110)은 전술한 제조방법의 설명 내용과 같이 부품 마운팅 위치의 경계를 따라 형성된 단턱 구조(119)를 구비한다. 단턱 구조(119)는 부품 마운팅 위치보다 사출물(110)의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형될 수 있다.
상술한 바와 같이, 본 발명의 구성 및 작용에 따르면 3D 입체 형상을 갖는 사출물 구조에 전자회로를 구현할 수 있는 장점이 있다.
나아가, 도금 씨드가 포함되지 않은 일반 레진을 이용하여 사출물을 마련하고 전자회로를 구현할 수 있다. 그 결과 고온 환경에서 도금 씨드의 가스 방출로 인한 사출물의 결함을 방지할 수 있다.
더 나아가, 내열성이 우수한 일반 레진(예: LCP, PA9T 등)을 이용하여 사출물을 성형하고 SMT를 통해 전자회로를 구현한 장점이 있으며, 외관이 복잡한 구조물에 적용할 수 있다.
더 나아가, 칩 등의 부품이 탑재되는 부위에 단턱 구조를 형성하여 SMT 시 납이 부품에 많이 올라갈 수 있도록 하였다. 그 결과, 제품의 고온 신뢰성을 향상시킬 수 있는 장점이 있으며, 종래의 번거롭고 불편하였던 실크 스크린 공정을 전적으로 배제함으로써 공정을 보다 더 단순화시킬 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
S110: 사출 단계
S120: 가공 단계
S130: 도금 단계
S140: 표면실장(SMT) 단계
110: 사출물
112: 도금 수용 홀
112a: 홀 개방부
112b: 홀 내부 공간부
113: 도금부
113a: 제2 도금부
113b: 제1 도금부
114: 도금 연결부
115: 절곡부
119: 단턱 구조
120: 칩 부품(또는 부품)
121: 핀 연결부
150: 땜납

Claims (10)

  1. (a) 사출물을 성형하는 사출 단계;
    (b) 전자회로 형상에 대응하도록 상기 사출물의 적어도 일면에 도금 수용 홀을 파내는 가공 단계;
    (c) 상기 도금 수용 홀에 준비된 전도체를 수용시켜 상기 사출물의 적어도 일면의 상부로 소정의 두께를 갖는 도금부를 형성하는 도금 단계; 및
    (d) 상기 사출물의 적어도 일면에 형성된 부품 마운팅 위치로 적어도 하나의 칩 부품을 안착시키고, 상기 안착된 칩 부품의 핀 연결부와 상기 도금부로부터 연장된 도금 연결부가 겹쳐지는 부위로 땜납을 공급한 후 표면실장을 실시하는 표면실장 단계;를 포함하고,
    상기 (a) 단계에서, 상기 사출물은 도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형되되, 상기 내열성 레진은 LCP(Liquid Crystal Polymer) 또는 폴리아미드 수지이며,
    상기 (a) 단계에서, 상기 사출물은 상기 부품 마운팅 위치의 경계를 따라 상기 부품 마운팅 위치와 상기 사출물의 나머지 부위 간의 면 높이에 차이가 있는 단턱 구조를 구비하되, 상기 단턱 구조는 상기 부품 마운팅 위치보다 상기 사출물의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형되며,
    상기 (d) 단계에서, 상기 땜납은 상기 단턱 구조에 의해 상기 부품 마운팅 위치의 경계를 이탈하는 것이 방지되는
    사출물 도금 공법을 이용한 전자회로 제품 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 (d) 단계에서,
    상기 땜납은,
    상기 핀 연결부와 상기 도금 연결부가 겹쳐지는 부위에 공급된 전량이 잔류하는
    사출물 도금 공법을 이용한 전자회로 제품 제조방법.
  7. 제1항에 있어서,
    상기 (d) 단계에서,
    상기 핀 연결부는,
    상기 칩 부품이 안착된 상기 부품 마운팅 위치로부터 상기 단턱 구조를 향하여 연장되며,
    상기 도금 연결부는,
    상기 사출물의 적어도 일면 상부에 형성된 상기 도금부의 일단으로부터 상기 핀 연결부의 일단까지 연결되는 길이를 가지며,
    높이가 다른 상기 도금부와 상기 핀 연결부를 연결시키도록, 상기 단턱 구조를 감싸며 꺾여 연결되는 절곡부를 구비하는
    사출물 도금 공법을 이용한 전자회로 제품 제조방법.
  8. 제1항에 있어서,
    상기 (b) 단계에서,
    상기 도금 수용 홀은,
    상기 사출물의 적어도 일면으로부터 설정된 깊이를 기준으로 하여 상기 사출물의 적어도 일면을 따라 나란하게 홀 가공되는 홀 내부 공간부; 및
    상기 홀 내부 공간부의 일측을 통해 상기 사출물의 적어도 일면과 함께 외부와 연통되는 홀 개방부;
    를 포함하는 사출물 도금 공법을 이용한 전자회로 제품 제조방법.
  9. 제8항에 있어서,
    상기 (c) 단계에서,
    상기 도금부는,
    상기 홀 내부 공간부의 내부에 수용되어 위치 구속되는 제1 도금부; 및
    상기 홀 개방부를 통해 상기 제1 도금부와 연결되며, 상기 제1 도금부의 두께에 비해 얇게 형성되고, 상기 사출물의 적어도 일면으로부터 소정 높이로 돌출되어 평탄한 상부 면을 갖는 제2 도금부;
    를 포함하는 사출물 도금 공법을 이용한 전자회로 제품 제조방법.
  10. 제1항, 제6항 내지 제9항 중 어느 한 항의 사출물 도금 공법을 이용한 전자회로 제품 제조방법에 따라 제조된 전자회로 제품에 있어서,
    도금 씨드(seed)가 포함되지 않은 내열성 레진 소재를 이용하여 성형된 사출물;
    상기 사출물의 적어도 일면에 전자회로 형상에 대응하는 도금 수용 홀을 형성하고, 상기 도금 수용 홀에 준비된 전도체를 수용시켜 소정의 두께를 갖도록 형성하는 도금부;
    상기 사출물의 적어도 일면에 형성된 부품 마운팅 위치에 안착되는 적어도 하나의 칩 부품; 및
    상기 안착된 칩 부품의 핀 연결부와 상기 도금부로부터 연장된 도금 연결부 간의 겹쳐지는 부위로 공급되는 땜납;을 포함하며,
    상기 사출물은 상기 부품 마운팅 위치의 경계를 따라 형성된 단턱 구조를 구비하며, 상기 단턱 구조는 상기 부품 마운팅 위치보다 상기 사출물의 나머지 부위의 면 높이가 설정크기만큼 더 높게 형성되도록 성형되는
    사출물 도금 공법을 이용한 전자회로 제품.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001480U (ko) * 1997-06-19 1999-01-15 윤종용 칩부품 실장용 리드프레임
KR101024352B1 (ko) * 2010-06-29 2011-03-23 주식회사 네오펄스 표면실장형 안테나부를 포함한 기판형 내장 안테나 및 그 제조방법
KR20120072633A (ko) * 2010-12-24 2012-07-04 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR20160020658A (ko) 2014-08-13 2016-02-24 (주)옵토라인 레이저 직접 구조화용 코팅제 조성물, 열가소성 수지 조성물 및 이를 이용한 레이저 직접 구조화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990001480U (ko) * 1997-06-19 1999-01-15 윤종용 칩부품 실장용 리드프레임
KR101024352B1 (ko) * 2010-06-29 2011-03-23 주식회사 네오펄스 표면실장형 안테나부를 포함한 기판형 내장 안테나 및 그 제조방법
KR20120072633A (ko) * 2010-12-24 2012-07-04 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
KR20160020658A (ko) 2014-08-13 2016-02-24 (주)옵토라인 레이저 직접 구조화용 코팅제 조성물, 열가소성 수지 조성물 및 이를 이용한 레이저 직접 구조화 방법

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