KR101994331B1 - 광-가이딩 피쳐를 갖는 광학 센서 그 제조 방법 - Google Patents

광-가이딩 피쳐를 갖는 광학 센서 그 제조 방법 Download PDF

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Abstract

광학 센서는 전기 회로 영역 및 광학 센싱 영역을 갖는 반도체 층, 광학 센싱 영역 상의 샘플-홀딩 부분, 샘플-홀딩 부분과 광학 센싱 영역 사이의 광-가이딩 구조체, 및 전기 회로 영역 상의 전기 배선 구조체를 포함한다. 전기 배선 구조체는 광-가이딩 구조체와 일체로 형성되고, 광-가이딩 구조체는 방출 광을 샘플-홀딩 부분으로부터 광학 센싱 영역으로 이끌도록 구성된다.

Description

광-가이딩 피쳐를 갖는 광학 센서 그 제조 방법{Optical sensor with light-guiding feature and method for preparing the same}
본 발명은 광-가이딩 피쳐를 갖는 광학 센서 및 그 제조 방법에 관한 것이다.
광학 센서들은 카메라들, 스캐너들, 복사기들 등과 같은 다양한 이미징 응용분야들 및 제품들에 폭넓게 사용되고 있다. 다양한 기술 분야들에서 이용되는 광 센서들은 다른 목적들을 위해 설계된다.
성능을 향상시키고 광 센서들의 크기를 감소시키기 위해, 광 센서들에 대한 다양한 디자인들이 사용된다. 성능을 평가하는 한 가지 방법은 광학 센서의 양자 효율을 측정하는 것이다. 양자 효율은 전하 캐리어들을 생산하는 광 센서를 때리는 광자들의 비율이다. 그것은 광 센서의 광에 대한 전기적 감도의 측정치이다.
이 "배경 기술" 부분에는 배경 정보만이 제공된다. 이 "배경 기술" 부분에서의 설명은, "배경 기술" 부분에 개시된 사상이 본 개시서에 대한 선행 기술을 구성한다는 것을 인정하는 것이 아니며, 이 "배경 기술" 부분의 어느 부분도, 이 "배경 기술" 부분을 포함한 본 출원서의 여하의 부분이 본 개시서의 선행 기술을 구성하는 것이라고 인정하는 용도로 사용되지 않았다.
본 발명의 일 측면은 광-가이딩 피쳐를 갖는 광 센서 및 그 제조 방법을 제공한다.
본 발명의 이 측면에 따른, 광 센서는, 전기 회로 영역 및 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 샘플-유지 부분과 상기 광 감지 영역 사이의 광-가이딩 구조물, 및 상기 전기 회로 영역 상의 전기적 상호연결 구조물을 포함하고, 상기 전기적 상호연결 구조물은 상기 광-가이딩 구조물과 일체로 형성되고, 상기 광-가이딩 구조물은 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된다.
일부 실시예들에서, 상기 전기적 상호연결 구조물은 상기 전기 회로 영역 상의 적어도 하나의 전기 콘택을 포함하고, 상기 광-가이딩 구조물은 상기 광 감지 영역 상의 적어도 하나의 제1 광-가이딩 부분을 포함한다.
일부 실시예들에서, 상기 반도체 층은 수평 상부 표면을 갖고, 상기 적어도 하나의 전기 콘택 및 상기 적어도 하나의 제1 광-가이딩 부분은 실질적으로 동일한 수평 평면으로 연장되고, 상기 수평 평면은 상기 수평 상부 평면 상에서 상기 수평 상부 평면과 평행하다.
일부 실시예들에서, 상기 광-가이딩 구조물은 링으로 배열된 복수의 제1 광-가이딩 부분들을 포함한다.
일부 실시예들에서, 상기 적어도 하나의 제1 광-가이딩 부분은 링-형상 부분이다.
일부 실시예들에서, 상기 전기적 상호연결 구조물은 상기 적어도 하나의 전기 콘택 상의 적어도 하나의 전기 비아를 포함하고, 상기 광-가이딩 구조물은 상기 적어도 하나의 제1 광-가이딩 부분 상의 적어도 하나의 제2 광-가이딩 부분을 포함한다.
일부 실시예들에서, 상기 반도체 층은 수평 상부 표면을 갖고, 상기 적어도 하나의 전기 비아 및 상기 적어도 하나의 제2 광-가이딩 부분은 실질적으로 동일한 수평 평면으로 연장되고, 상기 수평 평면은 상기 수평 상부 평면 상에서 상기 수평 상부 평면과 평행하다.
일부 실시예들에서, 상기 광-가이딩 구조물은 링으로 배열된 복수의 제2 광-가이딩 부분들을 포함한다.
일부 실시예들에서, 상기 적어도 하나의 제2 광-가이딩 부분은 링-형상 부분이다.
일부 실시예들에서, 상기 광-가이딩 구조물은 상기 반도체 층의 수평 상부 표면으로부터 연장된다.
일부 실시예들에서, 상기 광-가이딩 구조물은 상기 반도체 층 상에서의 제1 층 내의 내부 광-가이딩 바 및 상기 반도체 층 상에서의 제2 층 내의 외부 광-가이딩 바를 포함한다.
일부 실시예들에서, 상기 광-가이딩 구조물의 폭은 상기 광-감지 구역에 근접한 하부 영역보다 상기 샘플-유지 부분에 근접한 상부 영역에서 더 크다.
일부 실시예들에서, 상기 광-가이딩 구조물의 폭은 상기 샘플-유지 부분에 근접한 상부 영역보다 상기 광-감지 구역에 근접한 하부 영역에서 더 크다.
광 센서는, 본 발명의 다른 측면에 따르면, 전기 회로 영역 및 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 전기 회로 영역 상의 적어도 하나의 전기 콘택, 및 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된 적어도 하나의 제1 광-가이딩 부분을 포함하고, 상기 반도체 층은 수평 상부 표면을 갖고, 상기 적어도 하나의 제1 광-가이딩 부분은 상기 샘플-유지 부분과 상기 광 감지 영역 사이에 있으며, 상기 적어도 하나의 전기 콘택 및 상기 적어도 하나의 제1 광-가이딩 부분은 실질적으로 동일한 수평 평면에서 연장되고, 상기 수평 평면은 상기 수평 상부 표면 위에서 평행하다.
일부 실시예들에서, 상기 적어도 하나의 전기 콘택은 상기 적어도 하나의 제1 광-가이딩 부분과 일체로 형성된다.
광 센서는, 본 발명의 다른 측면에 따르면, 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된 광-가이딩 구조물을 포함하고, 상기 광-가이딩 구조물은 상기 반도체 층의 수평 상부 표면으로부터 연장되는 적어도 하나의 광-가이딩 스페이서를 포함하며, 상기 광-가이딩 구조물은 상기 샘플-유지 부분 근처에 테이퍼링 상단부를 갖는다.
일부 실시예들에서, 상기 광-가이딩 구조물은 링으로 배열된 복수의 광-가이딩 스페이서들을 포함한다.
일부 실시예들에서, 상기 광-가이딩 구조물은 링-형상의 가이딩 스페이서를 포함한다.
일부 실시예들에서, 상기 광 센서는 상기 광 감지 영역 상의 복수의 유전층들을 포함하고, 상기 적어도 하나의 광-가이딩 스페이서는 상기 복수의 유전층들을 통해 연장된다.
일부 실시예들에서, 상기 광-가이딩 구조물은 상기 반도체 층에 대해 경사진 측벽을 갖고, 상기 반도체 층의 상기 수평 상부 표면과 상기 측벽 사이의 끼인각은 약 60도 내지 89.5도이다.
상기 광-가이딩 구조물은 빛의 산란을 방지하도록 설계된다. 상기 광-가이딩 구조물의 설계로 인해, 샘플 유지 부분으로부터의 방출 광은 보다 효율적으로 광 감지 영역 내 광 감지 구역으로 향해질 수 있다. 나아가, 광-가이딩 구조물의 제조는 백-엔드-오브-라인(BEOL) 금속화 기술에 따르고, 전기적 상호연결 구조물 및 광-감지 구역의 다중-접합 포토다이오드와 동일한 다이 내에서 동일한 제조 공정에 의해 제조될 수 있다. 또한, 광-가이딩 구조물, 전기적 상호연결 구조물 및 상기 광-감지 구역의 다중-접합 포토다이오드는 2개의 분리된 장치들이 아닌 동일한 제조 프로세스에 의한 동일한 다이에 집적된다. 따라서, 광 센서의 크기가 극적으로 감소될 수 있다.
본 발명의 상세한 설명이 더 잘 이해될 수 있도록, 상기 부분들은 본 발명의 특징들 및 기술적 장점들을 상당히 넓게 요약하였다. 본 발명의 추가적인 특징들 및 장점들은 후술될 것이며, 이는 본 발명의 청구범위의 주제를 형성한다. 개시된 개념 및 특정 실시예가 본 발명의 동일한 목적들을 수행하기 위해 다른 구조들 또는 프로세스들을 설계하고 수정하기 위한 기초로서 용이하게 이용될 수 있음이 당해 기술분야의 통상의 기술자에 의해 이해되어야 한다. 또한, 그러한 등가 구성들은 첨부된 청구항들에 기재된 바와 같은 본 발명의 사상과 범위로부터 벗어나지 않음이 당해 기술분야의 통상의 기술자에 의해 인식되어야 한다.
본 발명의 더욱 완벽한 이해가 상세한 설명 및 청구 범위를 참조하여 도면과 관련하여 고려될 때 도출될 수 있고, 도면 전체에 걸쳐서 유사한 참조 번호들은 유사한 요소들을 참조한다.
도 1a는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 1b는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 1c는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다
도 2는 본 발명의 일부 실시예들에 따른 광-가이딩 구조물의 평면도이다.
도 3은 본 발명의 일부 실시예들에 따른 광-가이딩 구조물의 평면도이다.
도 4는 본 발명의 일부 실시예들에 따른 광-가이딩 구조물의 평면도이다.
도 5 내지 도 10은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다.
도 11a는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 11b는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 11c는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다
도 12 내지 도 17은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다.
도 18a는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 18b는 본 발명의 일부 실시예들에 따른 광 센서의 단면도이다.
도 19 내지 도 23은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다.
본 개시서의 이하의 설명은 도면을 동반하여 이루어지며, 이는 본 명세서의 일부를 구성하고, 본 개시서의 실시예들을 도시하지만, 본 개시서는 상기 실시예들에 한정되지 않는다. 또한, 이하의 실시예들은 적절하게 통합되어 다른 실시예를 완료할 수 있다.
"일 실시예", "실시예", "예시적인 실시예", "다른 실시예들", "다른 실시예" 등과 같은 참조들은, 그렇게 설명된 본 개시서의 실시예(들)이 특정 피쳐, 구조, 또는 특성을 포함할 수 있음을 의미하지만, 각각의 실시예가 필수적으로 특정 피쳐, 구조, 또는 특성을 포함하는 것을 의미하는 것은 아니다. 또한, "실시예 내" 구문의 반복된 사용은 동일한 실시예를 지칭하는 것일 수 있으나, 필수적으로 동일한 실시예를 지칭하는 것은 아니다.
본 발명은 광-가이딩 피쳐를 갖는 광 센서에 관한 것이다. 본 발명을 완전히 이해할 수 있도록 하기 위해, 세부 단계들 및 구조들이 이하의 설명에서 제공된다. 물론, 본 발명의 구현은 당업자에게 공지된 특별 사항들을 제한하지 않는다. 또한, 불필요하게 본 발명을 제한하지 않도록, 공지된 구조들 및 단계들은 상세히 설명되지 않는다. 본 발명의 바람직한 실시예들이 이하에서 상세히 설명될 것이다. 그러나, 발명의 상세한 설명과 더불어, 본 개시서는 다른 실시 예들에서 광범위하게 구현될 수 있다. 본 발명의 범위는 상세한 설명에 한정되지 않고, 청구범위에 의해 정의된다.
도 1a는 본 발명의 일부 실시예들에 따른 광 센서(100)의 단면도이다. 일부 실시예들에서, 광 센서(100)는 전기 회로 영역(111A) 및 광 감지 영역(111B)을 갖는 반도체 층(111), 상기 광 감지 영역(111B) 상의 샘플-유지 부분(23), 상기 샘플-유지 부분(23)와 상기 광 감지 영역(111B) 사이의 광-가이딩 구조물(130), 및 상기 전기 회로 영역(111A) 상의 전기적 상호연결 구조물(140)을 포함한다. 일부 실시예들에서, 광-가이딩 구조물(130)은 상기 샘플-유지 부분(23)로부터 상기 광 감지 영역(111B)으로의 발광을 유도(direct)하도록 구성된다.
일부 실시예들에서, 반도체 층(111)은 다양한 파장들의 광을 검출하기 위해 사용되는 광 감지 영역(111B) 내 광-감지 구역(55)을 포함하는 실리콘 기판이고, 샘플 유지 부분(23)은 분석 중인 검체(231)를 유지하는데 사용된다. 일부 실시예들에서, 샘플 유지 부분(23)은 광-가이딩 구조물(130) 상의 도파로 구조물(120)에 배치되고, 상기 광-감지 구역(55)은 광-가이딩 구조물(130) 아래의 에피택셜 영역에 배치된 다중-접합 포토다이오드(multi-junction photodiode)이다. 일부 실시예들에서, 반도체 층(111) 내 광-감지 구역(55) 및 도파로 구조물(120) 내 샘플 유지 부분(23)은 미국 특허 출원 일련 번호 14/695,675에 개시되어 있으며, 그 전체 내용은 모든 목적을 위해 본원에 참조 병합된다.
약 450 나노미터 내지 약 500 나노미터의 파장들을 갖는 조명(8)이 상기 샘플 유지 부분(23) 내 검체(231) 상에서 빛나는 경우, 검체(231)는 형광 조명들과 같은 광들(81)을 방출하고, 상기 광-가이딩 구조물(130)은 상기 방출 광들(81)을 상기 광-감지 구역(55)으로 향하게 구성된다. 방출 형광 광의 파장은, 예를 들어, 검체(231)내 물질의 특성일 수 있다. 예를 들어, 일부 실시예들에서, 검체(231)는 상이한 파장의 형광 광들을 방출한다. 일부 실시예들에서, 광-감지 구역(55)은 도전체를 통해 전기적 상호연결 구조물(140)에 전기적으로 연결되어 광 감지 구역(55)에서 생성된 전하 캐리어들이 추가적인 신호 처리 및/또는 DSP 또는 마이크로프로세서와 같은 신호-처리 전자장치들로의 출력을 위해 전기적 상호연결 구조물(140) 내 전기 회로로 전달된다.
일부 실시예들에서, 전기적 상호연결 구조물(140)은 광-가이딩 구조물(130)과 일체로 형성된다. 일부 실시예들에서, 상기 전기적 상호연결 구조물(140) 및 광-가이딩 구조물(130)의 대응 요소들은 동일한 제조 공정에 의해 실질적으로 형성되고, 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다.
일부 실시예들에서, 전기적 상호연결 구조물(140)은 전기 회로 영역(111A) 상의 적어도 하나의 전기 콘택(141)을 포함하고, 상기 광-가이딩 구조물(130)은 광 감지 영역(111B) 상에 적어도 하나의 제1 광-가이딩 부분(131)을 포함한다. 일부 실시예들에서, 상기 제1 광-가이딩 부분(131)은 상기 전기 콘택(141)과 동시에 실질적으로 동일한 제조 방법 및 동일한 물질로 형성되고, 제1 광-가이딩 부분(131) 및 전기적 상호연결 콘택(141)은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다.
일부 실시예들에서, 반도체 층(111)은 수평 상부 표면(112)을 갖고, 상기 전기 콘택(141) 및 상기 제1 광-가이딩 부분(131)은 실질적으로 동일한 수평 평면으로 연장되며, 상기 수평 평면은 수평 상부 표면(112) 위에서 평행하다. 일부 실시예들에서, 광 센서(100)는 수평 상부 표면(112) 위에 유전층(101)을 갖고, 전기 콘택(141) 및 제1 광-가이딩 부분(131)은 상기 유전층(101)에 위치된다. 일부 실시예들에서, 상기 전기 콘택(141) 및 상기 제1 광-가이딩 부분(131)의 하단부들은 실질적으로 동일한 레벨에 있고, 상기 전기 콘택(141) 및 상기 제1 광-가이딩 부분(131)의 상단부들은 실질적으로 동일한 레벨에 있다; 따라서, 상기 전기 콘택(141) 및 상기 제1 광-가이딩 부분(131)은 동일한 제조 공정을 통해 형성될 수 있다.
일부 실시예들에서, 전기적 상호연결 구조물(140)은 전기 콘택(141) 상에 적어도 하나의 전기 비아(142)를 포함하고, 상기 광-가이딩 구조물(130)은 상기 제1 광-가이딩 부분(131) 상에 적어도 하나의 제2 광-가이딩 부분(132)을 포함한다. 일부 실시예들에서, 상기 제2 광-가이딩 부분(132)은 상기 전기 비아(142)와 동시에 실질적으로 동일한 제조 방법 및 동일한 물질로 형성되고, 상기 제2 광-가이딩 부분(132) 및 상기 전기 비아(142)은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다.
일부 실시예들에서, 전기적 상호연결 구조물(140)은 전기 비아(142)와 전기 콘택(141) 사이에 전기 금속층(143)을 갖는다; 마찬가지로, 광-가이딩 구조물(130)은 제2 광-가이딩 부분(132)과 제1 광-가이딩 부분(131) 사이에 제3 광-가이딩 부분(133)을 갖는다. 일부 실시예들에서, 제3 광-가이딩 부분(133)은 전기 금속층(143)과 동시에 실질적으로 동일한 제조 방법 및 동일한 물질로 형성되고, 상기 제3 광-가이딩 부분(133) 및 상기 전기 금속층(143)은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다.
일부 실시예들에서, 상기 전기 비아(142) 및 상기 제2 광-가이딩 부분(132)은 실질적으로 동일한 수평 평면으로 연장되며, 상기 수평 평면은 수평 상부 표면(112) 위에서 평행하다. 일부 실시예들에서, 광 센서(100)는 수평 상부 표면(112) 위에 유전층(102)을 갖고, 상기 전기 비아(142) 및 상기 제2 광-가이딩 부분(132)은 상기 유전층(102)에 위치된다. 일부 실시예들에서, 상기 전기 금속층(143) 및 상기 제3 광-가이딩 부분(133)의 하단부들은 실질적으로 동일한 레벨에 있고, 상기 전기 비아(142) 및 상기 제2 광-가이딩 부분(132)의 상단부들은 실질적으로 동일한 레벨에 있다; 따라서, 상기 전기 콘택(141) 및 상기 제1 광-가이딩 부분(131)은 동일한 제조 공정을 통해 형성될 수 있다.
일부 실시예들에서, 광 센서(100), 유전층(101) 상에 복수의 유전층들(102 내지 104)을 갖고, 각각의 유전층은 실질적으로 동일한 수평 평면에서 연장되는 적어도 하나의 전기 비아(142) 및 적어도 하나의 제2 광-가이딩 부분(132)을 갖는다. 일부 실시예들에서, 상기 제2 광-가이딩 부분(132)은 상기 유전층들 모두가 아닌, 상기 유전층들 일부에서 구현될 수 있다. 일부 실시예들에서, 상기 광-가이딩 구조물(130)은 반도체 층(111)의 수평 상부 표면(112)으로부터 수직으로 또는 경사진 방식으로 연장된다. 일부 실시예들에서, 상부 유전층(104)의 제2 광-가이딩 부분들(132) 사이의 수평 거리는 상기 하부 유전층(102)의 제2 광-가이딩 부분들(132) 사이의 수평 거리보다 크다; 다시 말해, 상기 수평 거리는 상기 샘플 유지 부분(23)으로부터 상기 광-감지 구역(55)으로의 광-전파 방향을 따라 감소한다.
도 1b는 본 발명의 일부 실시예들에 따른 광 센서(100')의 단면도이다. 도 1b에 나타난 광 센서(100')는 광-가이딩 구조물의 디자인을 제외하고는 도 1a에 나타난 광 센서(100)와 실질적으로 동일하다. 도 1a에서, 광-가이딩 구조물(130)의 폭은 (광-감지 구역(55)에 근접한) 하부 영역보다 (샘플-유지 부분(23)에 근접한) 상부 영역에서 더 크다; 대조적으로, 도 1b에서, 광-가이딩 구조물(130')의 폭은 (샘플-유지 부분(23)에 근접한) 상부 영역보다 (광-감지 구역(55)에 근접한) 하부 영역에서 더 크다.
도 1c는 본 발명의 일부 실시예들에 따른 광 센서(100'')의 단면도이다. 도 1c에 나타난 광 센서(100'')는 광-가이딩 구조물의 디자인을 제외하고는 도 1a에 나타난 광 센서(100)와 실질적으로 동일하다. 도 1a에서, 광-가이딩 구조물(130)의 폭은 (광-감지 구역(55)에 근접한) 하부 영역보다 (샘플-유지 부분(23)에 근접한) 상부 영역에서 더 크다; 대조적으로, 도 1c에서, (광-감지 구역(55)에 근접한) 하부 영역에서의 광-가이딩 구조물(130'')의 폭은 (샘플-유지 부분(23)에 근접한) 상부 영역에서의 폭과 실질적으로 동일하다. 다시 말해, 광-가이딩 구조물(130'')의 내 측벽은 수평 상부 표면(112)에 실질적으로 수직이다.
도 2는 본 발명의 일부 실시예들에 따른 광-가이딩 구조물(130A)의 평면도이다. 일부 실시예들에서, 광-가이딩 구조물(130A)은 링-형상 제1 광-가이딩 부분(131A) 및 링-형상 제2 광-가이딩 부분(132A)을 포함한다. 일부 실시예들에서, 상기 링-형상 제1 광-가이딩 부분(131A)은 상기 링-형상 제2 광-가이딩 부분(132A)의 내부 또는 외부에 선택적으로 배치될 수 있고, 보다 많은 제2 광-가이딩 부분들이 광-가이딩 구조물(130A)에 선택적으로 배치될 수 있다. 일부 실시예들에서, 상기 링-형상 제1 광-가이딩 부분(131A)의 외주(outer periphery)는 상기 링-형상 제2 광-가이딩 부분(132A)의 내주(inner periphery)와 선택적으로 중첩될 수 있고, 여기서 상기 링-형상 제1 광-가이딩 부분(131A)은 상기 링-형상 제2 광-가이딩 부분(132A) 내로 배치되거나, 그 반대가 된다.
도 3은 본 발명의 일부 실시예들에 따른 광-가이딩 구조물(130B)의 평면도이다. 일부 실시예들에서, 광-가이딩 구조물(130B)은 링으로 배치된 복수의 제1 광-가이딩 부분들(131B), 및 링으로 배치된 복수의 제2 광-가이딩 부분들(132B)을 포함한다. 일부 실시예들에서, 상기 복수의 제1 광-가이딩 부분들(131B)은 상기 복수의 제2 광-가이딩 부분들(132B)의 내부 또는 외부에 선택적으로 배치될 수 있고, 보다 많은 제2 광-가이딩 부분들이 광-가이딩 구조물(130B)에 선택적으로 배치될 수 있다. 일부 실시예들에서, 상기 제1 광-가이딩 부분(131B)의 외주는 상기 제2 광-가이딩 부분(132A)의 내주와 선택적으로 중첩될 수 있고, 여기서 상기 제1 광-가이딩 부분(131B)은 상기 제2 광-가이딩 부분(132B) 내로 배치되거나, 그 반대가 된다.
도 4는 본 발명의 일부 실시예들에 따른 광-가이딩 구조물(130C)의 평면도이다. 일부 실시예들에서, 광-가이딩 구조물(130C)은 반도체 층(111) 상에에서 유전층(101) 내 제1 광-가이딩 부분으로서의 역할을 수행하는 내부 광-가이딩 바(131C) 및 반도체 층(111) 상에에서 유전층(102) 내 제2 광-가이딩 부분으로서의 역할을 수행하는 외부 광-가이딩 바(132C)를 포함한다. 일부 실시예들에서, 내부 광-가이딩 바(131C)는 외부 광-가이딩 바(132C)의 내부 또는 외부에 선택적으로 배치될 수 있고, 보다 많은 광-가이딩 바들이 광-가이딩 구조물(130C)에 선택적으로 배치될 수 있다. 일부 실시예들에서, 상기 내부 광-가이딩 바(131C)의 외주는 상기 외부 광-가이딩 바(132C)의 내주와 선택적으로 중첩될 수 있다. 일부 실시예들에서, 광-가이딩 바들(131C) 각각은 여러 부분들로 더욱 횡분할(laterally divided)될 수 있다; 마찬가지로, 광-가이딩 바들(132C) 각각은 여러 부분들로 더욱 횡분할될 수 있다. 일부 실시예들에서, 광-가이딩 바들(131C)은 선택적으로 연결되어 일체의 직사각형 광-가이딩 링을 형성할 수 있고, 광-가이딩 바들(132C)은 선택적으로 연결되어 일체의 직사각형 광-가이딩 링을 형성할 수 있다.
빛의 산란을 방지한다는 광-가이딩 구조물(130)의 설계 목적으로 인해, 샘플 유지 부분(23)로부터의 방출 광(81)은 광 감지 영역(111B) 내 광 감지 구역(55)으로 보다 효율적으로 향해질 수 있다. 나아가, 광-가이딩 구조물(130), 전기적 상호연결 구조물(140), 및 광-감지 구역(55)의 다중-접합 포토다이오드의 제조는 백-엔드-오브-라인(BEOL) 금속화 기술에 따르고, 동일한 다이 내 동일한 제조 공정에 의해 제조될 수 있다. 또한, 광-가이딩 구조물(130), 전기적 상호연결 구조물(140) 및 상기 광-감지 영역의 다중-접합 포토다이오드는 2개의 분리된 장치들이 아닌 동일한 제조 프로세스에 의한 동일한 다이에 집적된다. 따라서, 광 센서(100)의 크기가 극적으로 감소될 수 있다.
도 5 내지 도 10은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다. 일부 실시예들에서, 도 5 내지 도 10에 개시된 제조 공정은 알루미늄 백-엔드-오브-라인(BEOL) 금속화 기술에 따른다.
도 5를 참조하면, 일부 실시예들에서, 광 감지 구역(55)이 반도체 층(111)에 형성되고, 트랜지스터들과 같은 전자 소자들(149)이 전기 회로 영역(111A) 상에 형성되며, 이후 층간 절연체 층(101)이 증착 및 평탄화 공정에 의해 반도체 층(111) 상에 형성된다. 후속하여, 리소그래피, 식각, 증착 및 평탄화 공정들이 수행되어 전기 콘택들이 상기 전기 회로 영역(111A) 상에 형성되고, 제1 광-가이딩 부분들(131)이 상기 광 감지 구역(111B) 상에 형성된다. 일부 실시예들에서, 전기 콘택(141) 및 제1 광-가이딩 부분(131)은 텅스텐(W)을 포함한다.
도 6을 참조하면, 증착, 리소그래피 및 에칭 공정들이 수행되어 전기 콘택(141) 상에 전기 금속 층(143)이 형성되고, 제1 광-가이딩 부분(131) 상에 제3 광-가이딩 부분(133)이 형성된다. 일부 실시예들에서, 전기 금속 층(143) 및 제3 광-가이딩 부분(133)은 알루미늄(Al)을 포함한다.
도 7을 참조하면, 금속-간 유전층(102)은 증착 및 평탄화 공정들에 의해 층간 절연체 층(101) 상에 형성된다. 일부 실시예들에서, 금속-간 유전층(102)은 HDP 증착 공정에 의해 형성된 하부 부분(102A) 및 PECVD 공정에 의해 형성된 상부 층(102B)을 포함한다.
도 8을 참조하면, 리소그래피, 식각, 증착 및 평탄화 공정들이 수행되어 전기 비아들(142)이 상기 전기 콘택들(141) 상에 형성되고, 제2 광-가이딩 부분들(132)이 상기 제1 광-가이딩 부분(131) 상에 형성된다. 일부 실시예들에서, 전기 비아(142) 및 제2 광-가이딩 부분(132)은 텅스텐(W)을 포함한다.
도 9를 참조하면, 도 6, 도 7, 및 도 8에 개시된 제조 공정이 반복되어 제2 광-가이딩 부분(132), 전기 비아들(142), 제3 광-가이딩 부분(133), 및 전기 금속 층(143)을 갖는 복수의 금속-간 유전층들(103-105)이 형성된다. 이어서, 오프닝(147A)을 갖는 금속층(147)이 증착, 리소그래피 및 에칭 공정을 포함한 제조 공정에 의해 형성되고, 상기 오프닝(147A)은 직사각형 오프닝일 수 있다. 상기 금속층(147)은 차광층으로서의 역할을 수행하며, 상기 오프닝(147A)은 샘플-유지 부분(23)으로부터의 광을 수신하기 위한 광 감지 구역(55)을 노출시키고, 반면에 상기 금속층(147)은 다른 구역들을 덮는다. 또한, 상기 금속층(147)은 와이어 본딩에 의한 외부 인쇄 회로 기판(PCB)으로의 전기적 연결을 형성하기 위한 콘택 패드로서의 기능을 수행할 수 있다. 일부 실시예에서, 상기 금속층(147)의 두께는 아래의 금속층의 두께보다 더 크고, 상기 금속층(147)의 두께는 바람직하게는 4000 옹스트롬보다 크다.
이어서, 유전체 증착 및 평탄화 공정이 수행되어 금속층(147) 상에 유전층(106)이 형성되고 오프닝(147A)이 채워진다. 일부 실시예들에서, 유전체 증착은 PECVD 공정이며, 평탄화는 옥사이드 CMP 공정(oxide CMP process)이다. 일부 실시예들에서, 유전체 증착은 스핀-온 글래스(SOG), SOG 경화, SOG 에칭 백, 및 PECVD 공정을 포함한다. 일부 실시예들에서, 유전층(106)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하고, 실리콘 나이트라이드는 488 나노미터의 파장을 갖는 배경 광(background light)을 흡수하는데 적합하다.
도 10을 참조하면, 증착 공정이 수행되어 금속-간 유전층(105) 위에 필터층(119)이 형성된다. 다음에, 증착 공정들이 수행되어 상기 필터층(119) 위에 하부 클래딩 층(121) 및 코어층(123)이 형성된다; 이어서, 증착, 리소그래피 및 에칭 공정들이 광 감지 구역(55) 위에 샘플-유지 부분(23)을 갖는 상부 클래드 층(125)에 수행된다. 일부 실시예들에서, 코어층(123)의 굴절률은 클래딩 층(121, 125)의 굴절률보다 높다.
일부 실시예에서, 필터층(119)은 검체(231)로부터 방출된 파장에 투명하고 샘플-유지 부분(23)으로부터의 방출 광(81)은 필터층(119)을 통해 상기 광-감지 구역(55)을 향하여 이동한다. 하부 클래딩 층(121), 코어층(123), 및 상부 클래딩 층(125)은 도파로 구조(120)를 형성한다. 일부 실시예들에서, 하부 클래딩 층(121) 및 상부 클래딩 층(125)은 SiO2와 같은 옥사이드를 포함한다. 일부 실시예들에서, 코어층(123)은 SiON 또는 Ta2O5와 같은 유전체를 포함한다.
요약하면, 도 5 내지 도 10에 나타난 실시예는 광-가이딩 구조물(제1 광-가이딩 부분, 제2 광-가이딩 부분, 제3 광-가이딩 부분) 및 전기적 상호연결 구조물(전기 콘택, 전기 비아, 전기 금속 층)을 일체로, 다시 말해 실질적으로 동일한 제조 공정과 동일한 물질에 의해 동시에 형성하는 것을 특징으로 하고, 상기 광-가이딩 구조물 및 전기적 상호연결 구조물의 상응하는 요소들은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다. 또한, 광-가이딩 구조물 및 전기적 상호연결 구조물을 일체로 형성하는 것은, 제조 비용을 감소시킬 뿐만 아니라 제조 공정을 단순화한다.
도 11a는 본 발명의 일부 실시예들에 따른 광 센서(200)의 단면도이다. 일부 실시예들에서, 광 센서(200)는 전기 회로 영역(111A)과 광 감지 영역(111B)을 포함하는 반도체 층 (111), 상기 광 감지 영역(111B) 상의 샘플-유지 부분(23), 전기 회로 영역(111A) 상의 적어도 하나의 전기 콘택(141)을 포함하는 전기적 상호연결 구조물(240), 및 샘플-유지 부분(23)과 광 감지 영역(111B) 사이의 적어도 하나의 제1 광-가이딩 부분(131)을 포함하는 광-가이딩 구조물(230)을 포함한다.
일부 실시예들에서, 상기 전기적 상호연결 구조물(240)은 광-가이딩 구조물(230)과 일체로 형성된다. 일부 실시예들에서, 상기 전기적 상호연결 구조물(240)의 요소들 및 상기 광-가이딩 구조물(230)의 요소들은 실질적으로 동일한 제조 공정에 의해 형성되고, 실질적으로 동일한 물리적 및 화학적 특성을 갖는다.
일부 실시예들에서, 제1 광-가이딩 부분(131)은 전기 콘택(141)와 동시에 실질적으로 동일한 제조 방법에 의해 그리고 동일한 물질로 형성되고, 상기 제1 광-가이딩 부분(131) 및 전기적 상호연결 콘택(141)은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다. 일부 실시예들에서, 반도체 층(111)은 수평 상부 표면(112)을 갖고, 상기 적어도 하나의 전기 콘택(141) 및 상기 적어도 하나의 제1 광-가이딩 부분(131)은 실질적으로 동일한 수평 평면에서 연장되며, 상기 수평 평면은 수평 상부 표면(112) 위에서 평행하고, 상기 광-가이딩 구조물(230)은 방출 광(81)을 샘플-유지 부분(23)으로부터 광 감지 영역(111A)으로 향하게 구성된다.
일부 실시예들에서, 광 센서(200)는 층간 절연층(201) 및 복수의 금속-간 유전층(202-205)을 포함하며, 상기 층간 유전층(201)은 전기 콘택(141) 및 제1 광-가이딩 부분(131)을 갖고, 반면에 금속-간 절연층들(202-205)은 전기 회로 영역 (111A) 상의 적어도 하나의 전기 비아(242) 및 적어도 하나의 전기 금속층(243), 및 광 감지 영역(111B) 상의 적어도 하나의 제2 광-가이딩 부분(232) 및 적어도 하나의 제3 광-가이딩 부분(233)을 갖는다. 일부 실시예들에서, 광-가이딩 구조물(230)은 도 2에 도시된 링-형상 레이아웃, 도 3에 도시된 링 내 부분 레이아웃, 또는 도 4에 도시된 바 레이아웃을 사용할 수 있다.
일부 실시예들에서, 제3 광-가이딩 부분(233)은 전기 금속층(243)과 동시에 실질적으로 동일한 제조 방법에 의해 그리고 동일한 물질로 형성되고, 상기 제3 광-가이딩 부분(233) 및 전기 금속층(243)은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다. 일부 실시예들에서, 상기 전기 금속층(243) 및 상기 제3 광-가이딩 부분(233)은 실질적으로 동일한 수평 평면에서 연장되며, 상기 수평 평면은 수평 상부 표면(112) 위에서 평행한다. 상기 전기 금속층(243) 및 상기 제3 광-가이딩 부분(233)의 상단부들은 실질적으로 동일한 레벨에 있고, 상기 전기 금속층(243) 및 상기 제3 광-가이딩 부분(233)의 하단부들은 실질적으로 동일한 레벨에 있으며, 그들은 동일한 제조 공정을 통해 형성될 수 있다.
일부 실시예들에서, 제2 광-가이딩 부분(232)은 전기 비아(242)와 동시에 실질적으로 동일한 제조 방법에 의해 그리고 동일한 물질로 형성되고, 상기 제2 광-가이딩 부분(232) 및 전기 비아(242)는 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다. 일부 실시예들에서, 상기 전기 비아(242) 및 상기 제2 광-가이딩 부분(232)은 실질적으로 동일한 수평 평면에서 연장되며, 상기 수평 평면은 수평 상부 표면(112) 위에서 평행한다. 상기 전기 비아(243) 및 상기 제2 광-가이딩 부분(232)의 상단부들은 실질적으로 동일한 레벨에 있고, 상기 전기 비아(242) 및 상기 제2 광-가이딩 부분(232)의 하단부들은 실질적으로 동일한 레벨에 있으며, 그들은 동일한 제조 공정을 통해 형성될 수 있다.
일부 실시예들에서, 상기 제2 광-가이딩 부분(232)은 상기 유전층들 모두가 아닌, 상기 유전층들 일부에서 선택적으로 구현될 수 있다. 일부 실시예들에서, 상부 유전층(205)의 제2 광-가이딩 부분들(232) 사이의 수평 거리는 상기 하부 유전층(203)의 제2 광-가이딩 부분들(232) 사이의 수평 거리보다 크다; 다시 말해, 상기 수평 거리는 상기 광 감지 영역(111B) 내 상기 샘플 유지 부분(23)으로부터 상기 광-감지 구역(55)으로의 광-전파 방향을 따라 감소한다. 일부 실시예들에서, 상기 광-가이딩 구조물(230)은 반도체 층(111)의 수평 상부 표면(112)으로부터 수직으로 또는 경사진 방식으로 연장된다.
일부 실시예들에서, 광-감지 구역(55)은 도전체를 통해 전기적 상호연결 구조물(240)에 전기적으로 연결되어 광 감지 구역(55)에서 생성된 전하 캐리어들이 추가적인 신호 처리 및/또는 DSP 또는 마이크로프로세서와 같은 신호-처리 전자장치들로의 출력을 위해 전기적 상호연결 구조물(240) 내 전기 회로로 전달된다.
도 11b는 본 발명의 일부 실시예들에 따른 광 센서(200')의 단면도이다. 도 11b에 나타난 광 센서(200')는 광-가이딩 구조물의 디자인을 제외하고는 도 11a에 나타난 광 센서(200)와 실질적으로 동일하다. 도 11a에서, 광-가이딩 구조물(230)의 폭은 (광-감지 구역(55)에 근접한) 하부 영역보다 (샘플-유지 부분(23)에 근접한) 상부 영역에서 더 크다; 대조적으로, 도 11b에서, 광-가이딩 구조물(230')의 폭은 (샘플-유지 부분(23)에 근접한) 상부 영역보다 (광-감지 구역(55)에 근접한) 하부 영역에서 더 크다.
도 11c는 본 발명의 일부 실시예들에 따른 광 센서(200'')의 단면도이다. 도 11c에 나타난 광 센서(200'')는 광-가이딩 구조물의 디자인을 제외하고는 도 11a에 나타난 광 센서(200)와 실질적으로 동일하다. 도 11a에서, 광-가이딩 구조물(230)의 폭은 (광-감지 구역(55)에 근접한) 하부 영역보다 (샘플-유지 부분(23)에 근접한) 상부 영역에서 더 크다; 대조적으로, 도 11c에서, (광-감지 구역(55)에 근접한) 하부 영역에서의 광-가이딩 구조물(230'')의 폭은 (샘플-유지 부분(23)에 근접한) 상부 영역에서의 폭과 실질적으로 동일하다. 다시 말해, 광-가이딩 구조물(230'')의 내 측벽은 수평 상부 표면(112)에 실질적으로 수직이다.
빛의 산란을 방지한다는 광-가이딩 구조물(230)의 설계 목적으로 인해, 샘플 유지 부분(23)로부터의 방출 광(81)은 광 감지 영역(111B) 내 광 감지 구역(55)으로 보다 효율적으로 향해질 수 있다. 나아가, 광-가이딩 구조물(230), 전기적 상호연결 구조물(240), 및 광-감지 구역(55)의 다중-접합 포토다이오드의 제조는 백-엔드-오브-라인(BEOL) 금속화 기술에 따르고, 동일한 다이 내 동일한 제조 공정에 의해 제조될 수 있다. 또한, 광-가이딩 구조물(230), 전기적 상호연결 구조물(240) 및 광-감지 구역(55)의 다중-접합 포토다이오드는 2개의 분리된 장치들이 아닌 동일한 제조 프로세스에 의한 동일한 다이에 집적된다. 따라서, 광 센서(200)의 크기가 극적으로 감소될 수 있다.
도 12 내지 도 17은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다. 일부 실시예들에서, 도 12 내지 도 17에 개시된 제조 공정은 구리 백-엔드-오브-라인(BEOL) 금속화 기술에 따른다.
도 12를 참조하면, 일부 실시예들에서, 광 감지 구역(55)이 반도체 층(111)에 형성되고, 트랜지스터들과 같은 전자 소자들(149)이 전기 회로 영역(111A) 상에 형성되며, 이후 층간 절연체 층(101)이 증착 및 평탄화 공정에 의해 반도체 층(111) 상에 형성된다. 후속하여, 리소그래피, 식각, 증착 및 평탄화 공정들이 수행되어 전기 콘택들이 상기 전기 회로 영역(111A) 상에 형성되고, 제1 광-가이딩 부분들(131)이 상기 광 감지 구역(111B) 상에 형성된다.
도 13을 참조하면, 증착, 리소그래피 및 에칭 공정들이 수행되어 개구(2021A) 및 개구(2021B)를 갖는 금속-간 유전층(202)이 형성되고, 상기 오프닝들은 전기 회로 영역(111A) 상의 제1 광-가이딩 부분(131) 및 광 감지 영역(111B) 상의 전기 콘택(141)을 노출시킨다.
도 14를 참조하면, 증착, 리소그래피 및 에칭 공정들이 수행되어 전기 콘택(141) 상에서 개구(2021A)에 적어도 하나의 전기 금속 층(243)이 형성되고, 제1 광-가이딩 부분(131) 상에서 오프닝(2021B)에 적어도 하나의 제3 광-가이딩 부분(233)이 형성된다. 일부 실시예들에서, 전기 금속 층(243) 및 제3 광-가이딩 부분(233)은 구리(Cu)를 포함한다.
도 15를 참조하면, 증착, 리소그래피, 및 식각 공정들이 수행되어 금속-간 유전층(202) 상에 금속-간 유전층(203)이 형성된다. 이어서, 증착 및 평탄화 공정들이 수행되어 전기 비아들(142)이 전기 콘택(141) 상에 형성되고, 제2 광-가이딩 부분(232)이 상기 제1 광-가이딩 부분(131) 상에 형성된다. 일부 실시예들에서, 전기 금속층(243) 및 제3 광-가이딩 부분(233)은 구리(Cu)를 포함한다.
도 16을 참조하면, 도 15에 개시된 제조 공정들이 반복되어 복수의 금속-간 유전층들(204-205), 광 감지 영역(111B) 상의 복수의 제2 광-가이딩 부분(232), 및 전기 회로 영역(111A) 상의 복수의 전기 비아들(242)이 형성된다. 이어서, 오프닝(147A)을 갖는 금속층(147)이 증착, 리소그래피 및 에칭 공정들을 포함한 제조 공정들에 의해 형성되고, 상기 오프닝(147A)은 직사각형 오프닝일 수 있다. 상기 금속층(147)은 차광층으로서의 역할을 수행하며, 상기 오프닝(147A)은 샘플-유지 부분(23)으로부터의 광을 수신하기 위한 광 감지 구역(55)을 노출시키고, 반면에 상기 금속층(147)은 다른 구역들을 덮는다. 또한, 상기 금속층(147)은 와이어 본딩에 의한 외부 인쇄 회로 기판(PCB)으로의 전기적 연결을 형성하기 위한 콘택 패드로서의 기능을 수행할 수 있다. 일부 실시예에서, 상기 금속층(147)의 두께는 아래의 금속층의 두께보다 더 크고, 상기 금속층(147)의 두께는 바람직하게는 4000 옹스트롬보다 크다.
이어서, 유전체 증착 및 평탄화 공정이 수행되어 금속층(147) 상에 유전층(106)이 형성되고 오프닝(147A)이 채워진다. 일부 실시예들에서, 유전체 증착은 PECVD 공정이며, 평탄화는 옥사이드 CMP 공정이다. 일부 실시예들에서, 유전체 증착은 스핀-온 글래스(SOG), SOG 경화, SOG 에칭 백, 및 PECVD 공정을 포함한다. 일부 실시예들에서, 유전층(106)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하고, 실리콘 나이트라이드는 488 나노미터의 파장을 갖는 배경 광(background light)을 흡수하는데 적합하다.
도 17을 참조하면, 증착 공정이 수행되어 금속-간 유전층(205) 위에 필터층(119)이 형성된다. 다음에, 증착 공정들이 수행되어 상기 필터층(119) 위에 하부 클래딩 층(121) 및 코어층(123)이 형성된다; 이어서, 증착, 리소그래피 및 에칭 공정들이 광 감지 구역(55) 위에 샘플-유지 부분(23)을 갖는 상부 클래드 층(125)에 수행된다.
일부 실시예에서, 필터층(119)은 검체(231)로부터 방출된 파장에 투명하고 샘플-유지 부분(23)으로부터의 방출 광(81)은 필터층(119)을 통해 상기 광-감지 구역(55)을 향하여 이동한다. 하부 클래딩 층(121), 코어층(123), 및 상부 클래딩 층(125)은 도파로 구조(120)를 형성한다. 일부 실시예들에서, 하부 클래딩 층(121) 및 상부 클래딩 층(125)은 SiO2와 같은 옥사이드를 포함한다. 일부 실시예들에서, 코어층(123)은 SiON 또는 Ta2O5와 같은 유전체를 포함한다.
요약하면, 도 12 내지 도 17에 나타난 실시예는 광-가이딩 구조물(제1 광-가이딩 부분, 제2 광-가이딩 부분, 제3 광-가이딩 부분) 및 전기적 상호연결 구조물(전기 콘택, 전기 비아, 전기 금속 층)을 일체로, 다시 말해 실질적으로 동일한 제조 공정과 동일한 물질에 의해 동시에 형성하는 것을 특징으로 하고, 상기 광-가이딩 구조물 및 전기적 상호연결 구조물의 상응하는 요소들은 실질적으로 동일한 물리적 및 화학적 특성들을 갖는다. 또한, 광-가이딩 구조물 및 전기적 상호연결 구조물을 일체로 형성하는 것은, 제조 비용을 감소시킬 뿐만 아니라 제조 공정을 단순화한다.
도 18a는 본 발명의 일부 실시예들에 따른 광 센서(300)의 단면도이다. 일부 실시예들에서, 광 센서(300)는 광 감지 영역(111B)을 갖는 반도체 층 (111), 상기 광 감지 영역(111B) 상의 샘플-유지 부분(23), 및 상기 샘플-유지 부분(23)으로부터 상기 광 감지 영역(111B)으로 방출 광(81)을 향하게 구성된 광-가이딩 구조물(330)을 포함한다. 상기 광-가이딩 구조물(330)은 적어도 하나의 광-가이딩 스페이서(331)를 포함하고 반도체 층(111)의 수평 상부 표면(112)으로부터 연장되며, 상기 광-가이딩 구조물(330)은 상기 샘플-유지 부분(23) 근처에 테이퍼링 상단부(tapering top end, 332)를 갖는다.
일부 실시예들에서, 광 센서(300)는 상기 광 감지 영역(111B) 상에 복수의 유전층들(101 내지 105)을 갖고, 광-가이딩 부분(331)은 반도체 층(111)의 수평 상부 표면(112)으로부터 복수의 유전층들(101 내지 105)을 통해 연장되는 벽이다. 일부 실시예들에서, 광-가이딩 부분(331)은 선택적으로 수평 상부 표면(112)으로부터 복수의 유전층들(101 내지 105)을 통해 수직으로 또는 경사진 방식으로 연장될 수 있다. 일부 실시예들에서, 광-가이딩 구조물(330)은 도 2에 도시된 링-형상 레이아웃, 도 3에 도시된 링 내 부분 레이아웃, 또는 도 4에 도시된 바 레이아웃을 사용할 수 있다.
도 18b는 본 발명의 일부 실시예들에 따른 광 센서(300')의 단면도이다. 도 18b에 나타난 광 센서(300')는 광-가이딩 구조물의 디자인을 제외하고는, 도 18a에 나타난 광 센서(300)와 실질적으로 동일하다. 도 18b에서, 광-가이딩 구조물(330')의 측벽(331)은 반도체 층(111)에 대하여 경사지고, 상기 반도체 층(111)의 수평 상부 표면(112)과 상기 광-가이딩 구조물(330')의 상기 측벽(331) 사이의 끼인각(θ)은 약 60도 내지 89.5도이다.
빛의 산란을 방지한다는 완만한 내부 측벽을 갖는 광-가이딩 구조물(130)의 설계 목적으로 인해, 샘플 유지 부분(23)로부터의 방출 광(81)은 광 감지 영역(111B) 내 광 감지 구역(55)으로 보다 효율적으로 향해질 수 있다. 나아가, 광-가이딩 구조물(130)의 제조는 백-엔드-오브-라인(BEOL) 금속화 기술에 따르고, 전기적 상호연결 구조물(140) 및 광-감지 구역(55)의 다중-접합 포토다이오드와 동일한 다이 내에서 동일한 제조 공정에 의해 제조될 수 있다. 또한, 광-가이딩 구조물(130), 전기적 상호연결 구조물(140) 및 상기 광-감지 구역(55)의 다중-접합 포토다이오드는 2개의 분리된 장치들이 아닌 동일한 제조 프로세스에 의한 동일한 다이에 집적된다. 따라서, 광 센서(300)의 크기가 극적으로 감소될 수 있다.
도 19 내지 도 23은 본 발명의 일부 실시예들에 따른 광 센서를 제조하기 위한 단면도들이다. 일부 실시예들에서, 도 19 내지 도 23에 개시된 제조 공정들은 알루미늄 백-엔드-오브-라인(BEOL) 금속화 기술 및 구리 백-엔드-오브-라인(BEOL) 금속화 기술 모두에 따른다.
도 19를 참조하면, 일부 실시예들에서, 광 감지 구역(55)이 반도체 층(111)에 형성되고, 트랜지스터들과 같은 전자 소자들(149)이 전기 회로 영역(111A) 상에 형성된다. 후속하여, 리소그래피, 식각, 증착 및 평탄화 공정들이 수행되어 전기 콘택들(141), 전기 금속 층들(143), 및 전기 비아들(142)을 갖는 전기적 상호연결 구조물(140)이 상기 반도체 층(111)의 전기 회로 영역(111A) 상에 형성된다.
도 20을 참조하면, 리소그래피 및 식각 공정들이 수행되어 상기 광 감지 영역(111B) 내 광-감지 구역(55) 상에 개구(301)가 형성된다. 이어서, 금속 증착 공정이 수행되어 유전층(105)의 상부 표면 및 개구(301)의 측벽 상에 금속층(302)이 형성된다.
도 21을 참조하면, 금속 에치 백 공정이 수행되어 금속 층(302)의 부분이 제거되고 그에 따라 개구(301)의 측벽 상에 금속 스페이서가 형성된다. 이어서, 유전체 증착 및 평탄화 공정들이 수행되어 개구(301)를 채우는 유전층(303)이 형성된다. 일부 실시예들에서, 유전층(303)은 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 유전체를 포함하고, 실리콘 나이트라이드는 488 나노미터의 파장을 갖는 배경 광(background light)을 흡수하는데 적합하다. 다음에, 증착, 리소그래피, 및 식각 공정들을 포함하는 제조 공정들에 의해 오프닝(147A)을 갖는 금속 층(147)이 형성되고, 상기 오프닝(137A)은 직사각형 오프닝일 수 있다. 상기 금속층(147)은 차광층으로서의 역할을 수행하며, 상기 오프닝(147A)은 샘플-유지 부분(23)으로부터의 광을 수신하기 위한 광 감지 구역(55)을 노출시키고, 반면에 상기 금속층(147)은 다른 구역들을 덮는다. 또한, 상기 금속층(147)은 와이어 본딩에 의한 외부 인쇄 회로 기판(PCB)으로의 전기적 연결을 형성하기 위한 콘택 패드로서의 기능을 수행할 수 있다. 일부 실시예에서, 상기 금속층(147)의 두께는 아래의 금속층의 두께보다 더 크고, 상기 금속층(147)의 두께는 바람직하게는 4000 옹스트롬보다 크다.
도 22를 참조하면, 유전체 증착 및 평탄화 공정이 수행되어 금속층(147) 상에 유전층(304)이 형성되고 개구(301) 및 오프닝(147A)이 채워진다. 일부 실시예들에서, 유전체 증착은 PECVD 공정이며, 평탄화는 옥사이드 CMP 공정이다. 일부 실시예들에서, 유전체 증착은 스핀-온 글래스(SOG), SOG 경화, SOG 에칭 백, 및 PECVD 공정을 포함한다. 일부 실시예들에서, 유전층(304)은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하고, 실리콘 나이트라이드는 488 나노미터의 파장을 갖는 배경 광을 흡수하는데 적합하다.
도 23을 참조하면, 증착 공정이 수행되어 금속-간 유전층(105) 위에 필터층(119)이 형성된다. 다음에, 증착 공정들이 수행되어 상기 필터층(119) 위에 하부 클래딩 층(121) 및 코어층(123)이 형성된다; 이어서, 증착, 리소그래피 및 에칭 공정들이 광 감지 구역(55) 위에 샘플-유지 부분(23)을 갖는 상부 클래드 층(125)에 수행된다.
일부 실시예에서, 필터층(119)은 검체(231)로부터 방출된 파장에 투명하고 샘플-유지 부분(23)으로부터의 방출 광(81)은 필터층(119)을 통해 상기 광-감지 구역(55)을 향하여 이동한다. 하부 클래딩 층(121), 코어층(123), 및 상부 클래딩 층(125)은 도파로 구조(120)를 형성한다. 일부 실시예들에서, 하부 클래딩 층(121) 및 상부 클래딩 층(125)은 SiO2와 같은 옥사이드를 포함한다. 일부 실시예들에서, 코어층(123)은 Ta2O5 또는 SiON와 같은 유전체를 포함한다.
본 발명의 일부 실시예들은 광 센서를 제공한다. 상기 광 센서는 전기 회로 영역 및 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 샘플-유지 부분과 상기 광 감지 영역 사이의 광-가이딩 구조물, 상기 전기 회로 영역 상의 전기적 상호연결 구조물을 포함한다. 상기 전기적 상호연결 구조물은 상기 광-가이딩 구조물과 일체로 형성되고, 상기 광-가이딩 구조물은 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된다.
본 발명의 일부 실시예들은 광 센서를 제공한다. 상기 광 센서는 전기 회로 영역 및 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 전기 회로 영역 상의 적어도 하나의 전기 콘택, 및 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된 적어도 하나의 제1 광-가이딩 부분을 포함한다. 상기 반도체 층은 수평 상부 표면을 갖고, 상기 적어도 하나의 제1 광-가이딩 부분은 상기 샘플-유지 부분과 상기 광 감지 영역 사이에 있으며, 상기 적어도 하나의 전기 콘택 및 상기 적어도 하나의 제1 광-가이딩 부분은 실질적으로 동일한 수평 평면에서 연장되고, 상기 수평 평면은 상기 수평 상부 표면 위에서 평행하다.
본 발명의 일부 실시예들은 광 센서를 제공한다. 상기 광 센서는 광 감지 영역을 포함하는 반도체 층, 상기 광 감지 영역 상의 샘플-유지 부분, 상기 샘플-유지 부분으로부터 상기 광 감지 영역으로 방출 광을 향하게 구성된 광-가이딩 구조물을 포함한다. 상기 광-가이딩 구조물은 상기 반도체 층의 수평 상부 표면으로부터 연장되는 적어도 하나의 광-가이딩 스페이서를 포함하며, 상기 광-가이딩 구조물은 상기 샘플-유지 부분 근처에 테이퍼링 상단부(tapering top end)를 갖는다.
상기 광-가이딩 구조물은 빛의 산란을 방지하도록 설계된다. 상기 광-가이딩 구조물의 설계로 인해, 샘플 유지 부분으로부터의 방출 광은 보다 효율적으로 광 감지 영역 내 광 감지 구역으로 향해질 수 있다. 나아가, 광-가이딩 구조물의 제조는 백-엔드-오브-라인(BEOL) 금속화 기술에 따르고, 전기적 상호연결 구조물 및 광-감지 구역의 다중-접합 포토다이오드와 동일한 다이 내에서 동일한 제조 공정에 의해 제조될 수 있다. 또한, 광-가이딩 구조물, 전기적 상호연결 구조물 및 상기 광-감지 구역의 다중-접합 포토다이오드는 2개의 분리된 장치들이 아닌 동일한 제조 프로세스에 의한 동일한 다이에 집적된다. 따라서, 광 센서의 크기가 극적으로 감소될 수 있다.
본 발명 및 그 이점들이 상세히 설명되었지만, 다양한 변화들, 대체들 및 변경들이 첨부된 청구항들에 의해 정의된 바와 같이 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있음이 이해되어야 한다. 예를 들어, 전술한 프로세스들 중 많은 부분이 다른 방법들로 구현될 수 있으며 다른 프로세스들 또는 이들의 조합으로 대체될 수 있다.
또한, 본 출원서의 범위는 명세서에 기재된 프로세스, 기계, 제조물, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들에 한정되는 것을 의도하는 것이 아니다. 당해 기술분야의 통상의 기술자가 본 발명의 개시서로부터 용이하게 이해할 것과 마찬가지로, 현재 존재하거나 이후 개발된 프로세스들, 기계들, 제조물들, 물질의 조성들, 수단, 방법들 또는 단계들로서, 본원에 기재된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 단계들은, 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 공정들, 기계들, 제조물들, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.

Claims (20)

  1. 광 센서를 제조하는 방법으로서,
    전기 회로 영역 및 광 감지 영역을 갖는 반도체 층을 제공하는 단계;
    상기 전기 회로 영역 바로 위에 제1 전기 콘택을 형성하는 단계;
    상기 제1 전기 콘택을 형성하는 단계와 동시에 상기 광 감지 영역 바로 위에 제1 광 가이딩 부분을 형성하는 단계;
    상기 제1 전기 콘택 바로 위에 제1 금속층을 형성하는 단계;
    상기 제1 전기 콘택 바로 위에 상기 제1 금속층을 형성하는 단계와 동시에 상기 제1 광 가이딩 부분 바로 위에 제2 광 가이딩 부분을 형성하는 단계;
    상기 전기 회로 영역 및 상기 광 감지 영역을 완전히 덮는 두꺼운 금속층을 형성하는 단계; 및
    상기 두꺼운 금속층에 애퍼처를 형성하는 단계로서, 상기 애퍼처는 상기 광 감지 영역과 정렬되는, 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제1 전기 콘택 및 상기 제1 광 가이딩 부분은 텅스텐을 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 제1 금속층을 형성하는 단계와 동시에 상기 제2 광 가이딩 부분을 형성하는 단계는 :
    상기 전기 회로 영역 및 상기 광 감지 영역 위에 알루미늄층을 패터닝하는 단계; 및
    상기 알루미늄층을 패터닝한 후, 상기 알루미늄층 위에 컨포멀하게(conformably) 고밀도 플라즈마 증착 작업에 의해 하부 유전체 층을 형성하는 단계를 포함하는, 방법.
  4. 청구항 3에 있어서,
    플라즈마 강화 증착 공정에 의해 상기 하부 유전체 층 상에 상부 유전체 층을 형성하는 단계; 및
    상기 전기 회로 영역 위의 상기 제1 금속 층에 직접(directly) 전기 비아를 형성하고, 그리고 상기 광 감지 영역 위의 상기 제2 광 가이딩 부분에 직접 제3 광 가이딩 부분을 형성하는 단계를 더 포함하며,
    상기 제1 금속 층, 상기 전기 비아 및 상기 제3 광 가이딩 부분은 금속간 유전체(intermetal dielectric)들에 의해 둘러싸여진, 방법.
  5. 청구항 4에 있어서,
    상기 전기 회로 영역 위에 다수의 금속층들 및 전기 비아들을 형성하는 단계; 및
    상기 광 감지 영역 위에 다수의 광 가이딩 부분들을 형성하는 단계를 더 포함하며,
    상기 두꺼운 금속층은 상기 다수의 금속층들, 전기 비아들, 광 가이딩 부분들 및 금속간 유전체들 위에 형성되며, 상기 두꺼운 금속층은 상기 다수의 금속층들 중 임의의 금속층보다 두꺼운, 방법.
  6. 청구항 5에 있어서,
    스핀-온 글래스 작업에 의해 상기 애퍼처에 유전체를 충전하는 단계를 더 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 제1 금속층을 형성하는 단계와 동시에 상기 제2 광 가이딩 부분을 형성하는 단계는 :
    상기 전기 회로 영역 및 상기 광 감지 영역 위에 적어도 하나의 애퍼처를 갖는 금속간 유전체들을 형성하는 단계; 및
    상기 적어도 하나의 애퍼처에 구리층을 형성하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 구리층을 형성하는 단계는 증착 작업 및 평탄화 작업(planarization operation)을 포함하는, 방법.
  9. 삭제
  10. 삭제
  11. 청구항 1에 있어서,
    상기 전기 회로 영역 및 상기 광 감지 영역 위에 그리고 상기 전기 회로 영역 및 상기 광 감지 영역에 걸쳐서 필터층을 형성하는 단계;
    상기 필터층 위에 도파로 구조물을 형성하는 단계; 및
    상기 도파로 구조물에 샘플-유지 부분을 형성하는 단계를 더 포함하며,
    상기 도파로 구조물은 상기 샘플-유지 부분에 배치된 샘플 상에 비추도록(shining) 제1 광을 샘플에 향하게 하도록 구성되며, 상기 필터층은 상기 제1 광이 상기 샘플 상에 비추어진 결과로서 상기 샘플로부터 방출되는 제2 광에 대해 투명한, 방법.
  12. 광 센서를 제조하는 방법으로서,
    전기 회로 영역 및 광 감지 영역을 갖는 반도체 층을 제공하는 단계;
    상기 전기 회로 영역 바로 위에 전기 콘택을 형성하는 단계;
    상기 광 감지 영역을 금속간 유전체들로 덮으면서 상기 전기 콘택 위에 다수의 금속층들 및 금속 비아들을 형성하는 단계;
    상기 다수의 금속층들 및 금속 비아들을 형성한 후에 상기 광 감지 영역 위에서 상기 금속간 유전체에 애퍼처를 형성하는 단계로서, 상기 애퍼처는 상기 반도체 층의 상기 광 감지 영역을 노출시키는, 단계; 및
    상기 금속간 유전체의 상부면 위에서 상기 애퍼처의 측벽과 일치하는 금속층을 증착하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 금속층을 에치 백하여 상기 애퍼처의 측벽에서만 금속 스페이서를 획득하는 단계;
    상기 애퍼처에 유전체를 증착하고 상기 금속층을 덮는 단계; 및
    상기 금속간 유전체의 상부면으로부터 상기 유전체를 제거하는 단계를 더 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 금속간 유전체의 상부면에 두꺼운 금속층을 형성하는 단계; 및
    상기 두꺼운 금속층에 상기 광 감지 영역과 정렬되는 개구부를 형성하는 단계를 더 포함하며,
    상기 두꺼운 금속층은 상기 전기 회로 영역을 덮는, 방법.
  15. 청구항 14에 있어서,
    상기 전기 회로 영역 및 상기 광 감지 영역 위에 그리고 상기 전기 회로 영역 및 상기 광 감지 영역에 걸쳐서 필터층을 형성하는 단계;
    상기 필터층 위에 도파로 구조물을 형성하는 단계;
    상기 도파로 구조물에 샘플-유지 부분을 형성하는 단계를 더 포함하며,
    상기 도파로 구조물은 450 nm 내지 500 nm의 파장을 갖는 제1 광을 상기 샘플-유지 부분에 배치된 샘플에 비추도록 구성되며, 상기 필터층은 488 nm의 파장을 갖는 배경광을 흡수하도록 구성되는, 방법.
  16. 청구항 12에 있어서,
    상기 금속간 유전체에 상기 애퍼처를 형성하는 단계는 상기 금속간 유전체에서 60도 내지 89.5도의 끼인각을 갖는 경사진 측벽을 갖는 테이퍼링된(tapered) 애퍼처를 형성하는 단계를 포함하는, 방법.
  17. 청구항 12에 있어서,
    상기 다수의 금속층들 및 금속 비아들을 형성하는 단계는 구리층들 또는 알루미늄층들을 형성하는 단계를 포함하는, 방법.
  18. 광 센서를 제조하는 방법으로서,
    전기 회로 영역 및 광 감지 영역을 갖는 반도체 층을 제공하는 단계;
    상기 전기 회로 영역 위에 전기적 상호연결 구조물을 형성하는 단계;
    상기 전기적 상호연결 구조물을 형성하는 단계와 동시에 상기 광 감지 영역 위에 광-가이딩 구조물을 형성하는 단계로서, 상기 광-가이딩 구조물 및 상기 전기적 상호연결 구조물은 동일 평면상의 상면을 가지는, 단계; 및
    상기 동일 평면상의 상면을 완전히 덮는 두꺼운 금속층을 형성하는 단계;
    상기 두꺼운 금속층에 상기 광 감지 영역과 정렬되는 개구부를 형성하는 단계; 및
    스핀-온 글래스 작업에 의해 상기 개구부를 채우는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서,
    상기 광-가이딩 구조물은 상면도 관점에서의 링 내에 배열된 다수의 광-가이딩 스페이서들을 포함하는, 방법.
  20. 청구항 18에 있어서,
    상기 광-가이딩 구조물 및 상기 전기적 상호연결 구조물은 구리 또는 알루미늄으로 구성되는, 방법.
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