KR101992729B1 - 메모리 활성화 방법 및 장치 - Google Patents

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KR101992729B1
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Abstract

컴퓨터 분야에 관한 메모리 활성화 방법 및 장치가 제공된다. 본 해결 방안에서, 메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청이 획득되고(100), 메모리의 스케줄링 될 큐가 제2 메모리 액세스 요청을 위해 검색되고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우 및 제2 서브-로우는 메모리 내에서 동일한 로우 내에 위치되고(110), 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청이 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 결합되고(120), 제1 활성화 지시가 메모리에게 송신된다(130). 이러한 방법으로, 제1 서브-로우 및 제2 서브-로우가 동시에 활성화될 수 있고, 제1 서브-로우의 활성화 이후에 제1 서브-로우가 위치된 로우를 프리차지하고 이후 제2 서브-로우를 활성화할 필요가 없다. 그러므로, 메모리 활성화의 효율이 향상된다.

Description

메모리 활성화 방법 및 장치{MEMORY ACTIVATION METHOD AND APPARATUS}
본 발명은 컴퓨터 분야에 관련된 것이고, 특히 메모리 활성화 방법 및 장치에 관한 것이다.
현재 메모리의 전력 소모는 데이터 센터의 전력 소모의 25% 내지 40%를 차지한다. 하나의 메모리는 로우(row)-컬럼(column) 구조를 가지며, 임의의 로우와 임의의 컬럼을 교차하여 형성된 셀은 저장 단위이다. 따라서 임의의 저장 단위는 하나의 로우 번호와 하나의 컬럼 번호에 대응한다. 로우 내의 저장 장치가 액세스 될 때, 전체 로우가 먼저 활성화될 필요가 있다. 번호가 "00"인 저장 단위(즉, 로우 0 및 컬럼 0에 위치되는 저장 단위)가 액세스 될 때, 로우 0 내에 위치된 9개의 저장 단위가 먼저 활성화될 필요가 있고, 활성화의 전력 소모는 메모리의 전력 소모의 적어도 85%를 차지한다. 따라서, 현재의 데이터 센터는 비교적 큰 전력 소모를 갖는다.
데이터 센터의 전력 소모를 줄이기 위해, 미세 단위(fine-granularity) 로우를 사용하여 메모리에 액세스하는 방법이 제시된다. 상기 해결 방안의 주된 아이디어는, 액세스 될 저장 단위만이 활성화 동안 매번 활성화될 필요가 있고, 활성화될 저장 단위와 동일한 로우에 위치된 모든 저장 단위는 활성화될 필요가 없다는 것이다. 로우 활성화 지시를 수신하면, 메모리는 로우를 즉시 활성화하지 않는다. 대신, 컬럼 활성화 지시를 수신하면, 메모리는 로우 활성화 지시 내의 로우 주소 및 컬럼 활성화 지시 내의 컬럼 주소에 따라 활성화될 저장 단위를 결정하고, 이후 저장 단위를 활성화한다. 그러므로, 데이터 센터의 전력 소모가 감소된다.
하지만, 앞서 설명한 해결 방안에서, 복수의 저장 단위를 동시에 활성화 될 수 없고, 대신 저장 단위가 매번 활성화될 때, 저장 단위는 프리차지(precharge)될 필요가 있고, 그때 활성화 조작이 다음 저장 단위에 대해 수행될 수 있다. 그러므로, 현재의 메모리 활성화 방법은 상대적으로 낮은 효율성이라는 단점을 갖는다.
본 발명의 실시예는, 메모리 활성화 방법에서의 상대적으로 낮은 효율인 종래 기술의 단점을 극복하기 위한, 메모리 활성화 방법 및 장치를 제공한다.
본 발명의 실시예에서 제공된 구체적인 기술적 해결 방안은 아래와 같다.
제1 측면에 따르면, 메모리 활성화 방법이 제공된다. 상기 메모리 활성화 방법은,
메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하는 단계;
제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(queue)를 검색하는 단계 - 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우 및 제2 서브-로우는 메모리 내의 동일한 로우 내에 위치됨 -;
메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청을 결합하는 단계; 및
제1 활성화 지시를 메모리에게 송신하는 단계
를 포함한다.
제1 측면을 참조하여, 제1 가능한 구현 방식에서, 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색하는 단계 이후에 메모리 활성화 방법은,
서브-로우 선택 벡터를 생성하고, 서브-로우 선택 벡터를 메모리에게 송신하는 단계를 더 포함하고,
여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용된다.
제2 측면에 따르면, 메모리 활성화 방법이 제공된다. 상기 메모리 활성화 방법은,
메모리 내의 제1 서브-로우(sub-row) 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하는 단계; 및
제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 단계를 포함하고, 여기서 제1 서브-로우 및 제2 서브-로우는 모두 메모리 내의 동일한 로우 내에 위치된다.
제2 측면을 참조하여, 제1 가능한 구현 방식에서, 제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 단계 이전에 메모리 활성화 방법은,
메모리 컨트롤러에 의해 송신되는 서브-로우 선택 벡터를 수신하는 단계를 더 포함하고, 여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용되고,
제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 단계는 구체적으로,
제1 활성화 지시 내의 서브-로우 선택 벡터에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 단계를 포함한다.
제3 측면에 따르면, 메모리 컨트롤러가 제공된다. 상기 메모리 컨트롤러는,
메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된 요청 분배 모듈;
제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(queue)를 검색하도록 구성되고, 또한 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청을 결합하도록 구성된 메모리 스케줄러 - 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우 및 제2 서브-로우는 메모리 내의 동일한 로우 내에 위치됨 -; 및
제1 활성화 지시를 메모리에게 송신하도록 구성된 명령 스케줄러를 포함한다.
제3 측면을 참조하여, 제1 가능한 구현 방식에서, 메모리 스케줄러는 또한,
서브-로우 선택 벡터를 생성하고, 서브-로우 선택 벡터를 메모리에게 송신하도록 구성되고,
여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용된다.
제4 측면에서, 메모리 모듈이 제공된다. 상기 메모리 모듈은,
메모리 내의 제1 서브-로우(sub-row) 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하도록 구성된 래치(latch); 및
래치로부터 획득된 제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하도록 구성된 서브-로우 선택 디코더를 포함하고,
여기서 제1 서브-로우 및 제2 서브-로우는 모두 메모리 내의 동일한 로우 내에 위치된다.
제4 측면을 참조하여, 제1 가능한 구현 방식에서, 래치는 또한,
메모리 컨트롤러에 의해 송신되는 서브-로우 선택 벡터를 수신하도록 구성되고, 여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용되고,
서브-로우 선택 디코더는 구체적으로,
제1 활성화 지시 내의 서브-로우 선택 벡터에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하도록 구성된다.
제5 측면에 따르면, 메모리 컨트롤러가 제공된다. 상기 메모리 컨트롤러는,
메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된, 요청 분배 모듈;
요청 분배 모듈에 의해 획득된 제1 메모리 액세스 요청을 획득하고, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하도록 구성된 메모리 스케줄러; 및
메모리 스케줄러로부터 획득된 제1 활성화 지시를 메모리에게 송신하도록 구성된 명령 스케줄러
를 포함하고,
여기서, 요청 분배 모듈은 또한, 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(queue)를 검색하도록 구성되고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치되며,
메모리 스케줄러는 또한, 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하도록 구성되고,
명령 스케줄러는 또한, 메모리 스케줄러로부터 획득된 제2 활성화 지시를 메모리에게 송신하도록 구성되고,
여기서, 제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제5 측면을 참조하여, 제1 가능한 구현 방식에서, 요청 분배 모듈은 또한,
메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하도록 구성되고,
여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
메모리 스케줄러는 구체적으로,
제1 활성화 지시를 생성하기 위해 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하도록 구성된다.
제5 측면 또는 제5 측면의 제1 가능한 구현 방식을 참조하여, 제2 가능한 구현 방식에서, 요청 분배 모듈은 또한,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하도록 구성되고,
여기서 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고, 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
메모리 스케줄러는 구체적으로,
제2 활성화 지시를 생성하기 위해 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하도록 구성된다.
제5 측면의 제2 가능한 구현 방식을 참조하여, 제3 가능한 구현 방식에서, 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제6 측면에 따르면, 메모리 모듈이 제공된다. 상기 메모리 모듈은,
메모리 내의 제1 서브-로우(sub-row)를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하도록 구성된 제1 래치(latch);
제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화하도록 구성된 제1 서브-로우 선택 디코더;
메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하도록 구성된 제2 래치; 및
제2 활성화 지시에 따라 메모리 내에 위치된 제2 서브-로우를 활성화하도록 구성된 제2 서브-로우 선택 디코더를 포함하고,
여기서 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치되고,
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고,
제1 래치 및 제2 래치는 모두 데이터 캐싱(data caching)을 수행하도록 구성된 글로벌 캐시(global cache)에 연결된다.
제6 측면을 참조하여, 제1 가능한 구현 방식에서, 제1 활성화 지시는 또한 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되며,
제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제6 측면 및 제6 측면의 제1 가능한 구현 방식을 참조하여, 제2 가능한 구현 방식에서, 제2 활성화 지시는 또한 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고,
제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제7 측면에 따르면, 메모리 활성화 방법이 제공된다. 상기 메모리 활성화 방법은,
메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하는 단계;
제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하고, 제1 활성화 지시를 메모리에게 송신하는 단계;
제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(queue)를 검색하는 단계 - 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되고, 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되며, 제2 서브-로우는 제2 서브어레이 내에 위치됨 -; 및
제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하고, 제2 활성화 지시를 메모리에게 송신하는 단계
를 포함하고,
여기서 제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하며, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제7 측면을 참조하여, 제1 가능한 구현 방식에서, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하기 전에, 메모리 활성화 방법은,
메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하는 단계를 더 포함하고,
여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하는 것은 구체적으로,
제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하는 것을 포함한다.
제7 측면 및 제7 측면의 제1 가능한 구현 방식을 참조하여, 제2 가능한 구현 방식에서, 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하기 전에, 메모리 활성화 방법은,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하는 단계를 더 포함하고,
여기서 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고, 제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하는 것은 구체적으로,
제2 활성화 지시를 생성하기 위해서 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하는 것을 포함한다.
제7 측면의 제2 가능한 구현 방식을 참조하여, 제3 가능한 구현 방식에서, 제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제8 측면에 따르면, 메모리 활성화 방법이 제공된다. 상기 메모리 활성화 방법은,
메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하는 단계;
제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화하는 단계;
메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하는 단계; 및
제2 활성화 지시에 따라서 메모리 내에 위치된 제2 서브-로우를 활성화하는 단계
를 포함하고,
여기서 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치되고, 제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하고,
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
제1 래치 및 제2 래치는 모두 데이터 캐싱(data caching)을 수행하도록 구성된 글로벌 캐시(global cache)에 연결된다.
제8 측면을 참조하여, 제1 가능한 구현 방식에서, 제1 활성화 지시는 또한, 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고,
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고,
제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화하는 단계는 구체적으로,
제1 활성화 지시에 따라 메모리 내의 제1 래치(latch)가, 메모리 내에 위치된 제1 서브-로우 및 제3 서브-로우를 활성화하는 단계를 포함한다.
제8 측면 및 제8 측면의 제1 가능한 구현 방식을 참조하여, 제2 가능한 구현 방식에서, 제2 활성화 지시는 또한, 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해 사용되고, 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고,
제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고,
제2 활성화 지시에 따라 메모리 내에 위치된 제2 서브-로우를 활성화하는 단계는 구체적으로,
제2 활성화 지시에 따라 메모리 내의 제2 래치가, 메모리 내에 위치된 제2 서브-로우 및 제4 서브-로우를 활성화하는 단계를 포함한다.
본 발명의 이익이 되는 효과는 아래와 같다.
종래 기술에서, 복수의 저장 단위가 동시에 활성화될 수 없지만, 대신에, 저장 단위가 활성화된 이후 매번, 저장 단위는 프리차지될 필요가 있고, 다음 활성화 조작이 다음 저장 단위에 대해 수행될 수 있다. 그러므로, 현재 메모리 활성화 방법은 상대적으로 낮은 효율의 단점을 갖는다. 본 발명의 실시예에서, 메모리의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청이 획득된 후, 제1 서브-로우는 즉시 활성화되지 않는다. 그 대신에, 메모리의 스케줄링 될 큐가 메모리의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되는 제2 메모리 액세스 요청을 위해 검색되고, 여기서 제1 서브-로우 및 제2 서브-로우는 메모리의 동일한 로우에 위치된다. 그 다음, 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청은 제1 활성화 지시를 생성하기 위해 결합되며, 여기서 제1 활성화 지시는 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용된다. 제1 활성화 지시는 메모리에게 송신된다. 이러한 방식으로, 제1 서브-로우 및 제2 서브-로우가 동시에 활성화될 수 있고, 제1 서브-로우의 활성화 이후에, 제1 서브-로우이 위치된 로우를 프리차지하는 것과 이후 제2 서브-로우를 활성화하는 것이 불필요하다. 그러므로, 메모리 활성화의 효율이 향상된다.
도 1a는 본 발명의 일 실시예에 따른 메모리 활성화의 흐름도이다;
도 1b는 본 발명의 일 실시예에 따른 서브-로우 선택 벡터의 개략도이다;
도 2는 본 발명의 일 실시예에 따른 메모리 활성화의 또 다른 흐름도이다;
도 3은 본 발명의 일 실시예에 따른 메모리 컨트롤러의 개략도이다;
도 4는 본 발명의 일 실시예에 따른 메모리 모듈의 개략도이다;
도 5a는 본 발명의 일 실시예에 따른 메모리 컨트롤러의 또 다른 개략도이다;
도 5b는 본 발명의 일 실시예에 따른 메모리의 개략도이다;
도 6은 본 발명의 일 실시예에 따른 메모리 모듈의 또 다른 개략도이다;
도 7은 본 발명의 일 실시예에 따른 메모리 활성화의 또 다른 흐름도이다;
도 8은 본 발명의 일 실시예에 따른 메모리 활성화의 또 다른 흐름도이다;
도 9는 본 발명의 일 실시예에 따른 메모리 컨트롤러의 또 다른 개략도이다;
도 10은 본 발명의 일 실시예에 따른 메모리 모듈의 또 다른 개략도이다;
도 11은 본 발명의 일 실시예에 따른 메모리 활성화의 또 다른 흐름도이다; 그리고
도 12는 본 발명의 일 실시예에 따른 메모리 활성화의 또 다른 흐름도이다.
본 발명의 실시예들의 목적, 기술적 해결 방안 및 장점들을 보다 명확하게 하기 위해, 본 발명의 실시예에서 첨부된 도면들을 참조하여 본 발명의 실시예의 기술적 해결 방안을 다음과 같이 명확하고 완전하게 설명한다. 명백하게, 설명된 실시예는 본 발명의 일부 실시예에 불과하고, 전부가 아니다. 창의적인 노력 없이 본 발명의 실시예에 기초하여 당업자에 의해 획득된 다른 모든 실시예는 본 발명의 보호 범위 내에 있다.
또한, "시스템" 및 "네트워크"라는 용어는 본 명세서에서 상호교환적으로 사용될 수 있다. 본 명세서에서 "및/또는"은 관련된 객체를 설명하기 위한 연관 관계만을 기술하고 3개의 관계가 존재할 수 있음을 나타낸다. 예를 들어, A 및/또는 B는 다음 세 가지 경우, A만 존재하는 경우, A와 B가 모두 존재하는 경우, B만 존재하는 경우를 나타낸다. 또한, 본 명세서에서 문자 "/"는 일반적으로 관련 객체들 간의 "또는" 관계를 나타낸다.
아래에서는 첨부된 도면을 참조하여 본 발명의 구현 예를 상세하게 설명한다. 여기에 기술된 실시예는 단지 본 발명을 설명하기 위해 사용되었으며, 본 발명을 제한하기 위해 의도되지 않았다는 것이 이해되어야 한다. 게다가, 본 출원의 실시예 및 실시예의 특징은, 서로 충돌하지 않는 한, 서로 조합 될 수 있다.
아래에서는 첨부된 도면을 참조하여 본 발명의 바람직한 구현 방식을 상세하게 설명한다.
도 1a에서 보여진 대로, 본 발명의 일 실시예에서, 메모리 활성화의 과정은 아래와 같다.
단계 100: 메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득한다.
단계 110: 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(to-be-scheduled queue)를 검색한다. 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해서 사용되며, 제1 서브-로우 및 제2 서브-로우는 메모리 내의 동일한 로우 내에 위치된다.
단계 120: 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청을 결합한다.
단계 130: 제1 활성화 지시를 메모리에게 송신한다.
본 발명의 본 실시예에서, 활성화될 제1 서브-로우 및 제2 서브-로우가 위치되는 로우의 로우 주소(row address)가 동일한지 여부가 활성화될 제1 서브-로우 및 제2 서브-로우가 동일한 로우 내에 위치되는지 여부를 확인하기 위해서 검증될 수 있다.
본 발명의 본 실시예에서, 메모리가 어떤 서브-로우가 활성화될 필요가 있는지 및 어떤 서브-로우가 활성화될 필요가 없는지를 알도록 하기 위해서, 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색한 이후에, 아래 조작,
서브-로우 선택 벡터를 생성하고, 서브-로우 선택 벡터를 메모리에게 송신하는 것이 더 포함된다.
여기서 서브-로우 선택 벡터는 활성화될 서브-로우가 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용된다.
예를 들어, N개의 서브-로우는 하나의 로우에 위치되고, 서브-로우 선택 벡터 내의 각 값은 하나의 서브-로우에 대응하고, 상기 값은 대응하는 서브-로우가 활성화될 것인지 아닌지를 나타내기 위해 사용된다. 도 1b에 보여진 대로, 서브-로우 선택 벡터의 값이 0일 때, 그것은 대응하는 서브-로우가 활성화될 것임을 나타낸다. 서브-로우 선택 벡터의 값이 1일 때, 그것은 대응하는 서브-로우가 활성화되지 않을 것임을 나타낸다. 분명히, 대응하는 서브-로우가 활성화될 것인지 여부는 다른 형태로 표시될 수 있으며, 상세한 설명은 여기에 기술되지 않는다.
본 발명의 본 실시예에서, 서브-로우 선택 벡터는 제1 활성화 지시와 동시에 송신될 수 있다. 예를 들어, 서브-로우 선택 벡터는 제1 활성화 지시 내에 부가되고, 이 경우, 구체적인 구현에서, 서브-로우 선택 벡터 및 제1 활성화 지시는 메모리 버스 상에 동시에 쓰여진다. 대안적으로, 서브-로우 선택 벡터는 제1 활성화 지시가 송신되기 전에 송신될 수 있고, 이 경우, 구체적인 구현에서, 제1 활성화 지시가 메모리 버스 상에 쓰여지기 전에, 서브-로우 선택 벡터가 버스를 사용하여 쓰여진다.
본 발명의 본 실시예에서, 제1 서브-로우 및 제2 서브-로우가 활성화된 이후에, 제1 서브-로우 내의 데이터 및 제2 서브-로우 내의 데이터가 대응하는 서브-로우 캐시(cache)에 페치(fetch)된다. 선택되지 않은 서브-로우는 활성화되지 않고, 대응하는 데이터는 대응하는 서브-로우 캐시로 페치되지 않는다.
본 해결 방안에서, 제1 메모리 액세스 요청이 수신되면, 제1 메모리 액세스 요청이 액세스하도록 요청하는 제1 서브-로우는 즉시 활성화되지 않는다. 대신에, 메모리의 스케줄링 될 큐 내의 메모리 액세스 요청들이 제2 메모리 액세스 요청에 대해 검색하도록 스케줄링 된다. 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청은 제1 활성화 지시로 결합되고, 제1 활성화 지시가 메모리에게 송신된다. 이러한 방식으로, 제1 서브-로우 및 제2 서브-로우는 동시에 활성화될 수 있고, 활성화 효율이 향상된다.
도 2에서 보여진 대로, 본 발명의 일실시예에서, 메모리 활성화의 다른 과정은 아래와 같다.
단계 200: 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하고, 여기서 제1 활성화 지시는 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제1 서브-로우 및 제2 서브-로우는 모두 메모리 내에서 동일한 로우 내에 위치된다.
단계 210: 제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화한다.
본 발명의 본 실시예에서, 제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 단계 이전에, 아래 조작,
메모리 컨트롤러에 의해 송신되는 서브-로우 선택 벡터를 수신하는 것이 더 포함된다.
여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해서 사용된다.
제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우가 활성화될 때, 아래 방식,
제1 활성화 지시 내의 서브-로우 선택 벡터에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하는 것이 사용될 수 있다.
앞서 설명한 대응하는 방법의 기술적 해결 방안에 기반하여, 도 3에서 보여진 대로, 본 발명의 일 실시예는 메모리 컨트롤러(3000)를 제공하고, 메모리 컨트롤러(3000)는 요청 분배 모듈(30), 메모리 스케줄러(31), 및 명령 스케줄러(32)를 포함한다.
요청 분배 모듈(30)은 메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된다.
메모리 스케줄러(31)는 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색하도록 구성되고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우 및 제2 서브-로우는 메모리 내에서 동일한 로우 내에 위치된다.
메모리 스케줄러(31)는 또한, 제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제2 메모리 액세스 요청을 결합하도록 구성되고, 여기서 제1 활성화 지시는 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용된다.
명령 스케줄러(32)는 제1 활성화 지시를 메모리에게 송신하도록 구성된다.
본 발명의 본 실시예에서, 메모리 스케줄러(31)는 또한,
서브-로우 선택 벡터를 생성하고, 서브-로우 선택 벡터를 메모리에게 송신하도록 구성되며,
여기서 서브-로우 선택 벡터는 활성화될 서브-로우들이 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해 사용된다.
앞서 설명한 대응하는 방법의 기술적 해결 방안에 기반하여, 도 4에 보여진 대로, 본 발명의 일 실시예는 메모리 모듈(4000)을 제공하고, 메모리 모듈(4000)은 래치(latch)(40) 및 서브-로우 선택 디코더(41)를 포함한다.
래치(40)는 메모리 내의 제1 서브-로우 및 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신된 제1 활성화 지시를 수신하도록 구성되고, 여기서 제1 서브-로우 및 제2 서브-로우는 메모리 내에서 동일한 로우 내에 위치된다.
서브-로우 선택 디코더(41)는 래치(40)에 의해 획득된 제1 활성화 지시에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하도록 구성된다.
래치(40)는 또한,
메모리 컨트롤러에 의해 송신된 서브-로우 선택 벡터를 수신하도록 구성되고, 여기서 서브-로우 선택 벡터는 활성화될 서브-로우가 제1 서브-로우 및 제2 서브-로우인 것을 확인하기 위해 사용된다.
서브-로우 선택 디코더(41)는 구체적으로,
제1 활성화 지시 내의 서브-로우 선택 벡터에 따라, 메모리 내에 위치된 제1 서브-로우 및 제2 서브-로우를 활성화하도록 구성된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해서, 도 5a에서 보여진 대로, 메모리 컨트롤러(5000)가 제공되고, 메모리 컨트롤러(5000)는 요청 분배 모듈(50), 메모리 스케줄러(51), 및 명령 스케줄러(52)를 포함한다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해, 도 5a에 보여진 대로, 메모리 컨트롤러(5000)가 제공되고, 메모리 컨트롤러(5000)는 요청 분배 모듈(50), 메모리 스케줄러(51), 및 명령 스케줄러(52)를 포함한다.
요청 분배 모듈(50)은 제1 메모리 액세스 요청을 획득하도록 구성되며, 여기서 제1 메모리 액세스 요청은 메모리의 제1 서브-로우에 액세스하도록 요청하기 위해 사용된다.
메모리 스케줄러(51)는 요청 분배 모듈(50)에 의해 획득된 제1 메모리 액세스 요청을 획득하고, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하도록 구성된다.
명령 스케줄러(52)는 메모리 스케줄러(51)로부터 획득된 제1 활성화 지시를 메모리에게 송신하도록 구성된다.
요청 분배 모듈(50)은 또한, 제2 메모리 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색하도록 구성되고, 여기서 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해서 사용되고, 제1 서브-로우는 제1 서브어레이에 위치되고, 제2 서브-로우는 제2 서브어레이에 위치된다.
메모리 스케줄러(51)는 또한 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하도록 구성된다.
명령 스케줄러(52)는 또한 메모리 스케줄러(51)로부터 획득된 제2 활성화 지시를 메모리에게 송신하도록 구성된다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응한다.
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
본 발명의 본 실시예에서, 서브어레이, 로우, 컬럼, 및 저장 단위 간의 관계는 도 5b에서 보여진다.
더 나아가, 본 발명의 본 실시예에서, 요청 분배 모듈(50)은 또한,
제3 메모리 액세스 요청을 획득하도록 구성되고, 여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
메모리 스케줄러(51)는 구체적으로,
제1 활성화 지시를 생성하기 위해 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하도록 구성된다.
본 발명의 본 실시예에서, 또한, 요청 분배 모듈(50)은 또한,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하도록 구성되고, 여기서 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고, 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
메모리 스케줄러(51)는 구체적으로,
제2 활성화 지시를 생성하기 위해 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하도록 구성된다.
본 발명의 본 실시예에서, 선택적으로, 제4 서브-로우에 포함된 임의의 저장 유닛에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 유닛에 대응하는 컬럼 번호 식별자와 서로 다르다.
본 해결 방안에서, 제1 서브-로우가 활성화된 이후에, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자가 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다를 때, 제1 서브-로우와 서로 다른 서브어레이 내에 위치되는 제2 서브-로우가 활성화될 수 있으며, 그에 따라 자원 활용이 향상된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해, 도 6에서 보여진 대로, 메모리 모듈(6000)이 제공되고, 메모리 모듈(6000)은 제1 래치(60), 제1 서브-로우 선택 디코더(61), 제2 래치(62), 및 제2 서브-로우 선택 디코더(63)를 포함한다.
제1 래치(60)는 메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하도록 구성된다.
제1 서브-로우 선택 디코더(61)는 제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화하도록 구성된다.
제2 래치(62)는 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하도록 구성된다.
제2 서브-로우 선택 디코더(63)는 제2 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제2 서브-로우를 활성화하도록 구성된다.
여기서 상기 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제1 래치 및 제2 래치는 모두 데이터 캐싱(data caching)을 수행하도록 구성된 글로벌 캐시(global cache)에 연결된다.
본 발명의 본 실시예에서, 또한 제1 활성화 지시는 또한 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치된다.
제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자가 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다를 때, 제2 래치는 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있으며, 이에 따라 자원 활용이 향상된다.
도 7에서 보여진 대로, 본 발명의 일실시예는, 메모리 활성화의 다른 과정은 아래와 같다.
단계 700: 메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득한다.
단계 710: 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하고, 제1 활성화 지시를 메모리에게 송신한다.
단계 720: 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색하고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되고, 제1 서브-로우는 제1 서브어레이 내에 위치되며, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
단계 730: 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하고, 제2 활성화 지시를 메모리에게 송신한다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하며, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
본 발명의 본 실시예에서, 또한, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하기 전에, 아래 조작,
메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하는 것이 더 포함되고, 여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하는 것은 구체적으로,
제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하는 것을 포함한다.
본 발명의 본 실시예에서, 또한, 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하기 전에, 아래 조작,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하는 것이 더 포함되고, 여기서 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고, 제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하는 것은 구체적으로,
제2 활성화 지시를 생성하기 위해서 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하는 것을 포함한다.
본 발명의 본 실시예에서, 선택적으로, 제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
본 해결 방안에서, 제1 서브-로우가 활성화된 이후에, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자가 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다를 때, 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우가 활성화될 수 있으며, 그에 따라 자원 활용이 향상된다.
도 8에서 보여진 대로, 본 발명의 일실시예에서, 메모리 활성화의 다른 과정은 아래와 같다.
단계 800: 메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신한다.
단계 810: 제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화한다.
단계 820: 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신한다.
단계 830: 제2 활성화 지시에 따라서 메모리 내에 위치된 제2 서브-로우를 활성화하고, 여기서 제1 서브-로우는 제1 서브어레이 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치되고, 제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응하며, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고, 제1 래치 및 제2 래치는 모두 데이터 캐싱을 수행하도록 구성된 글로벌 캐시에 연결된다.
본 발명의 본 실시예에서, 또한, 제1 활성화 지시는 또한, 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치된다.
제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제1 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제1 서브-로우를 활성화하는 단계는 구체적으로,
제1 활성화 지시에 따라 메모리 내의 제1 래치가, 메모리 내에 위치된 상기 제1 서브-로우 및 제3 서브-로우를 활성화하는 단계를 포함한다.
본 발명의 본 실시예에서, 선택적으로, 제2 활성화 지시는 또한, 상기 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해 사용되고, 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치된다.
제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르다.
제2 활성화 지시에 따라 메모리 내에 위치된 제2 서브-로우를 활성화하는 단계는 구체적으로,
제2 활성화 지시에 따라 메모리 내의 제2 래치가, 메모리 내에 위치된 제2 서브-로우 및 제4 서브-로우를 활성화하는 단계를 포함한다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자가 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 다를 때, 제2 래치는 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있으며, 그에 따라 자원 활용이 향상된다.
앞서 설명한 도 5a, 도 5b, 도 6, 도 7, 및 도 8은, 제1 서브-로우가 활성화된 이후에, 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자가 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다를 때에만, 제2 서브-로우가 활성화될 수 있다. 또한, 자원 활용을 향상시키기 위해서, 아래 해결 방안이 제안된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해, 도 9에서 보여진 대로, 메모리 컨트롤러(9000)이 제공되고, 메모리 컨트롤러(9000)는 요청 분배 모듈(90), 메모리 스케줄러(91), 및 명령 스케줄러(92)를 포함한다.
요청 분배 모듈(90)은 메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된다.
메모리 스케줄러(91)는 요청 분배 모듈(90)에 의해 획득된 제1 메모리 액세스 요청을 획득하고, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하도록 구성된다.
명령 스케줄러(92)는 메모리 스케줄러(91)로부터 획득된 제1 활성화 지시를 메모리에게 송신하도록 구성된다.
요청 분배 모듈(90)은 또한, 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐를 검색하도록 구성되고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해서 사용되고, 제1 서브-로우는 제1 서브어레이 내에 위치되며, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
메모리 스케줄러(91)는 또한 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하도록 구성된다.
명령 스케줄러(92)는 또한, 메모리 스케줄러(91)로부터 획득된 제2 활성화 지시를 메모리에게 송신하도록 구성된다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우는 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 발명의 본 실시예에서, 또한, 요청 분배 모듈(90)은 또한,
메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하도록 구성되고, 여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우는 제3 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
메모리 스케줄러(91)는 구체적으로,
제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하도록 구성된다.
본 발명의 본 실시예에서, 또한, 요청 분배 모듈(90)은 또한,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하도록 구성되고, 여기서 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치되고, 제4 서브-로우는 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
메모리 스케줄러(91)는 구체적으로,
제2 활성화 지시를 생성하기 위해서 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하도록 구성된다.
본 발명의 본 실시예에서, 선택적으로, 제4 서브-로우는 제3 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우가 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함할 때, 제2 래치가 또한 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있고, 이에 따라 자원 활용이 향상된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해서, 도 10에서 보여진 대로, 메모리 모듈(1000)이 제공되고, 메모리 모듈(1000)은 제1 래치(100), 제1 서브-로우 선택 디코더(101), 제2 래치(102), 및 제2 서브-로우 선택 디코더(103)를 포함한다.
제1 래치(100)는 메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하도록 구성된다.
제1 서브-로우 선택 디코더(101)는 제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화하도록 구성된다.
제2 래치(102)는 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하도록 구성된다.
제2 서브-로우 선택 디코더(103)는 제2 활성화 지시에 따라 메모리 내에 위치된 제2 서브-로우를 활성화하도록 구성된다.
제1 서브-로우는 제1 서브어레이 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우는 제1 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제1 래치(100) 또는 제2 래치(102) 중 어떤 것도 데이터 캐싱을 수행하도록 구성된 글로벌 캐시에 연결되지 않는다.
본 발명의 본 실시예에서, 또한, 제1 활성화 지시는 또한 메모리 내의 제3 서브-로우를 활성화하도록 요청하기 위해서 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치된다.
제2 서브-로우는 제3 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 발명의 본 실시예에서, 또한, 제2 활성화 지시는 또한, 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치된다.
제4 서브-로우는 제1 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제4 서브-로우는 제3 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우가 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함할 때, 제2 래치는 또한 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있고, 이에 따라 자원 활용이 향상된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해서, 도 11에서 보여진 대로, 또 다른 메모리 활성화 방법이 제공된다.
단계 1100: 메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득한다.
단계 1110: 제1 메모리 액세스 요청을 획득하고, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성한다.
단계 1120: 제1 활성화 지시를 메모리에게 송신한다.
단계 1130: 제2 메모리 액세스 요청에 대해 메모리의 스케줄링 될 큐(queue)를 검색하고, 여기서 메모리의 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 제2 메모리 액세스 요청은 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 제1 서브-로우는 제1 서브어레이 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
단계 1140: 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성한다.
단계 1150: 획득된 제2 활성화 지시를 메모리에게 송신한다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우는 제1 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 발명의 본 실시예에서, 또한, 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하기 전에, 다음 조작, 메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하는 것을 더 포함하고, 여기서 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치되고, 제2 서브-로우는 제3 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하는 것은 아래 방식, 제1 활성화 지시를 생성하기 위해서 제1 메모리 액세스 요청 및 제3 메모리 액세스 요청을 결합하는 것으로 구현될 수 있다.
본 발명의 본 실시예에서, 또한, 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하기 전에, 아래 조작,
메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해서 사용되는 제4 메모리 액세스 요청을 획득하는 단계가 더 포함될 수 있고, 여기서 제4 서브-로우 및 제2 서브-로우를 동일한 로우 내에 위치되고, 제4 서브-로우는 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하는 단계는, 제2 활성화 지시를 생성하기 위해서 제2 메모리 액세스 요청 및 제4 메모리 액세스 요청을 결합하는 단계 일 수 있다.
본 발명의 본 실시예에서, 선택적으로, 제4 서브-로우는 제3 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우가 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함할 때, 제2 래치는 또한 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있고, 이에 따라 자원 활용이 향상된다.
본 발명의 일 실시예에서, 저장 단위의 자원 활용을 향상시키기 위해, 도 12에서 보여진 대로, 또 다른 메모리 활성화 방법이 제공된다.
단계 1200: 메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신한다.
단계 1210: 제1 활성화 지시에 따라 메모리 내에 위치된 제1 서브-로우를 활성화한다.
단계 1220: 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신한다.
단계 1230: 제2 활성화 지시에 따라 메모리 내에 위치된 제2 서브-로우를 활성화한다.
제1 서브-로우는 제1 서브어레이 내에 위치되고, 제2 서브-로우는 제2 서브어레이 내에 위치된다.
제1 서브어레이 및 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자 및 하나의 컬럼 번호 식별자에 대응한다.
제2 서브-로우는 제1 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제1 래치 또는 제2 래치 중 어떤 것도 데이터 캐싱을 수행하도록 구성된 글로벌 캐시에 연결되지 않는다.
본 발명의 본 실시예에서, 또한, 제1 활성화 지시는 또한 메모리 내의 제3 서브-로우를 활성화하도록 요청하기 위해서 사용되고, 제3 서브-로우 및 제1 서브-로우는 동일한 로우 내에 위치된다.
제2 서브-로우는 제3 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 발명의 본 실시예에서, 또한, 제2 활성화 지시는 또한, 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 제4 서브-로우 및 제2 서브-로우는 동일한 로우 내에 위치된다.
제4 서브-로우는 제1 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
제4 서브-로우는 제3 서브-로우 내에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함한다.
본 해결 방안에서, 제1 래치가 제1 서브-로우를 활성화한 이후에, 제2 서브-로우가 제1 서브-로우에 포함된 저장 단위에 대응하는 컬럼 번호 식별자와 동일한 컬럼 번호 식별자를 갖는 저장 단위를 포함할 때, 제2 래치는 또한 제1 서브-로우와 서로 다른 서브어레이 내에 위치된 제2 서브-로우를 활성화할 수 있고, 이에 따라 자원 활용이 향상된다.
본 발명은 본 발명의 실시예에 따른 방법, 장치(시스템), 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 설명된다. 흐름도 및/또는 블록도 내의 각각의 프로세스 및/또는 각각의 블록을 구현하고 흐름도 및/또는 블록도 내의 프로세스 및/또는 블록의 조합을 구현하기 위해 컴퓨터 프로그램 명령어가 사용될 수 있다는 것이 이해되어야 한다. 이들 컴퓨터 프로그램 명령어들은 기계를 생성하기 위한 범용 컴퓨터, 또는 전용 컴퓨터, 또는 임베디드 프로세서, 또는 임의의 다른 프로그램 가능한 데이터 처리 장치의 프로세서에 제공 될 수 있어서, 컴퓨터 또는 임의의 다른 프로그램 가능한 데이터 처리 장치의 프로세서에 의해 실행되는 명령들은, 흐름도의 하나 이상의 프로세스 및/또는 블록도 내의 하나 이상의 블록에서 특정 기능을 구현하기 위한 장치를 생성한다.
이들 컴퓨터 프로그램 명령은 또한 컴퓨터 또는 임의의 다른 프로그램 가능 데이터 처리 장치가 특정 방식으로 동작하도록 지시할 수 있는 컴퓨터 판독 가능 메모리에 저장될 수 있어서, 컴퓨터 판독 가능 메모리에 저장된 명령은 지시 장치를 포함하는 가공품(artifact)을 생성한다. 지시 장치는 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서 특정 기능을 구현한다.
또한, 이들 컴퓨터 프로그램 명령은 컴퓨터 또는 다른 프로그램 가능한 데이터 처리 장치 상에 로딩되어, 일련의 조작 및 단계가 컴퓨터 또는 다른 프로그램 가능한 장치상에서 수행되어, 컴퓨터-구현 처리를 생성할 수 있다. 따라서, 컴퓨터 또는 다른 프로그램 가능한 장치에서 실행되는 명령은 흐름도의 하나 이상의 프로세스 및/또는 블록도의 하나 이상의 블록에서 특정 기능을 구현하는 단계를 제공한다.
본 발명의 몇몇 실시예가 설명되었지만, 당업자는 일단 기본적인 발명 개념을 학습하면 이들 실시예를 변경하고 수정할 수 있다. 따라서, 아래의 청구 범위는 본 발명의 범위 내에 있는 실시예 및 모든 변경 및 수정을 포함하는 것으로 해석되도록 의도된다.
당업자는 본 발명의 실시예들의 범위를 벗어나지 않으면서 본 발명의 실시예들에 대해 다양한 변경 및 변형을 할 수 있음은 자명하다. 본 발명은 아래의 청구 범위 및 그와 동등한 기술에 의해 정의된 보호 범위 내에서 제공된 이들의 변경 및 변형을 포함하도록 의도된다.

Claims (22)

  1. 메모리 제어기에 의해 수행되는 메모리 활성화 방법으로서,
    메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하는 단계;
    제2 메모리 액세스 요청에 대해 상기 메모리의 스케줄링 될 큐(queue)를 검색하는 단계 - 여기서 상기 메모리의 상기 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 상기 제2 메모리 액세스 요청은 상기 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 상기 제1 서브-로우 및 상기 제2 서브-로우는 상기 메모리 내의 동일한 로우 내에 위치됨 -;
    상기 메모리 내의 상기 제1 서브-로우 및 상기 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 상기 제1 메모리 액세스 요청 및 상기 제2 메모리 액세스 요청을 결합하는 단계; 및
    상기 제1 활성화 지시를 상기 메모리에게 송신하는 단계
    를 포함하는 메모리 활성화 방법.
  2. 제1항에 있어서,
    제2 메모리 액세스 요청에 대해 상기 메모리의 스케줄링 될 큐를 검색하는 단계 이후에 상기 메모리 활성화 방법은,
    서브-로우 선택 벡터를 생성하고, 상기 서브-로우 선택 벡터를 상기 메모리에게 송신하는 단계
    를 더 포함하고,
    여기서 상기 서브-로우 선택 벡터는 활성화될 서브-로우들이 상기 제1 서브-로우 및 상기 제2 서브-로우인 것을 확인하기 위해서 사용되는, 메모리 활성화 방법.
  3. 메모리 컨트롤러로서,
    메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된 요청 분배 모듈;
    제2 메모리 액세스 요청에 대해 상기 메모리의 스케줄링 될 큐(queue)를 검색하도록 구성되고, 또한 상기 메모리 내의 상기 제1 서브-로우 및 상기 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는 제1 활성화 지시를 생성하기 위해서 상기 제1 메모리 액세스 요청 및 상기 제2 메모리 액세스 요청을 결합하도록 구성된 메모리 스케줄러 - 여기서 상기 메모리의 상기 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 상기 제2 메모리 액세스 요청은 상기 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 상기 제1 서브-로우 및 상기 제2 서브-로우는 상기 메모리 내의 동일한 로우 내에 위치됨 -; 및
    상기 제1 활성화 지시를 상기 메모리에게 송신하도록 구성된 명령 스케줄러
    를 포함하는 메모리 컨트롤러.
  4. 제3항에 있어서,
    상기 메모리 스케줄러는 또한,
    서브-로우 선택 벡터를 생성하고, 상기 서브-로우 선택 벡터를 상기 메모리에게 송신하도록 구성되고,
    여기서 상기 서브-로우 선택 벡터는 활성화될 서브-로우들이 상기 제1 서브-로우 및 상기 제2 서브-로우인 것을 확인하기 위해서 사용되는, 메모리 컨트롤러.
  5. 메모리 컨트롤러로서,
    메모리 내의 제1 서브-로우(sub-row)에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하도록 구성된, 요청 분배 모듈;
    상기 요청 분배 모듈에 의해 획득된 상기 제1 메모리 액세스 요청을 획득하고, 상기 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하도록 구성된 메모리 스케줄러; 및
    상기 메모리 스케줄러로부터 획득된 상기 제1 활성화 지시를 상기 메모리에게 송신하도록 구성된 명령 스케줄러
    를 포함하고,
    여기서, 상기 요청 분배 모듈은 또한, 제2 메모리 액세스 요청에 대해 상기 메모리의 스케줄링 될 큐(queue)를 검색하도록 구성되고, 여기서 상기 메모리의 상기 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 상기 제2 메모리 액세스 요청은 상기 메모리의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되며, 상기 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 상기 제2 서브-로우는 제2 서브어레이 내에 위치되며,
    상기 메모리 스케줄러는 또한, 상기 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하도록 구성되고,
    상기 명령 스케줄러는 또한, 상기 메모리 스케줄러로부터 획득된 상기 제2 활성화 지시를 상기 메모리에게 송신하도록 구성되고,
    여기서, 상기 제1 서브어레이 및 상기 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 상기 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 상기 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
    상기 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다른, 메모리 컨트롤러.
  6. 제5항에 있어서,
    상기 요청 분배 모듈은 또한,
    상기 메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하도록 구성되고,
    여기서 상기 제3 서브-로우 및 상기 제1 서브-로우는 동일한 로우 내에 위치되고, 상기 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 메모리 스케줄러는 구체적으로,
    상기 제1 활성화 지시를 생성하기 위해 상기 제1 메모리 액세스 요청 및 상기 제3 메모리 액세스 요청을 결합하도록 구성된, 메모리 컨트롤러.
  7. 제5항 또는 제6항에 있어서,
    상기 요청 분배 모듈은 또한,
    상기 메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하도록 구성되고,
    여기서 상기 제4 서브-로우 및 상기 제2 서브-로우는 동일한 로우 내에 위치되고, 상기 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 메모리 스케줄러는 구체적으로,
    상기 제2 활성화 지시를 생성하기 위해 상기 제2 메모리 액세스 요청 및 상기 제4 메모리 액세스 요청을 결합하도록 구성된, 메모리 컨트롤러.
  8. 메모리 모듈로서,
    메모리 내의 제1 서브-로우(sub-row)를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하도록 구성된 제1 래치(latch);
    상기 제1 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제1 서브-로우를 활성화하도록 구성된 제1 서브-로우 선택 디코더;
    상기 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 상기 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하도록 구성된 제2 래치; 및
    상기 제2 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제2 서브-로우를 활성화하도록 구성된 제2 서브-로우 선택 디코더
    를 포함하고,
    여기서 상기 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 상기 제2 서브-로우는 제2 서브어레이 내에 위치되고,
    상기 제1 서브어레이 및 상기 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 상기 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 상기 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
    상기 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고,
    상기 제1 래치 및 상기 제2 래치는 모두 데이터 캐싱(data caching)을 수행하도록 구성된 글로벌 캐시(global cache)에 연결되는, 메모리 모듈.
  9. 제8항에 있어서,
    상기 제1 활성화 지시는 또한 상기 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 상기 제3 서브-로우 및 상기 제1 서브-로우는 동일한 로우 내에 위치되며,
    상기 제2 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다른, 메모리 모듈.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 활성화 지시는 또한 상기 메모리 내의 제4 서브-로우를 활성화하도록 지시하기 위해서 사용되고, 상기 제4 서브-로우 및 상기 제2 서브-로우는 동일한 로우 내에 위치되고,
    상기 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 제4 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제3 서브-로우 내에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다른, 메모리 모듈.
  11. 메모리 모듈에 의해 수행되는 메모리 활성화 방법으로서,
    메모리 내의 제1 서브-로우에 액세스하도록 요청하기 위해 사용되는 제1 메모리 액세스 요청을 획득하는 단계;
    상기 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하고, 상기 제1 활성화 지시를 상기 메모리에게 송신하는 단계;
    제2 메모리 액세스 요청에 대해 상기 메모리의 스케줄링 될 큐(queue)를 검색하는 단계 - 여기서 상기 메모리의 상기 스케줄링 될 큐는 복수의 메모리 액세스 요청을 포함하고, 상기 제2 메모리 액세스 요청은 상기 메모리 내의 제2 서브-로우에 액세스하도록 요청하기 위해 사용되고, 상기 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되며, 상기 제2 서브-로우는 제2 서브어레이 내에 위치됨 -; 및
    상기 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하고, 상기 제2 활성화 지시를 상기 메모리에게 송신하는 단계
    를 포함하고,
    여기서 상기 제1 서브어레이 및 상기 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 상기 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 상기 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하며, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하며,
    상기 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다른, 메모리 활성화 방법.
  12. 제11항에 있어서,
    상기 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하기 전에, 상기 메모리 활성화 방법은,
    상기 메모리 내의 제3 서브-로우에 액세스하도록 요청하기 위해 사용되는 제3 메모리 액세스 요청을 획득하는 단계
    를 더 포함하고,
    여기서 상기 제3 서브-로우 및 상기 제1 서브-로우는 동일한 로우 내에 위치되고, 상기 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 제1 메모리 액세스 요청에 따라 제1 활성화 지시를 생성하는 것은 구체적으로,
    상기 제1 활성화 지시를 생성하기 위해서 상기 제1 메모리 액세스 요청 및 상기 제3 메모리 액세스 요청을 결합하는 것을 포함하는, 메모리 활성화 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하기 전에, 상기 메모리 활성화 방법은,
    상기 메모리 내의 제4 서브-로우에 액세스하도록 요청하기 위해 사용되는 제4 메모리 액세스 요청을 획득하는 단계
    를 더 포함하고,
    여기서 상기 제4 서브-로우 및 상기 제2 서브-로우는 동일한 로우 내에 위치되고, 상기 제4 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 제2 메모리 액세스 요청에 따라 제2 활성화 지시를 생성하는 것은 구체적으로,
    상기 제2 활성화 지시를 생성하기 위해서 상기 제2 메모리 액세스 요청 및 상기 제4 메모리 액세스 요청을 결합하는 것을 포함하는, 메모리 활성화 방법.
  14. 메모리 모듈에 의해 수행되는 메모리 활성화 방법으로서,
    메모리 내의 제1 서브-로우를 활성화하도록 지시하기 위해 사용되는, 메모리 컨트롤러에 의해 송신되는 제1 활성화 지시를 수신하는 단계;
    상기 제1 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제1 서브-로우를 활성화하는 단계;
    상기 메모리 내의 제2 서브-로우를 활성화하도록 지시하기 위해 사용되는, 상기 메모리 컨트롤러에 의해 송신되는 제2 활성화 지시를 수신하는 단계; 및
    상기 제2 활성화 지시에 따라서 상기 메모리 내에 위치된 상기 제2 서브-로우를 활성화하는 단계
    를 포함하고,
    여기서 상기 제1 서브-로우는 제1 서브어레이(subarray) 내에 위치되고, 상기 제2 서브-로우는 제2 서브어레이 내에 위치되고, 상기 제1 서브어레이 및 상기 제2 서브어레이는 모두 적어도 하나의 로우를 포함하고, 상기 적어도 하나의 로우 내의 임의의 로우는 적어도 하나의 서브-로우를 포함하고, 상기 적어도 하나의 서브-로우 내의 임의의 서브-로우는 적어도 하나의 저장 단위를 포함하고, 임의의 저장 단위는 하나의 로우 번호 식별자(row number identifier) 및 하나의 컬럼 번호 식별자(column number identifier)에 대응하고,
    상기 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제1 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르며,
    상기 제1 래치 및 상기 제2 래치는 모두 데이터 캐싱(data caching)을 수행하도록 구성된 글로벌 캐시(global cache)에 연결되는, 메모리 활성화 방법.
  15. 제14항에 있어서,
    상기 제1 활성화 지시는 또한, 상기 메모리 내의 제3 서브-로우를 활성화하도록 지시하기 위해 사용되고, 상기 제3 서브-로우 및 상기 제1 서브-로우는 동일한 로우 내에 위치되고,
    상기 제2 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자는 상기 제3 서브-로우에 포함된 임의의 저장 단위에 대응하는 컬럼 번호 식별자와 서로 다르고,
    상기 제1 활성화 지시에 따라 상기 메모리 내에 위치된 상기 제1 서브-로우를 활성화하는 단계는 구체적으로,
    상기 제1 활성화 지시에 따라 상기 메모리 내의 제1 래치(latch)가, 상기 메모리 내에 위치된 상기 제1 서브-로우 및 상기 제3 서브-로우를 활성화하는 단계를 포함하는, 메모리 활성화 방법.
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