KR101991622B1 - 삼진 순차 회로 장치 - Google Patents

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KR101991622B1
KR101991622B1 KR1020180029323A KR20180029323A KR101991622B1 KR 101991622 B1 KR101991622 B1 KR 101991622B1 KR 1020180029323 A KR1020180029323 A KR 1020180029323A KR 20180029323 A KR20180029323 A KR 20180029323A KR 101991622 B1 KR101991622 B1 KR 101991622B1
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South Korea
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inverter
input
output
standard
transmission gate
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KR1020180029323A
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Inventor
강석형
김선민
이세기
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울산과학기술원
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Abstract

네 개의 에지에서 트리거되는 삼진 플립플롭에 연관되며, 삼진 클록 신호를 입력 받아
Figure 112018025234740-pat00038
를 출력하는 삼진 클록 인버터, 상기
Figure 112018025234740-pat00039
를 입력 받아 En을 출력하는 인버터, 입력 신호 D를 입력 받아
Figure 112018025234740-pat00040
를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제1 래치부, 상기 입력 신호 D를 입력 받아 상기
Figure 112018025234740-pat00041
를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제2 래치부 및
Figure 112018025234740-pat00042
를 입력 받아 Q를 출력하는 표준 삼진 인버터를 포함한다.

Description

삼진 순차 회로 장치{APPARATUS FOR TERNARY SEQUENTIAL CIRCUIT}
디지털 회로 장치에 연관되며, 보다 상세하게는 삼진 논리 회로를 이용하는 플립플롭의 디자인에 연관된다.
지난 수십 년 동안 CMOS(Complementary Metal-Oxide-Semiconductor) 기반 디지털 시스템은 지속적인 디바이스 확장을 통해 성능, 면적 및 전력 소모 측면에서 꾸준히 향상되었습니다. 그러나 CMOS 디바이스의 한계가 예고되고 있으며, IoT(Internet of Things)와 빅 데이터 분석(Big Data Analysis)의 요구를 충족시키기 위해 디지털 시스템에 새로운 접근법이 요구됩니다.
MVL(Multi-valued logic)은 로직 레벨에 대한 접근 방식으로 계산 기수를 늘려 이진 시스템의 복잡성을 줄입니다. MVL을 지원하는 디지털 회로는 게이트 레벨에서 더 많은 값을 처리 할 수 있습니다. 따라서 다중 값 디지털 회로는 더 적은 수의 트랜지스터 및 상호 연결 와이어로 동일한 프로세스를 수행 할 수 있습니다. MVL의 첫 번째 단계는 삼진 논리이며, 삼진 디지털 회로를 구현하기 위해 다수의 삼진 디바이스가 연구되고 있습니다.
한국 등록특허 10-1689159호 (공고일자 2016년12월23일)는 3진수 논리 회로를 제시한다. 풀업 및 풀다운 소자를 이용하여 비트 밀도를 높이는 방법에 관한 발명이다.
일실시예에 따르면 네 개의 에지에서 트리거되는 삼진 플립플롭에 있어서, 삼진 클록 신호를 입력 받아
Figure 112018025234740-pat00001
를 출력하는 삼진 클록 인버터; 상기
Figure 112018025234740-pat00002
를 입력 받아 En을 출력하는 인버터; 입력 신호 D를 입력 받아
Figure 112018025234740-pat00003
를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제1 래치부; 상기 입력 신호 D를 입력 받아 상기
Figure 112018025234740-pat00004
를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제2 래치부; 및
Figure 112018025234740-pat00005
를 입력 받아 Q를 출력하는 표준 삼진 인버터를 포함하는 삼진 플립플롭이 개시된다.
다른 일실시예에 따르면 상기 제1 래치부와 제2 래치부의 트랜스미션 게이트는, 상기 삼진 클록 인버터가 출력하는
Figure 112018025234740-pat00006
과 상기 인버터가 출력하는 En에 의해 제어되는 삼진 플립플롭도 제시된다.
또 다른 일실시예에 따르면 상기 제1 래치부의 트랜스미션 게이트에 En이 입력되는 경우에 상기 제2 래치부의 대응하는 트랜스미션 게이트에는
Figure 112018025234740-pat00007
이 입력되는 삼진 플립플롭도 가능하다.
다른 일실시예에 따르면 상기 제1 래치부는, 입력 신호 D가 제1 트랜스미션 게이트의 입력에 연결되고, 상기 제1 트랜스미션 게이트의 출력은 제1 표준 삼진 인버터의 입력으로 연결되며, 상기 제1 표준 삼진 인버터의 출력은 제2 트랜스미션 게이트와 제2 표준 삼진 인버터의 입력에 연결되고, 상기 제2 표준 삼진 인버터의 출력은 제3 트랜스미션 게이트에 연결되고, 상기 제2 트랜스미션 게이트가
Figure 112018025234740-pat00008
를 출력할 수 있다.
또 다른 일실시예에 따르면 상기 제2 래치부는, 입력 신호 D가 제4 트랜스미션 게이트의 입력에 연결되고, 상기 제4 트랜스미션 게이트의 출력은 제3 표준 삼진 인버터의 입력으로 연결되며, 상기 제3 표준 삼진 인버터의 출력은 제5 트랜스미션 게이트와 제4 표준 삼진 인버터의 입력에 연결되고, 상기 제4 표준 삼진 인버터의 출력은 제6 트랜스미션 게이트에 연결되고, 상기 제5 트랜스미션 게이트가
Figure 112018025234740-pat00009
를 출력하는 삼진 플립플롭도 가능하다.
일측에 따르면 네 개의 에지에서 트리거되는 삼진 플립플롭 회로의 구성 방법에 있어서, 삼진 클록 인버터의 입력에 삼진 클록 신호를 연결하는 단계; 인버터의 입력에 상기 삼진 클록 인버터가 출력하는
Figure 112018025234740-pat00010
를 연결하는 단계; 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터로 구성되는 제1 래치부의 입력에 입력 신호 D를 연결하는 단계; 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터로 구성되는 제2 래치부의 입력에 상기 입력 신호 D를 연결하는 단계; 및 상기 제1 래치부와 제2 래치부의 출력 신호
Figure 112018025234740-pat00011
를 표준 삼진 인버터의 입력에 연결하는 단계를 포함하는 삼진 플립플롭 회로의 구성방법이 제시된다.
다른 일측에 따르면 상기 제1 래치부와 제2 래치부의 트랜스미션 게이트는, 상기 삼진 클록 인버터가 출력하는
Figure 112018025234740-pat00012
과 상기 인버터가 출력하는 En에 의해 제어되는 삼진 플립플롭 회로의 구성방법도 제시된다.
또 다른 일측에 따르면 상기 제1 래치부의 트랜스미션 게이트에 En이 입력되는 경우에 상기 제2 래치부의 대응하는 트랜스미션 게이트에는
Figure 112018025234740-pat00013
이 입력되는 삼진 플립플롭 회로의 구성방법도 가능하다.
다른 일측에 따르면 상기 제1 래치부의 입력에 입력 신호 D를 연결하는 단계는, 입력 신호 D를 제1 트랜스미션 게이트의 입력에 연결하는 단계; 상기 제1 트랜스미션 게이트의 출력을 제1 표준 삼진 인버터의 입력으로 연결하는 단계; 상기 제1 표준 삼진 인버터의 출력을 제2 트랜스미션 게이트와 제2 표준 삼진 인버터의 입력에 연결하는 단계; 및 상기 제2 표준 삼진 인버터의 출력을 제3 트랜스미션 게이트에 연결하는 단계를 포함할 수 있다.
또 다른 일측에 따르면 상기 제2 래치부의 입력에 상기 입력 신호 D를 연결하는 단계는, 입력 신호 D를 제4 트랜스미션 게이트의 입력에 연결하는 단계; 상기 제4 트랜스미션 게이트의 출력을 제3 표준 삼진 인버터의 입력으로 연결하는 단계; 상기 제3 표준 삼진 인버터의 출력을 제5 트랜스미션 게이트와 제4 표준 삼진 인버터의 입력에 연결하는 단계; 및 상기 제4 표준 삼진 인버터의 출력을 제6 트랜스미션 게이트에 연결하는 단계를 포함할 수 있다.
도 1은 일실시예에 따른 이진 클락과 삼진 클락을 시간-전압 그래프로 도시한다.
도 2는 일실시예에 따라 제안되는 쿼드엣지 트리거드 삼진 D 플립플롭의 동작을 도시한다.
도 3은 일실시예에 따른 인버터의 회로도를 도시한다.
도 4는 일실시예에 따른 트랜스미션 게이트의 회로도를 도시한다.
도 5는 일실시예에 따른 표준 삼진 인버터의 회로도를 도시한다.
도 6은 일실시예에 따른 삼진 클락 인버터의 회로도를 도시한다.
도 7은 일실시예에 따른 쿼드엣지 트리거드 삼진 D 플립플롭의 전체 구조를 게이트 레벨에서 도시한다.
도 8은 일실시예에 따른 쿼드엣지 트리거드 삼진 D 플립플롭의 전체 구조의 설계 레이아웃을 도시한다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 권리범위는 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 이진 클락과 삼진 클락을 시간-전압 그래프로 도시한다.
기존 순차 회로(Sequential Circuit)는 이진 클락(Binary Clock)을 사용하여 최대 두 개의 엣지(Edge)에서 데이터를 트리거(Trigger)할 수 있습니다. 반면에 동일한 사인파를 기반으로 하는 삼진 클락(Ternary Clock)은 최대 네 개의 엣지에서 데이터를 트리거할 수 있습니다.
도 1에서는 이진 클락과 삼진 클락의 2 주기(Period)를 도시하였다. 위쪽의 그래프가 이진 클락이며, 아래쪽의 그래프가 삼진 클락이다. 이진 클락의 경우에는 0에서 VDD로 업 시그널(Up signal), VDD에서 0으로 다운 시그널(Down signal) 두 개의 신호를 이용할 수 있다.
반면에 삼진 클락의 경우에는 0에서 VDD/2로 업 시그널(Up signal), VDD/2에서 VDD로 업 시그널(Up signal), VDD에서 VDD/2로 다운 시그널(Down signal) 그리고 VDD/2에서 0으로 다운 시그널(Down signal)이 가능하여 총 네 개의 신호를 이용할 수 있다.
삼진 논리 회로(Ternary Logic Circuit)는 삼진 클락을 활용하기 때문에 이진 논리 회로(Binary Logic Circuit)에 비해 회로의 데이터의 처리 속도를 크게 높일 수 있다.
그러나 기존에 제안되는 삼진 순차 회로(Ternary Sequential Circuit)들은 삼진 클락을 적절하게 활용하지 못 하여 추가적인 엣지에서 불필요한(Redundant) 동작을 보인다. 따라서 삼진 클락(Ternary Clock)을 효과적으로 활용할 수 있는 새로운 방법을 제시한다.
도 2는 일실시예에 따라 제안되는 쿼드엣지 트리거드 삼진 D 플립플롭의 동작을 도시한다.
쿼드엣지 트리거드 삼진 D 플립플롭(Quad-Edge-Triggered Ternary D Flip-Flop, 이하에서는 QETDFF라 한다.)는 삼진 클락의 네 엣지에서 데이터를 트리거할 수 있도록 설계된다. QETDFF는 네 가지 논리 게이트(Logic Gate)로 구성되며 각 논리 게이트에 대한 회로도는 도 3 내지 도 6에서 상세히 도시한다. 상기 네 가지 논리 게이트는 인버터(Inverter, INV), 트랜스미션 게이트(Transmission gate, TG), 표준 삼진 인버터(Standard Ternary Inverter, STI) 그리고 삼진 클락 인버터(Ternary Clock Inverter, TCI)로 구성된다.
다른 회로들과 다르게 삼진 클락 인버터(TCI)는 QETDFF의 동작을 위해 제안된 회로이다. 상기 삼진 클락 인버터는 인풋(Input)이 1일 때와 0 또는 2일 때 서로 다른 아웃풋(Output) 값을 출력한다. 삼진 클락(Ternary Clock)은 삼진 클락 인버터에 의해 서로 다른 위상(Phase)를 갖는 2개의 인에이블 신호(Enable Signal)로 변환된다. 변환된 두 개의 인에이블 신호는 En과
Figure 112018025234740-pat00014
로 표기하며, 각각 서로 다른 삼진 플립플롭(Ternary Flip-Flop)을 동작 시킨다. 서로 다른 두 개의 삼진 플립플롭이 번갈아 동작하기 때문에, QETDFF는 삼진 클록의 네 엣지에서 데이터를 트리거할 수 있다.
도 3은 일실시예에 따른 인버터의 회로도를 도시한다. 도 3위 위쪽에는 인버터의 게이트 레벨 모습(Gate Level Schematic)이고, 아래에는 소자 레벨의 모습(Device Level Schematic)을 도시한다.
일실시예에 따른 상기 인버터(Inverter)의 진리표는 아래의 표 1에 나타낸다.
인버터(Inverter)
In Out
0 2
1 N/A
2 0
입력 신호(In)로 0이 들어오는 경우에는 출력 신호(Out)로 2가 나오고, 입력 신호(In)로 2가 들어오는 경우에는 출력 신호(Out)로 0가 나오게 된다. 1이 입력되는 경우는 고려하지 않는다(N/A).
도 4는 일실시예에 따른 트랜스미션 게이트의 회로도를 도시한다.
도 4위 위쪽에는 트랜스미션 게이트의 게이트 레벨 모습이고, 아래에는 소자 레벨에서의 모습을 도시한다. 입력 신호와 출력 신호 이외에 인에이블 신호(En,
Figure 112018025234740-pat00015
)가 더 포함된다.
일실시예에 따른 상기 트랜스미션 게이트(Transmision Gate)의 진리표는 다음의 표 2와 같다.
트랜스미션 게이트(Transmision Gate)
En Out
0 Z
1 N/A
2 In
인에이블 신호(En)가 0인 경우에 출력은 Z 값을 출력하고, 2인 경우에는 입력 값을 출력한다. 그리고 인에이블 신호(En)가 1인 경우에는 고려하지 않는다(N/A).
도 5는 일실시예에 따른 표준 삼진 인버터의 회로도를 도시한다. 회로도의 CNTFET은 색깔에 따라서 파란색은 1.487nm인 (19,0)에, 빨간색은 1,018nm인 (13,0)에 그리고 초록색은 0.783nm인 (10,0) CNTFET에 대응한다. 색깔에 따른 CNTFET의 종류는 도 3 내지 도 6에 공통으로 적용된다.
지름이 1.487nm인 CNTFET의 경우에 하프 VDD 전압에서 온 상태로 동작하고, 지름이 0.783nm인 CNTFET의 경우에 하프 VDD 전압에서 오프 상태로 동작한다.
상기 CNTFET은 N타입과 P타입과 무관하게 동일한 스위칭 상태가 나타난다. 반면에 지름의 차이에 따라서는 서로 다른 스위칭 상태로 동작한다. 상기 지름의 차이는 분자의 비대칭성(Chirality) 벡터에 의해 결정되며, 1.487nm는 (19,0)에, 1,018nm는 (13,0)에, 0.783nm는 (10,0)에 대응한다.
일실시예에 따른 표준 삼진 인버터(Standard Ternary Inverter)의 게이트 레벨 모습과 소자 레벨 모습이 각각 위 아래에 도시된다. 상기 표준 삼진 인버터는 네 개의 단자에서 입력 신호(In)를 받는다.
상기 표준 삼진 인버터의 진리표는 표 3에 나타낸다.
표준 삼진 인버터(Standard Ternary Inverter)
In Out
0 2
1 1
2 0
입력 신호(In)로 0이 들어오는 경우에는 출력 신호(Out)로 2이 나오고, 입력 신호(In)로 2가 들어오는 경우에 출력 신호(Out)로 0이 나오게 된다. 그리고 1이 입력되는 경우에 1이 출력된다.
도 6은 일실시예에 따른 삼진 클락 인버터의 회로도를 도시한다.
일실시예에 따른 삼진 클락 인버터(Ternary Clock Inverter)의 게이트 레벨 모습(위)과 소자 레벨 모습(아래)이 도시된다. 상기 삼진 클락 인버터는 일반적인 인버터의 내부에 TClk를 표기하여 구분한다.
삼진 클락 인버터(Ternary Clock Inverter)
In Out
0 0
1 2
2 0
삼진 클락 인버터의 진리표는 위 표 4에서 나타나 있다.입력 신호(In)로 0이 들어오는 경우에는 출력 신호(Out)로 0이 나오고, 입력 신호(In)로 2가 들어오는 경우에도 출력 신호(Out)로 0이 나오게 된다. 그러나 1이 입력되는 경우에 2가 출력된다.
도 7은 일실시예에 따른 쿼드엣지 트리거드 삼진 D 플립플롭의 전체 구조를 게이트 레벨에서 도시한다.
일실시예에 따른 QETDFF는 인버터, 표준 삼진 인버터, 삼진 클록 인버터 및 트랜스미션 게이트로 구성될 수 있다. 두 개의 표준 삼진 인버터와 트랜스미션 게이트가 원형으로 구성되고, 그 앞뒤로 트랜스미션 게이트가 하나씩 연결된다. 좌측의 트랜스미션 게이트에서 입력 D가 들어오고, 우측 트랜스미션 게이트의 출력이
Figure 112018025234740-pat00016
가 나온다. 각 인에이블 신호(En,
Figure 112018025234740-pat00017
)의 위치만 변경되고 동일한 구조로 점선부가 구성된다. 마지막으로
Figure 112018025234740-pat00018
가 표준 삼진 인버터를 거쳐서 Q를 출력하게 된다.
하단의 삼진 클락 신호(TClk)는 삼진 클락 인버터(TCI)에 입력되어
Figure 112018025234740-pat00019
를 출력하고, 다시 인버터를 거쳐 En 신호가 출력된다. 상기 QETDFF 구성에 따른 진리표는 표 5에 도시한다.
QETDFF
TClk En
Figure 112018025234740-pat00020
 D Q(t+1)
Figure 112018025234740-pat00021
1→0 or 1→2
From Half VDD edge		 0→2 2→0 0 0 2
1 1 1
2 2 0
0→1 or 2→1
To Half VDD edge		 2→0 0→2 0 0 2
1 1 1
2 2 0
Otherwise X Q(t)
Figure 112018025234740-pat00022
삼진 클락(TClk)이 하프 VDD(1)에서 그라운드(0) 또는 VDD(2)로 변화하는 경우와 그라운드(0) 또는 VDD(2)에서 하프 VDD(1)로 변화하는 경우로 각각 나누어 볼 수 있다.삼진 클락이 하프 VDD(1)에서 변하는 경우에 인에이블 신호 En은 0에서 2로 변하고,
Figure 112018025234740-pat00023
은 2에서 0으로 변한다. 반면에 삼진 클락이 하프 VDD(1)로 변하는 경우에는 인에이블 신호 En은 2에서 0으로 변하고,
Figure 112018025234740-pat00024
은 0에서 2로 변한다.
도 8은 일실시예에 따른 쿼드엣지 트리거드 삼진 D 플립플롭의 전체 구조의 설계 레이아웃을 도시한다. 도 7 하단에서의 삼진 클락 신호에 의한 삼진 클락 인버터부가 도 8에서는 우측 상단에 도시된다.
일실시예에 따른 탄소나노튜브 전계효과 트랜지스터(CNTFET)로 설계된 QETDFF는 기존 CMOS, CNTFET 등을 사용하여 설계된 삼진 순차 회로(Ternary Sequential Circuit)들에 비해 전력지연곱(Power Delay Product)이 감소하는 효과가 있다.
다른 일실시예에 따르면 삼진 전가산기(Ternary Full Adder)와 연결하여 삼진 직렬 가산기(Ternary Serial Adder)를 설계하는 경우에는, 기존 설계들에 비해 전력지연곱을 더욱 감소시킬 수 있다.
일실시예에 따른 QETDFF에는 캐패시터(Capacitor)가 사용되지 않기 때문에 작은 면적으로 설계될 수 있다. 앞서 설명한 대로 사인파(Sign Wave) 신호를 사용하여 삼진 클록 신호를 생성하는 경우에, QETDFF의 총 소비전력은 이진 클록 신호를 사용하는 단일 에지 트리거(Single edge triggered) 삼진 플립 플롭과 비교하여 1/4로 감소 될 수 있다. 한편, QETDFF를 갖는 삼진 디지털 시스템은 전력 소비를 줄이고 순차 회로의 지연을 개선하기 위해 클록 주파수를 감소시킬 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 네 개의 에지에서 트리거되는 삼진 플립플롭에 있어서,
    삼진 클록 신호를 입력 받아 반전된 제어 신호
    Figure 112019038390827-pat00025
    를 출력하는 삼진 클록 인버터;
    상기 반전된 제어 신호
    Figure 112019038390827-pat00026
    를 입력 받아 En을 출력하는 인버터;
    입력 신호 D를 입력 받아 반전된 출력 신호
    Figure 112019038390827-pat00027
    를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제1 래치부;
    상기 제1 래치부와 병렬로 배치되어 상기 입력 신호 D를 입력 받아 상기 반전된 출력 신호
    Figure 112019038390827-pat00028
    를 출력하고 세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터를 포함하는 제2 래치부; 및
    반전된 출력 신호
    Figure 112019038390827-pat00029
    를 입력 받아 출력 신호 Q를 출력하는 표준 삼진 인버터
    를 포함하는 삼진 플립플롭.
  2. 제1항에 있어서,
    상기 제1 래치부와 제2 래치부의 트랜스미션 게이트는,
    상기 삼진 클록 인버터가 출력하는 반전된 제어 신호
    Figure 112019038390827-pat00030
    과 상기 인버터가 출력하는 제어 신호 En에 의해 제어되는 삼진 플립플롭.
  3. 제2항에 있어서,
    상기 제1 래치부의 트랜스미션 게이트에 제어 신호 En이 입력되는 경우에 상기 제2 래치부의 대응하는 트랜스미션 게이트에는 반전된 제어 신호
    Figure 112019038390827-pat00031
    이 입력되는 삼진 플립플롭.
  4. 제3항에 있어서,
    상기 제1 래치부는,
    입력 신호 D가 제1 트랜스미션 게이트의 입력에 연결되고,
    상기 제1 트랜스미션 게이트의 출력은 제1 표준 삼진 인버터의 입력으로 연결되며,
    상기 제1 표준 삼진 인버터의 출력은 제2 트랜스미션 게이트와 제2 표준 삼진 인버터의 입력에 연결되고,
    상기 제2 표준 삼진 인버터의 출력은 제3 트랜스미션 게이트에 연결되고,
    상기 제2 트랜스미션 게이트가 반전된 출력 신호
    Figure 112019038390827-pat00032
    를 출력하는 삼진 플립플롭.
  5. 제3항에 있어서,
    상기 제2 래치부는,
    입력 신호 D가 제4 트랜스미션 게이트의 입력에 연결되고,
    상기 제4 트랜스미션 게이트의 출력은 제3 표준 삼진 인버터의 입력으로 연결되며,
    상기 제3 표준 삼진 인버터의 출력은 제5 트랜스미션 게이트와 제4 표준 삼진 인버터의 입력에 연결되고,
    상기 제4 표준 삼진 인버터의 출력은 제6 트랜스미션 게이트에 연결되고,
    상기 제5 트랜스미션 게이트가 반전된 출력 신호
    Figure 112019038390827-pat00033
    를 출력하는 삼진 플립플롭.
  6. 네 개의 에지에서 트리거되는 삼진 플립플롭 회로의 구성 방법에 있어서,
    삼진 클록 인버터의 입력에 삼진 클록 신호를 연결하는 단계;
    인버터의 입력에 상기 삼진 클록 인버터가 출력하는 반전된 제어 신호
    Figure 112019038390827-pat00034
    를 연결하는 단계;
    세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터로 구성되는 제1 래치부의 입력에 입력 신호 D를 연결하는 단계;
    세 개의 트랜스미션 게이트와 두 개의 표준 삼진 인버터로 구성되며 상기 제1 래치부와 병렬적으로 제2 래치부의 입력에 상기 입력 신호 D를 연결하는 단계; 및
    상기 제1 래치부의 반전된 출력 신호
    Figure 112019038390827-pat00051
    와 상기 제2 래치부의 반전된 출력 신호
    Figure 112019038390827-pat00035
    를 표준 삼진 인버터의 입력에 연결하는 단계
    를 포함하는 삼진 플립플롭 회로의 구성 방법.
  7. 제6항에 있어서,
    상기 제1 래치부와 제2 래치부의 트랜스미션 게이트는,
    상기 삼진 클록 인버터가 출력하는 반전된 제어 신호
    Figure 112019038390827-pat00036
    과 인버터가 출력하는 제어 신호 En에 의해 제어되는 삼진 플립플롭 회로의 구성 방법.
  8. 제7항에 있어서,
    상기 제1 래치부의 트랜스미션 게이트에 제어 신호 En이 입력되는 경우에 상기 제2 래치부의 대응하는 트랜스미션 게이트에는 반전된 제어 신호
    Figure 112019038390827-pat00037
    이 입력되는 삼진 플립플롭 회로의 구성 방법.
  9. 제8항에 있어서,
    상기 제1 래치부의 입력에 입력 신호 D를 연결하는 단계는,
    입력 신호 D를 제1 트랜스미션 게이트의 입력에 연결하는 단계;
    상기 제1 트랜스미션 게이트의 출력을 제1 표준 삼진 인버터의 입력으로 연결하는 단계;
    상기 제1 표준 삼진 인버터의 출력을 제2 트랜스미션 게이트와 제2 표준 삼진 인버터의 입력에 연결하는 단계; 및
    상기 제2 표준 삼진 인버터의 출력을 제3 트랜스미션 게이트에 연결하는 단계
    를 포함하는 삼진 플립플롭 회로의 구성 방법.
  10. 제8항에 있어서,
    상기 제2 래치부의 입력에 상기 입력 신호 D를 연결하는 단계는,
    입력 신호 D를 제4 트랜스미션 게이트의 입력에 연결하는 단계;
    상기 제4 트랜스미션 게이트의 출력을 제3 표준 삼진 인버터의 입력으로 연결하는 단계;
    상기 제3 표준 삼진 인버터의 출력을 제5 트랜스미션 게이트와 제4 표준 삼진 인버터의 입력에 연결하는 단계; 및
    상기 제4 표준 삼진 인버터의 출력을 제6 트랜스미션 게이트에 연결하는 단계
    를 포함하는 삼진 플립플롭 회로의 구성 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
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KR20130129715A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 플립플롭 회로
US20160094203A1 (en) * 2014-09-26 2016-03-31 Texas Instruments Incorporated Low area flip-flop with a shared inverter
KR101689159B1 (ko) 2015-07-10 2016-12-23 울산과학기술원 3진수 논리회로
KR20180009036A (ko) * 2016-07-14 2018-01-25 삼성전자주식회사 3-상 인버터를 포함하는 플립-플롭

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