KR101981356B1 - 델타-시그마 변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치 - Google Patents
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Abstract
본 발명은 델타-시그마 변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치와 관련이 있다. 선행 기술에서는, 출력에서 다중-비트-신호를 갖는 델타-시그마 변조기(DSM)가 자주 사용되고, 오디오 신호를 증폭하는 경우가 많다. 그렇기 때문에, 선행 기술은 훨씬 더 낮은 주파수 범위, 훨씬 더 좁은 대역 폭 그리고 그에 상응하게 훨씬 더 낮은 샘플링 비율(sampling rate)을 갖는다. 출력 신호의 수용 가능한 신호-대-잡음비(SNR)를 보증하기 위하여, 높은 등급(예컨대 16 초과)의 DSM을 갖는 상대적으로 높은 오버 샘플링 비율이 사용된다. 수 MHz 범위 안에서 상대적으로 더 높은 SNR에 도달하도록 그리고 소음 전달 함수(noise transfer function)가 유효 주파수 범위 위에서는 가급적 낮고 평탄하도록 스위칭 증폭기용 델타-시그마 변조기를 설계하기 위하여, 특허 청구항 1에 따라 병렬-직렬-컨버터(PSC) 및 이 병렬-직렬-컨버터(PSC) 뒤에 배치되어 있고 이 병렬-직렬-컨버터(PSC)의 직렬 출력 신호(ya2)를 위한 스와핑 부재(SHS)로 이루어진 직렬 회로가 델타-시그마 변조기(DSM)의 다중-비트-출력에 접속되어 있으며, 상기 스와핑 부재(SHS)는 결과로 초래되는 출력 신호(ya3) 내에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재 워드(만약에 존재한다면)의 2진 0들과 1들의 시퀀스를 서로 교체(swapping)하고, 이로써 델타-시그마 변조기(DSM)에 제공되고 25kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되며, 워드 경계부에서는 1-0-전환(transition) 혹은 0-1-전환이 대폭 제거된다. 본 발명은 델타-시그마 변조기 및 PLC(PowerLineCommunication)-시스템에 사용하기 위한 관련 스위칭 증폭기 분야에 속한다.
Description
본 발명은 델타-시그마 변조기 및 이에 연결된 스위칭 증폭기를 구비하는, 특히 낮은 오버 샘플링 비율(OSR) 및 높은 신호-대-잡음-비(SNR)를 갖는 입력 신호를 처리하기 위한 (나란히 배열된 3개의 특허 청구항 1, 2 및 3에 따른) 장치에 관한 것이다.
스위칭 동작 중에는 스위칭 증폭기, 특히 MOSFET-출력단이 차단 상태["컷-오프 상태(Cut-off state)"] 및 포화 상태에서 단지 매우 낮은 파워만을 소비한다는 사실로 인해, 상기 출력단은 선형으로 동작하는 증폭기보다 양호한 효율을 제공해준다. 이론적으로 볼 때 파워는 단지 상기 상태들 사이에서 전환이 이루어질 때에만 소비된다.
작동 중에는 PDM(펄스 시간 변조)-모듈 및/또는 DSM(델타-시그마-변조기)-모듈이 스위칭 증폭기(디지털 증폭기)에 선행하는 경우가 많으며, 이들 모듈은 고해상도의 신호를 훨씬 더 많은 주파수를 갖는 해상도가 낮은(1-비트-펄스 열) 신호로 변환시킨다. 출력단에는 증폭된 기저 대역 신호를 복구하는 저역 통과-복원 필터가 뒤따른다.
이하에서 간략히 DSM으로 명명되는 델타-시그마-변조기는 이 변조기가 주파수 범위 안에 있는 잡음을 신호로부터 멀리 이동시키도록 신호-대-잡음비(SNR)를 형성한다. Richard Schreier 및 Gabor Temes, Wiley Interscience Publication 2005, ISBN 0-471-46585-2의 전문 서적인 "Understanding Delta-Sigma Data Converters"에는 종래의 다수의 DSM-구조가 소개되어 있다. 이 서적에 기술된 구조는 샘플링 비율이 낮은 기저 대역 신호를 목적으로 한다. 출력 신호의 수용 가능한 신호-대-잡음비(SNR)를 보증하기 위하여, 높은 등급(예컨대 16 초과)의 DSM을 갖는 상대적으로 높은 오버 샘플링 비율이 사용된다. 하지만, 기저 대역 신호의 샘플링 비율이 매우 높은 경우[2 MSps(Mega-Samples pro Sekunde) 초과]에 파워 증폭을 위해서는 단지 낮은 오버 샘플링 비율만이 기술적으로 가능하다. 대부분의 파워 증폭기 트랜지스터의 전기적 특성은 고주파 입력 펄스를 위해 출력 신호의 품질 및 증폭 효율을 심하게 악화시킨다.
낮은 샘플링 비율(RSR; reduced sampling rate)을 위해서 설계된 DSM(RSR-DSM)은 훨씬 더 낮은 OSR을 갖는 동일한 SNR-크기를 제공해준다. IEICE Transactions 89-C(6): 692-701 (2006)에 공개된 Vahid Majidzadeh 및 Omid Shoaei의 논문인 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"에서는 PSR 루프-필터에 대한 두 가지 실질적인 예가 도시되었다. PSR-DSM 4등급 및 6등급은 종래의 DSM 루프-필터에 비해 높은, 낮은 OSR을 위한 SNR을 제공해준다.
DSM에서 다중-비트-양자화(quantization)의 사용은 SNR을 높여주고, Imperial College Press 2003, ISBN1-86094-369-1에 공개된 George Bouropoulos의 논문인 "Delta-Sigma Modulators: modeling, design and application" 및 Technische Universitaet Eindhoven, 1999, ISBN 90-386-1580-9, Juergen van Engelen의 박사 논문인 "Stability Analysis and Design of Bandpass Sigma Delta Modulators"에서 논의된 바와 같이 DSM의 안정성을 개선한다. 하지만, 상기 DSM의 다중-비트-출력의 각각의 비트는 전력 공급이 가중된 별도의 출력단-채널을 요구한다. 전술된 해결책은 매우 비용 집약적이고, 기술적인 측면에서도 추천할만하지 않다.
상기와 같은 단점을 해결하기 위한 근본적인 방법은, 병렬-직렬-컨버터를 다중-비트-DSM의 출력에 배치하고 스위칭 작동 중에 MOSFET-출력단 앞에 CDA를 배치함으로써 1-비트-펄스 전류를 CDA 내부에 공급하는 것이다. 이와 같은 컨셉은 Juergen van Engelen의 박사 논문인 "Stability Analysis and Design of Bandpass Sigma Delta Modulators"에서 간략히 설명되며, 이 경우 상기 컨셉은 예를 들어 GB-A 2 483 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호와 같은 몇몇 특허 출원서에서 사용되고 있다.
DSM 내에 있는 루프 필터를 위한 최상의 계수를 발견하기 위하여, 예를 들어 IEEE Transactions on Circuits and Systems Ⅱ, July 2006, pages 580-584에 공개된 논문인 "An Automatic Coefficient Design Methodology for High-Order Bandpass Sigma-Delta modulator with Single-Stage Structure" 및 Wan-Rone Liou, "A Low-Power Multi-Bit Delta-sigma Modulator with Data Weighted Averaging Technique", Workshop on Consumer Electronics and Signal Processing, 2005, Taiwan에서 설명되는 바와 같은 검색 알고리즘이 사용될 수 있다.
선행 기술에서는 출력에 다중-비트-신호를 갖는 DSM이 자주 사용되고, 오디오 신호를 증폭하는 경우가 많기 때문에, 선행 기술에서는 명백하게 더 낮은 주파수 범위, 더 좁은 대역 폭 그리고 그에 상응하게 더 낮은 샘플링 비율이 성취된다. 특허 출원서 GB-A 2 438 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호에 기술된 해결책들에서는, P/S-변환이 루프 필터의 구조 및 이 루프 필터의 파라미터에 강한 영향을 미친다. 또한, 상기 특허 출원서 GB-A 2 438 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호에서 플리핑(flipping)의 제어는 복잡한 제어/로직을 요구한다.
또한, US-A 5,815,102호에는 오디오 신호 및 감소 된 스위칭을 위한 디지털-대-아날로그-(D/A)-컨버터, 특히 델타-시그마-컨버터가 공지되어 있다. 사람 청각 범위의 오디오 주파수는 16Hz 내지 20kHz의 범위 안에 놓여 있다. 이와 같은 D/A-컨버터는 특히 사람의 청각 보조를 위해서 유용한 것으로 간주 되고, 주변 음향을 수신하기 위하여 오디오 리시버 혹은 오디오 수신기를 포함하며, 이 오디오 리시버 혹은 오디오 수신기는 음향 시퀀스 혹은 음향을 낮은 비율 및 높은 해상도의 디지털 신호로 변환하기 위한 아날로그-대-디지털-컨버터, 낮은 비율 및 높은 해상도의 디지털 신호의 품질을 변형하기 위한 디지털 처리 회로, 낮은 비율 및 높은 해상도의 디지털 신호를 높은 해상도 및 평균 비율의 신호로 변환하기 위한 보간기(interpolator) 회로, 그리고 평균 비율 및 높은 해상도의 변형된 디지털 신호를 아날로그 음향으로 변환하기 위한 디지털-대-아날로그-컨버터를 구비한다. 출력 신호 전송 개수의 감소로 인해 낮은 파워 소비를 갖는 한편 낮은 왜곡 상태가 유지되는 디지털-대-아날로그(D/A)-컨버터를 제공하기 위하여, US-A 5,815,102호에 따른 청각 보조의 경우에는 스위칭 사이클-복조기가 낮은 해상도 및 높은 비율의 디지털 신호를 낮은 전환률의 예정된 포맷으로 포맷화 한다. 이 목적을 위하여 다중 비트 값은 평균 해상도 및 평균 비율의 디지털 신호의 각각 입력된 값 혹은 입력 값에 상응하게 결정되고, 이와 같은 결정된 값을 낮은 해상도 및 높은 비율의 디지털 신호로서 출력한다. 예를 들어 스위칭 사이클-복조기는 하나의 값을 평균 해상도 및 평균 비율의 디지털 신호의 각각의 가능한 입력 값에 상응하게 (예를 들어 ROM 내에) 저장할 수 있고, 평균 해상도 및 평균 비율의 각각의 입력된 디지털 신호를 위해 저장된 상응하는 값을 체크한다. 더 상세하게 말해서, 입력 값을 출력 값으로 변환하는 과정은 저장된 값의 교정(calibrating)에 의해서 실시되는 입력 신호의 소위 "포맷화"에 의해서 이루어진다. 이 대안적인 포맷에서는 우측의 홀수 사이클 및 좌측의 짝수 사이클이 성장한다.
마지막으로, US 2010/0066580 A1호에는 디지털 오디오 신호를 아날로그 오디오 신호로 변환하는 오디오-디지털-아날로그(D/A)-컨버터가 공지되어 있다. 오버 샘플링-기술은 통상적으로 아날로그 출력 신호의 정확성을 개선함으로써 D/A-컨버터의 입력에서 디지털 신호를 정확하게 나타내기 위하여 오디오-D/A-컨버터에 사용된다. US 2010/0066580 A1호에서 이용되는 방법은 입력 신호의 양자화 레벨당 다수의 시퀀스를 갖는, 본 경우에는 양의 시퀀스 및 음의 시퀀스를 각각 하나씩 갖는 표(table)를 필요로 한다. 또한, 양의 "커먼 모드 에너지(common mode energy)"를 갖는 시퀀스와 음의 "커먼 모드 에너지"를 갖는 시퀀스 사이에서 각각 교대가 이루어지며, 이 경우 동일한 "세트" 내에 있는 시퀀스들은 모두 동일한 2진 값으로 시작해서 모두 동일한 2진 값으로 끝난다. 그로 인해 시퀀스당 각각 2개의 비트가 이미 확정되어 있기 때문에, 출력 신호의 더 높은 클럭 주파수가 필요하게 되며, 이와 같은 사실은 US 2010/0066580 A1호에서 관찰된 저주파 오디오 신호에서는 방해 작용을 미치지 않는다.
기본적인 문제점은 출력단에서 높은 주파수를 구현하는 것이다. 원칙적으로 출력에서 양호한 신호 품질(SNR)을 얻기 위해서는 DSM 내에서 이루어지는 가급적 높은 양자화가 바람직한데, 다시 말하자면 양자화의 가급적 높은 해상도 및 그와 더불어 DSM의 출력에서 가급적 많은 비트가 바람직하다. 그러나 (본원에서 관찰된 경우에 나타나는 것과 같이, 출력단의 해상도가 양자화의 해상도보다 낮은 경우에) 출력단을 구동시키기 위해서는, 양자화가 높아질수록 필요한 주파수도 그만큼 더 높아진다. 또한, 칩-패드(더 정확하게 표현하자면: 다이-패드)는 저역 통과-특성을 지니며, 이 경우 상기 저역 통과의 경계 주파수는 각각 사용된 칩-기술에 의존한다. 오버 샘플링 비율(OSR) 및 그와 더불어 패드의 클럭 주파수가 높을수록, 저역 통과 특성에 의한 펄스의 필터링으로 인해 칩-패드에서 문제점이 야기되는 주파수 영역은 그만큼 더 커진다. 오버 샘플링 비율(OSR)의 축소는 필연적으로 스위칭 증폭기 내에서 낮은 파워 손실 및 신호 왜곡을 야기한다.
요약적으로 말하자면, 오디오 신호의 증폭이 관찰되는 선행 기술에서는 명백하게 더 낮은 유효 신호 대역 폭 및 샘플링 주파수가 존재함으로써, 결국에는 심지어 오버 샘플링 비율(OSR)이 높은 경우에도 필요한 주파수의 구현은 오히려 아무런 문제가 되지 않는다. 파워 전자 장치에서 (오디오 영역에서보다) 더 높은 주파수는 일종의 큰 도전이 되는데, 그 이유는 이 경우에는 - 더 높은 스위칭 주파수에 의해 - 증폭기의 입력에서 신호 왜곡이 생성되기 때문이다.
작동 중에는 PDM(펄스 시간 변조)-모듈 및/또는 DSM(델타-시그마-변조기)-모듈이 스위칭 증폭기(디지털 증폭기)에 선행하는 경우가 많으며, 이들 모듈은 고해상도의 신호를 훨씬 더 많은 주파수를 갖는 해상도가 낮은(1-비트-펄스 열) 신호로 변환시킨다. 출력단에는 증폭된 기저 대역 신호를 복구하는 저역 통과-복원 필터가 뒤따른다.
이하에서 간략히 DSM으로 명명되는 델타-시그마-변조기는 이 변조기가 주파수 범위 안에 있는 잡음을 신호로부터 멀리 이동시키도록 신호-대-잡음비(SNR)를 형성한다. Richard Schreier 및 Gabor Temes, Wiley Interscience Publication 2005, ISBN 0-471-46585-2의 전문 서적인 "Understanding Delta-Sigma Data Converters"에는 종래의 다수의 DSM-구조가 소개되어 있다. 이 서적에 기술된 구조는 샘플링 비율이 낮은 기저 대역 신호를 목적으로 한다. 출력 신호의 수용 가능한 신호-대-잡음비(SNR)를 보증하기 위하여, 높은 등급(예컨대 16 초과)의 DSM을 갖는 상대적으로 높은 오버 샘플링 비율이 사용된다. 하지만, 기저 대역 신호의 샘플링 비율이 매우 높은 경우[2 MSps(Mega-Samples pro Sekunde) 초과]에 파워 증폭을 위해서는 단지 낮은 오버 샘플링 비율만이 기술적으로 가능하다. 대부분의 파워 증폭기 트랜지스터의 전기적 특성은 고주파 입력 펄스를 위해 출력 신호의 품질 및 증폭 효율을 심하게 악화시킨다.
낮은 샘플링 비율(RSR; reduced sampling rate)을 위해서 설계된 DSM(RSR-DSM)은 훨씬 더 낮은 OSR을 갖는 동일한 SNR-크기를 제공해준다. IEICE Transactions 89-C(6): 692-701 (2006)에 공개된 Vahid Majidzadeh 및 Omid Shoaei의 논문인 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"에서는 PSR 루프-필터에 대한 두 가지 실질적인 예가 도시되었다. PSR-DSM 4등급 및 6등급은 종래의 DSM 루프-필터에 비해 높은, 낮은 OSR을 위한 SNR을 제공해준다.
DSM에서 다중-비트-양자화(quantization)의 사용은 SNR을 높여주고, Imperial College Press 2003, ISBN1-86094-369-1에 공개된 George Bouropoulos의 논문인 "Delta-Sigma Modulators: modeling, design and application" 및 Technische Universitaet Eindhoven, 1999, ISBN 90-386-1580-9, Juergen van Engelen의 박사 논문인 "Stability Analysis and Design of Bandpass Sigma Delta Modulators"에서 논의된 바와 같이 DSM의 안정성을 개선한다. 하지만, 상기 DSM의 다중-비트-출력의 각각의 비트는 전력 공급이 가중된 별도의 출력단-채널을 요구한다. 전술된 해결책은 매우 비용 집약적이고, 기술적인 측면에서도 추천할만하지 않다.
상기와 같은 단점을 해결하기 위한 근본적인 방법은, 병렬-직렬-컨버터를 다중-비트-DSM의 출력에 배치하고 스위칭 작동 중에 MOSFET-출력단 앞에 CDA를 배치함으로써 1-비트-펄스 전류를 CDA 내부에 공급하는 것이다. 이와 같은 컨셉은 Juergen van Engelen의 박사 논문인 "Stability Analysis and Design of Bandpass Sigma Delta Modulators"에서 간략히 설명되며, 이 경우 상기 컨셉은 예를 들어 GB-A 2 483 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호와 같은 몇몇 특허 출원서에서 사용되고 있다.
DSM 내에 있는 루프 필터를 위한 최상의 계수를 발견하기 위하여, 예를 들어 IEEE Transactions on Circuits and Systems Ⅱ, July 2006, pages 580-584에 공개된 논문인 "An Automatic Coefficient Design Methodology for High-Order Bandpass Sigma-Delta modulator with Single-Stage Structure" 및 Wan-Rone Liou, "A Low-Power Multi-Bit Delta-sigma Modulator with Data Weighted Averaging Technique", Workshop on Consumer Electronics and Signal Processing, 2005, Taiwan에서 설명되는 바와 같은 검색 알고리즘이 사용될 수 있다.
선행 기술에서는 출력에 다중-비트-신호를 갖는 DSM이 자주 사용되고, 오디오 신호를 증폭하는 경우가 많기 때문에, 선행 기술에서는 명백하게 더 낮은 주파수 범위, 더 좁은 대역 폭 그리고 그에 상응하게 더 낮은 샘플링 비율이 성취된다. 특허 출원서 GB-A 2 438 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호에 기술된 해결책들에서는, P/S-변환이 루프 필터의 구조 및 이 루프 필터의 파라미터에 강한 영향을 미친다. 또한, 상기 특허 출원서 GB-A 2 438 774호, GB-A 2 435 559호 또는 GB-A 2 406 008호에서 플리핑(flipping)의 제어는 복잡한 제어/로직을 요구한다.
또한, US-A 5,815,102호에는 오디오 신호 및 감소 된 스위칭을 위한 디지털-대-아날로그-(D/A)-컨버터, 특히 델타-시그마-컨버터가 공지되어 있다. 사람 청각 범위의 오디오 주파수는 16Hz 내지 20kHz의 범위 안에 놓여 있다. 이와 같은 D/A-컨버터는 특히 사람의 청각 보조를 위해서 유용한 것으로 간주 되고, 주변 음향을 수신하기 위하여 오디오 리시버 혹은 오디오 수신기를 포함하며, 이 오디오 리시버 혹은 오디오 수신기는 음향 시퀀스 혹은 음향을 낮은 비율 및 높은 해상도의 디지털 신호로 변환하기 위한 아날로그-대-디지털-컨버터, 낮은 비율 및 높은 해상도의 디지털 신호의 품질을 변형하기 위한 디지털 처리 회로, 낮은 비율 및 높은 해상도의 디지털 신호를 높은 해상도 및 평균 비율의 신호로 변환하기 위한 보간기(interpolator) 회로, 그리고 평균 비율 및 높은 해상도의 변형된 디지털 신호를 아날로그 음향으로 변환하기 위한 디지털-대-아날로그-컨버터를 구비한다. 출력 신호 전송 개수의 감소로 인해 낮은 파워 소비를 갖는 한편 낮은 왜곡 상태가 유지되는 디지털-대-아날로그(D/A)-컨버터를 제공하기 위하여, US-A 5,815,102호에 따른 청각 보조의 경우에는 스위칭 사이클-복조기가 낮은 해상도 및 높은 비율의 디지털 신호를 낮은 전환률의 예정된 포맷으로 포맷화 한다. 이 목적을 위하여 다중 비트 값은 평균 해상도 및 평균 비율의 디지털 신호의 각각 입력된 값 혹은 입력 값에 상응하게 결정되고, 이와 같은 결정된 값을 낮은 해상도 및 높은 비율의 디지털 신호로서 출력한다. 예를 들어 스위칭 사이클-복조기는 하나의 값을 평균 해상도 및 평균 비율의 디지털 신호의 각각의 가능한 입력 값에 상응하게 (예를 들어 ROM 내에) 저장할 수 있고, 평균 해상도 및 평균 비율의 각각의 입력된 디지털 신호를 위해 저장된 상응하는 값을 체크한다. 더 상세하게 말해서, 입력 값을 출력 값으로 변환하는 과정은 저장된 값의 교정(calibrating)에 의해서 실시되는 입력 신호의 소위 "포맷화"에 의해서 이루어진다. 이 대안적인 포맷에서는 우측의 홀수 사이클 및 좌측의 짝수 사이클이 성장한다.
마지막으로, US 2010/0066580 A1호에는 디지털 오디오 신호를 아날로그 오디오 신호로 변환하는 오디오-디지털-아날로그(D/A)-컨버터가 공지되어 있다. 오버 샘플링-기술은 통상적으로 아날로그 출력 신호의 정확성을 개선함으로써 D/A-컨버터의 입력에서 디지털 신호를 정확하게 나타내기 위하여 오디오-D/A-컨버터에 사용된다. US 2010/0066580 A1호에서 이용되는 방법은 입력 신호의 양자화 레벨당 다수의 시퀀스를 갖는, 본 경우에는 양의 시퀀스 및 음의 시퀀스를 각각 하나씩 갖는 표(table)를 필요로 한다. 또한, 양의 "커먼 모드 에너지(common mode energy)"를 갖는 시퀀스와 음의 "커먼 모드 에너지"를 갖는 시퀀스 사이에서 각각 교대가 이루어지며, 이 경우 동일한 "세트" 내에 있는 시퀀스들은 모두 동일한 2진 값으로 시작해서 모두 동일한 2진 값으로 끝난다. 그로 인해 시퀀스당 각각 2개의 비트가 이미 확정되어 있기 때문에, 출력 신호의 더 높은 클럭 주파수가 필요하게 되며, 이와 같은 사실은 US 2010/0066580 A1호에서 관찰된 저주파 오디오 신호에서는 방해 작용을 미치지 않는다.
기본적인 문제점은 출력단에서 높은 주파수를 구현하는 것이다. 원칙적으로 출력에서 양호한 신호 품질(SNR)을 얻기 위해서는 DSM 내에서 이루어지는 가급적 높은 양자화가 바람직한데, 다시 말하자면 양자화의 가급적 높은 해상도 및 그와 더불어 DSM의 출력에서 가급적 많은 비트가 바람직하다. 그러나 (본원에서 관찰된 경우에 나타나는 것과 같이, 출력단의 해상도가 양자화의 해상도보다 낮은 경우에) 출력단을 구동시키기 위해서는, 양자화가 높아질수록 필요한 주파수도 그만큼 더 높아진다. 또한, 칩-패드(더 정확하게 표현하자면: 다이-패드)는 저역 통과-특성을 지니며, 이 경우 상기 저역 통과의 경계 주파수는 각각 사용된 칩-기술에 의존한다. 오버 샘플링 비율(OSR) 및 그와 더불어 패드의 클럭 주파수가 높을수록, 저역 통과 특성에 의한 펄스의 필터링으로 인해 칩-패드에서 문제점이 야기되는 주파수 영역은 그만큼 더 커진다. 오버 샘플링 비율(OSR)의 축소는 필연적으로 스위칭 증폭기 내에서 낮은 파워 손실 및 신호 왜곡을 야기한다.
요약적으로 말하자면, 오디오 신호의 증폭이 관찰되는 선행 기술에서는 명백하게 더 낮은 유효 신호 대역 폭 및 샘플링 주파수가 존재함으로써, 결국에는 심지어 오버 샘플링 비율(OSR)이 높은 경우에도 필요한 주파수의 구현은 오히려 아무런 문제가 되지 않는다. 파워 전자 장치에서 (오디오 영역에서보다) 더 높은 주파수는 일종의 큰 도전이 되는데, 그 이유는 이 경우에는 - 더 높은 스위칭 주파수에 의해 - 증폭기의 입력에서 신호 왜곡이 생성되기 때문이다.
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본 발명의 과제는, 수 MHz 범위 안에서 상대적으로 더 높은 SNR에 도달하도록 그리고 소음 전달 함수(NTF: Noise Transfer Function)가 유효 주파수 범위 위에서는 가급적 낮고 평탄하도록 스위칭 증폭기용 델타-시그마 변조기를 형성하는 것이다. 이 경우 출력단은 에너지 효율의 확연한 상승, 전력 손실의 감소 및 가변적인 공급 전압 범위 및 그와 더불어 동일한 SNR로써 역학(dynamic)의 적응에 도달할 수 있도록 형성되어야만 한다.
상기 과제는 특허 청구항 1에 따라 델타-시그마-변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치에 의해서 해결되는데, 이 경우 델타-시그마 변조기의 다중-비트-출력에는 병렬-직렬-컨버터 및 이 병렬-직렬-컨버터 뒤에 배치되어 있고 이 병렬-직렬-컨버터의 직렬 출력 신호(ya2)를 위한 스와핑 부재로 이루어진 직렬 회로가 접속되어 있으며, 상기 스와핑 부재는 결과로 초래되는 출력 신호(ya3) 내에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재 워드(만약에 존재한다면)의 2진 0들과 1들의 시퀀스를 서로 교체하며(swapping), 이로써 델타-시그마 변조기에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되고, 워드 경계부에서는 1-0-전환(transition) 혹은 0-1-전환이 대폭 제거된다.
또한, 상기 과제는 특허 청구항 2에 따라 델타-시그마-변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치에 의해서도 해결되는데, 이 경우 델타-시그마 변조기의 다중-비트-출력에는 이 델타-시그마 변조기의 병렬 출력 신호(yb1)를 위한 스와핑 부재 및 그 뒤에 배치된 병렬-직렬-컨버터로 이루어진 직렬 회로가 접속되어 있으며, 상기 스와핑 부재는 결과로 초래되는 출력 신호(yb3) 내에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재 워드(만약에 존재한다면)의 2진 0들과 1들의 시퀀스를 서로 교체하며, 이로써 델타-시그마 변조기에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되고, 워드 경계부에서는 1-0-전환 혹은 0-1-전환이 대폭 제거된다.
또한, 상기 과제는 특허 청구항 3에 따라 델타-시그마-변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치에 의해서도 해결되는데, 이 경우 델타-시그마 변조기의 다중-비트-출력에는 K 변조 표(table), 그 뒤에 배치되어 있고 각각 변조 표의 출력을 선택하기 위해 제어 유닛에 의해서 구동 제어되는 멀티플렉서 및 이 멀티플렉서 뒤에 배치된 병렬-직렬-컨버터로 이루어진 병렬 회로가 접속되어 있으며, 이로써 델타-시그마 변조기에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되고, 워드 경계부에서는 1-0-전환 혹은 0-1-전환이 대폭 제거된다.
본 발명에 따른 장치들은 에너지 효율의 확연한 상승, 전력 손실의 감소 및 가변적인 공급 전압 범위 및 그와 더불어 동일한 SNR로써 역학의 적응을 가능케 한다. 이때 델타-시그마-변조기는 특정 해상도의 신호를 다른 해상도의 다른 신호로 변환하거나 특정 형태로 존재하는 입력 신호를 다른 형태의 출력 신호로 변환하는 컨버터로서 기능을 하며, 이 경우 상기 신호들은 자신의 정보를 그대로 유지하고 있다. 특히 무한 해상도의 아날로그 신호가 제한된 해상도의 디지털 신호로 변환된다. 이와 같은 변환은 신호 특성이 후속하는 스위칭 증폭기를 위해 최적화되도록 이루어진다.
본 발명은 델타-시그마-변조기(DSM) 타입에만 한정되지 않으며, 오히려 적어도 한 가지 특정 기준을 충족시키는 임의의 DSM으로 교체될 수 있다. 이 기준은 바로 낮은 샘플링 비율인데, 그 이유는 시그마-델타-변조기와 스위칭 증폭기(디지털 증폭기) 사이에서 병렬-직렬-변환이 이루어지고, 이와 같은 변환에 필요한 클럭 주파수가 스위칭 증폭기의 클럭 주파수와 마찬가지로 (각각의 관련 기술에 의해서) 구현될 수 있어야만 하기 때문이다.
또한, 상기 과제는 특허 청구항 2에 따라 델타-시그마-변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치에 의해서도 해결되는데, 이 경우 델타-시그마 변조기의 다중-비트-출력에는 이 델타-시그마 변조기의 병렬 출력 신호(yb1)를 위한 스와핑 부재 및 그 뒤에 배치된 병렬-직렬-컨버터로 이루어진 직렬 회로가 접속되어 있으며, 상기 스와핑 부재는 결과로 초래되는 출력 신호(yb3) 내에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재 워드(만약에 존재한다면)의 2진 0들과 1들의 시퀀스를 서로 교체하며, 이로써 델타-시그마 변조기에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되고, 워드 경계부에서는 1-0-전환 혹은 0-1-전환이 대폭 제거된다.
또한, 상기 과제는 특허 청구항 3에 따라 델타-시그마-변조기 및 이에 연결된 스위칭 증폭기를 구비하는 장치에 의해서도 해결되는데, 이 경우 델타-시그마 변조기의 다중-비트-출력에는 K 변조 표(table), 그 뒤에 배치되어 있고 각각 변조 표의 출력을 선택하기 위해 제어 유닛에 의해서 구동 제어되는 멀티플렉서 및 이 멀티플렉서 뒤에 배치된 병렬-직렬-컨버터로 이루어진 병렬 회로가 접속되어 있으며, 이로써 델타-시그마 변조기에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 바람직하게 8에 해당하는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리되고, 워드 경계부에서는 1-0-전환 혹은 0-1-전환이 대폭 제거된다.
본 발명에 따른 장치들은 에너지 효율의 확연한 상승, 전력 손실의 감소 및 가변적인 공급 전압 범위 및 그와 더불어 동일한 SNR로써 역학의 적응을 가능케 한다. 이때 델타-시그마-변조기는 특정 해상도의 신호를 다른 해상도의 다른 신호로 변환하거나 특정 형태로 존재하는 입력 신호를 다른 형태의 출력 신호로 변환하는 컨버터로서 기능을 하며, 이 경우 상기 신호들은 자신의 정보를 그대로 유지하고 있다. 특히 무한 해상도의 아날로그 신호가 제한된 해상도의 디지털 신호로 변환된다. 이와 같은 변환은 신호 특성이 후속하는 스위칭 증폭기를 위해 최적화되도록 이루어진다.
본 발명은 델타-시그마-변조기(DSM) 타입에만 한정되지 않으며, 오히려 적어도 한 가지 특정 기준을 충족시키는 임의의 DSM으로 교체될 수 있다. 이 기준은 바로 낮은 샘플링 비율인데, 그 이유는 시그마-델타-변조기와 스위칭 증폭기(디지털 증폭기) 사이에서 병렬-직렬-변환이 이루어지고, 이와 같은 변환에 필요한 클럭 주파수가 스위칭 증폭기의 클럭 주파수와 마찬가지로 (각각의 관련 기술에 의해서) 구현될 수 있어야만 하기 때문이다.
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추가의 장점 및 세부 사항은 도면을 참조해서 이루어지는 본 발명의 바람직한 실시 예에 대한 이하의 설명으로부터 끌어낼 수 있다. 각각의 도면에서:
도 1은 본 발명에 따른 장치를 위한 설계 방식의 두 가지 실시 예를 보여주고 있으며,
도 2는 도 1에 따른 DSM을 위한 설계 방식의 일 실시 예를 보여주고 있고,
도 3은 도 2에 따른 DSM의 극 및 0 위치를 위한 두 가지 최적의 위치를 보여주고 있으며,
도 4a, 도 4b 및 도 4c는 시스템 입력, 양자화기 출력 및 시스템 출력에서의 파워 밀도(power density) 스펙트럼을 보여주고 있고,
도 5는 DSM에 따른 OFDM-신호를 위한 펄스 개수의 확률 분포를 보여주고 있으며,
도 6a 및 도 6b는 OFDM-신호를 위한 워드-스와핑이 이루어진 경우 혹은 이루어지지 않은 경우에 PDM의 출력 신호의 파워 스펙트럼을 보여주고 있고,
도 7a 및 도 7b는 사인파 신호를 위한 워드-스와핑이 이루어진 경우 혹은 이루어지지 않은 경우에 PDM의 출력 신호의 파워 스펙트럼을 보여주고 있으며,
도 8은 본 발명에 따른 신호 섹션의 예에서 나타나는 펄스 스와핑의 원리를 보여주고 있고,
도 9는 본 발명에 따른 장치를 위한 설계 방식의 일 추가 실시 예를 보여주고 있으며,
도 10은 워드-스와핑의 경우를 위한 도 9에 도시된 본 발명에 따른 장치와 관련된 설계 방식의 일 실시 예를 보여주고 있고,
도 11은 다중 비트-스위칭 증폭기(CDA)에 대한 일 실시 예를 보여주고 있으며,
도 12는 DDL 형태의 조절 루프를 구비하는 증폭기(CDA)를 위한 일 실시 예를 보여주고 있고,
도 13a, 도 13b 및 도 13c는 어댑터(adapter)의 세 가지 실시 예를 보여주고 있으며, 그리고
도 14는 스위칭 증폭기를 위한 가변적인 공급 전압 범위를 형성하기 위한 회로에 대한 일 실시 예를 보여주고 있다.
도 1은 본 발명에 따른 장치를 위한 설계 방식의 두 가지 실시 예를 보여주고 있으며,
도 2는 도 1에 따른 DSM을 위한 설계 방식의 일 실시 예를 보여주고 있고,
도 3은 도 2에 따른 DSM의 극 및 0 위치를 위한 두 가지 최적의 위치를 보여주고 있으며,
도 4a, 도 4b 및 도 4c는 시스템 입력, 양자화기 출력 및 시스템 출력에서의 파워 밀도(power density) 스펙트럼을 보여주고 있고,
도 5는 DSM에 따른 OFDM-신호를 위한 펄스 개수의 확률 분포를 보여주고 있으며,
도 6a 및 도 6b는 OFDM-신호를 위한 워드-스와핑이 이루어진 경우 혹은 이루어지지 않은 경우에 PDM의 출력 신호의 파워 스펙트럼을 보여주고 있고,
도 7a 및 도 7b는 사인파 신호를 위한 워드-스와핑이 이루어진 경우 혹은 이루어지지 않은 경우에 PDM의 출력 신호의 파워 스펙트럼을 보여주고 있으며,
도 8은 본 발명에 따른 신호 섹션의 예에서 나타나는 펄스 스와핑의 원리를 보여주고 있고,
도 9는 본 발명에 따른 장치를 위한 설계 방식의 일 추가 실시 예를 보여주고 있으며,
도 10은 워드-스와핑의 경우를 위한 도 9에 도시된 본 발명에 따른 장치와 관련된 설계 방식의 일 실시 예를 보여주고 있고,
도 11은 다중 비트-스위칭 증폭기(CDA)에 대한 일 실시 예를 보여주고 있으며,
도 12는 DDL 형태의 조절 루프를 구비하는 증폭기(CDA)를 위한 일 실시 예를 보여주고 있고,
도 13a, 도 13b 및 도 13c는 어댑터(adapter)의 세 가지 실시 예를 보여주고 있으며, 그리고
도 14는 스위칭 증폭기를 위한 가변적인 공급 전압 범위를 형성하기 위한 회로에 대한 일 실시 예를 보여주고 있다.
도 1a~b와 도 9는 델타-시그마-변조기(DSM; delta-sigma-modulator)에 스위칭 증폭기(디지털 증폭기)(CDA)가 연결되어 있는 본 발명의 장치의 아키텍처들을 각각 보여준다. 특히, PLC[Power Line Communication(PLC)-시스템은 저전압 네트워크내 변전소와 가정용 고객설비 사이의 전송경로를 통해 매체 전력케이블에 관한 정보를 분배하는 시스템임] 적용을 위해, 특히 PLC 적용 예를 위해서는, 9 내지 500 kHz의 주파수 범위내의 협대역 PLC를 위해, 각각 유효한 규격[예컨대 유럽 규격(CENELEC EN 50065) 또는 US-미국 규격 FCC Part 15 Subpart B]을 고려하여 수백 kBit/s의 양방향 데이터 전송률을 가능케 하는 기술들이 현재 제공되고 있다. EN 50065에서는, 예를 들어 최대 허용 진폭과 이용 권한이 규정된 네개의 주파수 범위가 있다. 유럽 에너지 공급 기업들의 경우에 대역 A에서는 10V의 최대 송신 진폭을 갖는 9 ... 95 kHz의 범위를 이용한다. 소비자 측에서 볼 때 유럽에서는 1.2V의 최대 송신 진폭을 갖는 95 ... 148.5 kHz의 범위가 이용된다(대역 B 내지 대역 D). 데이터 전송의 경우에, 네트워크 전송 시스템의 송신 기능 및 수신 기능을 충족시키는 버스 커플링 모듈은 버스로서 형성된 230V-전력 공급 라인을 통해 제공되는 특이 사항들을 고려해야만 한다. 이와 같은 특이 사항에는 우선 버스와 애플리케이션 간에 갈바니 전기적인 분리가 반드시 필요하다는 필연성이 속하고, 두 번째로는 버스 커플링 모듈이 연결된 공급 네트워크 내에 있는 개별 점의 가변적인 임피던스의 문제점이 속하고, 세 번째로는 상기 두 번째의 문제점과 연관하여 네트워크로 전송되는 송신 레벨 및 그와 관련된 송신 도달 범위에서의 차이점이 속하며, 그리고 네 번째로는 예컨대 서지-임펄스 및 버스트-임펄스 그리고 다양한 형태의 잡음 및 채널의 왜곡과 같이 송신 주파수 대역에서 나타나는 다양한 네트워크 장애의 존재하에서 이루어지는 신호 수신이 속한다.
제1 실시예(도 1a 참조)에서는 병렬-직렬-컨버터(PSC)와 그 뒤의 스와핑 부재(SHS)의 직렬회로를 포함한 병렬-직렬-컨버터(SPS)가 델타-시그마 변조기(DSM)의 다중-비트 출력에 접속되고, 제2 실시 예(도 1b 참조)에서는 스와핑 부재(SHP) 및 그 뒤에 배치된 병렬-직렬-컨버터(PSC)의 직렬 회로를 포함한 병렬-직렬-컨버터(SPS*)가 델타-시그마 변조기(DSM)의 다중-비트-출력에 접속됨으로써, 델타-시그마-변조기(DSM)에 제공되는 입력 신호는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리된다. 이때 스위칭 증폭기(CDA)의 입력에는 1-비트-신호가 인가된다. 1-비트 스위칭 증폭기는 다중-비트 스위칭 증폭기에 비해 전력손실이 낮다. 스위칭 소자는 예를 들어 MOSFET, IGBT(insulated-gate bipolar transistor; 절연 게이트 쌍극성 트랜지스터) 또는 CMOS(p-채널-MOSFET뿐만 아니라 n-채널-MOSFET도 하나의 공동 기판상에서 사용되는 반도체 소자)로서 구현될 수 있다.
이하에서 기술되는 본 발명에 따른 스위칭 증폭기(CDA)의 기초는, 출력 트랜지스터의 게이트 커패시터 및 집적될 코일로 이루어진 공진 회로를 구성하는 것이다. 이와 같은 구조의 한 가지 큰 장점은, 전환시에 에너지가 저장될 수 있음으로써 효율이 상승한다는 것이다. 하지만, 90%의 고효율에 도달하기 위해서는 가급적 많은 에너지가 저장되어야만 한다는 점에 주목해야만 할 것이다. 더욱이 이와 같은 사실은 더 높은 충전 저항이 되어 칩 상에 거의 집적될 수 없는 큰 인덕턴스를 요구하게 될 것이다. 또한, 집적된 코일도 큰 면적을 차지하게 되며, 이와 같은 사실은 칩의 크기를 증가시킨다. 그렇기 때문에, 출력 드라이버에 이르기까지 펄스 폭과 관련된 요구 조건을 충족시킬 수 있기 위해서는, 필요에 따라 다수의 공진-단이 구성되어야만 하는 상황을 야기할 수 있는 게이트-드라이버 코일과 출력 드라이버로 구성된 절충안(compromise)이 반드시 필요하다. 바람직하게 스위칭 증폭기(CDA)는 직렬 배치된 지연 회로(SD, CD), 스위칭 소자(S1, S2)의 공급 전압을 적응시키기 위한 어댑터(A1, A2) 및 스위칭 소자(S1, S2)를 스위칭하기 위한 공진 드라이버(R1, R2)를 각각 하나씩 구비하는 2개의 병렬 분기로 이루어진다. 또한, DLL 형태의 조절 루프 내에서는 스위칭 에지가 공진 드라이버(R1, R2)의 출력에서 분기되어 위상 비교기에 제공되며, 그 차로부터 조절 회로(RS)에 의해서 지연 시간이 결정되고 그에 상응하게 지연 회로(CD)가 조절된다. 도 12에 도시된 실시 예에서, 지연 회로(SD)는 고정된 지연 시간을 갖는 한편, 지연 회로(CD)의 지연 시간은 가변적으로 설정될 수 있는데, 다시 말하자면 신호 오프셋의 다이내믹한 조절이 이루어진다. 그럼으로써, 바람직한 형태 및 방식으로 온도, 노화, 부품 변이(공정 파라미터의 분산) 및 전압 변동이 보상될 수 있다. 전압 조절에 의해 스위칭 동작도 변동됨으로써, 결과적으로 조절(보정된 에지 조절) 과정에서 조절(전압 조절)이 이루어지게 된다. 스위칭 소자(S1, S2) 사이에서 가급적 장애 전류가 발생하지 않는 동시에 2개의 트랜지스터가 폐쇄되는 가급적 짧은 데드 타임(dead time)을 유지하기 위하여, 스위칭 소자(S1, S2)는 소정의 정확성으로 구동 제어되어야만 한다. 이 목적을 위해서는 반드시 구동 제어 신호의 에지들을 서로 정확하게 매칭시킬 필요가 있다. 이와 같은 매칭은 본 발명에 따라 측정 과정 및 그 다음에 이어지는 트리밍(trimming) 과정에 의해서 실행된다. 본 발명에 따른 접근 방식은 DLL 형태의 조절 루프의 고안을 토대로 하며, 이와 같은 조절 루프는 두 가지 기준이 가급적 최상으로 충족되도록 에지와 펄스 폭을 매칭시킨다. 또한, 본 발명에 따른 접근 방식은 조절 가능한 지연-소자[지연 회로(CD)] 및 위상 검출기를 토대로 한다. 이때에는 2개의 스위칭 소자/트랜지스터(S1, S2)가 동시에 도통되는 경우가 피해지도록 보증될 수 있는데, 그 이유는 이와 같은 작동 상태가 컴포넌트의 파괴를 야기하기 때문이며, 그리고 또한 스위칭 증폭기(CDA)의 구동 제어에 이용되는 신호 형태가 사용될 수 있도록 보증될 수도 있다.
스위칭 증폭기(CDA)를 위한 입력 신호는 3.3V의 로직 레벨을 갖는 디지털 IC[병렬-직렬-컨버터(SPS)의 출력]에 의해서 제공된다. 그렇기 때문에 공진 드라이버(R1, R2)를 구동 제어하기 위한 로직 레벨은 변환되어야만 한다. 사양에 따라 어댑터(A1, A2)에 대하여 엄격한 요구 수준이 제기된다:
낮은 전력 소비 및
3.3V로부터 40V 미만 전압으로의 신속한 변환
이하에서 도 12a, 도 12b 및 도 12c에 도시된 모든 해결 접근 방식은 시간 동작에서뿐만 아니라 전류 소비에서도 대등한 동작을 보여주고 있다. 그와 달리 차이점은 복잡성에서 나타나고 있다. 원칙에 따르면, 공급 전압이 24V를 초과하자마자 에지 재생의 문제점이 나타난다. 이 경우에는 재차 UGS(MAX)에 의한 제한이 고려되어야만 한다. 풀다운(PullDown)-트랜지스터의 구동 제어를 위해서는 단지 12V-트랜지스터만 필요하며, 이와 같은 사실은 면적 소비 및 속도에 유익하다.
일반적으로, 어댑터(A1, A2)는 단지 공급 전압이 소정의 레벨을 초과하는 경우에만 필요하다. 특히 2V에 해당하는 최소 공급의 경우를 위해서는 변환 과정이 생략될 수 있다. 이 경우에도 정상적인 구동 제어를 보증하기 위해서는, 전력 공급부와 신호 경호 사이에 통신이 제공되어야만 한다. 선택된 공급 전압에 따라서 구동 제어를 위한 최적의 신호 경로가 선택될 수 있다.
본 발명에 따른 컨셉에 의해서는, 3.9ns의 최소 펄스 폭도 계속해서 도통될 수 있다. 이때 개별 트랜지스터의 파워 측정에 의해서 결정된 효율은 91% 내지 93%이다. 출력단을 위해서는 40V 변형체로 구성되는 트랜지스터가 선택될 수 있음으로써, 대략 30 내지 40%의 면적이 절약될 수 있고, 구동 제어에 대해서 제기되는 요구 조건들도 더욱 유리하게 형성될 수 있다.
출력단 타입의 두 가지 경우에는 추가의 공급 전압이 반드시 필요하다. NN-컨셉은 풀업을 위해서는 부스트 된 공급을 필요로 하고, 게이트 드라이버를 위해서는 12V만큼 그 아래에 놓인 전압을 필요로 하며, 풀다운을 위해서는 12V-전압을 필요로 한다. PN-접근 방식도 마찬가지로 12V 그리고 12V만큼 감소 된 공급을 필요로 한다. 어느 컨셉이 사용될지는 출력단의 치수 설계 및 그에 의해서 결과적으로 나타나는 효율에 따라 달라진다.
도 11에 도시된 다중 비트-MOSFET-출력단(CDA)에 대한 일 실시 예에서는, 비트의 개수(본원에서는: M-_CDA = 2)에 상응하게 2M-_CDA = 22 = 4개의 전위가 MOSFET-스위치를 통해 출력(z)으로 가이드 된다. 개별 입력 신호(도 1a/도 1b의 ya3 혹은 yb3에 상응함)에 상응하게, 칩 클럭(fc) 내에서의 구동 제어[제어부(CTRL)]는 개별 전위를 출력(z)으로 전환한다.
또한, DSM 내에서 혹은 DSM의 입력에서는 특정의 오버 샘플링 인자(OSR)에 의해서 오버 샘플링이 이루어진다. 일반적으로는, 오버 샘플링 인자(OSR)가 증가함에 따라서 도달 가능한 신호-잡음비(SNR)도 증가한다는 내용이 적용된다. 가급적 높은 SNR에 도달하기 위해서는 그에 상응하게 가급적 높은 오버 샘플링 인자(OSR)가 바람직하다. 하지만, 다른 한 편으로는 스위칭 증폭기의 입력에서 결과적으로 나타나는 스위칭 주파수와 관련하여 사용 가능한 오버 샘플링 인자(OSR) 및 그와 연관된 구현의 문제점이 제한된다.
오버 샘플링 이후에는 루프 필터(Loop-Filter) 내에서 신호의 필터링이 이루어진다. 이 루프 필터는 기본적으로 DSM의 입력 신호를 위한 신호 전송 필터(Signal-Transfer-Filter) 및 델타-시그마-변조기(DSM)의 양자화기(Q)의 출력으로부터의 피드백 신호를 위한 잡음-전달-필터(Noise-Transfer-Filter)를 구비한다. 이 경우에 종래의 필터들에서는, 이들 필터가 현재 논의되고 있는 오버 샘플링 인자(OSR) 분야에서 필요로 하거나 요구되는 신호-잡음비(SNR)에 도달하지 못한다는 문제점이 있다. 그렇기 때문에 본원에서는 종래의 필터가 사용되지 않고, 오히려 감소 된 샘플링 비율에 맞추어 설계된 필터, 소위 RSR(Reduced-Sampling-Rate)-필터가 사용된다. 종래의 필터 혹은 이와 같은 필터의 사용은 예를 들어 Richard Schreier 및 Gabor Temes의 전문 서적인 "Understanding Delta-Sigma Data Converters", Wiley Interscience Publication 2005, ISBN 0-471-46585-2, 91 페이지 이하에 기술되어 있다; PSR-필터는 예컨대 IEEE International Symposium on Circuits and Systems, ISCAS 2004, 465 ~ 468 페이지에 공개된 Mohammed Tavari 및 Omid Shoaei의 논문인 "Low-Voltage Sigma-Delta Modulator Topologies For Broadband Applications"에 공지되어 있다.
관련 사용을 위해서는, 개별 시스템 파라미터[신호 대역 폭, 샘플링 주파수, 오버 샘플링 인자(OSR)]에 맞추어 최적화된 필터들이 RSR-필터로서 고려된다.
RSR-필터를 사용하는 경우에, 현재 논의되고 있는 오버 샘플링 인자(OSR) 영역에서 신호-잡음비(SNR)는 종래의 필터들에 대하여 현저하게 더 높다. 본 발명에 따른 해결책의 구현은, RSR-필터의 사용이 병렬-직렬-컨버터(PSC)의 출력에서 현저하게 (예컨대 팩터 3만큼) 더 낮은 스위칭 주파수를 야기한다는 사실을 보여주고 있다.
DSM은 바람직하게 다양한 시스템 파라미터(예컨대 사용된 주파수 대역과 같은 전송 파라미터)의 재구성을 가능하도록 구현되었다; 이 목적을 위하여 계수(coefficient)가 특수한 레지스터(도면에 도시되어 있지 않음)에 기록된다. 레지스터에 저장된 시스템 파라미터에 대한 예는 다음과 같다:
- 샘플링 비율(fS)
- 워드 레이트(fW)
- 칩 레이트(fC)
- 루프 필터(특히 RSR-필터)의 파라미터 a1, a2, b1, b2.
본 발명의 틀 안에서 관찰된 파워 증폭기로서는 예를 들어 자신의 (기술 내재적인) 상대적으로 긴 스위칭 에지로 인해 사용되는 클럭 주파수가 강하게 제한되는 C-MOS-트랜지스터로 이루어진 파워 전자 장치가 사용된다. 결과적으로 이와 같은 파워 전자 장치에서는 - 소정 주파수부터 - 매우 짧은 기간의 펄스가 더 이상 검출되지 않기 때문에, 출력에서 SNR의 악화를 야기하는 에러가 신호 처리시에 전혀 나타나지 않게 된다.
DSM의 출력에는 다중-비트-신호가 존재하고, CDA가 본 발명에 따라 1-비트-신호를 기대하기 때문에, 관련 기능 블록들 사이에서는 신호 변환이 필요하다. 이와 같은 신호 변환은 병렬-직렬-컨버터(SPS 혹은 SPS*)가 실행하되, 가급적 유리한 구현 조건에서 가급적 높은 SNR이 스위칭 증폭기(CDA)의 출력에서 나타날 수 있도록 실행한다.
이와 같은 본 발명에 따른 병렬-직렬-컨버터(SPS 혹은 SPS*)의 구현은 - 앞에서 이미 상세하게 기술한 바와 같이 - P/S-블록(PSC) 및 그 뒤에 접속된 스와핑 블록(SHS)에 의해서 이루어질 수 있거나(도 1a 참조) 대안적으로는 도 1b에 따라 스와핑 블록(SHP) 및 그 뒤에 접속된 P/S-블록(PSC)에 의해서 이루어질 수 있다. 이후의 설명은 도 1a에 따른 실시 예와 관련이 있다.
P/S-블록(PSC)은 델타-시그마-변조기(DSM)를 이용하여, M 비트에서 샘플링 주파수(fDSM)를 갖는 DSM의 양자화기(Q)의 다중-비트-출력 신호(ya1)를 샘플링 주파수(fPS, a,-)를 갖는 1-비트 PDM과 유사한 신호(ya2)로 변환시킨다(PDM 펄스 기간 변조). 이때에는 입력 신호(ya1)의 각각 인가되는 다중-비트-값에 따라서, 주파수가 일정한 경우에 출력 신호(ya2)의 듀티사이클(폭)이 변조된다. 다시 말해, 각각의 M-비트-값은 NPS 연속하는 2진 값들로 이루어진 하나의 워드로 변환되며, 상기 2진 값은 본 발명에 따라 PDM-값과 유사한 M-비트-값이다. 이와 같은 내용이 의미하는 바는, 출력 신호(ya2)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서는 최대 한 번의 교체가 나타날 수 있다는 것이다.
입력(ya1)과 출력(ya2)의 다중-비트-값 사이에서 변환이 이루어지는 경우에 결정적인 사실은 이 변환이 선형으로 실시된다는 것이다. 이와 같은 병렬-직렬-변환으로부터는 결과적으로 각각 워드 경계부에 있는 2진 값들(1들과 0들 혹은 그 역) 사이에서 최대 한 번의 전환을 포함하고/포함하거나 각각 하나의 워드 내에 있는 2진 값들 사이에서 최대 한 번의 전환을 포함하는 신호가 나타난다.
P/S-변환시에 필요한 클럭 곱셈은 워드 길이[NPS(P/S-컨버터(PSC)의 출력에 있는 PDM과 유사한 신호의 워드 길이]와 동일한 인자에 의해서 이루어진다. 이때에는 상기 워드 길이(NPS) 및 그와 더불어 클럭 곱셈을 위한 인자도 ya1의 이용된 값 범위 혹은 ya1의 수신된 가능한 값들의 개수[NDSM(DSM의 출력에서 ya1에 의해서 수신된 가능한 값들의 개수)]에 따라서 선택된다. NPS를 선택하는 경우에 고려해야만 할 사실은, 한 편으로는 ya1의 NDSM 가능한 모든 값이 전술된 방식으로 반전 가능하게 명백하게 출력(ya2)의 일 워드로 변환될 수 있다는 것이며, 다른 한 편으로는 구현과 관련해서 클럭 곱셈(NPS)을 위해 가급적 낮은 인자가 결과적으로 야기된다는 것이다.
바람직하게 상기 두 가지 기준을 고려한 상황에서는
NPS = NDSM - 1
이 선택된다.
스위칭 주파수를 줄이기 위하여, 본 발명에 따른 추가의 일 단계에서는, 즉 블록(SHS)에서는 적응적 메모리관련 펄스의 반전이 실시되며, 이때 입력 신호(ya2)는 워드 방식으로 출력 신호(ya3)로 변환된다. 결과적으로 나타나는 출력 신호(ya3)에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재의 펄스는 경우에 따라서 스와핑 되거나 변경 없이 출력 신호(ya3)로 전달되며, 펄스 에지(즉, 비트 값 0으로부터 1로의 교체 혹은 그 역으로의 교체)의 개수가 ya3로 최소화되는 방식으로 전달된다. 제1 워드는 바람직하게 변경 없이 전달되지만, 본 발명의 틀 안에서는 이 경우에도 스와핑이 실시될 수 있다. 클럭 제어부는 (도 1a 참조) 클럭 fs(샘플링 클럭), fw(워드 클럭) 및 fc(칩-/비트 클럭)를 제공하며, 그 중에서 각각 필요한 클럭이 개별 기능 블록에 인가된다. 이로써, 워드 클럭에서는 신호(ya3)로부터의 선행 워드의 각각 마지막 비트가 임시 메모리(BUF)에 일시적으로 저장된다. 제어부(CTRL)는 재차 임시 메모리(BUF) 내에 있는 비트 값 및 DSM의 출력에 있는 현재의 워드에 따라서, 특히 제1 비트에 따라서 블록(SHS) 내에서의 변위를 제어한다.
이때 '펄스의 스와핑'이란 상기 펄스(만약에 존재한다면)의 2진 0들 및 1들의 순서가 바뀌는 것으로 이해된다. 다시 말해, (NPS-k)개의 2진 0들이 후속하는 k개의 2진 1들로 시작하는 일 워드(펄스)로부터 스와핑의 경우에는 k개의 2진 1들이 후속하는 (NPS-k)개의 2진 0들로 시작하는 일 워드(펄스)가 나타나게 된다. 이로써, 일 펄스의 0들 및 1들의 개수는 스와핑에 의해서 변경 없이 그대로 유지되며, 다만 그 순서만 변경된다.
따라서, 적응적 메모리관련 펄스의 반전에 의한 상기와 같은 본 발명에 따른 병렬-직렬-변환 방식에 의해서, 워드 경계부에 있는 펄스 에지가 생략되는 한편, 워드 경계부 내부에 있는 펄스 에지가 - 경우에 따라 이동되기도 하지만 - 계속해서 유지됨으로써, 결국에 스위칭 증폭기[CDA(디지털 증폭기)] 입력에서의 펄스 에지의 개수는 스와핑에 의해 확연하게(더 정확하게 말하자면: 거의 절반으로) 줄어든다. 이와 같은 개수 축소는 출력단 내에 있는 반도체 소자의 스위칭 주파수에 대해서 그리고 칩-패드에 인가되는 신호에 대해서 동일한 크기로 나타난다.
상기 스와핑이 신호 형태에 미치는 영향은 무시할 수 있을 정도이며, 이로써 신호는 관련된/주목할만한 위조를 경험하지 않게 된다. 하지만, 다른 한 편으로 기술이 동일한 경우에 스위칭 주파수의 절반 분할은 DSM의 입력에서 더 높은 샘플링 주파수를 허용하거나 더 높은 오버 샘플링 인자(OSR)를 허용하며, 이로써 출력에서는 더 높은 SNR이 달성될 수 있다.
상기 스와핑의 한 가지 추가 장점은, 종래의 펄스 기간 변조기(PDM)의 경우에는 반송파 주파수가 출력 신호 내에 눈에 띄는 신호부로서 존재하게 된다는 것인데, 그 이유는 일 워드 내에서는 (더 정확하게 말해서: 워드 경계부에서는) 증가하는 에지가 항상 동일한 장소에서(즉, 동일한 간격으로) 나타나기 때문이다. 그와 달리 본 발명에 따른 방법에서는 고정된 장소에 더 이상 PDM-신호의 에지가 존재하지 않는다. 그럼으로써, 반송파 주파수에서는 두드러진 부분이 더 이상 발생하지 않게 되며, 오히려 이 부분은 다수 개의 주파수로 (반송파 주파수만큼) 세분된다("흐려진다"). 이와 같은 세분 과정은 규격을 유지하기 위한 전송 스펙트럼을 측정할 때에 한계값의 유지를 간단하게 할 수 있다.
본 발명에 따른 방법은 이하의 실시 예를 참조하여 더 상세하게 기술되고 설명될 것이다. 대략 10 kHz 내지 500 kHz의 주파수 범위 안에 있는 유효 신호는 10 kHz 내지 400 kHz의 대역 폭을 수용할 수 있을 정도로 증폭되어야만 한다. 증폭될 신호는 12 비트의 해상도에서 약 2 MSps의 샘플링 비율을 갖는 입력에 존재한다. 관찰된 경우에 OFDM-신호인 입력 신호는 12-비트 해상도에서 약 87%의 다이내믹 영역을 갖는다. 이때 본 발명에 따른 장치에 의해서는, 8에 상응하는 낮은 오버 샘플링 인자(OSR)에 의해 60dB 이상의 전체-SNR이 달성되어야만 한다. DSM의 출력을 위해 (즉, 스위칭 증폭기의 입력에서) 목격된 스위칭 주파수는 약 8MHz이다. 이때에는 2개의 주파수 간에, 즉 반송파 주파수와 최고 고조파 간에 구별이 이루어질 수 있다. 반송파 주파수는 아래와 같이 산출된다:
입력 신호의 샘플링 주파수·DSM의 오버 샘플링 인자/2
팩터(1/2)가 워드-스와핑으로부터 얻어짐으로써, 결과적으로 실시 예에서는 반송파 주파수가 2MHz·8/2 = 8MHz에 놓이게 된다.
본원에서 DSM으로서는 도 2에 도시된 바와 같이 아키텍쳐 제4 등급이 사용되며, 이 등급은 IEICE Transactions 89-C(6): 692-701 (2006)에 공개된 Vahid Majidzadeh 및 Omid Shoaei의 논문인 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"에 공지되어 있다.
상기 논문에서 더 높은 등급의 NTF-필터를 구비하는 RSR-필터(Reduced-Sampling-Rate-Filter) 부류의 특별한 루프 필터는 오버 샘플링 비율(OSR)이 낮은 경우에 더 높은 SNR-값을 제공해준다. 전송 함수[H(z)]는 다음과 같다:
이때 양자화기는 입력에 있는 NDSM = 17개의 단을 상호 구별하여 이들 단을 각각 5-비트-값(즉, M = 5)으로 변환한다. 병렬-직렬-컨버터(PSC)의 입력에 있는 각각의 5-비트-값은 상기 컨버터에 의해서 길이가 NPS = NDSM-1 = 16인 하나의 2진 워드로 변환된다. 이후의 실례(實例)에 대해서는 간략히 신호(ya1)의 5-비트-값이 값 범위 [0; 16] 안에 놓여 있다는 내용이 가정될 수 있다. 값(ya1[n])의 P/S-변환은 추후에 예를 들어 ya1[n]개의 2진 1들 및 (NPS - ya1[n])개의 후속하는 0들에 의해서 이루어진다. 이와 같은 가정은 이후의 예에서 간략화를 위해 ya1[1], ya1[2] 및 ya1[3]으로 참조되는 9, 4 및 10의 값(ya1[n])을 위해서 제시된 것이다. 값 ya1[1] = 9는 예컨대 ya2 내에서 9개의 2진 1들 및 7(= 16 - 9)개의 2진 0들에 의해서 나타난다. 이 경우에 판독 가능성을 개선하기 위하여 워드 경계부는 ,│'로 도시되어 있으며, 신호 에지를 명확하게 보여주기 위하여 ,0'에 밑줄을 그어서 도시하는 ,1'에 각각 윗줄이 그어져 있다.
신호(ya3)의 형성은 본 발명에 따라 다음과 같이 이루어진다:
제1 값(ya1[1])이 선행하는 값을 갖지 않기 때문에, 관련 비트 시퀀스는 변경 없이 ya2로부터 ya3로 전달된다. 값(ya1[1])을 위해서는 ya3의 관련 시퀀스가 ,1'로 끝난다. ya2 내에 있는 ya1[2]와 관련된 시퀀스가 ,1'로 시작하기 때문에, 이때 상기 시퀀스는 본 발명에 따라 스와핑 된 상태에서 ya3로 전달된다 - 더 상세하게 말하자면 그의 2진 0들로 시작한다. 이로써, 값(ya1[2])을 위해서는 ya3의 관련 시퀀스가 ,1'로 끝난다. ya2 내에 있는 ya1[3]과 관련된 시퀀스도 마찬가지로 ,1'로 시작하기 때문에, 이때 상기 시퀀스는 변경 없이 ya3로 전달된다. 이로써, 신호(ya2)와 비교할 때 ya3 내에서는 ya1[1]과 ya1[2] 사이에 있는 워드 경계부에서 그리고 ya1[2]와 ya1[3] 사이에 있는 워드 경계부에서 펄스 에지(1-0- 혹은 0-1-전환)가 생략되었다.
본 발명에 따른 워드-스와핑에 의해서는 다음과 같은 장점들에 도달하게 된다:
1- 고정된 장소에서 시작하는 PDM-펄스에 의해 발생되는 반송파 주파수는 흐릿해진다(도 6a 및 도 6b와 비교할 때 워드-스와핑이 있는/없는 펄스 기간 변조기(PDM)의 출발 신호의 파워 스펙트럼 참조).
2- 출력 펄스에서의 스위칭 주파수는 절반으로 분할되었다 → 줄어든 전력 손실.
3- 짧은 펄스[혹은 노치("Notches")]는 확연하게 드물어진다.
종래의 NTF-필터와 비교할 때, 상기 필터 내에서는 극 및 0의 위치가 다르게 배치됨으로써, 이로부터 양호한 안정성이 얻어진다. 도 3은 도 2에 따른 아키텍쳐 제4 등급을 위한 상기 Vahid Majidzadeh 및 Omid Shoaei의 논문 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"(상술한 출처)에 따라 극 및 0의 위치를 위한 두 가지 최적의 위치를 보여주고 있다.
도 4는 일 예를 위해 본 발명에 따른 장치의 세 가지 위치에서, 다시 말해 시스템 입력에서, 양자화기 출력에서 그리고 시스템 출력에서 다중 비트-DSM-신호를 위한 파워 밀도 스펙트럼을 보여주고 있다. 비교 가능성을 높이기 위하여 본 경우에는 사인파가 사용되었다.
또한, Reduced-Sampling-Rate-Filter 제4 등급이 사용되고, DSM이 8에 해당하는 오버 샘플링 비율을 사용함으로써, 결과적으로 입력 신호가 2 MSps의 샘플링 비율로 DSM의 출력에 인가되는 경우에는 16 MSps의 클럭 주파수를 갖는 신호가 나타났다. DSM의 출력에 있는 양자화기는 17개의 상태를 구별할 때에 5 비트-값의 시퀀스를 발생시켰다.
상기 예에서는, 시스템 출력에서 사용된 오버 샘플링 인자(OSR)가 8로써 낮음에도 불구하고 60dB 이상의 원하는 SNR에 도달하게 된다는 사실이 명확해진다. 이와 같은 사실로부터, 상기와 같은 상황에 도달할 수 없었던 종래의 시스템들에 대하여 본 발명에 따른 방법/장치의 명확한 장점이 확인될 수 있다.
도 5는 PSR-델타-시그마-변조기에 의한 처리 및 후속하는 본 발명에 따른 병렬-직렬-컨버터(SPS)에 의한 처리 후에 실제 OFDM-신호 시퀀스(반송파 주파수 fc = 150KHz, 대역 폭 B = 50KHz)의 예에서 PDM-도시 안에서의 펄스 개수의 확률 분포를 보여주고 있다. 본 도면으로부터 확인할 수 있는 사실은, OFDM-신호의 경우에는 임계 펄스[매우 짧은 (양의) 펄스 또는 매우 짧은 강하에 상응하게 PDM-시퀀스 내에서 총 16개의 슬롯으로 구성된 한 개의 1 또는 총 16개의 슬롯으로 구성된 15개의 1을 갖는 펄스]가 단지 매우 낮은 확률로만 나타난다는 것이다. 이와 같은 확률은 본 발명에 따른 방법(도 5에는 도시되어 있지 않음)이 없는 경우에는 훨씬 더 높으며, 그에 따라 신호 악화의 확률도 더 높다.
그와 동시에, 종래의 경우(즉, 감소된 샘플링 비율이 없는 경우)에는 스위칭 증폭기(CDA)의 입력에서 더 높은 스위칭 주파수가 나타났다. 그럼으로써, 앞에서 이미 언급된 칩-패드의 저역 통과 특성으로 인해, 짧은 스위칭 에지를 신뢰할만하게 검출하려는 문제가 더욱 첨예화되었다. 이 경우가 바로 그 경우인데, 그 이유는 주파수가 올라감에 따라 샘플링 클럭 내에 있는 - 스위칭 에지의 폭과 관련된 - 영역, 즉 펄스가 더 이상 신뢰할만하게 검출될 수 없는 영역도 증가하기 때문이다. 스위칭 증폭기(CDA)에서 클럭 주파수가 128 MHz일 때에 이용된 칩 기술로 인해 단지 1 샘플링 클럭 폭의 펄스만 더 이상 신뢰할만하게 검출되지 않는다면, 이와 같은 내용은 주파수가 더 높은 경우(약 256 MHz부터)에 2 샘플링 클럭 폭의 펄스에 대해서도 적용된다. 이와 같은 출력 신호의 왜곡은 칩-패드의 특성들이 관찰되는 경우에도 생각할 수 있다. 짧은 펄스(혹은 짧은 노치)의 경우에는, 에지 상승(하강 에지) 때의 통상적인 지연이 출력 신호의 왜곡을 야기한다.
본 발명에 따른 방법에 의해서 가능한 바와 같이, 비교적 낮은 클럭 주파수를 사용하는 경우에는 이로 인해 신호 위조 가능성이 줄어들게 됨으로써 SNR에 대해서도 추가로 긍정적인 영향이 미쳐지게 된다. 이와 같은 내용으로부터 명확해지는 사실은 '낮은 OSR의 사용이 매우 중요한 의미를 지닌다'는 것이다.
도 6a는 150kHz의 반송파 주파수(또는 중간 주파수도로 명명됨) 및 50kHz의 유효 대역 폭을 갖는 OFDM-신호의 예에서 워드-스와핑을 갖는 출력 신호의 파워 스펙트럼을 보여주며, 도 6b는 상기 예에서 워드-스와핑이 없는 출력 신호의 파워 스펙트럼을 보여준다. 이 경우에는 8에 해당하는 오버 샘플링 비율(OSR) 및 P/S-컨버터의 출력에서 16에 해당하는 워드 길이가 사용되었다.
도 6b에서는 두드러진 피크로서의 PDM-반송파 주파수(16 MHz) 및 이 반송파 둘레에 있는 추가의 비율을 명확하게 볼 수 있다. 이때 PDM-반송파 주파수는 원래의 신호 주파수를 약 30dB만큼 초과한다. OFDM-신호 둘레의 잡음 비율이 주파수 범위 안에 있는 DSM에 의해 위로 이동함으로써, 결과적으로 관련 주파수 범위에서는 거의 50dB의 SNR이 나타나게 된다.
도 6a에서는 - 특별한 P/S-스와핑 및 그로 인해 달성된 스위칭 클럭의 절반 분할에 의해 - PDM-반송파 주파수에서 비율이 대부분 절반 반송파 주파수(8 MHz)로 이동되었음을 확인할 수 있다. 이와 동일한 내용이 반송파 주파수 둘레의 훨씬 더 낮은 몇몇 비율에 대하여 적용된다. 후속하는 복원 저역 통과에 의해서(본 예에서는 700 kHz의 한계 주파수로) 상기 신호 비율이 필터링 된다. 또한, 도 6b에 도시된 경우에 대하여, 한 편으로는 반송파 주파수로부터 기인하는 눈에 띄는 비율(도 6b에서는 16 MHz에서; 도 6a에서는 8 MHz로 이동됨)이 이미 수 dB만큼 더 낮다는 장점, 그리고 다른 한 편으로는 8 MHz에 해당하는 상대적으로 더 낮은 주파수에서의 비율도 방출에 대해서 더 유리하다는 장점이 나타난다.
도 7a 및 도 7b는 실제로 도 6a 및 도 6b와 동일한 결과를 보여주고 있지만, 200 kHz의 사인파 신호의 예에서 나타난 결과를 보여주고 있다. 도 7a 및 도 7b의 2개 도면과 비교할 때 본 도면에서 확인할 수 있는 사실은, 본 발명에 따른 방법에 의해 반송파 주파수에서 두드러지게 나타나는 피크가 절반 반송파 주파수만큼 더 넓은 범위로 이동되어 "흐려졌다"는 것이다. 또한, 이중 사인파 신호 주파수에서의 장애적인 비율이 한 편으로 주변에 있는 주파수 범위로 흐려졌고, 남아 있는 눈에 띄는 비율의 주파수도 위로 이동되어 (20dB 이상만큼) 확연히 약해졌다.
따라서, 도 7a 및 도 7b 그리고 도 6a 및 도 6b로부터는 본 발명에 따른 방법의 주요 장점들이 명백해진다:
고주파수 범위 안에 있는 비율이 확연하게 저하되며, 이것은 트랜지스터의 작동에 대하여 명백하게 긍정적인 영향을 미친다.
신호 주파수 주변에 있는 장애 비율이 확연하게 저하된다.
도 8은 특별한 P/S-컨버터의 출력에 있는 신호 섹션의 예에서 펄스의 본 발명에 따른 적응적 메모리관련 반전 원리를 보여주고 있다. 도 8a는 스와핑 이전(혹은 스와핑이 없는 상태)의 펄스 시퀀스를 보여주며, 도 8b는 스와핑 이후의 펄스 시퀀스를 보여준다. 이로부터, 스와핑에 의해서 야기되는 신호 에지 개수의 확연한 감소를 확인할 수 있다.
스와핑 부재(SHP) 및 그 뒤에 배치되어 있고 델타-시그마-변조기(DSM)와 이에 연결된 도 1b에 따른 스위칭 증폭기(CDA) 사이에서 작용을 하는 병렬-직렬-컨버터(PSC)를 이용한 신호 변환 실시 예의 기능 방식이 아날로그이기 때문에, 여기에서는 더 상세한 설명이 생략된다. 이 경우 스와핑 부재(SHP) 내에 있는 양자화기(Q)의 병렬 출력 신호(yb1)는 적응적 메모리관련 펄스의 반전으로 처리됨으로써, 상기 펄스(만약에 존재한다면)의 2진 0들과 1들의 순서는 서로 교체되고, 입력 신호(yb1)는 워드 방식으로 출력 신호(yb2)로 변환된다. 그 다음에 연속하여 스와핑 부재(SHP)와 연결된 병렬-직렬-컨버터(PSC) 내에서는, M 비트에서 샘플링 주파수(fDSM)를 갖는 상기 스와핑 부재(SHP)의 다중-비트-출력 신호(yb2)가 샘플링 주파수(fPS,b)를 갖는 PDM과 유사한 1-비트 신호(yb3)로 변환되며, 이 경우에는 주파수가 일정한 경우에 각각 인가되는 입력 신호(yb2)의 다중-비트-값에 따라, 출력 신호(yb3)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서는 최대 한 번의 교체가 나타나도록 출력 신호(yb3)의 듀티사이클이 변조된다.
도 9는 본 발명에 따른 장치의 아키텍쳐의 추가의 일 실시 예를 보여주고 있다. 이때 병렬-직렬-컨버터(SPS)는 병렬 접속된 K개의 변조 표[MOT(k)]로 이루어지며, 상기 변조 표 뒤에는 멀티플렉서(MUX)가 접속되어 있고, 이 멀티플렉서 뒤에는 병렬-직렬-컨버터(PSC)가 접속되어 있다. 상기 변조 표[MOT(k)] 내에는 (DSM의) 각각의 다중-비트-입력 값이 2진 1들과 0들의 (일반적으로) 상이한 배열 상태로 나타나 있는데, 다시 말하자면 각각의 M-비트-값이 Nps 연속하는 2진 값들로 이루어진 하나의 워드로 변환된다. 뒤에 접속된 멀티플렉서(MUX)는 선택 수단이며, 이 선택 수단은 입력 값의 각각의 클럭을 위한 구동 제어부(CTRL)에 따라서 각각 상기 변조 표[MOT(k)]의 출력, 더 상세하게 말하자면 그곳에서 형성된 워드를 출력 위에 올려놓는다. 그 다음에 상기 멀티플렉서 뒤에 배치된 병렬-직렬-컨버터(PSC) 내에서 2진 워드가 연속하는 2진 값으로 변환된다.
도 9의 예에서는, 뒤에 접속된 K개의 각각의 변조 표[MOT(k)]에서 DSM의 출력에 있는 각각의 5-비트-값이 NPS = NDSM - 1 = 16 길이의 2진 워드로 변환된다. 이후의 실례에 대해서는 간략히 신호(ya1)의 5-비트-값이 값 범위 [0; 16] 안에 놓여 있다는 내용이 재차 가정될 수 있다.
변조 표[MOT(k)] 내에서의 값 변환(ya1[n])은 바람직하게 ya1[n]개의 2진 1들 및 (NPS - ya1[n])개의 0들에 의해서 이루어지며, 이 경우에는 개별 변조 표[MOT(k)]에 따라 상이한 형태 혹은 배열 상태의 2진 1들 및 0들이 나타난다. 마찬가지로 기술된 워드 스와핑의 특수한 경우와 달리, 상기와 같은 2진 1들 및 0들의 배열 상태는 기본적으로 임의적인데, 다시 말하자면 이와 같은 배열 상태는 더 이상 필연적인 상관 관계를 가질 필요가 없다. 따라서, 한 편으로는 스위칭 에지 개수의 최소화에 대한 요구 조건이 제시되기는 하지만, 다른 한 편으로는 변조 표[MOT(k)]의 적합한 선택 및 멀티플렉서(MUX)를 이용한 상기 변조 표의 구동 제어에 의하여 개선된 스펙트럼 특성에 도달할 수 있게 된다.
제어부/제어 소자(CTRL)는 멀티플렉서(MUX)의 구동 제어 및 그와 더불어 어느 변조 표[MOT(k)]의 어느 출력이 각각 병렬-직렬-컨버터(PSC)로 스위칭 되는지 그리고 이로 인해 DSM의 출력에서 2진 워드로의 M-비트-값의 어떤 변환이 각각 PSC의 입력으로 스위칭 되어야만 하는지에 대한 선택을 실행한다. 제어부/제어 소자(CTRL)에 의해서 실행되는 이와 같은 구동 제어는 시스템적으로나 랜덤하게 이루어질 수 있다. 랜덤으로 구동 제어를 실행하는 경우에는, 각각의 워드를 위해 난수(random number)가 발생되고, 이로써 개별 워드에 대해 적용될 변조 표의 선택 혹은 스와핑이 이루어져야만 하는지의 여부에 대한 결정이 이루어진다. DSM-출력 값을 구체적인 비트 시퀀스로 변환하기 위해 사용되는 방식을 랜덤으로 선택함으로써, 예컨대 변조 표들 중에 하나를 각각의 워드를 위해 랜덤으로 선택함으로써 D-증폭기의 스위칭으로부터 장애 비율의 스펙트럼적인 분배에 도달하도록 이용되며, 이 경우에는 특히 높은 장애 진폭을 갖는 불연속적인 장애 라인들이 작은 스펙트럼 파워 밀도를 갖는 광대역의 장애 비율로 변환된다.
사용될 변조 표[MOT(k)]의 개수(K), 상기 변조 표의 내용(변환 패턴) 그리고 제어부/제어 소자(CTRL)에 의한 멀티플렉서의 구동 제어 방식은 달성될 출력 신호의 특성들에 따라서 그리고 스위칭 증폭기(CDA)의 구현 가능성에 따라서 선택된다. 이로써, 예를 들어 본 발명의 개별 실시 예에서는, 후속하는 CDA의 입력에 인가되는 스위칭 에지 개수의 축소 또는 CDA의 출력 신호의 스펙트럼적인 특성들이 개별적인 적용 및 구현을 위해서 더 중요한지의 여부가 고려될 수 있다.
도 10은 도 9에 기술된 일반적인 경우의 한 가지 특수한 경우를 보여주고 있다. 상부 변조 표[MOD(1)]는 입력에 있는 5-비트-값을 각각 1-비트-PDM-신호로 변환하고, 그와 달리 하부 변조 표[MOD(2)]는 [MOD(1)]에 대하여 스와핑 된 변환을 실행하는데, 다시 말해 이 경우에는 변환된 워드들이 [MOD(1)]에 대하여 각각 회전된다. 이로부터 분명해지는 사실은, 멀티플렉서(MUX)의 메모리손실 제어를 이용하는 이런 특수한 예가 앞에서 이미 기술된 적응적 메모리관련 펄스의 반전에 상응한다는 것이다. 이로써, 도 10은 도 1b의 다른 일 도시에 상응하게 된다.
따라서, 병렬-직렬-컨버터 및 스와핑 부재(SHS 또는 SHP)로 구성된 직렬 회로와 관련하여 지금까지 기술된 본 발명의 실시 예들은 도 3에 도시된 본 발명에 따른 장치의 특수한 경우들이다.
본 발명은 전술된 조치 방식 혹은 기능 블록에 한정되지 않고, 오히려 본 발명에 중요한 동일한 효과들을 야기하는 다른 조치 방식들도 포함한다. 따라서, 본 발명의 틀 안에서는 도 1a 및 도 1b에 도시된 바와 같은 P/S-변환 및 메모리손실 스와핑 대신에 직접적인 메모리손실 매핑도 가능하다. 이 목적을 위한 출력 펄스의 발생은 예를 들어 계수기(도면에는 도시되어 있지 않음)를 통해서 이루어질 수 있다. 이 계수기는 각각의 워드가 시작될 때에 리셋 된다. 사전에 설정된 계수기 상태에 도달하면 출력이 각각 전환된다.
구체적인 일 실시 예에서는 상기와 같은 내용이 다음과 같이 구현되었다:
정상 시퀀스(즉, 워드 스와핑이 없는 시퀀스)에서는 개별 워드의 시작점에서 출력이 스위칭 되고, 계수기 상태에 도달한 경우에는 DSM-출력의 값(즉, 도 1a 혹은 도 1b에 따른 ya1 혹은 ya2)에 따라 출력이 스위치 오프 된다.
반전된 시퀀스(즉, 워드 스와핑을 갖는 시퀀스)에서는 개별 워드의 시작점에서 출력이 스위치 오프 되고, [NPS - DSM-출력]의 계수기 상태(도 1a에 따른 [NPS - ya1] 혹은 도 1b에 따른 [NPS - ya2])에 도달한 경우에는 출력이 스위칭 온 된다(NPS = 워드/비트 레이트 비율). 개별 작동 모드(워드 스와핑이 있음/워드 스와핑이 없음)의 선택은 각각의 워드가 시작될 때에 이전 워드의 마지막 비트를 토대로 해서 이루어진다.
본 발명에 따른 장치는 에너지 효율의 확연한 증가, 전력 손실의 감소 및 가변적인 공급 전압 범위 및 그와 더불어 네트워크 임피던스가 가변적인 경우에 최적의 SNR을 갖는 역학의 적응 그리고 그로 인해 적응된 가변적인 송신 파워를 가능케 한다. 공급 전압의 적응 및 이와 연관된 송신 파워는 증폭기(CDA)의 과부하를 피할 수 있으며, 그리고 유효 신호의 클리핑(Clipping) 및 포화 효과에 의한 유효 신호의 왜곡을 가능케 한다(인덕턴스, 공급 전압에 대한 나머지 차, 과도한 제어는 비선형성 혹은 도달 범위 축소의 결함 있는 구동 제어에 상응함). 송신 파워 및 스위칭 증폭기(CDA)의 출력 파워의 결정은 도 14가 보여주는 바와 같이 Ri가 공지된 경우에는 스위칭 소자(SE1, SE2)에 있는 션트(RS)를 이용한 전류 측정에 의해서 이루어질 수 있거나, 또는 CDA용 전원(Powersupply) 내에서 또는 송신이 활성화된 경우에는 메시지 기술적인 시스템의 수신기 채널(RXD)을 통해서 이루어질 수 있다. 이때 지연 회로(SD, CD) 및 적응 부재(A1, A2)는 도 12 및 도 14에 따라 마지막 부스트-커패시터(SC1.1, SC1.2, SC2.1, SC2.2) 출력단의 출력에 코일을 갖는 R1 및 R2 드라이버에 상응하며, 이 출력단은 동시에 에지를 생성하기 위한 공진 예비 드라이버로서 동작을 한다.
또한, 본 발명은 지금까지 특허 청구항 1, 2 및 3에 규정된 특징 조합들에 한정되지 않고, 오히려 전체적으로 공개된 모든 개별 특징의 특정한 특징들의 임의의 다른 조합에 의해서도 규정될 수 있다. 이와 같은 내용이 의미하는 바는, 특허 청구항 1 또는 특허 청구항 2 또는 특허 청구항 3의 각각의 개별 특징은 기본적으로 실제로 생략될 수 있거나 또는 본 출원서의 다른 장소에 개시된 적어도 한 가지 개별 특징으로 대체될 수 있다는 것이다.
제1 실시예(도 1a 참조)에서는 병렬-직렬-컨버터(PSC)와 그 뒤의 스와핑 부재(SHS)의 직렬회로를 포함한 병렬-직렬-컨버터(SPS)가 델타-시그마 변조기(DSM)의 다중-비트 출력에 접속되고, 제2 실시 예(도 1b 참조)에서는 스와핑 부재(SHP) 및 그 뒤에 배치된 병렬-직렬-컨버터(PSC)의 직렬 회로를 포함한 병렬-직렬-컨버터(SPS*)가 델타-시그마 변조기(DSM)의 다중-비트-출력에 접속됨으로써, 델타-시그마-변조기(DSM)에 제공되는 입력 신호는 낮은 오버 샘플링 비율 및 높은 신호-대-잡음비로 처리된다. 이때 스위칭 증폭기(CDA)의 입력에는 1-비트-신호가 인가된다. 1-비트 스위칭 증폭기는 다중-비트 스위칭 증폭기에 비해 전력손실이 낮다. 스위칭 소자는 예를 들어 MOSFET, IGBT(insulated-gate bipolar transistor; 절연 게이트 쌍극성 트랜지스터) 또는 CMOS(p-채널-MOSFET뿐만 아니라 n-채널-MOSFET도 하나의 공동 기판상에서 사용되는 반도체 소자)로서 구현될 수 있다.
이하에서 기술되는 본 발명에 따른 스위칭 증폭기(CDA)의 기초는, 출력 트랜지스터의 게이트 커패시터 및 집적될 코일로 이루어진 공진 회로를 구성하는 것이다. 이와 같은 구조의 한 가지 큰 장점은, 전환시에 에너지가 저장될 수 있음으로써 효율이 상승한다는 것이다. 하지만, 90%의 고효율에 도달하기 위해서는 가급적 많은 에너지가 저장되어야만 한다는 점에 주목해야만 할 것이다. 더욱이 이와 같은 사실은 더 높은 충전 저항이 되어 칩 상에 거의 집적될 수 없는 큰 인덕턴스를 요구하게 될 것이다. 또한, 집적된 코일도 큰 면적을 차지하게 되며, 이와 같은 사실은 칩의 크기를 증가시킨다. 그렇기 때문에, 출력 드라이버에 이르기까지 펄스 폭과 관련된 요구 조건을 충족시킬 수 있기 위해서는, 필요에 따라 다수의 공진-단이 구성되어야만 하는 상황을 야기할 수 있는 게이트-드라이버 코일과 출력 드라이버로 구성된 절충안(compromise)이 반드시 필요하다. 바람직하게 스위칭 증폭기(CDA)는 직렬 배치된 지연 회로(SD, CD), 스위칭 소자(S1, S2)의 공급 전압을 적응시키기 위한 어댑터(A1, A2) 및 스위칭 소자(S1, S2)를 스위칭하기 위한 공진 드라이버(R1, R2)를 각각 하나씩 구비하는 2개의 병렬 분기로 이루어진다. 또한, DLL 형태의 조절 루프 내에서는 스위칭 에지가 공진 드라이버(R1, R2)의 출력에서 분기되어 위상 비교기에 제공되며, 그 차로부터 조절 회로(RS)에 의해서 지연 시간이 결정되고 그에 상응하게 지연 회로(CD)가 조절된다. 도 12에 도시된 실시 예에서, 지연 회로(SD)는 고정된 지연 시간을 갖는 한편, 지연 회로(CD)의 지연 시간은 가변적으로 설정될 수 있는데, 다시 말하자면 신호 오프셋의 다이내믹한 조절이 이루어진다. 그럼으로써, 바람직한 형태 및 방식으로 온도, 노화, 부품 변이(공정 파라미터의 분산) 및 전압 변동이 보상될 수 있다. 전압 조절에 의해 스위칭 동작도 변동됨으로써, 결과적으로 조절(보정된 에지 조절) 과정에서 조절(전압 조절)이 이루어지게 된다. 스위칭 소자(S1, S2) 사이에서 가급적 장애 전류가 발생하지 않는 동시에 2개의 트랜지스터가 폐쇄되는 가급적 짧은 데드 타임(dead time)을 유지하기 위하여, 스위칭 소자(S1, S2)는 소정의 정확성으로 구동 제어되어야만 한다. 이 목적을 위해서는 반드시 구동 제어 신호의 에지들을 서로 정확하게 매칭시킬 필요가 있다. 이와 같은 매칭은 본 발명에 따라 측정 과정 및 그 다음에 이어지는 트리밍(trimming) 과정에 의해서 실행된다. 본 발명에 따른 접근 방식은 DLL 형태의 조절 루프의 고안을 토대로 하며, 이와 같은 조절 루프는 두 가지 기준이 가급적 최상으로 충족되도록 에지와 펄스 폭을 매칭시킨다. 또한, 본 발명에 따른 접근 방식은 조절 가능한 지연-소자[지연 회로(CD)] 및 위상 검출기를 토대로 한다. 이때에는 2개의 스위칭 소자/트랜지스터(S1, S2)가 동시에 도통되는 경우가 피해지도록 보증될 수 있는데, 그 이유는 이와 같은 작동 상태가 컴포넌트의 파괴를 야기하기 때문이며, 그리고 또한 스위칭 증폭기(CDA)의 구동 제어에 이용되는 신호 형태가 사용될 수 있도록 보증될 수도 있다.
스위칭 증폭기(CDA)를 위한 입력 신호는 3.3V의 로직 레벨을 갖는 디지털 IC[병렬-직렬-컨버터(SPS)의 출력]에 의해서 제공된다. 그렇기 때문에 공진 드라이버(R1, R2)를 구동 제어하기 위한 로직 레벨은 변환되어야만 한다. 사양에 따라 어댑터(A1, A2)에 대하여 엄격한 요구 수준이 제기된다:
이하에서 도 12a, 도 12b 및 도 12c에 도시된 모든 해결 접근 방식은 시간 동작에서뿐만 아니라 전류 소비에서도 대등한 동작을 보여주고 있다. 그와 달리 차이점은 복잡성에서 나타나고 있다. 원칙에 따르면, 공급 전압이 24V를 초과하자마자 에지 재생의 문제점이 나타난다. 이 경우에는 재차 UGS(MAX)에 의한 제한이 고려되어야만 한다. 풀다운(PullDown)-트랜지스터의 구동 제어를 위해서는 단지 12V-트랜지스터만 필요하며, 이와 같은 사실은 면적 소비 및 속도에 유익하다.
일반적으로, 어댑터(A1, A2)는 단지 공급 전압이 소정의 레벨을 초과하는 경우에만 필요하다. 특히 2V에 해당하는 최소 공급의 경우를 위해서는 변환 과정이 생략될 수 있다. 이 경우에도 정상적인 구동 제어를 보증하기 위해서는, 전력 공급부와 신호 경호 사이에 통신이 제공되어야만 한다. 선택된 공급 전압에 따라서 구동 제어를 위한 최적의 신호 경로가 선택될 수 있다.
본 발명에 따른 컨셉에 의해서는, 3.9ns의 최소 펄스 폭도 계속해서 도통될 수 있다. 이때 개별 트랜지스터의 파워 측정에 의해서 결정된 효율은 91% 내지 93%이다. 출력단을 위해서는 40V 변형체로 구성되는 트랜지스터가 선택될 수 있음으로써, 대략 30 내지 40%의 면적이 절약될 수 있고, 구동 제어에 대해서 제기되는 요구 조건들도 더욱 유리하게 형성될 수 있다.
출력단 타입의 두 가지 경우에는 추가의 공급 전압이 반드시 필요하다. NN-컨셉은 풀업을 위해서는 부스트 된 공급을 필요로 하고, 게이트 드라이버를 위해서는 12V만큼 그 아래에 놓인 전압을 필요로 하며, 풀다운을 위해서는 12V-전압을 필요로 한다. PN-접근 방식도 마찬가지로 12V 그리고 12V만큼 감소 된 공급을 필요로 한다. 어느 컨셉이 사용될지는 출력단의 치수 설계 및 그에 의해서 결과적으로 나타나는 효율에 따라 달라진다.
도 11에 도시된 다중 비트-MOSFET-출력단(CDA)에 대한 일 실시 예에서는, 비트의 개수(본원에서는: M-_CDA = 2)에 상응하게 2M-_CDA = 22 = 4개의 전위가 MOSFET-스위치를 통해 출력(z)으로 가이드 된다. 개별 입력 신호(도 1a/도 1b의 ya3 혹은 yb3에 상응함)에 상응하게, 칩 클럭(fc) 내에서의 구동 제어[제어부(CTRL)]는 개별 전위를 출력(z)으로 전환한다.
또한, DSM 내에서 혹은 DSM의 입력에서는 특정의 오버 샘플링 인자(OSR)에 의해서 오버 샘플링이 이루어진다. 일반적으로는, 오버 샘플링 인자(OSR)가 증가함에 따라서 도달 가능한 신호-잡음비(SNR)도 증가한다는 내용이 적용된다. 가급적 높은 SNR에 도달하기 위해서는 그에 상응하게 가급적 높은 오버 샘플링 인자(OSR)가 바람직하다. 하지만, 다른 한 편으로는 스위칭 증폭기의 입력에서 결과적으로 나타나는 스위칭 주파수와 관련하여 사용 가능한 오버 샘플링 인자(OSR) 및 그와 연관된 구현의 문제점이 제한된다.
오버 샘플링 이후에는 루프 필터(Loop-Filter) 내에서 신호의 필터링이 이루어진다. 이 루프 필터는 기본적으로 DSM의 입력 신호를 위한 신호 전송 필터(Signal-Transfer-Filter) 및 델타-시그마-변조기(DSM)의 양자화기(Q)의 출력으로부터의 피드백 신호를 위한 잡음-전달-필터(Noise-Transfer-Filter)를 구비한다. 이 경우에 종래의 필터들에서는, 이들 필터가 현재 논의되고 있는 오버 샘플링 인자(OSR) 분야에서 필요로 하거나 요구되는 신호-잡음비(SNR)에 도달하지 못한다는 문제점이 있다. 그렇기 때문에 본원에서는 종래의 필터가 사용되지 않고, 오히려 감소 된 샘플링 비율에 맞추어 설계된 필터, 소위 RSR(Reduced-Sampling-Rate)-필터가 사용된다. 종래의 필터 혹은 이와 같은 필터의 사용은 예를 들어 Richard Schreier 및 Gabor Temes의 전문 서적인 "Understanding Delta-Sigma Data Converters", Wiley Interscience Publication 2005, ISBN 0-471-46585-2, 91 페이지 이하에 기술되어 있다; PSR-필터는 예컨대 IEEE International Symposium on Circuits and Systems, ISCAS 2004, 465 ~ 468 페이지에 공개된 Mohammed Tavari 및 Omid Shoaei의 논문인 "Low-Voltage Sigma-Delta Modulator Topologies For Broadband Applications"에 공지되어 있다.
관련 사용을 위해서는, 개별 시스템 파라미터[신호 대역 폭, 샘플링 주파수, 오버 샘플링 인자(OSR)]에 맞추어 최적화된 필터들이 RSR-필터로서 고려된다.
RSR-필터를 사용하는 경우에, 현재 논의되고 있는 오버 샘플링 인자(OSR) 영역에서 신호-잡음비(SNR)는 종래의 필터들에 대하여 현저하게 더 높다. 본 발명에 따른 해결책의 구현은, RSR-필터의 사용이 병렬-직렬-컨버터(PSC)의 출력에서 현저하게 (예컨대 팩터 3만큼) 더 낮은 스위칭 주파수를 야기한다는 사실을 보여주고 있다.
DSM은 바람직하게 다양한 시스템 파라미터(예컨대 사용된 주파수 대역과 같은 전송 파라미터)의 재구성을 가능하도록 구현되었다; 이 목적을 위하여 계수(coefficient)가 특수한 레지스터(도면에 도시되어 있지 않음)에 기록된다. 레지스터에 저장된 시스템 파라미터에 대한 예는 다음과 같다:
- 샘플링 비율(fS)
- 워드 레이트(fW)
- 칩 레이트(fC)
- 루프 필터(특히 RSR-필터)의 파라미터 a1, a2, b1, b2.
본 발명의 틀 안에서 관찰된 파워 증폭기로서는 예를 들어 자신의 (기술 내재적인) 상대적으로 긴 스위칭 에지로 인해 사용되는 클럭 주파수가 강하게 제한되는 C-MOS-트랜지스터로 이루어진 파워 전자 장치가 사용된다. 결과적으로 이와 같은 파워 전자 장치에서는 - 소정 주파수부터 - 매우 짧은 기간의 펄스가 더 이상 검출되지 않기 때문에, 출력에서 SNR의 악화를 야기하는 에러가 신호 처리시에 전혀 나타나지 않게 된다.
DSM의 출력에는 다중-비트-신호가 존재하고, CDA가 본 발명에 따라 1-비트-신호를 기대하기 때문에, 관련 기능 블록들 사이에서는 신호 변환이 필요하다. 이와 같은 신호 변환은 병렬-직렬-컨버터(SPS 혹은 SPS*)가 실행하되, 가급적 유리한 구현 조건에서 가급적 높은 SNR이 스위칭 증폭기(CDA)의 출력에서 나타날 수 있도록 실행한다.
이와 같은 본 발명에 따른 병렬-직렬-컨버터(SPS 혹은 SPS*)의 구현은 - 앞에서 이미 상세하게 기술한 바와 같이 - P/S-블록(PSC) 및 그 뒤에 접속된 스와핑 블록(SHS)에 의해서 이루어질 수 있거나(도 1a 참조) 대안적으로는 도 1b에 따라 스와핑 블록(SHP) 및 그 뒤에 접속된 P/S-블록(PSC)에 의해서 이루어질 수 있다. 이후의 설명은 도 1a에 따른 실시 예와 관련이 있다.
P/S-블록(PSC)은 델타-시그마-변조기(DSM)를 이용하여, M 비트에서 샘플링 주파수(fDSM)를 갖는 DSM의 양자화기(Q)의 다중-비트-출력 신호(ya1)를 샘플링 주파수(fPS, a,-)를 갖는 1-비트 PDM과 유사한 신호(ya2)로 변환시킨다(PDM 펄스 기간 변조). 이때에는 입력 신호(ya1)의 각각 인가되는 다중-비트-값에 따라서, 주파수가 일정한 경우에 출력 신호(ya2)의 듀티사이클(폭)이 변조된다. 다시 말해, 각각의 M-비트-값은 NPS 연속하는 2진 값들로 이루어진 하나의 워드로 변환되며, 상기 2진 값은 본 발명에 따라 PDM-값과 유사한 M-비트-값이다. 이와 같은 내용이 의미하는 바는, 출력 신호(ya2)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서는 최대 한 번의 교체가 나타날 수 있다는 것이다.
입력(ya1)과 출력(ya2)의 다중-비트-값 사이에서 변환이 이루어지는 경우에 결정적인 사실은 이 변환이 선형으로 실시된다는 것이다. 이와 같은 병렬-직렬-변환으로부터는 결과적으로 각각 워드 경계부에 있는 2진 값들(1들과 0들 혹은 그 역) 사이에서 최대 한 번의 전환을 포함하고/포함하거나 각각 하나의 워드 내에 있는 2진 값들 사이에서 최대 한 번의 전환을 포함하는 신호가 나타난다.
P/S-변환시에 필요한 클럭 곱셈은 워드 길이[NPS(P/S-컨버터(PSC)의 출력에 있는 PDM과 유사한 신호의 워드 길이]와 동일한 인자에 의해서 이루어진다. 이때에는 상기 워드 길이(NPS) 및 그와 더불어 클럭 곱셈을 위한 인자도 ya1의 이용된 값 범위 혹은 ya1의 수신된 가능한 값들의 개수[NDSM(DSM의 출력에서 ya1에 의해서 수신된 가능한 값들의 개수)]에 따라서 선택된다. NPS를 선택하는 경우에 고려해야만 할 사실은, 한 편으로는 ya1의 NDSM 가능한 모든 값이 전술된 방식으로 반전 가능하게 명백하게 출력(ya2)의 일 워드로 변환될 수 있다는 것이며, 다른 한 편으로는 구현과 관련해서 클럭 곱셈(NPS)을 위해 가급적 낮은 인자가 결과적으로 야기된다는 것이다.
바람직하게 상기 두 가지 기준을 고려한 상황에서는
NPS = NDSM - 1
이 선택된다.
스위칭 주파수를 줄이기 위하여, 본 발명에 따른 추가의 일 단계에서는, 즉 블록(SHS)에서는 적응적 메모리관련 펄스의 반전이 실시되며, 이때 입력 신호(ya2)는 워드 방식으로 출력 신호(ya3)로 변환된다. 결과적으로 나타나는 출력 신호(ya3)에서 각각 선행하는 워드의 마지막 비트 값(0 또는 1)에 따라 현재의 펄스는 경우에 따라서 스와핑 되거나 변경 없이 출력 신호(ya3)로 전달되며, 펄스 에지(즉, 비트 값 0으로부터 1로의 교체 혹은 그 역으로의 교체)의 개수가 ya3로 최소화되는 방식으로 전달된다. 제1 워드는 바람직하게 변경 없이 전달되지만, 본 발명의 틀 안에서는 이 경우에도 스와핑이 실시될 수 있다. 클럭 제어부는 (도 1a 참조) 클럭 fs(샘플링 클럭), fw(워드 클럭) 및 fc(칩-/비트 클럭)를 제공하며, 그 중에서 각각 필요한 클럭이 개별 기능 블록에 인가된다. 이로써, 워드 클럭에서는 신호(ya3)로부터의 선행 워드의 각각 마지막 비트가 임시 메모리(BUF)에 일시적으로 저장된다. 제어부(CTRL)는 재차 임시 메모리(BUF) 내에 있는 비트 값 및 DSM의 출력에 있는 현재의 워드에 따라서, 특히 제1 비트에 따라서 블록(SHS) 내에서의 변위를 제어한다.
이때 '펄스의 스와핑'이란 상기 펄스(만약에 존재한다면)의 2진 0들 및 1들의 순서가 바뀌는 것으로 이해된다. 다시 말해, (NPS-k)개의 2진 0들이 후속하는 k개의 2진 1들로 시작하는 일 워드(펄스)로부터 스와핑의 경우에는 k개의 2진 1들이 후속하는 (NPS-k)개의 2진 0들로 시작하는 일 워드(펄스)가 나타나게 된다. 이로써, 일 펄스의 0들 및 1들의 개수는 스와핑에 의해서 변경 없이 그대로 유지되며, 다만 그 순서만 변경된다.
따라서, 적응적 메모리관련 펄스의 반전에 의한 상기와 같은 본 발명에 따른 병렬-직렬-변환 방식에 의해서, 워드 경계부에 있는 펄스 에지가 생략되는 한편, 워드 경계부 내부에 있는 펄스 에지가 - 경우에 따라 이동되기도 하지만 - 계속해서 유지됨으로써, 결국에 스위칭 증폭기[CDA(디지털 증폭기)] 입력에서의 펄스 에지의 개수는 스와핑에 의해 확연하게(더 정확하게 말하자면: 거의 절반으로) 줄어든다. 이와 같은 개수 축소는 출력단 내에 있는 반도체 소자의 스위칭 주파수에 대해서 그리고 칩-패드에 인가되는 신호에 대해서 동일한 크기로 나타난다.
상기 스와핑이 신호 형태에 미치는 영향은 무시할 수 있을 정도이며, 이로써 신호는 관련된/주목할만한 위조를 경험하지 않게 된다. 하지만, 다른 한 편으로 기술이 동일한 경우에 스위칭 주파수의 절반 분할은 DSM의 입력에서 더 높은 샘플링 주파수를 허용하거나 더 높은 오버 샘플링 인자(OSR)를 허용하며, 이로써 출력에서는 더 높은 SNR이 달성될 수 있다.
상기 스와핑의 한 가지 추가 장점은, 종래의 펄스 기간 변조기(PDM)의 경우에는 반송파 주파수가 출력 신호 내에 눈에 띄는 신호부로서 존재하게 된다는 것인데, 그 이유는 일 워드 내에서는 (더 정확하게 말해서: 워드 경계부에서는) 증가하는 에지가 항상 동일한 장소에서(즉, 동일한 간격으로) 나타나기 때문이다. 그와 달리 본 발명에 따른 방법에서는 고정된 장소에 더 이상 PDM-신호의 에지가 존재하지 않는다. 그럼으로써, 반송파 주파수에서는 두드러진 부분이 더 이상 발생하지 않게 되며, 오히려 이 부분은 다수 개의 주파수로 (반송파 주파수만큼) 세분된다("흐려진다"). 이와 같은 세분 과정은 규격을 유지하기 위한 전송 스펙트럼을 측정할 때에 한계값의 유지를 간단하게 할 수 있다.
본 발명에 따른 방법은 이하의 실시 예를 참조하여 더 상세하게 기술되고 설명될 것이다. 대략 10 kHz 내지 500 kHz의 주파수 범위 안에 있는 유효 신호는 10 kHz 내지 400 kHz의 대역 폭을 수용할 수 있을 정도로 증폭되어야만 한다. 증폭될 신호는 12 비트의 해상도에서 약 2 MSps의 샘플링 비율을 갖는 입력에 존재한다. 관찰된 경우에 OFDM-신호인 입력 신호는 12-비트 해상도에서 약 87%의 다이내믹 영역을 갖는다. 이때 본 발명에 따른 장치에 의해서는, 8에 상응하는 낮은 오버 샘플링 인자(OSR)에 의해 60dB 이상의 전체-SNR이 달성되어야만 한다. DSM의 출력을 위해 (즉, 스위칭 증폭기의 입력에서) 목격된 스위칭 주파수는 약 8MHz이다. 이때에는 2개의 주파수 간에, 즉 반송파 주파수와 최고 고조파 간에 구별이 이루어질 수 있다. 반송파 주파수는 아래와 같이 산출된다:
입력 신호의 샘플링 주파수·DSM의 오버 샘플링 인자/2
팩터(1/2)가 워드-스와핑으로부터 얻어짐으로써, 결과적으로 실시 예에서는 반송파 주파수가 2MHz·8/2 = 8MHz에 놓이게 된다.
본원에서 DSM으로서는 도 2에 도시된 바와 같이 아키텍쳐 제4 등급이 사용되며, 이 등급은 IEICE Transactions 89-C(6): 692-701 (2006)에 공개된 Vahid Majidzadeh 및 Omid Shoaei의 논문인 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"에 공지되어 있다.
상기 논문에서 더 높은 등급의 NTF-필터를 구비하는 RSR-필터(Reduced-Sampling-Rate-Filter) 부류의 특별한 루프 필터는 오버 샘플링 비율(OSR)이 낮은 경우에 더 높은 SNR-값을 제공해준다. 전송 함수[H(z)]는 다음과 같다:
이때 양자화기는 입력에 있는 NDSM = 17개의 단을 상호 구별하여 이들 단을 각각 5-비트-값(즉, M = 5)으로 변환한다. 병렬-직렬-컨버터(PSC)의 입력에 있는 각각의 5-비트-값은 상기 컨버터에 의해서 길이가 NPS = NDSM-1 = 16인 하나의 2진 워드로 변환된다. 이후의 실례(實例)에 대해서는 간략히 신호(ya1)의 5-비트-값이 값 범위 [0; 16] 안에 놓여 있다는 내용이 가정될 수 있다. 값(ya1[n])의 P/S-변환은 추후에 예를 들어 ya1[n]개의 2진 1들 및 (NPS - ya1[n])개의 후속하는 0들에 의해서 이루어진다. 이와 같은 가정은 이후의 예에서 간략화를 위해 ya1[1], ya1[2] 및 ya1[3]으로 참조되는 9, 4 및 10의 값(ya1[n])을 위해서 제시된 것이다. 값 ya1[1] = 9는 예컨대 ya2 내에서 9개의 2진 1들 및 7(= 16 - 9)개의 2진 0들에 의해서 나타난다. 이 경우에 판독 가능성을 개선하기 위하여 워드 경계부는 ,│'로 도시되어 있으며, 신호 에지를 명확하게 보여주기 위하여 ,0'에 밑줄을 그어서 도시하는 ,1'에 각각 윗줄이 그어져 있다.
신호(ya3)의 형성은 본 발명에 따라 다음과 같이 이루어진다:
제1 값(ya1[1])이 선행하는 값을 갖지 않기 때문에, 관련 비트 시퀀스는 변경 없이 ya2로부터 ya3로 전달된다. 값(ya1[1])을 위해서는 ya3의 관련 시퀀스가 ,1'로 끝난다. ya2 내에 있는 ya1[2]와 관련된 시퀀스가 ,1'로 시작하기 때문에, 이때 상기 시퀀스는 본 발명에 따라 스와핑 된 상태에서 ya3로 전달된다 - 더 상세하게 말하자면 그의 2진 0들로 시작한다. 이로써, 값(ya1[2])을 위해서는 ya3의 관련 시퀀스가 ,1'로 끝난다. ya2 내에 있는 ya1[3]과 관련된 시퀀스도 마찬가지로 ,1'로 시작하기 때문에, 이때 상기 시퀀스는 변경 없이 ya3로 전달된다. 이로써, 신호(ya2)와 비교할 때 ya3 내에서는 ya1[1]과 ya1[2] 사이에 있는 워드 경계부에서 그리고 ya1[2]와 ya1[3] 사이에 있는 워드 경계부에서 펄스 에지(1-0- 혹은 0-1-전환)가 생략되었다.
본 발명에 따른 워드-스와핑에 의해서는 다음과 같은 장점들에 도달하게 된다:
1- 고정된 장소에서 시작하는 PDM-펄스에 의해 발생되는 반송파 주파수는 흐릿해진다(도 6a 및 도 6b와 비교할 때 워드-스와핑이 있는/없는 펄스 기간 변조기(PDM)의 출발 신호의 파워 스펙트럼 참조).
2- 출력 펄스에서의 스위칭 주파수는 절반으로 분할되었다 → 줄어든 전력 손실.
3- 짧은 펄스[혹은 노치("Notches")]는 확연하게 드물어진다.
종래의 NTF-필터와 비교할 때, 상기 필터 내에서는 극 및 0의 위치가 다르게 배치됨으로써, 이로부터 양호한 안정성이 얻어진다. 도 3은 도 2에 따른 아키텍쳐 제4 등급을 위한 상기 Vahid Majidzadeh 및 Omid Shoaei의 논문 "A Reduced-Sample-Rate Sigma-Delta-Pipeline ADC Architecture for High-Speed High-Resolution Applications"(상술한 출처)에 따라 극 및 0의 위치를 위한 두 가지 최적의 위치를 보여주고 있다.
도 4는 일 예를 위해 본 발명에 따른 장치의 세 가지 위치에서, 다시 말해 시스템 입력에서, 양자화기 출력에서 그리고 시스템 출력에서 다중 비트-DSM-신호를 위한 파워 밀도 스펙트럼을 보여주고 있다. 비교 가능성을 높이기 위하여 본 경우에는 사인파가 사용되었다.
또한, Reduced-Sampling-Rate-Filter 제4 등급이 사용되고, DSM이 8에 해당하는 오버 샘플링 비율을 사용함으로써, 결과적으로 입력 신호가 2 MSps의 샘플링 비율로 DSM의 출력에 인가되는 경우에는 16 MSps의 클럭 주파수를 갖는 신호가 나타났다. DSM의 출력에 있는 양자화기는 17개의 상태를 구별할 때에 5 비트-값의 시퀀스를 발생시켰다.
상기 예에서는, 시스템 출력에서 사용된 오버 샘플링 인자(OSR)가 8로써 낮음에도 불구하고 60dB 이상의 원하는 SNR에 도달하게 된다는 사실이 명확해진다. 이와 같은 사실로부터, 상기와 같은 상황에 도달할 수 없었던 종래의 시스템들에 대하여 본 발명에 따른 방법/장치의 명확한 장점이 확인될 수 있다.
도 5는 PSR-델타-시그마-변조기에 의한 처리 및 후속하는 본 발명에 따른 병렬-직렬-컨버터(SPS)에 의한 처리 후에 실제 OFDM-신호 시퀀스(반송파 주파수 fc = 150KHz, 대역 폭 B = 50KHz)의 예에서 PDM-도시 안에서의 펄스 개수의 확률 분포를 보여주고 있다. 본 도면으로부터 확인할 수 있는 사실은, OFDM-신호의 경우에는 임계 펄스[매우 짧은 (양의) 펄스 또는 매우 짧은 강하에 상응하게 PDM-시퀀스 내에서 총 16개의 슬롯으로 구성된 한 개의 1 또는 총 16개의 슬롯으로 구성된 15개의 1을 갖는 펄스]가 단지 매우 낮은 확률로만 나타난다는 것이다. 이와 같은 확률은 본 발명에 따른 방법(도 5에는 도시되어 있지 않음)이 없는 경우에는 훨씬 더 높으며, 그에 따라 신호 악화의 확률도 더 높다.
그와 동시에, 종래의 경우(즉, 감소된 샘플링 비율이 없는 경우)에는 스위칭 증폭기(CDA)의 입력에서 더 높은 스위칭 주파수가 나타났다. 그럼으로써, 앞에서 이미 언급된 칩-패드의 저역 통과 특성으로 인해, 짧은 스위칭 에지를 신뢰할만하게 검출하려는 문제가 더욱 첨예화되었다. 이 경우가 바로 그 경우인데, 그 이유는 주파수가 올라감에 따라 샘플링 클럭 내에 있는 - 스위칭 에지의 폭과 관련된 - 영역, 즉 펄스가 더 이상 신뢰할만하게 검출될 수 없는 영역도 증가하기 때문이다. 스위칭 증폭기(CDA)에서 클럭 주파수가 128 MHz일 때에 이용된 칩 기술로 인해 단지 1 샘플링 클럭 폭의 펄스만 더 이상 신뢰할만하게 검출되지 않는다면, 이와 같은 내용은 주파수가 더 높은 경우(약 256 MHz부터)에 2 샘플링 클럭 폭의 펄스에 대해서도 적용된다. 이와 같은 출력 신호의 왜곡은 칩-패드의 특성들이 관찰되는 경우에도 생각할 수 있다. 짧은 펄스(혹은 짧은 노치)의 경우에는, 에지 상승(하강 에지) 때의 통상적인 지연이 출력 신호의 왜곡을 야기한다.
본 발명에 따른 방법에 의해서 가능한 바와 같이, 비교적 낮은 클럭 주파수를 사용하는 경우에는 이로 인해 신호 위조 가능성이 줄어들게 됨으로써 SNR에 대해서도 추가로 긍정적인 영향이 미쳐지게 된다. 이와 같은 내용으로부터 명확해지는 사실은 '낮은 OSR의 사용이 매우 중요한 의미를 지닌다'는 것이다.
도 6a는 150kHz의 반송파 주파수(또는 중간 주파수도로 명명됨) 및 50kHz의 유효 대역 폭을 갖는 OFDM-신호의 예에서 워드-스와핑을 갖는 출력 신호의 파워 스펙트럼을 보여주며, 도 6b는 상기 예에서 워드-스와핑이 없는 출력 신호의 파워 스펙트럼을 보여준다. 이 경우에는 8에 해당하는 오버 샘플링 비율(OSR) 및 P/S-컨버터의 출력에서 16에 해당하는 워드 길이가 사용되었다.
도 6b에서는 두드러진 피크로서의 PDM-반송파 주파수(16 MHz) 및 이 반송파 둘레에 있는 추가의 비율을 명확하게 볼 수 있다. 이때 PDM-반송파 주파수는 원래의 신호 주파수를 약 30dB만큼 초과한다. OFDM-신호 둘레의 잡음 비율이 주파수 범위 안에 있는 DSM에 의해 위로 이동함으로써, 결과적으로 관련 주파수 범위에서는 거의 50dB의 SNR이 나타나게 된다.
도 6a에서는 - 특별한 P/S-스와핑 및 그로 인해 달성된 스위칭 클럭의 절반 분할에 의해 - PDM-반송파 주파수에서 비율이 대부분 절반 반송파 주파수(8 MHz)로 이동되었음을 확인할 수 있다. 이와 동일한 내용이 반송파 주파수 둘레의 훨씬 더 낮은 몇몇 비율에 대하여 적용된다. 후속하는 복원 저역 통과에 의해서(본 예에서는 700 kHz의 한계 주파수로) 상기 신호 비율이 필터링 된다. 또한, 도 6b에 도시된 경우에 대하여, 한 편으로는 반송파 주파수로부터 기인하는 눈에 띄는 비율(도 6b에서는 16 MHz에서; 도 6a에서는 8 MHz로 이동됨)이 이미 수 dB만큼 더 낮다는 장점, 그리고 다른 한 편으로는 8 MHz에 해당하는 상대적으로 더 낮은 주파수에서의 비율도 방출에 대해서 더 유리하다는 장점이 나타난다.
도 7a 및 도 7b는 실제로 도 6a 및 도 6b와 동일한 결과를 보여주고 있지만, 200 kHz의 사인파 신호의 예에서 나타난 결과를 보여주고 있다. 도 7a 및 도 7b의 2개 도면과 비교할 때 본 도면에서 확인할 수 있는 사실은, 본 발명에 따른 방법에 의해 반송파 주파수에서 두드러지게 나타나는 피크가 절반 반송파 주파수만큼 더 넓은 범위로 이동되어 "흐려졌다"는 것이다. 또한, 이중 사인파 신호 주파수에서의 장애적인 비율이 한 편으로 주변에 있는 주파수 범위로 흐려졌고, 남아 있는 눈에 띄는 비율의 주파수도 위로 이동되어 (20dB 이상만큼) 확연히 약해졌다.
따라서, 도 7a 및 도 7b 그리고 도 6a 및 도 6b로부터는 본 발명에 따른 방법의 주요 장점들이 명백해진다:
도 8은 특별한 P/S-컨버터의 출력에 있는 신호 섹션의 예에서 펄스의 본 발명에 따른 적응적 메모리관련 반전 원리를 보여주고 있다. 도 8a는 스와핑 이전(혹은 스와핑이 없는 상태)의 펄스 시퀀스를 보여주며, 도 8b는 스와핑 이후의 펄스 시퀀스를 보여준다. 이로부터, 스와핑에 의해서 야기되는 신호 에지 개수의 확연한 감소를 확인할 수 있다.
스와핑 부재(SHP) 및 그 뒤에 배치되어 있고 델타-시그마-변조기(DSM)와 이에 연결된 도 1b에 따른 스위칭 증폭기(CDA) 사이에서 작용을 하는 병렬-직렬-컨버터(PSC)를 이용한 신호 변환 실시 예의 기능 방식이 아날로그이기 때문에, 여기에서는 더 상세한 설명이 생략된다. 이 경우 스와핑 부재(SHP) 내에 있는 양자화기(Q)의 병렬 출력 신호(yb1)는 적응적 메모리관련 펄스의 반전으로 처리됨으로써, 상기 펄스(만약에 존재한다면)의 2진 0들과 1들의 순서는 서로 교체되고, 입력 신호(yb1)는 워드 방식으로 출력 신호(yb2)로 변환된다. 그 다음에 연속하여 스와핑 부재(SHP)와 연결된 병렬-직렬-컨버터(PSC) 내에서는, M 비트에서 샘플링 주파수(fDSM)를 갖는 상기 스와핑 부재(SHP)의 다중-비트-출력 신호(yb2)가 샘플링 주파수(fPS,b)를 갖는 PDM과 유사한 1-비트 신호(yb3)로 변환되며, 이 경우에는 주파수가 일정한 경우에 각각 인가되는 입력 신호(yb2)의 다중-비트-값에 따라, 출력 신호(yb3)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서는 최대 한 번의 교체가 나타나도록 출력 신호(yb3)의 듀티사이클이 변조된다.
도 9는 본 발명에 따른 장치의 아키텍쳐의 추가의 일 실시 예를 보여주고 있다. 이때 병렬-직렬-컨버터(SPS)는 병렬 접속된 K개의 변조 표[MOT(k)]로 이루어지며, 상기 변조 표 뒤에는 멀티플렉서(MUX)가 접속되어 있고, 이 멀티플렉서 뒤에는 병렬-직렬-컨버터(PSC)가 접속되어 있다. 상기 변조 표[MOT(k)] 내에는 (DSM의) 각각의 다중-비트-입력 값이 2진 1들과 0들의 (일반적으로) 상이한 배열 상태로 나타나 있는데, 다시 말하자면 각각의 M-비트-값이 Nps 연속하는 2진 값들로 이루어진 하나의 워드로 변환된다. 뒤에 접속된 멀티플렉서(MUX)는 선택 수단이며, 이 선택 수단은 입력 값의 각각의 클럭을 위한 구동 제어부(CTRL)에 따라서 각각 상기 변조 표[MOT(k)]의 출력, 더 상세하게 말하자면 그곳에서 형성된 워드를 출력 위에 올려놓는다. 그 다음에 상기 멀티플렉서 뒤에 배치된 병렬-직렬-컨버터(PSC) 내에서 2진 워드가 연속하는 2진 값으로 변환된다.
도 9의 예에서는, 뒤에 접속된 K개의 각각의 변조 표[MOT(k)]에서 DSM의 출력에 있는 각각의 5-비트-값이 NPS = NDSM - 1 = 16 길이의 2진 워드로 변환된다. 이후의 실례에 대해서는 간략히 신호(ya1)의 5-비트-값이 값 범위 [0; 16] 안에 놓여 있다는 내용이 재차 가정될 수 있다.
변조 표[MOT(k)] 내에서의 값 변환(ya1[n])은 바람직하게 ya1[n]개의 2진 1들 및 (NPS - ya1[n])개의 0들에 의해서 이루어지며, 이 경우에는 개별 변조 표[MOT(k)]에 따라 상이한 형태 혹은 배열 상태의 2진 1들 및 0들이 나타난다. 마찬가지로 기술된 워드 스와핑의 특수한 경우와 달리, 상기와 같은 2진 1들 및 0들의 배열 상태는 기본적으로 임의적인데, 다시 말하자면 이와 같은 배열 상태는 더 이상 필연적인 상관 관계를 가질 필요가 없다. 따라서, 한 편으로는 스위칭 에지 개수의 최소화에 대한 요구 조건이 제시되기는 하지만, 다른 한 편으로는 변조 표[MOT(k)]의 적합한 선택 및 멀티플렉서(MUX)를 이용한 상기 변조 표의 구동 제어에 의하여 개선된 스펙트럼 특성에 도달할 수 있게 된다.
제어부/제어 소자(CTRL)는 멀티플렉서(MUX)의 구동 제어 및 그와 더불어 어느 변조 표[MOT(k)]의 어느 출력이 각각 병렬-직렬-컨버터(PSC)로 스위칭 되는지 그리고 이로 인해 DSM의 출력에서 2진 워드로의 M-비트-값의 어떤 변환이 각각 PSC의 입력으로 스위칭 되어야만 하는지에 대한 선택을 실행한다. 제어부/제어 소자(CTRL)에 의해서 실행되는 이와 같은 구동 제어는 시스템적으로나 랜덤하게 이루어질 수 있다. 랜덤으로 구동 제어를 실행하는 경우에는, 각각의 워드를 위해 난수(random number)가 발생되고, 이로써 개별 워드에 대해 적용될 변조 표의 선택 혹은 스와핑이 이루어져야만 하는지의 여부에 대한 결정이 이루어진다. DSM-출력 값을 구체적인 비트 시퀀스로 변환하기 위해 사용되는 방식을 랜덤으로 선택함으로써, 예컨대 변조 표들 중에 하나를 각각의 워드를 위해 랜덤으로 선택함으로써 D-증폭기의 스위칭으로부터 장애 비율의 스펙트럼적인 분배에 도달하도록 이용되며, 이 경우에는 특히 높은 장애 진폭을 갖는 불연속적인 장애 라인들이 작은 스펙트럼 파워 밀도를 갖는 광대역의 장애 비율로 변환된다.
사용될 변조 표[MOT(k)]의 개수(K), 상기 변조 표의 내용(변환 패턴) 그리고 제어부/제어 소자(CTRL)에 의한 멀티플렉서의 구동 제어 방식은 달성될 출력 신호의 특성들에 따라서 그리고 스위칭 증폭기(CDA)의 구현 가능성에 따라서 선택된다. 이로써, 예를 들어 본 발명의 개별 실시 예에서는, 후속하는 CDA의 입력에 인가되는 스위칭 에지 개수의 축소 또는 CDA의 출력 신호의 스펙트럼적인 특성들이 개별적인 적용 및 구현을 위해서 더 중요한지의 여부가 고려될 수 있다.
도 10은 도 9에 기술된 일반적인 경우의 한 가지 특수한 경우를 보여주고 있다. 상부 변조 표[MOD(1)]는 입력에 있는 5-비트-값을 각각 1-비트-PDM-신호로 변환하고, 그와 달리 하부 변조 표[MOD(2)]는 [MOD(1)]에 대하여 스와핑 된 변환을 실행하는데, 다시 말해 이 경우에는 변환된 워드들이 [MOD(1)]에 대하여 각각 회전된다. 이로부터 분명해지는 사실은, 멀티플렉서(MUX)의 메모리손실 제어를 이용하는 이런 특수한 예가 앞에서 이미 기술된 적응적 메모리관련 펄스의 반전에 상응한다는 것이다. 이로써, 도 10은 도 1b의 다른 일 도시에 상응하게 된다.
따라서, 병렬-직렬-컨버터 및 스와핑 부재(SHS 또는 SHP)로 구성된 직렬 회로와 관련하여 지금까지 기술된 본 발명의 실시 예들은 도 3에 도시된 본 발명에 따른 장치의 특수한 경우들이다.
본 발명은 전술된 조치 방식 혹은 기능 블록에 한정되지 않고, 오히려 본 발명에 중요한 동일한 효과들을 야기하는 다른 조치 방식들도 포함한다. 따라서, 본 발명의 틀 안에서는 도 1a 및 도 1b에 도시된 바와 같은 P/S-변환 및 메모리손실 스와핑 대신에 직접적인 메모리손실 매핑도 가능하다. 이 목적을 위한 출력 펄스의 발생은 예를 들어 계수기(도면에는 도시되어 있지 않음)를 통해서 이루어질 수 있다. 이 계수기는 각각의 워드가 시작될 때에 리셋 된다. 사전에 설정된 계수기 상태에 도달하면 출력이 각각 전환된다.
구체적인 일 실시 예에서는 상기와 같은 내용이 다음과 같이 구현되었다:
정상 시퀀스(즉, 워드 스와핑이 없는 시퀀스)에서는 개별 워드의 시작점에서 출력이 스위칭 되고, 계수기 상태에 도달한 경우에는 DSM-출력의 값(즉, 도 1a 혹은 도 1b에 따른 ya1 혹은 ya2)에 따라 출력이 스위치 오프 된다.
반전된 시퀀스(즉, 워드 스와핑을 갖는 시퀀스)에서는 개별 워드의 시작점에서 출력이 스위치 오프 되고, [NPS - DSM-출력]의 계수기 상태(도 1a에 따른 [NPS - ya1] 혹은 도 1b에 따른 [NPS - ya2])에 도달한 경우에는 출력이 스위칭 온 된다(NPS = 워드/비트 레이트 비율). 개별 작동 모드(워드 스와핑이 있음/워드 스와핑이 없음)의 선택은 각각의 워드가 시작될 때에 이전 워드의 마지막 비트를 토대로 해서 이루어진다.
본 발명에 따른 장치는 에너지 효율의 확연한 증가, 전력 손실의 감소 및 가변적인 공급 전압 범위 및 그와 더불어 네트워크 임피던스가 가변적인 경우에 최적의 SNR을 갖는 역학의 적응 그리고 그로 인해 적응된 가변적인 송신 파워를 가능케 한다. 공급 전압의 적응 및 이와 연관된 송신 파워는 증폭기(CDA)의 과부하를 피할 수 있으며, 그리고 유효 신호의 클리핑(Clipping) 및 포화 효과에 의한 유효 신호의 왜곡을 가능케 한다(인덕턴스, 공급 전압에 대한 나머지 차, 과도한 제어는 비선형성 혹은 도달 범위 축소의 결함 있는 구동 제어에 상응함). 송신 파워 및 스위칭 증폭기(CDA)의 출력 파워의 결정은 도 14가 보여주는 바와 같이 Ri가 공지된 경우에는 스위칭 소자(SE1, SE2)에 있는 션트(RS)를 이용한 전류 측정에 의해서 이루어질 수 있거나, 또는 CDA용 전원(Powersupply) 내에서 또는 송신이 활성화된 경우에는 메시지 기술적인 시스템의 수신기 채널(RXD)을 통해서 이루어질 수 있다. 이때 지연 회로(SD, CD) 및 적응 부재(A1, A2)는 도 12 및 도 14에 따라 마지막 부스트-커패시터(SC1.1, SC1.2, SC2.1, SC2.2) 출력단의 출력에 코일을 갖는 R1 및 R2 드라이버에 상응하며, 이 출력단은 동시에 에지를 생성하기 위한 공진 예비 드라이버로서 동작을 한다.
또한, 본 발명은 지금까지 특허 청구항 1, 2 및 3에 규정된 특징 조합들에 한정되지 않고, 오히려 전체적으로 공개된 모든 개별 특징의 특정한 특징들의 임의의 다른 조합에 의해서도 규정될 수 있다. 이와 같은 내용이 의미하는 바는, 특허 청구항 1 또는 특허 청구항 2 또는 특허 청구항 3의 각각의 개별 특징은 기본적으로 실제로 생략될 수 있거나 또는 본 출원서의 다른 장소에 개시된 적어도 한 가지 개별 특징으로 대체될 수 있다는 것이다.
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Claims (13)
- 델타-시그마 변조기(DSM), 델타-시그마 변조기(DSM)에 연결된 병렬-직렬 컨버터(SPS), 및 병렬-직렬 컨버터에 연결된 스위칭 증폭기(CDA)를 구비하는 장치에 있어서:
상기 병렬-직렬 컨버터(SPS)가 병렬-직렬 컨버터(PSC)와 그 뒤의 스와핑 부재(SHS)의 직렬회로를 포함하고;
상기 델타-시그마 변조기(DSM)의 다중-비트-출력(ya1)이 상기 병렬-직렬 컨버터(PSC)의 입력신호이며;
상기 병렬-직렬 컨버터(PSC)의 직렬 출력신호(ya2)가 스와핑 부재의 입력신호이고;
상기 스와핑 부재는 출력신호(ya3)를 내며;
상기 스와핑 부재는 출력신호(ya3) 내의 선행 워드의 마지막 비트값인 0이나 1에 의거하여 현재 워드의 2진값 0들과 1들의 시퀀스를 반전시키고;
상기 델타-시그마 변조기(DSM)는 25 kHz 위의 주파수 범위를 갖는 입력신호를 받아, 8의 신호-대-잡음비의 오버샘플링 비율로 오버샘플링하며, 워드의 시작이나 끝인 워드 경계부에서는 1-0 전환(transition) 및 0-1 전환이 제거되는 신호-대-잡음비를 유지하는 것을 특징으로 하는 장치. - 델타-시그마 변조기(DSM), 델타-시그마 변조기(DSM)에 연결된 병렬-직렬 컨버터(SPS*), 및 병렬-직렬 컨버터에 연결된 스위칭 증폭기(CDA)를 구비하는 장치에 있어서:
상기 병렬-직렬 컨버터(SPS*)가 스와핑 부재(SHP)와 그 뒤의 병렬-직렬 컨버터(PSC)의 직렬회로를 포함하고;
상기 델타-시그마 변조기(DSM)의 다중-비트-출력(yb1)이 상기 스와핑 부재의 입력신호이며;
상기 스와핑 부재의 출력신호(yb2)는 병렬-직렬 컨버터(PSC)의 입력신호이고;
상기 병렬-직렬 컨버터(PSC)는 출력신호(yb3)를 내며;
상기 스와핑 부재는 출력신호(yb3) 내의 선행 워드의 마지막 비트값인 0이나 1에 의거하여 현재 워드의 2진값 0들과 1들의 시퀀스를 반전시키고;
상기 델타-시그마 변조기(DSM)는 25 kHz 위의 주파수 범위를 갖는 입력신호를 받아, 8의 신호-대-잡음비의 오버샘플링 비율로 오버샘플링하며, 워드의 시작이나 끝인 워드 경계부에서는 1-0 전환(transition) 및 0-1 전환이 대폭 제거되는 신호-대-잡음비를 유지하는 것을 특징으로 하는 장치. - 델타-시그마 변조기(DSM) 및 이에 연결된 스위칭 증폭기(CDA)를 구비하는 장치에 있어서:
델타-시그마 변조기(DSM)의 다중-비트-출력에는 K 변조 표[MOD(k)], 그 뒤에 배치되어 있고 각각 변조 표[MOD(k)]의 출력을 선택하기 위해 제어 유닛(CTRL)에 의해서 구동 제어되는 멀티플렉서(MUX) 및 이 멀티플렉서(MUX) 뒤에 배치된 병렬-직렬-컨버터(PSC)로 이루어진 병렬 회로가 접속되어 있으며, 이로써 델타-시그마 변조기(DSM)에 제공되고 25 kHz 위의 주파수 범위를 가질 수 있는 입력 신호는 8에 해당하는 오버 샘플링 비율과 신호-대-잡음비로 처리되고, 워드의 시작이나 끝인 워드 경계부에서는 1-0-전환 및 0-1-전환이 대폭 제거되는 신호-대-잡음비를 유지하는 것을 특징으로 하는 장치. - 제1항에 있어서, 델타-시그마 변조기(DSM)의 출력에 양자화기(Q)가 배치되어 있으며, 델타-시그마 변조기(DSM)에 접속되어 있는 병렬-직렬-컨버터(PSC)는 M 비트의 샘플링 주파수 fDSM를 갖는 양자화기(Q)의 다중-비트 출력신호(ya1)를 샘플링 주파수 fPS,a를 갖는 PDM 방식의 1-비트 신호(ya2)로 변환하며, 이때 상기 병렬-직렬-컨버터(PSC)에 대한 입력 신호(ya1)의 각각의 인접 다중-비트 값에 따라 및 일정 주파수에서, 출력신호(ya2)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서 최대 한 번의 교체가 일어나도록 상기 출력신호(ya2)의 듀티사이클이 변조되는 것을 특징으로 하는 장치.
- 제4항에 있어서, 병렬-직렬-컨버터(PSC)에 접속되어 있는 스와핑 부재(SHS) 내에서 스위칭 주파수를 줄이기 위하여, 펄스(만약에 존재한다면)의 2진 0들과 1들의 시퀀스가 반전되도록 그리고 이때 입력 신호(ya2)가 출력 신호(ya3)로 변환되도록 적응적 메모리관련 펄스의 반전이 실시되는 것을 특징으로 하는 장치.
- 제2항에 있어서, 델타-시그마 변조기(DSM)의 출력에 양자화기(Q)가 배치되어 있으며, 펄스(만약에 존재한다면)의 2진 0들과 1들의 시퀀스가 반전되도록 그리고 이때 입력신호(yb1)가 출력신호(yb2)로 변환되도록, 상기 양자화기(Q)의 병렬 출력신호(yb1)가 적응적 메모리관련 펄스의 반전으로 스와핑 부재(SHP)내에서 처리되는 것을 특징으로 하는 장치.
- 제6항에 있어서, 스와핑 부재(SHP)에 접속되어 있는 병렬-직렬-컨버터(PSC)는 M 비트의 샘플링 주파수 fDSM를 갖는 스와핑 부재(SHP)의 다중-비트 출력신호(yb2)를 샘플링 주파수 fPS,b를 갖는 PDM 방식의 1-비트 신호(yb3)로 변환하며, 이때 입력신호(yb2)의 각각의 인접한 다중-비트 값에 따라 그리고 일정한 주파수에서, 출력신호(yb3)의 워드 당 2진 1들과 0들 사이에서 혹은 0들과 1들 사이에서 최대 한 번의 교체가 일어나도록 상기 출력신호(yb3)의 듀티사이클이 변조되는 것을 특징으로 하는 장치.
- 제4항에 있어서, 델타-시그마 변조기(DSM)의 입력에서 특정 값으로 오버샘플링이 이루어지고, 오버샘플링 이후 루프 필터에서 신호의 필터링이 이루어지며, 상기 루프 필터는 델타-시그마 변조기(DSM)의 입력 신호를 위한 신호 전송 필터(Signal-Transfer-Filter) 및 델타-시그마-변조기(DSM)의 양자화기(Q)의 출력으로부터의 피드백 신호를 위한 잡음-전달-필터(Noise-Transfer-Filter)를 구비하는 것을 특징으로 하는 장치.
- 제8항에 있어서, 상기 루프 필터가 더 높은 등급의 NTF-필터를 갖춘 RSR-필터(Reduced-Sampling-Rate-Filter) 등급이고 다음과 같은 전송 함수:
를 갖는 것을 특징으로 하는 장치. - 제1항에 있어서, 델타-시그마 변조기(DSM)는 레지스터를 구비하며, 이 레지스터로 인해 시스템 파라미터의 재구성이 가능한 것을 특징으로 하는 장치.
- 제3항에 있어서, 멀티플렉서(MUX)의 구동 제어가 제어 소자(CTRL)에 의하여 시스템 방식으로나 랜덤 방식으로 이루어지는 것을 특징으로 하는 장치.
- 제1항 내지 제 3 항 중 어느 한 항에 따른 장치를 위한 스위칭 증폭기에 있어서:
스위칭 증폭기(CDA)는 직렬 배치된 지연 회로(SD,CD), 스위칭 소자(SE1,SE2)의 공급 전압을 조절하기 어댑터(A1,A2) 및 스위칭 소자(SE1,SE2)를 스위칭하기 위한 공진 드라이버(R1,R2)를 각각 하나씩 구비하는 2개의 병렬 분기로 이루어지며, DLL 형태의 조절 루프 내에서 공진 드라이버(R1,R2)의 출력에서의 스위칭 에지가 분기되어 위상 비교기에 제공되며, 그 차로부터 조절 회로(RS)에 의해서 지연 시간이 결정되고 그에 상응하게 지연 회로(CD)가 조절되는 것을 특징으로 하는 스위칭 증폭기. - 제 12 항에 따른 스위칭 증폭기를 위한 가변적인 공급 전압 범위를 발생시키기 위한 회로에 있어서,
송신 파워 및 스위칭 증폭기(CDA)의 출력 파워를 결정하기 위하여, 스위칭 소자(SE1,SE2)의 션트(RS)의 저항을 이용해, 또는 스위칭 증폭기(CDA)용 전원에서, 또는 통신시스템의 수신기 채널(RXD)에서의 송신 동안에 전류 측정이 이루어지는 것을 특징으로 하는 회로.
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|---|---|---|---|---|
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| EP3323195B1 (en) * | 2015-07-14 | 2021-04-21 | Telefonaktiebolaget LM Ericsson (PUBL) | Switched mode power supply compensation loop |
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| US9577771B1 (en) * | 2016-07-25 | 2017-02-21 | Apple Inc. | Radio frequency time skew calibration systems and methods |
| US10566994B2 (en) | 2016-12-19 | 2020-02-18 | Cable Television Laboratories, Inc. | System and methods for virtualizing delta sigma digitization |
| US10763963B2 (en) | 2016-12-19 | 2020-09-01 | Cable Television Laboratories, Inc | System and methods for efficient digitization in hybrid fiber-coaxial networks |
| US10805058B2 (en) | 2016-12-19 | 2020-10-13 | Cable Television Laboratories, Inc. | Systems and methods for mapping and demapping digitized signals for optical transmission |
| US9941999B1 (en) * | 2017-03-08 | 2018-04-10 | Allegro Microsystems, Llc | Methods and apparatus for communication over an isolation barrier with monitoring |
| CN110402542B (zh) * | 2017-04-19 | 2023-03-28 | 日本电信电话株式会社 | 信号处理电路、使用该电路的分布式存储器、rom及dac |
| TWI703813B (zh) * | 2019-04-23 | 2020-09-01 | 瑞昱半導體股份有限公司 | 訊號補償裝置 |
| US11115244B2 (en) | 2019-09-17 | 2021-09-07 | Allegro Microsystems, Llc | Signal isolator with three state data transmission |
| US11316656B1 (en) * | 2020-07-08 | 2022-04-26 | The Johns Hopkins University | Time transfer modem |
| TWI768931B (zh) * | 2021-05-26 | 2022-06-21 | 瑞昱半導體股份有限公司 | 類比電路與用於類比電路的比較器共用方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100244974A1 (en) | 2009-03-24 | 2010-09-30 | Dsp Group Limited | Method and apparatus for pulse position modulation |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150969A (en) * | 1996-06-12 | 2000-11-21 | Audiologic, Incorporated | Correction of nonlinear output distortion in a Delta Sigma DAC |
| US5815102A (en) * | 1996-06-12 | 1998-09-29 | Audiologic, Incorporated | Delta sigma pwm dac to reduce switching |
| US5768315A (en) * | 1996-07-22 | 1998-06-16 | Motorola, Inc. | Band-pass sigma-delta converter and commutating filter therefor |
| JPH1127151A (ja) * | 1997-07-02 | 1999-01-29 | Sony Corp | シグマデルタ変調器 |
| US6087969A (en) * | 1998-04-27 | 2000-07-11 | Motorola, Inc. | Sigma-delta modulator and method for digitizing a signal |
| US6462690B1 (en) * | 2001-04-02 | 2002-10-08 | Cirrus Logic, Inc. | Circuit systems and methods for multirate digital-to-analog amplifier systems |
| US8019035B2 (en) * | 2003-08-05 | 2011-09-13 | Stmicroelectronics Nv | Noise shaped interpolator and decimator apparatus and method |
| GB2438774B (en) | 2003-09-15 | 2008-04-16 | Wolfson Microelectronics Plc | Class D amplifier |
| GB2435559B (en) | 2003-09-15 | 2008-04-02 | Wolfson Microelectronics Plc | Class D amplifier |
| GB2406008B (en) | 2003-09-15 | 2008-04-02 | Wolfson Ltd | Class D amplifier |
| US7593483B2 (en) * | 2004-05-07 | 2009-09-22 | Broadcom Corporation | Nonlinear mapping in digital-to-analog and analog-to-digital converters |
| US7327296B1 (en) * | 2006-03-03 | 2008-02-05 | Cirrus Logic, Inc. | Signal processing system with modified delta sigma modulator quantizer output signals to spread harmonic frequencies of pulse width modulator output signals |
| US7894545B1 (en) * | 2006-08-14 | 2011-02-22 | Quintic Holdings | Time alignment of polar transmitter |
| US7579908B2 (en) * | 2007-08-25 | 2009-08-25 | Freescale Semiconductor, Inc. | Digital audio amplifiers, electronic systems, and methods |
| WO2009122333A2 (en) * | 2008-03-31 | 2009-10-08 | Nxp B.V. | Digital modulator |
| US7598895B1 (en) * | 2008-04-01 | 2009-10-06 | Silicon Laboratories, Inc. | System and method of altering a PWM carrier power spectrum |
| TWI369068B (en) | 2008-10-03 | 2012-07-21 | Advanced Analog Technology Inc | Dead-time locking circuit |
| DE102009000950A1 (de) * | 2009-02-02 | 2010-08-05 | Robert Bosch Gmbh | Bauelement mit einer mikromechanischen Mikrofonstruktur und Verfahren zum Betreiben eines solchen Mikrofonbauelements |
| EP2251976B1 (en) * | 2009-05-12 | 2012-02-01 | ST-Ericsson SA | RF amplifier with digital filter for polar transmitter |
| EP2421214B1 (fr) * | 2010-08-18 | 2013-05-29 | The Swatch Group Research and Development Ltd. | Récepteur de signaux radiofréquences FSK à faible débit et à conversion directe |
| US8792578B2 (en) * | 2011-05-27 | 2014-07-29 | Alcatel Lucent | Method and apparatus of switched amplification having improved efficiency |
| US9182295B1 (en) * | 2011-09-09 | 2015-11-10 | Sitime Corporation | Circuitry and techniques for resistor-based temperature sensing |
| US8976898B1 (en) * | 2013-11-14 | 2015-03-10 | Lsi Corporation | Low-distortion class S power amplifier with constant-impedance bandpass filter |
-
2011
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-
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Patent Citations (1)
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