KR101971970B1 - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법 - Google Patents
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Abstract
본 발명은 방송 신호를 전송하는 방법을 제안한다. 본 발명에 따른 방송 신호를 전송하는 방법은, 인코더가 복수개의 PLP(Physical Layer Pipe) 내의 데이터를 인코딩하는 단계; 프레이밍-인터리빙 블락이 상기 복수개의 PLP 내의 인코딩된 데이터를 프로세싱하는 단계; 및 웨이브폼 생성 블락이 적어도 하나의 신호 프레임 내의 데이터를 웨이브폼 변조하고, 상기 웨이브폼 변조된 데이터를 가지는 방송 신호를 전송하는 단계;를 포함하고, 여기서, 상기 인코딩된 데이터를 프로세싱하는 단계는: 타임 인터리버가 상기 복수개의 PLP 내의 인코딩된 데이터를 타임 인터리빙하는 단계, 프레이머가 상기 타임 인터리빙된 데이터를 상기 적어도 하나의 신호 프레임에 프레임 매핑하는 단계, 및 주파수 인터리버가 상기 적어도 하나의 신호 프레임의 데이터를 주파수 인터리빙하는 단계, 를 포함하는 것을 특징으로 하는 방송 신호 전송 방법일 수 있다.
Description
본 발명은 방송 신호 송신 장치, 방송 신호 수신 장치, 및 방송 신호 송수신 방법에 관한 것이다.
아날로그 방송 신호 송신이 종료됨에 따라, 디지털 방송 신호를 송수신하기 위한 다양한 기술이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 더 많은 양의 비디오/오디오 데이터를 포함할 수 있고, 비디오/오디오 데이터뿐만 아니라 다양한 종류의 부가 데이터를 더 포함할 수 있다.
즉, 디지털 방송 시스템은 HD(High Definition) 이미지, 멀티채널(multi channel, 다채널) 오디오, 및 다양한 부가 서비스를 제공할 수 있다. 그러나, 디지털 방송을 위해서는, 많은 양의 데이터 전송에 대한 데이터 전송 효율, 송수신 네트워크의 견고성(robustness), 및 모바일 수신 장치를 고려한 네트워크 유연성(flexibility)이 향상되어야 한다.
목적 및 다른 이점을 달성하기 위해, 본 발명의 목적에 따라, 여기에 포함되고 대략적으로 기재된 바와 같이, 방송 신호 송신 방법은 인코더가 복수개의 PLP(Physical Layer Pipe) 내의 데이터를 인코딩하는 단계; 프레이밍-인터리빙 블락이 상기 복수개의 PLP 내의 인코딩된 데이터를 프로세싱하는 단계; 및 웨이브폼 생성 블락이 적어도 하나의 신호 프레임 내의 데이터를 웨이브폼 변조하고, 상기 웨이브폼 변조된 데이터를 가지는 방송 신호를 전송하는 단계;를 포함하고, 여기서, 상기 인코딩된 데이터를 프로세싱하는 단계는: 타임 인터리버가 상기 복수개의 PLP 내의 인코딩된 데이터를 타임 인터리빙하는 단계, 프레이머가 상기 타임 인터리빙된 데이터를 상기 적어도 하나의 신호 프레임에 프레임 매핑하는 단계, 및 주파수 인터리버가 상기 적어도 하나의 신호 프레임의 데이터를 주파수 인터리빙하는 단계, 를 포함하는 것을 특징으로 하는 방송 신호 전송 방법일 수 있다.
바람직하게는, 인코더가 복수개의 PLP(Physical Layer Pipe) 내의 데이터를 인코딩하는 단계; 프레이밍-인터리빙 블락이 상기 복수개의 PLP 내의 인코딩된 데이터를 프로세싱하는 단계; 및 웨이브폼 생성 블락이 적어도 하나의 신호 프레임 내의 데이터를 웨이브폼 변조하고, 상기 웨이브폼 변조된 데이터를 가지는 방송 신호를 전송하는 단계;를 포함하고, 여기서, 상기 인코딩된 데이터를 프로세싱하는 단계는: 타임 인터리버가 상기 복수개의 PLP 내의 인코딩된 데이터를 타임 인터리빙하는 단계, 프레이머가 상기 타임 인터리빙된 데이터를 상기 적어도 하나의 신호 프레임에 프레임 매핑하는 단계, 및 주파수 인터리버가 상기 적어도 하나의 신호 프레임의 데이터를 주파수 인터리빙하는 단계, 를 포함하는 것을 특징으로 하는 방송 신호 전송 방법일 수 있다.
다른 관점에서, 본 발명은 방송 신호 수신 방법을 제안한다. 이 방송 신호 수신 방법은, 웨이브폼 블락이 적어도 하나의 신호 프레임을 가지는 방송 신호를 수신하고, 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하는 단계; 파싱-디인터리빙 블락이 상기 적어도 하나의 신호 프레임의 복조된 데이터를 복수개의 PLP(Physical Layer Pipe)를 출력하기 위하여 프로세싱하는 단계; 및 디코더가 상기 복수개의 PLP 내의 데이터를 디코딩하는 단계; 를 포함하고, 여기서, 상기 복조된 데이터를 프로세싱하는 단계는: 주파수 디인터리버가 상기 적어도 하나의 신호 프레임의 복조된 데이터를 주파수 디인터리빙하는 단계, 프레임 파서가 상기 복수개의 PLP 를 상기 적어도 하나의 신호 프레임에서 프레임 파싱하는 단계, 및 타임 디인터리버가 상기 복수개의 PLP 내의 데이터를 타임 디인터리빙하는 단계, 를 더 포함하는 방송 신호 수신 방법일 수 있다.
바람직하게는, 방송 신호를 수신하는 방법은, 스플릿팅 블락이 상기 디코딩 단계 이전에 상기 복수개의 PLP 의 타임 디인터리빙된 데이터에서 제 1 레이어와 제 2 레이어를 분리하는 단계를 더 포함하는 방송 신호 수신 방법일 수 있다.
또 다른 관점에서, 본 발명은 방송 신호 송신 장치를 제안한다. 이 방송 신호 송신 장치는, 복수개의 PLP(Physical Layer Pipe) 내의 데이터를 인코딩하는 인코더; 상기 복수개의 PLP 내의 인코딩된 데이터를 프로세싱하는 프레이밍-인터리빙 블락; 및 적어도 하나의 신호 프레임의 데이터를 웨이브폼 변조하고, 상기 웨이브폼 변조된 데이터를 포함하는 방송 신호를 전송하는 웨이브폼 생성 블락;을 포함하고, 여기서, 상기 프레이밍-인터리빙 블락은: 상기 복수개의 PLP 내의 인코딩된 데이터를 타임 인터리빙하는 타임 인터리버, 상기 타임 인터리빙된 데이터를 상기 적어도 하나의 신호 프레임에 프레임 매핑하는 프레이머, 및 상기 적어도 하나의 신호 프레임의 데이터를 주파수 인터리빙하는 주파수 인터리버, 를 더 포함하는 방송 신호 전송 장치일 수 있다.
바람직하게는, 인코더는: 제 1 레이어의 적어도 하나의 PLP 내의 데이터를 인코딩하는 제 1 인코더, 및 제 2 레이어의 나머지 PLP 내의 데이터를 인코딩하는 제 2 인코더를 포함하는 것을 특징으로 하는 방송 신호 전송 장치일 수 있다.
또 다른 관점에서, 본 발명은 방송 신호 수신 장치를 제안한다. 이 방송 신호 수신 장치는, 적어도 하나의 신호 프레임을 가지는 방송 신호를 수신하고, 상기 적어도 하나의 신호 프레임 내의 데이터를 복조하는 웨이브폼 블락; 상기 적어도 하나의 신호 프레임의 복조된 데이터를 복수개의 PLP(Physical Layer Pipe)를 출력하기 위하여 프로세싱하는 파싱-디인터리빙 블락; 및 상기 복수개의 PLP 내의 데이터를 디코딩하는 디코더; 를 포함하고, 여기서, 상기 파싱-디인터리빙 블락은: 상기 적어도 하나의 신호 프레임의 복조된 데이터를 주파수 디인터리빙하는 주파수 디인터리버, 상기 복수개의 PLP 를 상기 적어도 하나의 신호 프레임에서 프레임 파싱하는 프레임 파서, 및 상기 복수개의 PLP 내의 데이터를 타임 디인터리빙하는 타임 디인터리버, 를 더 포함하는 방송 신호 수신 장치일 수 있다.
바람직하게는, 방송 신호를 수신하는 장치는, 상기 디코딩 단계 이전에 상기 복수개의 PLP 의 타임 디인터리빙된 데이터에서 제 1 레이어와 제 2 레이어를 분리하는 스플릿팅 블락을 더 포함하는 방송 신호 수신 장치일 수 있다.
본 발명은 서비스 특성에 따라 데이터를 처리하여 각 서비스 또는 서비스 컴포넌트에 대한 QoS (Quality of Service)를 제어함으로써 다양한 방송 서비스를 제공할 수 있다.
본 발명은 동일한 RF (radio frequency) 신호 대역폭을 통해 다양한 방송 서비스를 전송함으로써 전송 유연성(flexibility)을 달성할 수 있다.
본 발명은 MIMO (Multiple-Input Multiple-Output) 시스템을 이용하여 데이터 전송 효율 및 방송 신호의 송수신 견고성(Robustness)을 향상시킬 수 있다.
본 발명에 따르면, 모바일 수신 장치를 사용하거나 실내 환경에 있더라도, 에러 없이 디지털 방송 신호를 수신할 수 있는 방송 신호 송신 및 수신 방법 및 장치를 제공할 수 있다.
본 발명에 대해 더욱 이해하기 위해 포함되며 본 출원에 포함되고 그 일부를 구성하는 첨부된 도면은 본 발명의 원리를 설명하는 상세한 설명과 함께 본 발명의 실시예를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치의 구조를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 3은 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 4는 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 BICM (bit interleaved coding & modulation) 블록을 나타낸다.
도 6은 본 발명의 다른 일 실시예에 따른 BICM 블록을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩(Frame Building, 프레임 생성) 블록을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 OFDM (orthogonal frequency division multiplexing) 제너레이션(generation, 생성) 블록을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치의 구조를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 프레임 구조를 나타낸다.
도 11은 본 발명의 일 실시예에 따른 프레임의 시그널링 계층 구조를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 프리앰블 시그널링 데이터를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 PLS1 데이터를 나타낸다.
도 14는 본 발명의 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 15는 본 발명의 다른 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 16은 본 발명의 일 실시예에 따른 프레임의 로지컬(logical, 논리) 구조를 나타낸다.
도 17은 본 발명의 일 실시예에 따른 PLS (physical layer signalling) 매핑을 나타낸다.
도 18은 본 발명의 일 실시예에 따른 EAC (emergency alert channel) 매핑을 나타낸다.
도 19는 본 발명의 일 실시예에 따른 FIC (fast information channel) 매핑을 나타낸다.
도 20은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프)의 타입을 나타낸다.
도 21은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프) 매핑을 나타낸다.
도 22는 본 발명의 일 실시예에 따른 FEC (forward error correction) 구조를 나타낸다.
도 23은 본 발명의 일 실시예에 따른 비트 인터리빙을 나타낸다.
도 24는 본 발명의 일 실시예에 따른 셀-워드 디멀티플렉싱을 나타낸다.
도 25는 본 발명의 일 실시예에 따른 타임 인터리빙을 나타낸다.
도 26은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 기본 동작을 나타낸다.
도 27은 본 발명의 다른 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 동작을 나타낸다.
도 28은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 대각선 방향 읽기 패턴을 나타낸다.
도 29는 본 발명의 일 실시예에 따른 각 인터리빙 어레이(array)로부터 인터리빙된 XFECBLOCK을 나타낸다.
도 30은 본 발명의 일 실시예에 따른 인터리버 구조를 나타내는 도면이다.
도 31는 PLP 모드가 M-PLP인 경우, 본 발명의 일 실시예에 따른 인터리버의 구조를 나타낸 도면이다.
도 32는 도 30 내지 도 31에서 설명한 인터리버의 동작에 상응하는 디인터리버의 구조를 나타낸 도면이다.
도 33은 본 발명의 다른 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류(shift value)와 이에 따른 인터리빙 시퀀스를 수학식으로 나타낸 도면이다.
도 34은 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 35은 본 발명의 일 실시예에 따라 쉬프트 밸류(ST)가 1로 고정된 경우, 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 36는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 37은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 38은 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 39는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 40은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 41는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 42는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 43은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 구조를 나타내는 도면이다.
도 44은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버에서 사용되는 파라미터들을 나타낸다.
도 45은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버 및 시그널링 정보를 생성하는 방법을 나타낸다.
도 46는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 인터리빙 관련 시그널링 정보를 획득하기 위한 방법을 나타낸다.
도 47은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 동작을 나타낸 도면이다.
도 48은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다.
도 49는 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다.
도 50은 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 구조를 나타내는 도면이다.
도 51는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다.
도 52는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다.
도 53은 본 발명의 일 실시예에 따른 타임 인터리버를 나타낸다.
도 54은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 일부를 나타낸다.
도 55은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 다른 일부를 나타낸다.
도 56는 본 발명의 일 실시예에 따른 타임 디인터리버를 나타낸다.
도 57 은 본 발명의 다른 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 전송 장치의 구조의 일부를 나타낸다.
도 58 는 본 발명의 다른 실시예에 따른 타임 인터리버의 가능한 구조들을 도시한 도면이다.
도 59 은 본 발명의 일 실시예에 따른 셀 그룹핑 과정을 도시한 도면이다.
도 60 는 본 발명의 일 실시예에 따른, 모듈레이션 오더에 따른 셀 그룹핑 방법을 도시한 도면이다.
도 61 는 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 인터리버의 동작을 도시한 도면이다.
도 62 은 본 발명의 다른 실시예에 따른 타임 디인터리버의 가능한 구조들을 도시한 도면이다.
도 63 은 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 디인터리버의 동작의 수학적 표현을 도시한 도면이다.
도 64 은 본 발명의 일 실시예에 따른 LDM (Layered Division Multiplexing) 구조를 도시한 도면이다.
도 65 는 본 발명의 일 실시예에 따른 수신측 LDM 구조를 도시한 도면이다.
도 66 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 도시한 도면이다.
도 67 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 위한 시그널링 정보를 도시한 도면이다.
도 68 은 본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법을 도시한 도면이다.
도 69 는 본 발명의 일 실시예에 따른 방송 신호를 전송하는 장치를 도시한 도면이다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치의 구조를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 3은 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 4는 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 BICM (bit interleaved coding & modulation) 블록을 나타낸다.
도 6은 본 발명의 다른 일 실시예에 따른 BICM 블록을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩(Frame Building, 프레임 생성) 블록을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 OFDM (orthogonal frequency division multiplexing) 제너레이션(generation, 생성) 블록을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치의 구조를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 프레임 구조를 나타낸다.
도 11은 본 발명의 일 실시예에 따른 프레임의 시그널링 계층 구조를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 프리앰블 시그널링 데이터를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 PLS1 데이터를 나타낸다.
도 14는 본 발명의 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 15는 본 발명의 다른 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 16은 본 발명의 일 실시예에 따른 프레임의 로지컬(logical, 논리) 구조를 나타낸다.
도 17은 본 발명의 일 실시예에 따른 PLS (physical layer signalling) 매핑을 나타낸다.
도 18은 본 발명의 일 실시예에 따른 EAC (emergency alert channel) 매핑을 나타낸다.
도 19는 본 발명의 일 실시예에 따른 FIC (fast information channel) 매핑을 나타낸다.
도 20은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프)의 타입을 나타낸다.
도 21은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프) 매핑을 나타낸다.
도 22는 본 발명의 일 실시예에 따른 FEC (forward error correction) 구조를 나타낸다.
도 23은 본 발명의 일 실시예에 따른 비트 인터리빙을 나타낸다.
도 24는 본 발명의 일 실시예에 따른 셀-워드 디멀티플렉싱을 나타낸다.
도 25는 본 발명의 일 실시예에 따른 타임 인터리빙을 나타낸다.
도 26은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 기본 동작을 나타낸다.
도 27은 본 발명의 다른 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 동작을 나타낸다.
도 28은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 대각선 방향 읽기 패턴을 나타낸다.
도 29는 본 발명의 일 실시예에 따른 각 인터리빙 어레이(array)로부터 인터리빙된 XFECBLOCK을 나타낸다.
도 30은 본 발명의 일 실시예에 따른 인터리버 구조를 나타내는 도면이다.
도 31는 PLP 모드가 M-PLP인 경우, 본 발명의 일 실시예에 따른 인터리버의 구조를 나타낸 도면이다.
도 32는 도 30 내지 도 31에서 설명한 인터리버의 동작에 상응하는 디인터리버의 구조를 나타낸 도면이다.
도 33은 본 발명의 다른 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류(shift value)와 이에 따른 인터리빙 시퀀스를 수학식으로 나타낸 도면이다.
도 34은 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 35은 본 발명의 일 실시예에 따라 쉬프트 밸류(ST)가 1로 고정된 경우, 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 36는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 37은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 38은 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 39는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 40은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 41는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 42는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 43은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 구조를 나타내는 도면이다.
도 44은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버에서 사용되는 파라미터들을 나타낸다.
도 45은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버 및 시그널링 정보를 생성하는 방법을 나타낸다.
도 46는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 인터리빙 관련 시그널링 정보를 획득하기 위한 방법을 나타낸다.
도 47은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 동작을 나타낸 도면이다.
도 48은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다.
도 49는 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다.
도 50은 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 구조를 나타내는 도면이다.
도 51는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다.
도 52는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다.
도 53은 본 발명의 일 실시예에 따른 타임 인터리버를 나타낸다.
도 54은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 일부를 나타낸다.
도 55은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 다른 일부를 나타낸다.
도 56는 본 발명의 일 실시예에 따른 타임 디인터리버를 나타낸다.
도 57 은 본 발명의 다른 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 전송 장치의 구조의 일부를 나타낸다.
도 58 는 본 발명의 다른 실시예에 따른 타임 인터리버의 가능한 구조들을 도시한 도면이다.
도 59 은 본 발명의 일 실시예에 따른 셀 그룹핑 과정을 도시한 도면이다.
도 60 는 본 발명의 일 실시예에 따른, 모듈레이션 오더에 따른 셀 그룹핑 방법을 도시한 도면이다.
도 61 는 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 인터리버의 동작을 도시한 도면이다.
도 62 은 본 발명의 다른 실시예에 따른 타임 디인터리버의 가능한 구조들을 도시한 도면이다.
도 63 은 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 디인터리버의 동작의 수학적 표현을 도시한 도면이다.
도 64 은 본 발명의 일 실시예에 따른 LDM (Layered Division Multiplexing) 구조를 도시한 도면이다.
도 65 는 본 발명의 일 실시예에 따른 수신측 LDM 구조를 도시한 도면이다.
도 66 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 도시한 도면이다.
도 67 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 위한 시그널링 정보를 도시한 도면이다.
도 68 은 본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법을 도시한 도면이다.
도 69 는 본 발명의 일 실시예에 따른 방송 신호를 전송하는 장치를 도시한 도면이다.
발명의 실시를 위한 최선의 형태
본 발명의 바람직한 실시예에 대해 구체적으로 설명하며, 그 예는 첨부된 도면에 나타낸다. 첨부된 도면을 참조한 아래의 상세한 설명은 본 발명의 실시예에 따라 구현될 수 있는 실시예만을 나타내기보다는 본 발명의 바람직한 실시예를 설명하기 위한 것이다. 다음의 상세한 설명은 본 발명에 대한 철저한 이해를 제공하기 위해 세부 사항을 포함한다. 그러나 본 발명이 이러한 세부 사항 없이 실행될 수 있다는 것은 당업자에게 자명하다.
본 발명에서 사용되는 대부분의 용어는 해당 분야에서 널리 사용되는 일반적인 것들에서 선택되지만, 일부 용어는 출원인에 의해 임의로 선택되며 그 의미는 필요에 따라 다음 설명에서 자세히 서술한다. 따라서 본 발명은 용어의 단순한 명칭이나 의미가 아닌 용어의 의도된 의미에 근거하여 이해되어야 한다.
본 발명은 차세대 방송 서비스에 대한 방송 신호 송신 및 수신 장치 및 방법을 제공한다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 포함한다. 본 발명은 일 실시예에 따라 비-MIMO (non-Multiple Input Multiple Output) 또는 MIMO 방식을 통해 차세대 방송 서비스에 대한 방송 신호를 처리할 수 있다. 본 발명의 일 실시예에 따른 비-MIMO 방식은 MISO (Multiple Input Single Output) 방식, SISO (Single Input Single Output) 방식 등을 포함할 수 있다.
이하에서는 설명의 편의를 위해 MISO 또는 MIMO 방식은 두 개의 안테나를 사용하지만, 본 발명은 두 개 이상의 안테나를 사용하는 시스템에 적용될 수 있다. 본 발명은 특정 용도에 요구되는 성능을 달성하면서 수신기 복잡도를 최소화하기 위해 최적화된 세 개의 피지컬 프로파일(PHY profile) (베이스(base), 핸드헬드(handheld), 어드벤스(advanced) 프로파일)을 정의할 수 있다. 피지컬 프로파일은 해당하는 수신기가 구현해야 하는 모든 구조의 서브셋이다.
세 개의 피지컬 프로파일은 대부분의 기능 블록을 공유하지만, 특정 블록 및/또는 파라미터에서는 약간 다르다. 추후에 추가로 피지컬 프로파일이 정의될 수 있다. 시스템 발전을 위해, 퓨처 프로파일은 FEF (future extension frame)을 통해 단일 RF (radio frequency) 채널에 존재하는 프로파일과 멀티플렉싱 될 수도 있다. 각 피지컬 프로파일에 대한 자세한 내용은 후술한다.
1. 베이스 프로파일
베이스 프로파일은 주로 루프 톱(roof-top) 안테나와 연결되는 고정된 수신 장치의 주된 용도를 나타낸다. 베이스 프로파일은 어떤 장소로 이동될 수 있지만 비교적 정지된 수신 범주에 속하는 휴대용 장치도 포함할 수 있다. 베이스 프로파일의 용도는 약간의 개선된 실행에 의해 핸드헬드 장치 또는 차량용으로 확장될 수 있지만, 이러한 사용 용도는 베이스 프로파일 수신기 동작에서는 기대되지 않는다.
수신의 타겟 신호 대 잡음비 범위는 대략 10 내지 20 dB인데, 이는 기존 방송 시스템(예를 들면, ATSC A/53)의 15 dB 신호 대 잡음비 수신 능력을 포함한다. 수신기 복잡도 및 소비 전력은 핸드헬드 프로파일을 사용할 배터리로 구동되는 핸드헬드 장치에서만큼 중요하지 않다. 베이스 프로파일에 대한 중요 시스템 파라미터가 아래 표 1에 기재되어 있다.
2. 핸드헬드 프로파일
핸드헬드 프로파일은 배터리 전원으로 구동되는 핸드헬드 및 차량용 장치에서의 사용을 위해 설계된다. 해당 장치는 보행자 또는 차량 속도로 이동할 수 있다. 수신기 복잡도뿐만 아니라 소비 전력은 핸드헬드 프로파일의 장치의 구현을 위해 매우 중요하다. 핸드헬드 프로파일의 타겟 신호 대 잡음비 범위는 대략 0 내지 10 dB이지만, 더 낮은 실내 수신을 위해 의도된 경우 0 dB 아래에 달하도록 설정될 수 있다.
저 신호 대 잡음비 능력뿐만 아니라, 수신기 이동성에 의해 나타난 도플러 효과에 대한 복원력은 핸드헬드 프로파일의 가장 중요한 성능 속성이다. 핸드헬드 프로파일에 대한 중요 시스템 파라미터가 아래 표 2에 기재되어 있다.
3. 어드벤스 프로파일
어드벤스 프로파일은 더 큰 실행 복잡도에 대한 대가로 더 높은 채널 능력을 제공한다. 해당 프로파일은 MIMO 송신 및 수신을 사용할 것을 요구하며, UHDTV 서비스는 타겟 용도이고, 이를 위해 해당 프로파일이 특별히 설계된다. 향상된 능력은 주어진 대역폭에서 서비스 수의 증가, 예를 들면, 다수의 SDTV 또는 HDTV 서비스를 허용하는 데도 사용될 수 있다.
어드벤스 프로파일의 타겟 신호 대 잡음비 범위는 대략 20 내지 30 dB이다. MIMO 전송은 초기에는 기존의 타원 분극 전송 장비를 사용하고, 추후에 전출력 교차 분극 전송으로 확장될 수 있다. 어드벤스 프로파일에 대한 중요 시스템 파라미터가 아래 표 3에 기재되어 있다.
이 경우, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두에 대한 프로파일로 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 개념을 정의하기 위해 사용될 수 있다. 또한, 어드벤스 프로파일은 MIMO을 갖는 베이스 프로파일에 대한 어드벤스 프로파일 및 MIMO을 갖는 핸드헬드 프로파일에 대한 어드벤스 프로파일로 구분될 수 있다. 그리고 해당 세 프로파일은 설계자의 의도에 따라 변경될 수 있다.
다음의 용어 및 정의는 본 발명에 적용될 수 있다. 다음의 용어 및 정의는 설계에 따라 변경될 수 있다.
보조 스트림: 퓨처 익스텐션(future extension, 추후 확장) 또는 방송사나 네트워크 운영자에 의해 요구됨에 따라 사용될 수 있는 아직 정의되지 않은 변조 및 코딩의 데이터를 전달하는 셀의 시퀀스
베이스 데이터 파이프(base data pipe): 서비스 시그널링 데이터를 전달하는 데이터 파이프
베이스밴드 프레임 (또는 BBFRAME): 하나의 FEC 인코딩 과정 (BCH 및 LDPC 인코딩)에 대한 입력을 형성하는 Kbch 비트의 집합
셀(cell): OFDM 전송의 하나의 캐리어에 의해 전달되는 변조값
코딩 블록(coded block): PLS1 데이터의 LDPC 인코딩된 블록 또는 PLS2 데이터의 LDPC 인코딩된 블록들 중 하나
데이터 파이프(data pipe): 하나 또는 다수의 서비스 또는 서비스 컴포넌트를 전달할 수 있는 서비스 데이터 또는 관련된 메타데이터를 전달하는 물리 계층(physical layer)에서의 로지컬 채널
데이터 파이프 유닛(DPU, data pipe unit): 데이터 셀을 프레임에서의 데이터 파이프에 할당할 수 있는 기본 유닛
데이터 심볼(data symbol): 프리앰블 심볼이 아닌 프레임에서의 OFDM 심볼 (프레임 시그널링 심볼 및 프레임 엣지(edge) 심볼은 데이터 심볼에 포함된다.)
DP_ID: 해당 8비트 필드는 SYSTEM_ID에 의해 식별된 시스템 내에서 데이터 파이프를 유일하게 식별한다.
더미 셀(dummy cell): PLS (physical layer signalling) 시그널링, 데이터 파이프, 또는 보조 스트림을 위해 사용되지 않은 남아 있는 용량을 채우는 데 사용되는 의사 랜덤값을 전달하는 셀
FAC (emergency alert channel, 비상 경보 채널): EAS 정보 데이터를 전달하는 프레임 중 일부
프레임(frame): 프리앰블로 시작해서 프레임 엣지 심볼로 종료되는 물리 계층(physical layer) 타임 슬롯
프레임 리피티션 유닛(frame repetition unit, 프레임 반복 단위): 슈퍼 프레임(super-frame)에서 8회 반복되는 FEF를 포함하는 동일한 또는 다른 피지컬 프로파일에 속하는 프레임의 집합
FIC (fast information channel, 고속 정보 채널): 서비스와 해당 베이스 데이터 파이프 사이에서의 매핑 정보를 전달하는 프레임에서 로지컬 채널
FECBLOCK: 데이터 파이프 데이터의 LDPC 인코딩된 비트의 집합
FFT 사이즈: 기본 주기 T의 사이클로 표현된 액티브 심볼 주기 Ts와 동일한 특정 모드에 사용되는 명목상의 FFT 사이즈
프레임 시그널링 심볼(frame signaling symbol): PLS 데이터의 일부를 전달하는, FFT 사이즈, 가드 인터벌(guard interval), 및 스캐터(scattered) 파일럿 패턴의 특정 조합에서 프레임의 시작에서 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼
프레임 엣지 심볼(frame edge symbol): FFT 사이즈, 가드 인터벌, 및 스캐터 파일럿 패턴의 특정 조합에서 프레임의 끝에서 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼
프레임 그룹(frame-group): 슈퍼 프레임에서 동일한 피지컬 프로파일 타입을 갖는 모든 프레임의 집합
퓨쳐 익스텐션 프레임(future extention frame, 추후 확장 프레임): 프리앰블로 시작하는, 추후 확장에 사용될 수 있는 슈퍼 프레임 내에서 물리 계층(physical layer) 타임 슬롯
퓨처캐스트(futurecast) UTB 시스템: 입력이 하나 이상의 MPEG2-TS 또는 IP (Internet protocol) 또는 일반 스트림이고 출력이 RF 시그널인 제안된 물리 계층(physical layer) 방송 시스템
인풋 스트림(input stream, 입력 스트림): 시스템에 의해 최종 사용자에게 전달되는 서비스의 조화(ensemble)를 위한 데이터의 스트림
노멀(normal) 데이터 심볼: 프레임 시그널링 심볼 및 프레임 엣지 심볼을 제외한 데이터 심볼
피지컬 프로파일(PHY profile): 해당하는 수신기가 구현해야 하는 모든 구조의 서브셋
PLS: PLS1 및 PLS2로 구성된 물리 계층(physical layer) 시그널링 데이터
PLS1: PLS2를 디코딩하는 데 필요한 파라미터뿐만 아니라 시스템에 관한 기본 정보를 전달하는 고정된 사이즈, 코딩, 변조를 갖는 FSS (frame signalling symbol)로 전달되는 PLS 데이터의 첫 번째 집합
NOTE: PLS1 데이터는 프레임 그룹의 듀레이션(duration) 동안 일정하다.
PLS2: 데이터 파이프 및 시스템에 관한 더욱 상세한 PLS 데이터를 전달하는 FSS로 전송되는 PLS 데이터의 두 번째 집합
PLS2 다이나믹(dynamic, 동적) 데이터: 프레임마다 다이나믹(dynamic, 동적)으로 변화하는 PLS2 데이터
PLS2 스태틱(static, 정적) 데이터: 프레임 그룹의 듀레이션 동안 스태틱(static, 정적)인 PLS2 데이터
프리앰블 시그널링 데이터(preamble signaling data): 프리앰블 심볼에 의해 전달되고 시스템의 기본 모드를 확인하는 데 사용되는 시그널링 데이터
프리앰블 심볼(preamble symbol): 기본 PLS 데이터를 전달하고 프레임의 시작에 위치하는 고정된 길이의 파일럿 심볼
NOTE: 프리앰블 심볼은 시스템 신호, 그 타이밍, 주파수 오프셋, 및 FFT 사이즈를 검출하기 위해 고속 초기 밴드 스캔에 주로 사용된다.
추후 사용(future use)을 위해 리저브드(reserved): 현재 문서에서 정의되지 않지만 추후에 정의될 수 있음
슈퍼 프레임(superframe): 8개의 프레임 반복 단위의 집합
타임 인터리빙 블록(time interleaving block, TI block): 타임 인터리버 메모리의 하나의 용도에 해당하는, 타임 인터리빙이 실행되는 셀의 집합
타임 인터리빙 그룹(time interleaving group, TI group): 정수, 다이나믹(dynamic, 동적)으로 변화하는 XFECBLOCK의 수로 이루어진, 특정 데이터 파이프에 대한 다이나믹(dynamic, 동적) 용량 할당이 실행되는 단위
NOTE: 타임 인터리빙 그룹은 하나의 프레임에 직접 매핑되거나 다수의 프레임에 매핑될 수 있다. 타임 인터리빙 그룹은 하나 이상의 타임 인터리빙 블록을 포함할 수 있다.
타입 1 데이터 파이프(Type 1 DP): 모든 데이터 파이프가 프레임에 TDM (time division multiplexing) 방식으로 매핑되는 프레임의 데이터 파이프
타입 2 데이터 파이프(Type 2 DP): 모든 데이터 파이프가 프레임에 FDM 방식으로 매핑되는 프레임의 데이터 파이프
XFECBLOCK: 하나의 LDPC FECBLOCK의 모든 비트를 전달하는 Ncells 셀들의 집합
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치의 구조를 나타낸다.
본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 인풋 포맷 블록 (Input Format block) (1000), BICM (bit interleaved coding & modulation) 블록(1010), 프레임 빌딩 블록 (Frame building block) (1020), OFDM (orthogonal frequency division multiplexing) 제너레이션 블록 (OFDM generation block)(1030), 및 시그널링 생성 블록(1040)을 포함할 수 있다. 방송 신호 송신 장치의 각 블록의 동작에 대해 설명한다.
IP 스트림/패킷 및 MPEG2-TS은 주요 입력 포맷이고, 다른 스트림 타입은 일반 스트림으로 다루어진다. 이들 데이터 입력에 추가로, 관리 정보가 입력되어 각 입력 스트림에 대한 해당 대역폭의 스케줄링 및 할당을 제어한다. 하나 또는 다수의 TS 스트림, IP 스트림 및/또는 일반 스트림 입력이 동시에 허용된다.
인풋 포맷 블록(1000)은 각각의 입력 스트림을 독립적인 코딩 및 변조가 적용되는 하나 또는 다수의 데이터 파이프로 디멀티플렉싱 할 수 있다. 데이터 파이프는 견고성(robustness) 제어를 위한 기본 단위이며, 이는 QoS (Quality of Service)에 영향을 미친다. 하나 또는 다수의 서비스 또는 서비스 컴포넌트가 하나의 데이터 파이프에 의해 전달될 수 있다. 인풋 포맷 블록(1000)의 자세한 동작은 후술한다.
데이터 파이프는 하나 또는 다수의 서비스 또는 서비스 컴포넌트를 전달할 수 있는 서비스 데이터 또는 관련 메타데이터를 전달하는 물리 계층(physical layer)에서의 로지컬 채널이다.
또한, 데이터 파이프 유닛은 하나의 프레임에서 데이터 셀을 데이터 파이프에 할당하기 위한 기본 유닛이다.
인풋 포맷 블록(1000)에서, 패리티(parity) 데이터는 에러 정정을 위해 추가되고, 인코딩된 비트 스트림은 복소수값 컨스텔레이션 심볼에 매핑된다. 해당 심볼은 해당 데이터 파이프에 사용되는 특정 인터리빙 깊이에 걸쳐 인터리빙 된다. 어드벤스 프로파일에 있어서, BICM 블록(1010)에서 MIMO 인코딩이 실행되고 추가 데이터 경로가 MIMO 전송을 위해 출력에 추가된다. BICM 블록(1010)의 자세한 동작은 후술한다.
프레임 빌딩 블록(1020)은 하나의 프레임 내에서 입력 데이터 파이프의 데이터 셀을 OFDM 실볼로 매핑할 수 있다. 매핑 후, 주파수 영역 다이버시티를 위해, 특히 주파수 선택적 페이딩 채널을 방지하기 위해 주파수 인터리빙이 이용된다. 프레임 빌딩 블록(1020)의 자세한 동작은 후술한다.
프리앰블을 각 프레임의 시작에 삽입한 후, OFDM 제너레이션 블록(1030)은 사이클릭 프리픽스(cyclic prefix)을 가드 인터벌로 갖는 기존의 OFDM 변조를 적용할 수 있다. 안테나 스페이스 다이버시티를 위해, 분산된(distributed) MISO 방식이 송신기에 걸쳐 적용된다. 또한, PAPR (peak-to-average power ratio) 방식이 시간 영역에서 실행된다. 유연한 네트워크 방식을 위해, 해당 제안은 다양한 FFT 사이즈, 가드 인터벌 길이, 해당 파일럿 패턴의 집합을 제공한다. OFDM 제너레이션 블록(1030)의 자세한 동작은 후술한다.
시그널링 생성 블록(1040)은 각 기능 블록의 동작에 사용되는 물리 계층(physical layer) 시그널링 정보를 생성할 수 있다. 해당 시그널링 정보는 또한 관심 있는 서비스가 수신기 측에서 적절히 복구되도록 전송된다. 시그널링 생성 블록(1040)의 자세한 동작은 후술한다.
도 2, 3, 4는 본 발명의 실시예에 따른 인풋 포맷 블록(1000)을 나타낸다. 각 도면에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷 블록을 나타낸다. 도 2는 입력 신호가 단일 입력 스트림(single input stream)일 때의 인풋 포맷 블록을 나타낸다.
도 2에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.
물리 계층(physical layer)으로의 입력은 하나 또는 다수의 데이터 스트림으로 구성될 수 있다. 각각의 데이터 스트림은 하나의 데이터 파이프에 의해 전달된다. 모드 어댑테이션(mode adaptaion, 모드 적응) 모듈은 입력되는 데이터 스트림을 BBF (baseband frame)의 데이터 필드로 슬라이스한다. 해당 시스템은 세 가지 종류의 입력 데이터 스트림, 즉 MPEG2-TS, IP, GS (generic stream)을 지원한다. MPEG2-TS는 첫 번째 바이트가 동기 바이트(0x47)인 고정된 길이(188 바이트)의 패킷을 특징으로 한다. IP 스트림은 IP 패킷 헤더 내에서 시그널링 되는 가변 길이 IP 데이터그램 패킷으로 구성된다. 해당 시스템은 IP 스트림에 대해 IPv4와 IPv6을 모두 지원한다. GS는 캡슐화 패킷 헤더 내에서 시그널링되는 가변 길이 패킷 또는 일정 길이 패킷으로 구성될 수 있다.
(a)는 신호 데이터 파이프에 대한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록(2000) 및 스트림 어댑테이션(stream adaptation, 스트림 적응)(2010)을 나타내고, (b)는 PLS 데이터를 생성 및 처리하기 위한 PLS 생성 블록(2020) 및 PLS 스크램블러(2030)를 나타낸다. 각 블록의 동작에 대해 설명한다.
입력 스트림 스플리터는 입력된 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오 등) 스트림으로 분할한다. 모드 어댑테이션(mode adaptaion, 모드 적응) 모듈(2010)은 CRC 인코더, BB (baseband) 프레임 슬라이서, 및 BB 프레임 헤더 삽입 블록으로 구성된다.
CRC 인코더는 유저 패킷 (user packet, UP)레벨에서의 에러 검출을 위한 세 종류의 CRC 인코딩, 즉 CRC-8, CRC-16, CRC-32를 제공한다. 산출된 CRC 바이트는 UP 뒤에 첨부된다. CRC-8은 TS 스트림에 사용되고, CRC-32는 IP 스트림에 사용된다. GS 스트림이 CRC 인코딩을 제공하지 않으면, 제안된 CRC 인코딩이 적용되어야 한다.
BB 프레임 슬라이서는 입력을 내부 로지컬 비트 포맷에 매핑한다. 첫 번째 수신 비트는 MSB라고 정의한다. BB 프레임 슬라이서는 가용 데이터 필드 용량과 동일한 수의 입력 비트를 할당한다. BBF 페이로드와 동일한 수의 입력 비트를 할당하기 위해, UP 스트림이 BBF의 데이터 필드에 맞게 슬라이스된다.
BB 프레임 헤더 삽입 블록은 2바이트의 고정된 길이의 BBF 헤더를 BB 프레임의 앞에 삽입할 수 있다. BBF 헤더는 STUFFI (1비트), SYNCD (13비트), 및 RFU (2비트)로 구성된다. 고정된 2바이트 BBF 헤더뿐만 아니라, BBF는 2바이트 BBF 헤더 끝에 확장 필드(1 또는 3바이트)를 가질 수 있다.
스트림 어댑테이션(stream adaptation, 스트림 적응)(2010)은 스터핑(stuffing) 삽입 블록 및 BB 스크램블러로 구성된다. 스터핑 삽입 블록은 스터핑 필드를 BB 프레임의 페이로드에 삽입할 수 있다. 스트림 어댑테이션(stream adaptation, 스트림 적응)에 대한 입력 데이터가 BB 프레임을 채우기에 충분하면, STUFFI는 0으로 설정되고, BBF는 스터핑 필드를 갖지 않는다. 그렇지 않으면, STUFFI는 1로 설정되고, 스터핑 필드는 BBF 헤더 직후에 삽입된다. 스터핑 필드는 2바이트의 스터핑 필드 헤더 및 가변 사이즈의 스터핑 데이터를 포함한다.
BB 스크램블러는 에너지 분산을 위해 완전한 BBF를 스크램블링한다. 스크램블링 시퀀스는 BBF와 동기화된다. 스크램블링 시퀀스는 피드백 시프트 레지스터에 의해 생성된다.
PLS 생성 블록(2020)은 PLS 데이터를 생성할 수 있다. PLS는 수신기에서 피지컬 레이어(physical layer) 데이터 파이프에 접속할 수 있는 수단을 제공한다. PLS 데이터는 PLS1 데이터 및 PLS2 데이터로 구성된다.
PLS1 데이터는 PLS2 데이터를 디코딩하는 데 필요한 파라미터뿐만 아니라 시스템에 관한 기본 정보를 전달하는 고정된 사이즈, 코딩, 변조를 갖는 프레임에서 FSS로 전달되는 PLS 데이터의 첫 번째 집합이다. PLS1 데이터는 PLS2 데이터의 수신 및 디코딩을 가능하게 하는 데 요구되는 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 또한, PLS1 데이터는 프레임 그룹의 듀레이션 동안 일정하다.
PLS2 데이터는 데이터 파이프 및 시스템에 관한 더욱 상세한 PLS 데이터를 전달하는 FSS로 전송되는 PLS 데이터의 두 번째 집합이다. PLS2는 수신기가 원하는 데이터 파이프를 디코딩하는 데 충분한 정보를 제공하는 파라미터를 포함한다. PLS2 시그널링은 PLS2 스태틱(static, 정적) 데이터(PLS2-STAT 데이터) 및 PLS2 다이나믹(dynamic, 동적) 데이터(PLS2-DYN 데이터)의 두 종류의 파라미터로 더 구성된다. PLS2 스태틱(static, 정적) 데이터는 프레임 그룹의 듀레이션 동안 스태틱(static, 정적)인 PLS2 데이터이고, PLS2 다이나믹(dynamic, 동적) 데이터는 프레임마다 다이나믹(dynamic, 동적)으로 변화하는 PLS2 데이터이다.
PLS 데이터에 대한 자세한 내용은 후술한다.
PLS 스크램블러(2030)는 에너지 분산을 위해 생성된 PLS 데이터를 스크램블링 할 수 있다.
전술한 블록은 생략될 수도 있고 유사 또는 동일 기능을 갖는 블록에 의해 대체될 수도 있다.
도 3은 본 발명의 다른 일 실시예에 따른 인풋 포맷 블록을 나타낸다.
도 3에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.
도 3은 입력 신호가 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)에 해당하는 경우 인풋 포맷 블록의 모드 어댑테이션(mode adaptaion, 모드 적응) 블록을 나타낸다.
멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 처리하기 위한 인풋 포맷 블록의 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 다수 입력 스트림을 독립적으로 처리할 수 있다.
도 3을 참조하면, 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 각각 처리하기 위한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 인풋 스트림 스플리터 (input stream splitter) (3000), 인풋 스트림 싱크로나이저 (input stream synchronizer) (3010), 컴펜세이팅 딜레이(compensatin delay, 보상 지연) 블록(3020), 널 패킷 딜리션 블록 (null packet deletion block) (3030), 헤더 컴프레션 블록 (header compression block) (3040), CRC 인코더 (CRC encoder) (3050), BB 프레임 슬라이서(BB frame slicer) (3060), 및 BB 헤더 삽입 블록 (BB header insertion block) (3070)을 포함할 수 있다. 모드 어댑테이션(mode adaptaion, 모드 적응) 블록의 각 블록에 대해 설명한다.
CRC 인코더(3050), BB 프레임 슬라이서(3060), 및 BB 헤더 삽입 블록(3070)의 동작은 도 2를 참조하여 설명한 CRC 인코더, BB 프레임 슬라이서, 및 BB 헤더 삽입 블록의 동작에 해당하므로, 그 설명은 생략한다.
인풋 스트림 스플리터(3000)는 입력된 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오 등) 스트림으로 분할한다.
인풋 스트림 싱크로나이저(3010)는 ISSY라 불릴 수 있다. ISSY는 어떠한 입력 데이터 포맷에 대해서도 CBR (constant bit rate) 및 일정한 종단간 전송(end-to-end transmission) 지연을 보장하는 적합한 수단을 제공할 수 있다. ISSY는 TS를 전달하는 다수의 데이터 파이프의 경우에 항상 이용되고, GS 스트림을 전달하는 다수의 데이터 파이프에 선택적으로 이용된다.
컴펜세이팅 딜레이(compensatin delay, 보상 지연) 블록(3020)은 수신기에서 추가로 메모리를 필요로 하지 않고 TS 패킷 재결합 메커니즘을 허용하기 위해 ISSY 정보의 삽입에 뒤따르는 분할된 TS 패킷 스트림을 지연시킬 수 있다.
널 패킷 딜리션 블록(3030)은 TS 입력 스트림 경우에만 사용된다. 일부 TS 입력 스트림 또는 분할된 TS 스트림은 VBR (variable bit-rate) 서비스를 CBR TS 스트림에 수용하기 위해 존재하는 많은 수의 널 패킷을 가질 수 있다. 이 경우, 불필요한 전송 오버헤드를 피하기 위해, 널 패킷은 확인되어 전송되지 않을 수 있다. 수신기에서, 제거된 널 패킷은 전송에 삽입된 DNP(deleted null-packet, 삭제된 널 패킷) 카운터를 참조하여 원래 존재했던 정확한 장소에 재삽입될 수 있어, CBR이 보장되고 타임 스탬프(PCR) 갱신의 필요가 없어진다.
헤더 컴프레션 블록(3040)은 TS 또는 IP 입력 스트림에 대한 전송 효율을 증가시키기 위해 패킷 헤더 압축을 제공할 수 있다. 수신기는 헤더의 특정 부분에 대한 선험적인(a priori) 정보를 가질 수 있기 때문에, 이 알려진 정보(known information)는 송신기에서 삭제될 수 있다.
TS에 대해, 수신기는 동기 바이트 구성(0x47) 및 패킷 길이(188 바이트)에 관한 선험적인 정보를 가질 수 있다. 입력된 TS가 하나의 PID만을 갖는 콘텐트를 전달하면, 즉, 하나의 서비스 컴포넌트(비디오, 오디오 등) 또는 서비스 서브 컴포넌트(SVC 베이스 레이어, SVC 인헨스먼트 레이어, MVC 베이스 뷰, 또는 MVC 의존 뷰)에 대해서만, TS 패킷 헤더 압축이 TS에 (선택적으로) 적용될 수 있다. TS 패킷 헤더 압축은 입력 스트림이 IP 스트림인 경우 선택적으로 사용된다. 상기 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 인풋 포맷 블록을 나타낸다.
도 4에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.
도 4는 입력 신호가 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)에 해당하는 경우 인풋 포맷 블록의 스트림 어댑테이션(stream adaptation, 스트림 적응) 블록을 나타낸다.
도 4를 참조하면, 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 각각 처리하기 위한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 스케줄러(4000), 1-프레임 딜레이(delay) 블록(4010), 스터핑 삽입 블록(4020), 인 밴드(In-band) 시그널링 블록(4030), BB 프레임 스크램블러(4040), PLS 생성 블록(4050), PLS 스크램블러(4060)를 포함할 수 있다. 스트림 어댑테이션(stream adaptation, 스트림 적응) 블록의 각 블록에 대해 설명한다.
스터핑 삽입 블록(4020), BB 프레임 스크램블러(4040), PLS 생성 블록(4050), PLS 스크램블러(4060)의 동작은 도 2를 참조하여 설명한 스터핑 삽입 블록, BB 스크램블러, PLS 생성 블록, PLS 스크램블러(4060)의 동작에 해당하므로 그 설명은 생략한다.
스케줄러(4000)는 각 데이터 파이프의 FECBLOCK의 양으로부터 전체 프레임에 걸쳐 전체의 셀 할당을 결정할 수 있다. PLS, EAC 및 FIC에 대한 할당을 포함해서, 스케줄러는 프레임의 FSS의 PLS 셀 또는 인 밴드(In-band) 시그널링으로 전송되는 PLS2-DYN 데이터의 값을 생성한다. FECBLOCK, EAC, FIC에 대한 상세한 내용은 후술한다.
1-프레임 딜레이(delay) 블록(4010)은 다음 프레임에 관한 스케줄링 정보가 데이터 파이프에 삽입될 인 밴드(In-band) 시그널링 정보에 관한 현 프레임을 통해 전송될 수 있도록 입력 데이터를 하나의 전송 프레임만큼 지연시킬 수 있다.
인 밴드(In-band) 시그널링 블록(4030)은 PLS2 데이터의 지연되지 않은 부분을 프레임의 데이터 파이프에 삽입할 수 있다.
전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.
도 5는 본 발명의 일 실시예에 따른 BICM 블록을 나타낸다.
도 5에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 일 실시예에 해당한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 제공할 수 있다.
QoS가 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치에 의해 제공되는 서비스의 특성에 의존하므로, 각각의 서비스에 해당하는 데이터는 서로 다른 방식을 통해 처리되어야 한다. 따라서, 본 발명의 일 실시예에 따른 BICM 블록은 SISO, MISO, MIMO 방식을 각각의 데이터 경로에 해당하는 데이터 파이프에 독립적으로 적용함으로써 각데이터 파이프를 독립적으로 처리할 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 각각의 데이터 파이프를 통해 전송되는 각 서비스 또는 서비스 컴포넌트에 대한 QoS를 조절할 수 있다.
(a)는 베이스 프로파일 및 핸드헬드 프로파일에 의해 공유되는 BICM 블록을 나타내고, (b)는 어드벤스 프로파일의 BICM 블록을 나타낸다.
베이스 프로파일 및 핸드헬드 프로파일에 의해 공유되는 BICM 블록 및 어드벤스 프로파일의 BICM 블록은 각각의 데이터 파이프를 처리하기 위한 복수의 처리 블록을 포함할 수 있다.
베이스 프로파일 및 핸드헬드 프로파일에 대한 BICM 블록 및 어드벤스 프로파일에 대한 BICM 블록의 각각의 처리 블록에 대해 설명한다.
베이스 프로파일 및 핸드헬드 프로파일에 대한 BICM 블록의 처리 블록(5000)은 데이터 FEC 인코더(5010), 비트 인터리버(5020), 컨스텔레이션 매퍼(mapper)(5030), SSD (signal space diversity) 인코딩 블록(5040), 타임 인터리버(5050)를 포함할 수 있다.
데이터 FEC 인코더(5010)는 외부 코딩(BCH) 및 내부 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성하기 위해 입력 BBF에 FEC 인코딩을 실행한다. 외부 코딩(BCH)은 선택적인 코딩 방법이다. 데이터 FEC 인코더(5010)의 구체적인 동작에 대해서는 후술한다.
비트 인터리버(5020)는 효율적으로 실현 가능한 구조를 제공하면서 데이터 FEC 인코더(5010)의 출력을 인터리빙하여 LDPC 코드 및 변조 방식의 조합으로 최적화된 성능을 달성할 수 있다. 비트 인터리버(5020)의 구체적인 동작에 대해서는 후술한다.
컨스텔레이션 매퍼(5030)는 QPSK, QAM-16, 불균일 QAM (NUQ-64, NUQ-256, NUQ-1024) 또는 불균일 컨스텔레이션 (NUC-16, NUC-64, NUC-256, NUC-1024)을 이용해서 베이스 및 핸드헬드 프로파일에서 비트 인터리버(5020)로부터의 각각의 셀 워드를 변조하거나 어드벤스 프로파일에서 셀 워드 디멀티플렉서(5010-1)로부터의 셀 워드를 변조하여 파워가 정규화된 컨스텔레이션 포인트 el을 제공할 수 있다. 해당 컨스텔레이션 매핑은 데이터 파이프에 대해서만 적용된다. NUQ가 임의의 형태를 갖는 반면, QAM-16 및 NUQ는 정사각형 모양을 갖는 것이 관찰된다. 각각의 컨스텔레이션이 90도의 배수만큼 회전되면, 회전된 컨스텔레이션은 원래의 것과 정확히 겹쳐진다. 회전 대칭 특성으로 인해 실수 및 허수 컴포넌트의 용량 및 평균 파워가 서로 동일해진다. NUQ 및 NUC는 모두 각 코드 레이트(code rate)에 대해 특별히 정의되고, 사용되는 특정 하나는 PLS2 데이터에 보관된 파라미터 DP_MOD에 의해 시그널링 된다.
SSD 인코딩 블록(5040)은 2차원, 3차원, 4차원에서 셀을 프리코딩하여, 어려운 페이딩 조건에서 수신 견고성(robustness)을 증가시킬 수 있다.
타임 인터리버(5050)는 데이터 파이프 레벨에서 동작할 수 있다. 타임 인터리빙의 파라미터는 각각의 데이터 파이프에 대해 다르게 설정될 수 있다. 타임 인터리버(5050)의 구체적인 동작에 관해서는 후술한다.
어드벤스 프로파일에 대한 BICM 블록의 처리 블록(5000-1)은 데이터 FEC 인코더, 비트 인터리버, 컨스텔레이션 매퍼, 및 타임 인터리버를 포함할 수 있다.
단, 처리 블록(5000-1)은 셀 워드 디멀티플렉서(5010-1) 및 MIMO 인코딩 블록(5020-1)을 더 포함한다는 점에서 처리 블록(5000)과 구별된다.
또한, 처리 블록(5000-1)에서의 데이터 FEC 인코더, 비트 인터리버, 컨스텔레이션 매퍼, 타임 인터리버의 동작은 전술한 데이터 FEC 인코더(5010), 비트 인터리버(5020), 컨스텔레이션 매퍼(5030), 타임 인터리버(5050)의 동작에 해당하므로, 그 설명은 생략한다.
셀 워드 디멀티플렉서(5010-1)는 어드벤스 프로파일의 데이터 파이프가 MIMO 처리를 위해 단일 셀 워드 스트림을 이중 셀 워드 스트림으로 분리하는 데 사용된다. 셀 워드 디멀티플렉서(5010-1)의 구체적인 동작에 관해서는 후술한다.
MIMO 인코딩 블록(5020-1)은 MIMO 인코딩 방식을 이용해서 셀 워드 디멀티플렉서(5010-1)의 출력을 처리할 수 있다. MIMO 인코딩 방식은 방송 신호 송신을 위해 최적화되었다. MIMO 기술은 용량 증가를 얻기 위한 유망한 방식이지만, 채널 특성에 의존한다. 특별히 방송에 대해서, 서로 다른 신호 전파 특성으로 인한 두 안테나 사이의 수신 신호 파워 차이 또는 채널의 강한 LOS 컴포넌트는 MIMO로부터 용량 이득을 얻는 것을 어렵게 한다. 제안된 MIMO 인코딩 방식은 MIMO 출력 신호 중 하나의 위상 랜덤화 및 회전 기반 프리코딩을 이용하여 이 문제를 극복한다.
MIMO 인코딩은 송신기 및 수신기 모두에서 적어도 두 개의 안테나를 필요로 하는 2x2 MIMO 시스템을 위해 의도된다. 두 개의 MIMO 인코딩 모드는 본 제안인 FR-SM (full-rate spatial multiplexing) 및 FRFD-SM (full-rate full-diversity spatial multiplexing)에서 정의된다. FR-SM 인코딩은 수신기 측에서의 비교적 작은 복잡도 증가로 용량 증가를 제공하는 반면, FRFD-SM 인코딩은 수신기 측에서의 큰 복잡도 증가로 용량 증가 및 추가적인 다이버시티 이득을 제공한다. 제안된 MIMO 인코딩 방식은 안테나 극성 배치를 제한하지 않는다.
MIMO 처리는 어드벤스 프로파일 프레임에 요구되는데, 이는 어드벤스 프로파일 프레임에서의 모든 데이터 파이프가 MIMO 인코더에 의해 처리된다는 것을 의미한다. MIMO 처리는 데이터 파이프 레벨에서 적용된다. 컨스텔레이션 매퍼 출력의 페어(pair, 쌍)인 NUQ (e1,i 및 e2,i)는 MIMO 인코더의 입력으로 공급된다. MIMO 인코더 출력 페어(pair, 쌍)(g1,i 및 g2,i)은 각각의 송신 안테나의 동일한 캐리어 k 및 OFDM 심볼 l에 의해 전송된다.
전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타낸다.
도 6에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 일 실시예에 해당한다.
도 6은 PLS, EAC, 및 FIC의 보호를 위한 BICM 블록을 나타낸다. EAC는 EAS 정보 데이터를 전달하는 프레임의 일부이고, FIC는 서비스와 해당하는 베이스 데이터 파이프 사이에서 매핑 정보를 전달하는 프레임에서의 로지컬 채널이다. EAC 및 FIC에 대한 상세한 설명은 후술한다.
도 6을 참조하면, PLS, EAC, 및 FIC의 보호를 위한 BICM 블록은 PLS FEC 인코더(6000), 비트 인터리버(6010), 및 컨스텔레이션 매퍼(6020)를 포함할 수 있다.
또한, PLS FEC 인코더(6000)는 스크램블러, BCH 인코딩/제로 삽입 블록, LDPC 인코딩 블록, 및 LDPC 패리티 펑처링(puncturing) 블록을 포함할 수 있다. BICM 블록의 각 블록에 대해 설명한다.
PLS FEC 인코더(6000)는 스크램블링된 PLS 1/2 데이터, EAC 및 FIC 섹션을 인코딩할 수 있다.
스크램블러는 BCH 인코딩 및 쇼트닝(shortening) 및 펑처링된 LDPC 인코딩 전에 PLS1 데이터 및 PLS2 데이터를 스크램블링 할 수 있다.
BCH 인코딩/제로 삽입 블록은 PLS 보호를 위한 쇼트닝된 BCH 코드를 이용하여 스크램블링된 PLS 1/2 데이터에 외부 인코딩을 수행하고, BCH 인코딩 후에 제로 비트를 삽입할 수 있다. PLS1 데이터에 대해서만, 제로 삽입의 출력 비트가 LDPC 인코딩 전에 퍼뮤테이션(permutation) 될 수 있다.
LDPC 인코딩 블록은 LDPC 코드를 이용하여 BCH 인코딩/제로 삽입 블록의 출력을 인코딩할 수 있다. 완전한 코딩 블록을 생성하기 위해, Cldpc 및 패리티 비트 Pldpc는 각각의 제로가 삽입된 PLS 정보 블록 Ildpc로부터 조직적으로 인코딩되고, 그 뒤에 첨부된다.
PLS1 및 PLS2에 대한 LDPC 코드 파라미터는 다음의 표 4와 같다.
LDPC 패리티 펑처링 블록은 PLS1 데이터 및 PLS2 데이터에 대해 펑처링을 수행할 수 있다.
쇼트닝이 PLS1 데이터 보호에 적용되면, 일부 LDPC 패리티 비트는 LDPC 인코딩 후에 펑처링된다. 또한, PLS2 데이터 보호를 위해, PLS2의 LDPC 패리티 비트가 LDPC 인코딩 후에 펑처링된다. 이들 펑처링된 비트는 전송되지 않는다.
비트 인터리버(6010)는 각각의 쇼트닝 및 펑처링된 PLS1 데이터 및 PLS2 데이터를 인터리빙할 수 있다.
컨스텔레이션 매퍼(6020)는 비트 인터리빙된 PLS1 데이터 및 PLS2 데이터를 컨스텔레이션에 매핑할 수 있다.
전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록(frame building block)을 나타낸다.
도 7에 도시한 프레임 빌딩 블록은 도 1을 참조하여 설명한 프레임 빌딩 블록(1020)의 일 실시예에 해당한다.
도 7을 참조하면, 프레임 빌딩 블록은 딜레이 컴펜세이션(delay compensation, 지연보상) 블록(7000), 셀 매퍼 (cell mapper) (7010), 및 프리퀀시 인터리버 (frequency interleaver) (7020)를 포함할 수 있다. 프레임 빌딩 블록의 각 블록에 관해 설명한다.
딜레이 컴펜세이션(delay compensation, 지연보상) 블록(7000)은 데이터 파이프와 해당하는 PLS 데이터 사이의 타이밍을 조절하여 송신기 측에서 데이터 파이프와 해당하는 PLS 데이터 간의 동시성(co-time)을 보장할 수 있다. 인풋 포맷 블록 및 BICM 블록으로 인한 데이터 파이프의 지연을 다룸으로써 PLS 데이터는 데이터 파이프만큼 지연된다. BICM 블록의 지연은 주로 타임 인터리버(5050)로 인한 것이다. 인 밴드(In-band) 시그널링 데이터는 다음 타임 인터리빙 그룹의 정보를 시그널링될 데이터 파이프보다 하나의 프레임 앞서 전달되도록 할 수 있다. 딜레이 컴펜세이션(delay compensation, 지연보상) 블록은 그에 맞추어 인 밴드(In-band) 시그널링 데이터를 지연시킨다.
셀 매퍼(7010)는 PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 및 더미 셀을 프레임 내에서 OFDM 심볼의 액티브(active) 캐리어에 매핑할 수 있다. 셀 매퍼(7010)의 기본 기능은 각각의 데이터 파이프, PLS 셀, 및 EAC/FIC 셀에 대한 타임 인터리빙에 의해 생성된 데이터 셀을, 존재한다면, 하나의 프레임 내에서 각각의 OFDM 심볼에 해당하는 액티브(active) OFDM 셀의 어레이에 매핑하는 것이다. (PSI(program specific information)/SI와 같은) 서비스 시그널링 데이터는 개별적으로 수집되어 데이터 파이프에 의해 보내질 수 있다. 셀 매퍼는 프레임 구조의 구성 및 스케줄러에 의해 생성된 다이나믹 인포메이션(dynamic information, 동적 정보)에 따라 동작한다. 프레임에 관한 자세한 내용은 후술한다.
주파수 인터리버(7020)는 셀 매퍼(7010)로부터 의해 수신된 데이터 셀을 랜덤하게 인터리빙하여 주파수 다이버시티를 제공할 수 있다. 또한, 주파수 인터리버(7020)는 단일 프레임에서 최대의 인터리빙 이득을 얻기 위해 다른 인터리빙 시드(seed) 순서를 이용하여 두 개의 순차적인 OFDM 심볼로 구성된 OFDM 심볼 페어(pair, 쌍)에서 동작할 수 있다.
전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.
도 8은 본 발명의 일 실시예에 따른 OFDM 제너레이션 블록을 나타낸다.
도 8에 도시된 OFDM 제너레이션 블록은 도 1을 참조하여 설명한 OFDM 제너레이션 블록(1030)의 일 실시예에 해당한다.
OFDM 제너레이션 블록은 프레임 빌딩 블록에 의해 생성된 셀에 의해 OFDM 캐리어를 변조하고, 파일럿을 삽입하고, 전송을 위한 시간 영역 신호를 생성한다. 또한, 해당 블록은 순차적으로 가드 인터벌을 삽입하고, PAPR 감소 처리를 적용하여 최종 RF 신호를 생성한다.
도 8을 참조하면, OFDM 제너레이션 블록은 파일럿 및 리저브드 톤 삽입 블록 (pilot and revserved tone insertion block) (8000), 2D-eSFN (single frequency network) 인코딩 블록(8010), IFFT (inverse fast Fourier transform) 블록(8020), PAPR 감소 블록(8030), 가드 인터벌 삽입 블록 (guard interval insertion block)(8040), 프리앰블 삽입 블록 (preamble insertion block)(8050), 기타 시스템 삽입 블록(8060), 및 DAC 블록(8070)을 포함할 수 있다. OFDM 제너레이션 블록의 각 블록에 대해 설명한다.
파일럿 및 리저브드 톤 삽입 블록(8000)은 파일럿 및 리저브드 톤을 삽입할 수 있다.
OFDM 심볼 내의 다양한 셀은 수신기에서 선험적으로 알려진 전송된 값을 갖는 파일럿으로 알려진 참조 정보로 변조된다. 파일럿 셀의 정보는 분산 파일럿, 연속 파일럿, 엣지 파일럿, FSS (frame signalling symbol) 파일럿, 및 FES (frame edge symbol) 파일럿으로 구성된다. 각 파일럿은 파일럿 타입 및 파일럿 패턴에 따라 특정 증가 파워 레벨에서 전송된다. 파일럿 정보의 값은 주어진 심볼에서 하나가 각각의 전송 캐리어에 대한 것인 일련의 값들에 해당하는 참조 시퀀스에서 유도된다. 파일럿은 프레임 동기화, 주파수 동기화, 시간 동기화, 채널 추정, 전송 모드 식별을 위해 사용될 수 있고, 또한 위상 잡음을 추적하기 위해 사용될 수 있다.
참조 시퀀스로부터 취한 참조 정보는 프레임의 프리앰블, FSS 및 FES를 제외한 모든 심볼에서 분산 파일럿 셀에서 전송된다. 연속 파일럿은 프레임의 모든 심볼에 삽입된다. 연속 파일럿의 수 및 위치는 FFT 사이즈 및 분산 파일럿 패턴에 모두 의존한다. 엣지 캐리어들은 프리앰블 심볼을 제외한 모든 심볼 내의 엣지 파일럿들과 동일하다. 엣지 캐리어들은 스펙트럼의 엣지까지 주파수 인터폴레이션(interpolation, 보간)을 허용하기 위해 삽입된다. FSS 파일럿들은 FSS에 삽입되고, FES 파일럿들은 FES에 삽입된다. FSS 파일럿들 및 FES 파일럿들은 프레임의 엣지까지 시간 인터폴레이션(interpolation, 보간)을 허용하기 위해 삽입된다.
본 발명의 일 실시예에 따른 시스템은 매우 견고한 전송 모드를 지원하기 위해 분산 MISO 방식이 선택적으로 사용되는 SFN을 지원한다. 2D-eSFN은 다수의 송신 안테나를 사용하는 분산 MISO 방식으로서, 각 안테나는 SFN 네트워크에서 각각 다른 송신기에 위치할 수 있다.
2D-eSFN 인코딩 블록(8010)은 SFN 구성에서 시간 및 주파수 다이버시티를 생성하기 위해 2D-eSFN 처리를 하여 다수의 송신기로부터 전송된 신호의 위상을 왜곡시킬 수 있다. 따라서, 장시간 동안의 낮은 평면 페이딩 또는 깊은 페이딩으로 인한 버스트 오류가 경감될 수 있다.
IFFT 블록(8020)은 OFDM 변조 방식을 이용하여 2D-eSFN 인코딩 블록(8010)으로부터의 출력을 변조할 수 있다. 파일럿 (또는 리저브드 톤)으로 지정되지 않은 데이터 심볼에서의 모든 셀은 주파수 인터리버로부터의 데이터 셀 중 하나를 전달한다. 셀들은 OFDM 캐리어에 매핑된다.
PAPR 감소 블록(8030)은 시간 영역에서 다양한 PAPR 감소 알고리즘을 이용하여 입력 신호에 PAPR 감소를 실행한다.
가드 인터벌 삽입블록(8040)은 가드 인터벌을 삽입할 수 있고, 프리앰블 삽입 블록(8050)은 신호 앞에 프리앰블을 삽입할 수 있다. 프리앰블의 구조에 대한 자세한 내용은 후술한다.
기타 시스템 삽입 블록(8060)은 방송 서비스를 제공하는 둘 이상의 서로 다른 방송 송신/수신 시스템의 데이터가 동일한 RF 신호 대역에서 동시에 전송될 수 있도록 시간 영역에서 복수의 방송 송신/수신 시스템의 신호를 멀티플렉싱 할 수 있다. 이 경우, 둘 이상의 서로 다른 방송 송신/수신 시스템은 서로 다른 방송 서비스를 제공하는 시스템을 말한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 각각의 방송 서비스에 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.
DAC 블록(8070)은 입력된 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(8070)으로부터 출력된 신호는 물리 계층 프로파일에 따라 다수의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 송신 안테나는 수직 또는 수평 극성을 가질 수 있다.
전술한 블록은 설계에 따라 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.
도 9는 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치의 구조를 나타낸다.
본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치는 도 1을 참조하여 설명한 차세대 방송 서비스에 대한 방송 신호 송신 장치에 대응할 수 있다.
본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치는 동기 및 복조 모듈 (synchronization & demodulation module) (9000), 프레임 파싱 모듈 (frame parsing module) (9010), 디매핑 및 디코딩 모듈 (demapping & decoding module) (9020), 출력 프로세서 (output processor) (9030), 및 시그널링 디코딩 모듈 (signaling decoding module) (9040)을 포함할 수 있다. 방송 신호 수신 장치의 각 모듈의 동작에 대해 설명한다.
동기 및 복조 모듈(9000)은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 방송 신호 수신 장치에 해당하는 시스템에 대해 신호 검출 및 동기화를 실행하고, 방송 신호 송신 장치에 의해 실행되는 절차의 역과정에 해당하는 복조를 실행할 수 있다.
프레임 파싱 모듈(9010)은 입력 신호 프레임을 파싱하고, 사용자에 의해 선택된 서비스가 전송되는 데이터를 추출할 수 있다. 방송 신호 송신 장치가 인터리빙을 실행하면, 프레임 파싱 모듈(9010)은 인터리빙의 역과정에 해당하는 디인터리빙을 실행할 수 있다. 이 경우, 추출되어야 하는 신호 및 데이터의 위치가 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 디코딩함으로써 획득되어, 방송 신호 송신 장치에 의해 생성된 스케줄링 정보가 복원될 수 있다.
디매핑 및 디코딩 모듈(9020)은 입력 신호를 비트 영역 데이터로 변환한 후, 필요에 따라 비트 영역 데이터들을 디인터리빙할 수 있다. 디매핑 및 디코딩 모듈(9020)은 전송 효율을 위해 적용된 매핑에 대한 디매핑을 실행하고, 디코딩을 통해 전송 채널에서 발생한 에러를 정정할 수 있다. 이 경우, 디매핑 및 디코딩 모듈(9020)은 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 디코딩함으로써 디매핑 및 디코딩을 위해 필요한 전송 파라미터를 획득할 수 있다.
출력 프로세서(9030)는 전송 효율을 향상시키기 위해 방송 신호 송신 장치에 의해 적용되는 다양한 압축/신호 처리 절차의 역과정을 실행할 수 있다. 이 경우, 출력 프로세서(9030)는 시그널링 디코딩 모듈(9040)로부터 출력된 데이터에서 필요한 제어 정보를 획득할 수 있다. 출력 프로세서(8300)의 출력은 방송 신호 송신 장치에 입력되는 신호에 해당하고, MPEG-TS, IP 스트림 (v4 또는 v6) 및 GS일 수 있다.
시그널링 디코딩 모듈(9040)은 동기 및 복조 모듈(9000)에 의해 복조된 신호로부터 PLS 정보를 획득할 수 있다. 전술한 바와 같이, 프레임 파싱 모듈(9010), 디매핑 및 디코딩 모듈(9200), 출력 프로세서(9300)는 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 이용하여 그 기능을 실행할 수 있다.
도 10은 본 발명의 일 실시예에 따른 프레임 구조를 나타낸다.
도 10은 프레임 타임의 구성예 및 슈퍼 프레임에서의 FRU (frame repetition unit, 프레임 반복 단위)를 나타낸다. (a)는 본 발명의 일 실시예에 따른 슈퍼 프레임을 나타내고, (b)는 본 발명의 일 실시예에 따른 FRU를 나타내고, (c)는 FRU에서의 다양한 피지컬 프로파일(PHY profile)의 프레임을 나타내고, (d)는 프레임의 구조를 나타낸다.
슈퍼 프레임은 8개의 FRU로 구성될 수 있다. FRU는 프레임의 TDM에 대한 기본 멀티플렉싱 단위이고, 슈퍼 프레임에서 8회 반복된다.
FRU에서 각 프레임은 피지컬 프로파일(베이스, 핸드헬드, 어드벤스 프로파일) 중 하나 또는 FEF에 속한다. FRU에서 프레임의 최대 허용수는 4이고, 주어진 피지컬 프로파일은 FRU에서 0회 내지 4회 중 어느 횟수만큼 나타날 수 있다(예를 들면, 베이스, 베이스, 핸드헬드, 어드벤스). 피지컬 프로파일 정의는 필요시 프리앰블에서의 PHY_PROFILE의 리저브드 값을 이용하여 확장될 수 있다.
FEF 부분은 포함된다면 FRU의 끝에 삽입된다. FEF가 FRU에 포함되는 경우, FEF의 최대수는 슈퍼 프레임에서 8이다. FEF 부분들이 서로 인접할 것이 권장되지 않는다.
하나의 프레임은 다수의 OFDM 심볼 및 프리앰블로 더 분리된다. (d)에 도시한 바와 같이, 프레임은 프리앰블, 하나 이상의 FSS, 노멀 데이터 심볼, FES를 포함한다.
프리앰블은 고속 퓨처캐스트 UTB 시스템 신호 검출을 가능하게 하고, 신호의 효율적인 송신 및 수신을 위한 기본 전송 파라미터의 집합을 제공하는 특별한 심볼이다. 프리앰블에 대한 자세한 내용은 후술한다.
FSS의 주된 목적은 PLS 데이터를 전달하는 것이다. 고속 동기화 및 채널 추정을 위해, 이에 따른 PLS 데이터의 고속 디코딩을 위해, FSS는 노멀 데이터 심볼보다 고밀도의 파일럿 패턴을 갖는다. FES는 FSS와 완전히 동일한 파일럿을 갖는데, 이는 FES에 바로 앞서는 심볼에 대해 외삽(extrapolation) 없이 FES 내에서의 주파수만의 인터폴레이션(interpolation, 보간) 및 시간적 보간(temporal interpolation)을 가능하게 한다.
도 11은 본 발명의 일 실시예에 따른 프레임의 시그널링 계층 구조(signaling hierarchy structure) 를 나타낸다.
도 11은 시그널링 계층 구조를 나타내는데, 이는 세 개의 주요 부분인 프리앰블 시그널링 데이터(11000), PLS1 데이터(11010), 및 PLS2 데이터(11020)로 분할된다. 매 프레임마다 프리앰블 신호에 의해 전달되는 프리앰블의 목적은 프레임의 기본 전송 파라미터 및 전송 타입을 나타내는 것이다. PLS1은 수신기가 관심 있는 데이터 파이프에 접속하기 위한 파라미터를 포함하는 PLS2 데이터에 접속하여 디코딩할 수 있게 한다. PLS2는 매 프레임마다 전달되고, 두 개의 주요 부분인 PLS2-STAT 데이터와 PLS2-DYN 데이터로 분할된다. PLS2 데이터의 스태틱(static, 정적) 및 다이나믹(dynamic, 동적) 부분에는 필요시 패딩이 뒤따른다.
도 12는 본 발명의 일 실시예에 따른 프리앰블 시그널링 데이터를 나타낸다.
프리앰블 시그널링 데이터는 수신기가 프레임 구조 내에서 PLS 데이터에 접속하고 데이터 파이프를 추적할 수 있게 하기 위해 필요한 21비트의 정보를 전달한다. 프리앰블 시그널링 데이터에 대한 자세한 내용은 다음과 같다.
PHY_PROFILE: 해당 3비트 필드는 현 프레임의 피지컬 프로파일 타입을 나타낸다. 서로 다른 피지컬 프로파일 타입의 매핑은 아래 표 5에 주어진다.
FFT_SIZE: 해당 2비트 필드는 아래 표 6에서 설명한 바와 같이 프레임 그룹 내에서 현 프레임의 FFT 사이즈를 나타낸다.
GI_FRACTION: 해당 3비트 필드는 아래 표 7에서 설명한 바와 같이 현 슈퍼 프레임에서의 가드 인터벌 일부(fraction) 값을 나타낸다.
EAC_FLAG: 해당 1비트 필드는 EAC가 현 프레임에 제공되는지 여부를 나타낸다. 해당 필드가 1로 설정되면, EAS가 현 프레임에 제공된다. 해당 필드가 0으로 설정되면, EAS가 현 프레임에서 전달되지 않는다. 해당 필드는 슈퍼 프레임 내에서 다이나믹(dynamic, 동적)으로 전환될 수 있다.
PILOT_MODE: 해당 1비트 필드는 현 프레임 그룹에서 현 프레임에 대해 파일럿 모드가 모바일 모드인지 또는 고정 모드인지 여부를 나타낸다. 해당 필드가 0으로 설정되면, 모바일 파일럿 모드가 사용된다. 해당 필드가 1로 설정되면, 고정 파일럿 모드가 사용된다.
PAPR_FLAG: 해당 1비트 필드는 현 프레임 그룹에서 현 프레임에 대해 PAPR 감소가 사용되는지 여부를 나타낸다. 해당 필드가 1로 설정되면, 톤 예약(tone reservation)이 PAPR 감소를 위해 사용된다. 해당 필드가 0으로 설정되면, PAPR 감소가 사용되지 않는다.
FRU_CONFIGURE: 해당 3비트 필드는 현 슈퍼 프레임에서 존재하는 FRU의 피지컬 프로파일 타입 구성을 나타낸다. 현 슈퍼 프레임에서 모든 프리앰블에서의 해당 필드에서, 현 슈퍼 프레임에서 전달되는 모든 프로파일 타입이 식별된다. 해당 3비트 필드는 아래 표 8에 나타낸 바와 같이 각각의 프로파일에 대해 다르게 정의된다.
RESERVED: 해당 7비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
도 13은 본 발명의 일 실시예에 따른 PLS1 데이터를 나타낸다.
PLS1 데이터는 PLS2의 수신 및 디코딩을 가능하게 하기 위해 필요한 파라미터를 포함한 기본 전송 파라미터를 제공한다. 전술한 바와 같이, PLS1 데이터는 하나의 프레임 그룹의 전체 듀레이션 동안 변화하지 않는다. PLS1 데이터의 시그널링 필드의 구체적인 정의는 다음과 같다.
PREAMBLE_DATA: 해당 20비트 필드는 EAC_FLAG를 제외한 프리앰블 시그널링 데이터의 카피이다.
NUM_FRAME_FRU: 해당 2비트 필드는 FRU당 프레임 수를 나타낸다.
PAYLOAD_TYPE: 해당 3비트 필드는 프레임 그룹에서 전달되는 페이로드 데이터의 포맷을 나타낸다. PAYLOAD_TYPE은 표 9에 나타낸 바와 같이 시그널링 된다.
NUM_FSS: 해당 2비트 필드는 현 프레임에서 FSS의 수를 나타낸다.
SYSTEM_VERSION: 해당 8비트 필드는 전송되는 신호 포맷의 버전을 나타낸다. SYSTEM_VERSION은 주 버전 및 부 버전의 두 개의 4비트 필드로 분리된다.
주 버전: SYSTEM_VERSION 필드의 MSB인 4비트는 주 버전 정보를 나타낸다. 주 버전 필드에서의 변화는 호환이 불가능한 변화를 나타낸다. 디폴트 값은 0000이다. 해당 표준에서 서술된 버전에 대해, 값이 0000으로 설정된다.
부 버전: SYSTEM_VERSION 필드의 LSB인 4비트는 부 버전 정보를 나타낸다. 부 버전 필드에서의 변화는 호환이 가능하다.
CELL_ID: 이는 ATSC 네트워크에서 지리적 셀을 유일하게 식별하는 16비트 필드이다. ATSC 셀 커버리지는 퓨처캐스트 UTB 시스템당 사용되는 주파수 수에 따라 하나 이상의 주파수로 구성될 수 있다. CELL_ID의 값이 알려지지 않거나 특정되지 않으면, 해당 필드는 0으로 설정된다.
NETWORK_ID: 이는 현 ATSC 네트워크를 유일하게 식별하는 16비트 필드이다.
SYSTEM_ID: 해당 16비트 필드는 ATSC 네트워크 내에서 퓨처캐스트 UTB 시스템을 유일하게 식별한다. 퓨처캐스트 UTB 시스템은 입력이 하나 이상의 입력 스트림(TS, IP, GS)이고 출력이 RF 신호인 지상파 방송 시스템이다. 퓨처캐스트 UTB 시스템은 존재한다면 FEF 및 하나 이상의 피지컬 프로파일을 전달한다. 동일한 퓨처캐스트 UTB 시스템은 서로 다른 입력 스트림을 전달하고 서로 다른 지리적 영역에서 서로 다른 RF를 사용할 수 있어, 로컬 서비스 삽입을 허용한다. 프레임 구조 및 스케줄링은 하나의 장소에서 제어되고, 퓨처캐스트 UTB 시스템 내에서 모든 전송에 대해 동일하다. 하나 이상의 퓨처캐스트 UTB 시스템은 모두 동일한 피지컬 구조 및 구성을 갖는다는 동일한 SYSTEM_ID 의미를 가질 수 있다.
다음의 루프(loop)는 각 프레임 타입의 길이 및 FRU 구성을 나타내는 FRU_PHY_PROFILE, FRU_FRAME_LENGTH, FRU_GI_FRACTION, RESERVED로 구성된다. 루프(loop) 사이즈는 FRU 내에서 4개의 피지컬 프로파일(FEF 포함)이 시그널링되도록 고정된다. NUM_FRAME_FRU가 4보다 작으면, 사용되지 않는 필드는 제로로 채워진다.
FRU_PHY_PROFILE: 해당 3비트 필드는 관련된 FRU의 (i+1)번째 프레임(i는 루프(loop) 인덱스)의 피지컬 프로파일 타입을 나타낸다. 해당 필드는 표 8에 나타낸 것과 동일한 시그널링 포맷을 사용한다.
FRU_FRAME_LENGTH: 해당 2비트 필드는 관련된 FRU의 (i+1)번째 프레임의 길이를 나타낸다. FRU_GI_FRACTION와 함께 FRU_FRAME_LENGTH를 사용하면, 프레임 듀레이션의 정확한 값이 얻어질 수 있다.
FRU_GI_FRACTION: 해당 3비트 필드는 관련된 FRU의 (i+1)번째 프레임의 가드 인터벌 일부 값을 나타낸다. FRU_GI_FRACTION은 표 7에 따라 시그널링 된다.
RESERVED: 해당 4비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
다음의 필드는 PLS2 데이터를 디코딩하기 위한 파라미터를 제공한다.
PLS2_FEC_TYPE: 해당 2비트 필드는 PLS2 보호에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링 된다. LDPC 코드에 대한 자세한 내용은 후술한다.
PLS2_MOD: 해당 3비트 필드는 PLS2에 의해 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링 된다.
PLS2_SIZE_CELL: 해당 15비트 필드는 현 프레임 그룹에서 전달되는 PLS2에 대한 모든 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 C total_partial_block 를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_STAT_SIZE_BIT: 해당 14비트 필드는 현 프레임 그룹에 대한 PLS2-STAT의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_DYN_SIZE_BIT: 해당 14비트 필드는 현 프레임 그룹에 대한 PLS2-DYN의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_REP_FLAG: 해당 1비트 플래그는 PLS2 반복 모드가 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, PLS2 반복 모드는 활성화된다. 해당 필드의 값이 0으로 설정되면, PLS2 반복 모드는 비활성화된다.
PLS2_REP_SIZE_CELL: 해당 15비트 필드는 PLS2 반복이 사용되는 경우 현 프레임 그룹의 매 프레임마다 전달되는 PLS2에 대한 부분 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 Ctotal_partial_block를 나타낸다. 반복이 사용되지 않는 경우, 해당 필드의 값은 0과 동일하다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_NEXT_FEC_TYPE: 해당 2비트 필드는 다음 프레임 그룹의 매 프레임에서 전달되는 PLS2에 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링 된다.
PLS2_NEXT_MOD: 해당 3비트 필드는 다음 프레임 그룹의 매 프레임에서 전달되는 PLS2에 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링 된다.
PLS2_NEXT_REP_FLAG: 해당 1비트 플래그는 PLS2 반복 모드가 다음 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, PLS2 반복 모드는 활성화된다. 해당 필드의 값이 0으로 설정되면, PLS2 반복 모드는 비활성화된다.
PLS2_NEXT_REP_SIZE_CELL: 해당 15비트 필드는 PLS2 반복이 사용되는 경우 다음 프레임 그룹의 매 프레임마다 전달되는 PLS2에 대한 전체 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 Ctotal_full_block를 나타낸다. 다음 프레임 그룹에서 반복이 사용되지 않는 경우, 해당 필드의 값은 0과 동일하다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_NEXT_REP_STAT_SIZE_BIT: 해당 14비트 필드는 다음 프레임 그룹에 대한 PLS2-STAT의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹에서 일정하다.
PLS2_NEXT_REP_DYN_SIZE_BIT: 해당 14비트 필드는 다음 프레임 그룹에 대한 PLS2-DYN의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹에서 일정하다.
PLS2_AP_MODE: 해당 2비트 필드는 현 프레임 그룹에서 PLS2에 대해 추가 패리티가 제공되는지 여부를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다. 아래의 표 12는 해당 필드의 값을 제공한다. 해당 필드의 값이 00으로 설정되면, 현 프레임 그룹에서 추가 패리티가 PLS2에 대해 사용되지 않는다.
PLS2_AP_SIZE_CELL: 해당 15비트 필드는 PLS2의 추가 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
PLS2_NEXT_AP_MODE: 해당 2비트 필드는 다음 프레임 그룹의 매 프레임마다 PLS2 시그널링에 대해 추가 패리티가 제공되는지 여부를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다. 표 12는 해당 필드의 값을 정의한다.`
PLS2_NEXT_AP_SIZE_CELL: 해당 15비트 필드는 다음 프레임 그룹의 매 프레임마다 PLS2의 추가 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
RESERVED: 해당 32비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
CRC_32: 전체 PLS1 시그널링에 적용되는 32비트 에러 검출 코드
도 14는 본 발명의 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 14는 PLS2 데이터의 PLS2-STAT 데이터를 나타낸다. PLS2-STAT 데이터는 프레임 그룹 내에서 동일한 반면, PLS2-DYN 데이터는 현 프레임에 대해 특정한 정보를 제공한다.
PLS2-STAT 데이터의 필드에 대해 다음에 구체적으로 설명한다.
FIC_FLAG: 해당 1비트 필드는 FIC가 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, FIC는 현 프레임에서 제공된다. 해당 필드의 값이 0으로 설정되면, FIC는 현 프레임에서 전달되지 않는다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
AUX_FLAG: 해당 1비트 필드는 보조 스트림이 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, 보조 스트림은 현 프레임에서 제공된다. 해당 필드의 값이 0으로 설정되면, 보조 프레임은 현 프레임에서 전달되지 않는다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.
NUM_DP: 해당 6비트 필드는 현 프레임 내에서 전달되는 데이터 파이프의 수를 나타낸다. 해당 필드의 값은 1에서 64 사이이고, 데이터 파이프의 수는 NUM_DP+1이다.
DP_ID: 해당 6비트 필드는 피지컬 프로파일 내에서 유일하게 식별한다.
DP_TYPE: 해당 3비트 필드는 데이터 파이프의 타입을 나타낸다. 이는 아래의 표 13에 따라 시그널링 된다.
DP_GROUP_ID: 해당 8비트 필드는 현 데이터 파이프가 관련되어 있는 데이터 파이프 그룹을 식별한다. 이는 수신기가 동일한 DP_GROUP_ID를 갖게 되는 특정 서비스와 관련되어 있는 서비스 컴포넌트의 데이터 파이프에 접속하는 데 사용될 수 있다.
BASE_DP_ID: 해당 6비트 필드는 관리 계층에서 사용되는 (PSI/SI와 같은) 서비스 시그널링 데이터를 전달하는 데이터 파이프를 나타낸다. BASE_DP_ID에 의해 나타내는 데이터 파이프는 서비스 데이터와 함께 서비스 시그널링 데이터를 전달하는 노멀 데이터 파이프이거나, 서비스 시그널링 데이터만을 전달하는 전용 데이터 파이프일 수 있다.
DP_FEC_TYPE: 해당 2비트 필드는 관련된 데이터 파이프에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 아래의 표 14에 따라 시그널링 된다.
DP_COD: 해당 4비트 필드는 관련된 데이터 파이프에 의해 사용되는 코드 레이트(code rate)을 나타낸다. 코드 레이트(code rate)은 아래의 표 15에 따라 시그널링 된다.
DP_MOD: 해당 4비트 필드는 관련된 데이터 파이프에 의해 사용되는 변조를 나타낸다. 변조는 아래의 표 16에 따라 시그널링 된다.
DP_SSD_FLAG: 해당 1비트 필드는 SSD 모드가 관련된 데이터 파이프에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, SSD는 사용된다. 해당 필드의 값이 0으로 설정되면, SSD는 사용되지 않는다.
다음의 필드는 PHY_PROFILE가 어드벤스 프로파일을 나타내는 010과 동일할 때에만 나타난다.
DP_MIMO: 해당 3비트 필드는 어떤 타입의 MIMO 인코딩 처리가 관련된 데이터 파이프에 적용되는지 나타낸다. MIMO 인코딩 처리의 타입은 아래의 표 17에 따라 시그널링 된다.
DP_TI_TYPE: 해당 1비트 필드는 타임 인터리빙의 타입을 나타낸다. 0의 값은 하나의 타임 인터리빙 그룹이 하나의 프레임에 해당하고 하나 이상의 타임 인터리빙 블록을 포함하는 것을 나타낸다. 1의 값은 하나의 타임 인터리빙 그룹이 하나보다 많은 프레임으로 전달되고 하나의 타임 인터리빙 블록만을 포함하는 것을 나타낸다.
DP_TI_LENGTH: 해당 2비트 필드(허용된 값은 1, 2, 4, 8뿐이다)의 사용은 다음과 같은 DP_TI_TYPE 필드 내에서 설정되는 값에 의해 결정된다.
DP_TI_TYPE의 값이 1로 설정되면, 해당 필드는 각각의 타임 인터리빙 그룹이 매핑되는 프레임의 수인 PI를 나타내고, 타임 인터리빙 그룹당 하나의 타임 인터리빙 블록이 존재한다 (NTI=1). 해당 2비트 필드로 허용되는 PI의 값은 아래의 표 18에 정의된다.
DP_TI_TYPE의 값이 0으로 설정되면, 해당 필드는 타임 인터리빙 그룹당 타임 인터리빙 블록의 수 NTI를 나타내고, 프레임당 하나의 타임 인터리빙 그룹이 존재한다 (PI=1). 해당 2비트 필드로 허용되는 PI의 값은 아래의 표 18에 정의된다.
DP_FRAME_INTERVAL: 해당 2비트 필드는 관련된 데이터 파이프에 대한 프레임 그룹 내에서 프레임 간격(IJUMP)을 나타내고, 허용된 값은 1, 2, 4, 8 (해당하는 2비트 필드는 각각 00, 01, 10, 11)이다. 프레임 그룹의 모든 프레임에 나타나지 않는 데이터 파이프에 대해, 해당 필드의 값은 순차적인 프레임 사이의 간격과 동일하다. 예를 들면, 데이터 파이프가 1, 5, 9, 13 등의 프레임에 나타나면, 해당 필드의 값은 4로 설정된다. 모든 프레임에 나타나는 데이터 파이프에 대해, 해당 필드의 값은 1로 설정된다.
DP_TI_BYPASS: 해당 1비트 필드는 타임 인터리버(5050)의 가용성을 결정한다. 데이터 파이프에 대해 타임 인터리빙이 사용되지 않으면, 해당 필드 값은 1로 설정된다. 반면, 타임 인터리빙이 사용되면, 해당 필드 값은 0으로 설정된다.
DP_FIRST_FRAME_IDX: 해당 5비트 필드는 현 데이터 파이프가 발생하는 슈퍼 프레임의 첫 번째 프레임의 인덱스를 나타낸다. DP_FIRST_FRAME_IDX의 값은 0에서 31 사이다.
DP_NUM_BLOCK_MAX: 해당 10비트 필드는 해당 데이터 파이프에 대한 DP_NUM_BLOCKS의 최대값을 나타낸다. 해당 필드의 값은 DP_NUM_BLOCKS와 동일한 범위를 갖는다.
DP_PAYLOAD_TYPE: 해당 2비트 필드는 주어진 데이터 파이프에 의해 전달되는 페이로드 데이터의 타입을 나타낸다. DP_PAYLOAD_TYPE은 아래의 표 19에 따라 시그널링 된다.
DP_INBAND_MODE: 해당 2비트 필드는 현 데이터 파이프가 인 밴드(In-band) 시그널링 정보를 전달하는지 여부를 나타낸다. 인 밴드(In-band) 시그널링 타입은 아래의 표 20에 따라 시그널링 된다.
DP_PROTOCOL_TYPE: 해당 2비트 필드는 주어진 데이터 파이프에 의해 전달되는 페이로드의 프로토콜 타입을 나타낸다. 페이로드의 프로토콜 타입은 입력 페이로드 타입이 선택되면 아래의 표 21에 따라 시그널링 된다.
DP_CRC_MODE: 해당 2비트 필드는 CRC 인코딩이 인풋 포맷 블록에서 사용되는지 여부를 나타낸다. CRC 모드는 아래의 표 22에 따라 시그널링 된다.
DNP_MODE: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 널 패킷 삭제 모드를 나타낸다. DNP_MODE는 아래의 표 23에 따라 시그널링 된다. DP_PAYLOAD_TYPE이 TS ('00')가 아니면, DNP_MODE는 00의 값으로 설정된다.
ISSY_MODE: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 ISSY 모드를 나타낸다. ISSY_MODE는 아래의 표 24에 따라 시그널링 된다. DP_PAYLOAD_TYPE이 TS ('00')가 아니면, ISSY_MODE는 00의 값으로 설정된다.
HC_MODE_TS: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 TS 헤더 압축 모드를 나타낸다. HC_MODE_TS는 아래의 표 25에 따라 시그널링 된다.
HC_MODE_IP: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 IP ('01')로 설정되는 경우에 IP 헤더 압축 모드를 나타낸다. HC_MODE_IP는 아래의 표 26에 따라 시그널링 된다.
PID: 해당 13비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되고 HC_MODE_TS가 01 또는 10으로 설정되는 경우에 TS 헤더 압축을 위한 PID 수를 나타낸다.
RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
다음 필드는 FIC_FLAG가 1과 동일할 때만 나타난다.
FIC_VERSION: 해당 8비트 필드는 FIC의 버전 넘버를 나타낸다.
FIC_LENGTH_BYTE: 해당 13비트 필드는 FIC의 길이를 바이트 단위로 나타낸다.
RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
다음 필드는 AUX_FLAG가 1과 동일할 때만 나타난다.
NUM_AUX: 해당 4비트 필드는 보조 스트림의 수를 나타낸다. 제로는 보조 스트림이 사용되지 않는 것을 나타낸다.
AUX_CONFIG_RFU: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
AUX_STREAM_TYPE: 해당 4비트는 현 보조 스트림의 타입을 나타내기 위한 추후 사용을 위해 리저브드(reserved)된다.
AUX_PRIVATE_CONFIG: 해당 28비트 필드는 보조 스트림을 시그널링 하기 위한 추후 사용을 위해 리저브드(reserved)된다.
도 15는 본 발명의 다른 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 15는 PLS2 데이터의 PLS2-DYN을 나타낸다. PLS2-DYN 데이터의 값은 하나의 프레임 그룹의 듀레이션 동안 변화할 수 있는 반면, 필드의 사이즈는 일정하다.
PLS2-DYN 데이터의 필드의 구체적인 내용은 다음과 같다.
FRAME_INDEX: 해당 5비트 필드는 슈퍼 프레임 내에서 현 프레임의 프레임 인덱스를 나타낸다. 슈퍼 프레임의 첫 번째 프레임의 인덱스는 0으로 설정된다.
PLS_CHANGE_COUNTER: 해당 4비트 필드는 구성이 변화하기 전의 슈퍼 프레임의 수를 나타낸다. 구성이 변화하는 다음 슈퍼 프레임은 해당 필드 내에서 시그널링 되는 값에 의해 나타낸다. 해당 필드의 값이 0000으로 설정되면, 이는 어떠한 예정된 변화도 예측되지 않는 것을 의미한다. 예를 들면, 1의 값은 다음 슈퍼 프레임에 변화가 있다는 것을 나타낸다.
FIC_CHANGE_COUNTER: 해당 4비트 필드는 구성(즉, FIC의 콘텐츠)이 변화하기 전의 슈퍼 프레임의 수를 나타낸다. 구성이 변화하는 다음 슈퍼 프레임은 해당 필드 내에서 시그널링 되는 값에 의해 나타낸다. 해당 필드의 값이 0000으로 설정되면, 이는 어떠한 예정된 변화도 예측되지 않는 것을 의미한다. 예를 들면, 0001의 값은 다음 슈퍼 프레임에 변화가 있다는 것을 나타낸다.
RESERVED: 해당 16비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
다음 필드는 현 프레임에서 전달되는 데이터 파이프와 관련된 파라미터를 설명하는 NUM_DP에서의 루프(loop)에 나타난다.
DP_ID: 해당 6비트 필드는 피지컬 프로파일 내에서 데이터 파이프를 유일하게 나타낸다.
DP_START: 해당 15비트 (또는 13비트) 필드는 DPU 어드레싱(addressing) 기법을 사용하여 데이터 파이프의 첫 번째의 시작 위치를 나타낸다. DP_START 필드는 아래의 표 27에 나타낸 바와 같이 피지컬 프로파일 및 FFT 사이즈에 따라 다른 길이를 갖는다.
DP_NUM_BLOCK: 해당 10비트 필드는 현 데이터 파이프에 대한 현 타임 인터리빙 그룹에서 FEC 블록의 수를 나타낸다. DP_NUM_BLOCK의 값은 0에서 1023 사이에 있다.
RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.
다음의 필드는 EAC와 관련된 FIC 파라미터를 나타낸다.
EAC_FLAG: 해당 1비트 필드는 현 프레임에서 EAC의 존재를 나타낸다. 해당 비트는 프리앰블에서 EAC_FLAG와 같은 값이다.
EAS_WAKE_UP_VERSION_NUM: 해당 8비트 필드는 자동 활성화 지시의 버전 넘버를 나타낸다.
EAC_FLAG 필드가 1과 동일하면, 다음의 12비트가 EAC_LENGTH_BYTE 필드에 할당된다. EAC_FLAG 필드가 0과 동일하면, 다음의 12비트가 EAC_COUNTER에 할당된다.
EAC_LENGTH_BYTE: 해당 12비트 필드는 EAC의 길이를 바이트로 나타낸다.
EAC_COUNTER: 해당 12비트 필드는 EAC가 도달하는 프레임 전의 프레임의 수를 나타낸다.
다음 필드는 AUX_FLAG 필드가 1과 동일한 경우에만 나타난다.
AUX_PRIVATE_DYN: 해당 48비트 필드는 보조 스트림을 시그널링 하기 위한 추후 사용을 위해 리저브드(reserved)된다. 해당 필드의 의미는 설정 가능한 PLS2-STAT에서 AUX_STREAM_TYPE의 값에 의존한다.
CRC_32: 전체 PLS2에 적용되는 32비트 에러 검출 코드.
도 16은 본 발명의 일 실시예에 따른 프레임의 로지컬(logical) 구조를 나타낸다.
전술한 바와 같이, PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 더미 셀은 프레임에서 OFDM 심볼의 액티브(active) 캐리어에 매핑된다. PLS1 및 PLS2는 처음에 하나 이상의 FSS에 매핑된다. 그 후, EAC가 존재한다면 EAC 셀은 바로 뒤따르는 PLS 필드에 매핑된다. 다음에 FIC가 존재한다면 FIC 셀이 매핑된다. 데이터 파이프는 PLS 다음에 매핑되거나, EAC 또는 FIC가 존재하는 경우, EAC 또는 FIC 이후에 매핑된다. 타입 1 데이터 파이프가 처음에 매핑되고, 타입 2 데이터 파이프가 다음에 매핑된다. 데이터 파이프의 타입의 구체적인 내용은 후술한다. 일부 경우, 데이터 파이프는 EAS에 대한 일부 특수 데이터 또는 서비스 시그널링 데이터를 전달할 수 있다. 보조 스트림 또는 스트림은 존재한다면 데이터 파이프를 다음에 매핑되고 여기에는 차례로 더미 셀이 뒤따른다. 전술한 순서, 즉, PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 및 더미 셀의 순서로 모두 함께 매핑하면 프레임에서 셀 용량을 정확히 채운다.
도 17은 본 발명의 일 실시예에 따른 PLS 매핑을 나타낸다.
PLS 셀은 FSS의 액티브(active) 캐리어에 매핑된다. PLS가 차지하는 셀의 수에 따라, 하나 이상의 심볼이 FSS로 지정되고, FSS의 수 NFSS는 PLS1에서의 NUM_FSS에 의해 시그널링된다. FSS는 PLS 셀을 전달하는 특수한 심볼이다. 경고성 및 지연 시간(latency)은 PLS에서 중대한 사안이므로, FSS는 높은 파일럿 밀도를 가지고 있어 고속 동기화 및 FSS 내에서의 주파수만의 인터폴레이션(interpoloation, 보간)을 가능하게 한다.
PLS 셀은 도 17의 예에 나타낸 바와 같이 하향식으로 FSS의 액티브(active) 캐리어에 매핑된다. PLS1 셀은 처음에 첫 FSS의 첫 셀부터 셀 인덱스의 오름차순으로 매핑된다. PLS2 셀은 PLS1의 마지막 셀 직후에 뒤따르고, 매핑은 첫 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 PLS 셀의 총 수가 하나의 FSS의 액티브(active) 캐리어의 수를 초과하면, 매핑은 다음 FSS로 진행되고 첫 FSS와 완전히 동일한 방식으로 계속된다.
PLS 매핑이 완료된 후, 데이터 파이프가 다음에 전달된다. EAC, FIC 또는 둘 다 현 프레임에 존재하면, EAC 및 FIC는PLS와 노멀 데이터 파이프 사이에 배치된다.
도 18은 본 발명의 일 실시예에 따른 EAC 매핑을 나타낸다.
EAC는 EAS 메시지를 전달하는 전용 채널이고 EAS에 대한 데이터 파이프에 연결된다. EAS 지원은 제공되지만, EAC 자체는 모든 프레임에 존재할 수도 있고 존재하지 않을 수도 있다. EAC가 존재하는 경우, EAC는 PLS2 셀의 직후에 매핑된다. PLS 셀을 제외하고 FIC, 데이터 파이프, 보조 스트림 또는 더미 셀 중 어느 것도 EAC 앞에 위치하지 않는다. EAC 셀의 매핑 절차는 PLS와 완전히 동일하다.
EAC 셀은 도 18의 예에 나타낸 바와 같이 PLS2의 다음 셀부터 셀 인덱스의 오름차순으로 매핑된다. EAS 메시지 크기에 따라, 도 18에 나타낸 바와 같이 EAC 셀은 적은 심볼을 차지할 수 있다.
EAC 셀은 PLS2의 마지막 셀 직후에 뒤따르고, 매핑은 마지막 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 EAC 셀의 총 수가 마지막 FSS의 남아 있는 액티브(active) 캐리어의 수를 초과하면, EAC 매핑은 다음 심볼로 진행되며, FSS와 완전히 동일한 방식으로 계속된다. 이 경우 EAC의 매핑이 이루어지는 다음 심볼은 노멀 데이터 심볼이고, 이는 FSS보다 더 많은 액티브(active) 캐리어를 갖는다.
EAC 매핑이 완료된 후, 존재한다면 FIC가 다음에 전달된다. FIC가 전송되지 않으면(PLS2 필드에서 시그널링으로), 데이터 파이프가 EAC의 마지막 셀 직후에 뒤따른다.
도 19는 본 발명의 일 실시예에 따른 FIC 매핑을 나타낸다.
(a)는 EAC 없이 FIC 셀의 매핑의 예를 나타내고, (b)는 EAC와 함께 FIC 셀의 매핑의 예를 나타낸다.
FIC는 고속 서비스 획득 및 채널 스캔을 가능하게 하기 위해 계층간 정보(cross-layer information)를 전달하는 전용 채널이다. 해당 정보는 주로 데이터 파이프 사이의 채널 바인딩 (channel binding) 정보 및 각 방송사의 서비스를 포함한다. 고속 스캔을 위해, 수신기는 FIC를 디코딩하고 방송사 ID, 서비스 수, BASE_DP_ID와 같은 정보를 획득할 수 있다. 고속 서비스 획득을 위해, FIC뿐만 아니라 베이스 데이터 파이프도 BASE_DP_ID를 이용해서 디코딩 될 수 있다. 베이스 데이터 파이프가 전송하는 콘텐트를 제외하고, 베이스 데이터 파이프는 노멀 데이터 파이프와 정확히 동일한 방식으로 인코딩되어 프레임에 매핑된다. 따라서, 베이스 데이터 파이프에 대한 추가 설명이 필요하지 않다. FIC 데이터가 생성되어 관리 계층에서 소비된다. FIC 데이터의 콘텐트는 관리 계층 사양에 설명된 바와 같다.
FIC 데이터는 선택적이고, FIC의 사용은 PLS2의 스태틱(static, 정적)인 부분에서 FIC_FLAG 파라미터에 의해 시그널링 된다. FIC가 사용되면, FIC_FLAG는 1로 설정되고, FIC에 대한 시그널링 필드는 PLS2의 스태틱(static, 정적)인 부분에서 정의된다. 해당 필드에서 시그널링되는 것은 FIC_VERSION이고, FIC_LENGTH_BYTE. FIC는 PLS2와 동일한 변조, 코딩, 타임 인터리빙 파라미터를 사용한다. FIC는 PLS2_MOD 및 PLS2_FEC와 같은 동일한 시그널링 파라미터를 공유한다. FIC 데이터는 존재한다면 PLS2 후에 매핑되거나, EAC가 존재하는 경우 EAC 직후에 매핑된다. 노멀 데이터 파이프, 보조 스트림, 또는 더미 셀 중 어느 것도 FIC 앞에 위치하지 않는다. FIC 셀을 매핑하는 방법은 EAC와 완전히 동일하고, 이는 다시 PLS와 동일하다.
PLS 후의 EAC가 존재하지 않는 경우, FIC 셀은 (a)의 예에 나타낸 바와 같이 PLS2의 다음 셀부터 셀 인덱스의 오름차순으로 매핑된다. FIC 데이터 사이즈에 따라, (b)에 나타낸 바와 같이, FIC 셀은 수 개의 심볼에 대해서 매핑된다.
FIC 셀은 PLS2의 마지막 셀 직후에 뒤따르고, 매핑은 마지막 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 FIC 셀의 총 수가 마지막 FSS의 남아 있는 액티브(active) 캐리어의 수를 초과하면, 나머지 FIC 셀의 매핑은 다음 심볼로 진행되며 이는 FSS와 완전히 동일한 방식으로 계속된다. 이 경우, FIC가 매핑되는 다음 심볼은 노멀 데이터 심볼이며, 이는 FSS보다 더 많은 액티브(active) 캐리어를 갖는다.
EAS 메시지가 현 프레임에서 전송되면, EAC는 FIC 보다 먼저 매핑되고 (b)에 나타낸 바와 같이 EAC의 다음 셀부터 FIC 셀은 셀 인덱스의 오름차순으로 매핑된다.
FIC 매핑이 완료된 후, 하나 이상의 데이터 파이프가 매핑되고, 이후 존재한다면 보조 스트림, 더미 셀이 뒤따른다.
도 20은 본 발명의 일 실시예에 따른 데이터 파이프의 타입을 나타낸다.
(a)는 타입 1 데이터 파이프를 나타내고, (b)는 타입 2 데이터 파이프를 나타낸다.
선행하는 채널, 즉 PLS, EAC, FIC가 매핑된 후, 데이터 파이프의 셀이 매핑된다. 데이터 파이프는 매핑 방법에 따라 두 타입 중 하나로 분류된다.
타입 1 데이터 파이프: 데이터 파이프가 TDM에 의해 매핑된다.
타입 2 데이터 파이프: 데이터 파이프가 FDM에 의해 매핑된다.
데이터 파이프의 타입은 PLS2의 스태틱(static, 정적)인 부분에서 DP_TYPE 필드에 의해 나타낸다. 도 20은 타입 1 데이터 파이프 및 타입 2 데이터 파이프의 매핑 순서를 나타낸다. 타입 1 데이터 파이프는 우선 셀 인덱스의 오름차순으로 매핑된 후, 마지막 셀 인덱스에 도달한 후, 심볼 인덱스가 1씩 증가된다. 다음 심볼 내에서, 데이터 파이프는 p = 0을 시작으로 셀 인덱스의 오름차순으로 계속 매핑된다. 하나의 프레임에서 함께 매핑되는 다수의 데이터 파이프와 함께, 각각의 타입 1 데이터 파이프는 데이터 파이프의 TDM과 유사하게 시간으로 그루핑된다.
타입 2 데이터 파이프는 우선 심볼 인덱스의 오름차순으로 매핑되고, 프레임의 마지막 OFDM 심볼에 도달한 후, 셀 인덱스는 1씩 증가하고, 심볼 인덱스는 첫 번째 가용 심볼로 되돌아 간 후, 그 심볼 인덱스부터 증가한다. 하나의 프레임에서 다수의 데이터 파이프를 매핑한 후, 각각의 타입 2 데이터 파이프는 데이터 파이프의 FDM과 유사하게 주파수로 그루핑된다.
타입 1 데이터 파이프 및 타입 2 데이터 파이프는 필요시 프레임에서 공존할 수 있는데, 타입 1 데이터 파이프가 항상 타입 2 데이터 파이프에 선행한다는 제한이 있다. 타입 1 및 타입 2 데이터 파이프를 전달하는 OFDM 셀의 총 수는 데이터 파이프의 전송에 사용할 수 있는 OFDM 셀의 총 수를 초과할 수 없다.
이때, DDP1는 타입 1 데이터 파이프가 차지하는 OFDM 셀의 수에 해당하고, DDP2는 타입 2 데이터 파이프가 차지하는 셀의 수에 해당한다. PLS, EAC, FIC가 모두 타입 1 데이터 파이프와 마찬가지 방식으로 매핑되므로, PLS, EAC, FIC는 모두 "타입 1 매핑 규칙"에 따른다. 따라서, 대체로 타입 1 매핑이 항상 타입 2 매핑에 선행한다.
도 21은 본 발명의 일 실시예에 따른 데이터 파이프 매핑을 나타낸다.
(a)는 타입 1 데이터 파이프를 매핑하기 위한 OFDM 셀의 어드레싱을 나타내고, (b)는 타입 2 데이터 파이프를 매핑하기 위한 OFDM 셀의 어드레싱을 나타낸다.
타입 1 데이터 파이프(0, …, DDP1-1)를 매핑하기 위한 OFDM 셀의 어드레싱은 타입 1 데이터 파이프의 액티브(active) 데이터 셀에 대해 정의된다. 어드레싱 방식은 각각의 타입 1 데이터 파이프에 대한 타임 인터리빙으로부터의 셀이 액티브(active) 데이터 셀에 할당되는 순서를 정의한다. 어드레싱 방식은 또한 PLS2의 다이나믹(dynamic, 동적) 부분에서 데이터 파이프의 위치를 시그널링 하는 데 사용된다.
EAC 및 FIC 없이, 어드레스 0은 마지막 FSS에서 PLS를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. EAC가 전송되고, FIC가 해당하는 프레임에 없으면, 어드레스 0은 EAC를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. FIC가 해당하는 프레임에서 전송되면, 어드레스 0은 FIC를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. 타입 1 데이터 파이프에 대한 어드레스 0은 (a)에 나타낸 바와 같은 두 가지 서로 다른 경우를 고려해서 산출될 수 있다. (a)의 예에서, PLS, EAC, FIC는 모두 전송된다고 가정한다. EAC와 FIC 중 하나 또는 모두가 생략되는 경우로의 확장은 자명하다. (a)의 좌측에 나타낸 바와 같이 FIC까지 모든 셀을 매핑한 후에 FSS에 남아 있는 셀이 있으면.
타입 2 데이터 파이프(0, …, DDP2-1)를 매핑하기 위한 OFDM 셀의 어드레싱은 타입 2 데이터 파이프의 액티브(active) 데이터 셀에 대해 정의된다. 어드레싱 방식은 각각의 타입 2 데이터 파이프에 대한 타임 인터리빙으로부터의 셀이 액티브(active) 데이터 셀에 할당되는 순서를 정의한다. 어드레싱 방식은 또한 PLS2의 다이나믹(dynamic, 동적) 부분에서 데이터 파이프의 위치를 시그널링 하는 데 사용된다.
(b)에 나타낸 바와 같이, 세 가지 약간 다른 경우가 가능하다. (b)의 좌측에 나타낸 첫 번째 경우에, 마지막 FSS에 있는 셀은 타입 2 데이터 파이프 매핑에 사용될 수 있다. 중앙에 나타낸 두 번째 경우에, FIC는 노멀 심볼의 셀을 차지하지만, 해당 심볼에서의 FIC 셀의 수는 CFSS보다 크지 않다. (b)의 우측에 나타낸 세 번째 경우는 해당 심볼에 매핑된 FIC 셀의 수가 CFSS를 초과한다는 점을 제외하고 두 번째 경우와 동일하다.
PLS, EAC, FIC가 타입 1 데이터 파이프와 동일한 "타입 1 매핑 규칙"에 따르므로, 타입 1 데이터 파이프가 타입 2 데이터 파이프에 선행하는 경우로의 확장은 자명하다.
데이터 파이프 유닛(DPU)은 프레임에서 데이터 셀을 데이터 파이프에 할당하는 기본 단위이다.
DPU는 프레임에서 데이터 파이프의 위치를 찾아내기 위한 시그널링 단위로 정의된다. 셀 매퍼(7010)는 각각의 데이터 파이프에 대해 타임 인터리빙에 의해 생성된 셀을 매핑할 수 있다. 타임 인터리버(5050)는 일련의 타임 인터리빙 블록을 출력하고, 각각의 타임 인터리빙 블록은 XFECBLOCK의 가변 수를 포함하고, 이는 결국 셀의 집합으로 구성된다. XFECBLOCK에서의 셀의 수 Ncells는 FECBLOCK 사이즈, Nldpc, 컨스텔레이션 심볼당 전송되는 비트 수에 의존한다. DPU는 주어진 피지컬 프로파일에서 지원되는 XFECBLOCK에서의 셀의 수 Ncells의 모든 가능한 값의 최대 공약수로 정의된다. 셀에서의 DPU의 길이는 LDPU로 정의된다. 각각의 피지컬 프로파일은 FECBLOCK 사이즈의 서로 다른 조합 및 컨스텔레이션 심볼당 다른 비트 수를 지원하므로, LDPU는 피지컬 프로파일을 기초로 정의된다.
도 22는 본 발명의 일 실시예에 따른 FEC 구조를 나타낸다.
도 22는 비트 인터리빙 전의 본 발명의 일 실시예에 따른 FEC 구조를 나타낸다. 전술한 바와 같이, 데이터 FEC 인코더는 외부 코딩(BCH) 및 내부 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성하기 위해 입력 BBF에 FEC 인코딩을 실행할 수 있다. 도시된 FEC 구조는 FECBLOCK에 해당한다. 또한, FECBLOCK 및 FEC 구조는 LDPC 코드워드의 길이에 해당하는 동일한 값을 갖는다.
도 22에 도시된 바와 같이, BCH 인코딩이 각각의 BBF(Kbch 비트)에 적용된 후, LDPC 인코딩이 BCH - 인코딩된 BBF(Kldpc 비트 = Nbch 비트)에 적용된다.
Nldpc의 값은 64800 비트 (롱 FECBLOCK) 또는 16200 비트 (쇼트 FECBLOCK)이다.
아래의 표 28 및 표 29는 롱 FECBLOCK 및 쇼트 FECBLOCK 각각에 대한 FEC 인코딩 파라미터를 나타낸다.
BCH 인코딩 및 LDPC 인코딩의 구체적인 동작은 다음과 같다.
12-에러 정정 BCH 코드가 BBF의 외부 인코딩에 사용된다. 쇼트 FECBLOCK 및 롱 FECBLOCK에 대한 BBF 생성 다항식은 모든 다항식을 곱함으로써 얻어진다.
LDPC 코드는 외부 BCH 인코딩의 출력을 인코딩하는 데 사용된다. 완성된 Bldpc (FECBLOCK)를 생성하기 위해, Pldpc (패리티 비트)가 각각의 Ildpc (BCH - 인코딩된 BBF)로부터 조직적으로 인코딩되고, Ildpc에 첨부된다. 완성된 Bldpc (FECBLOCK)는 다음의 수학식으로 표현된다.
롱 FECBLOCK 및 쇼트 FECBLOCK에 대한 파라미터는 위의 표 28 및 29에 각각 주어진다.
롱 FECBLOCK에 대해 Nldpc - Kldpc 패리티 비트를 계산하는 구체적인 절차는 다음과 같다.
1) 패리티 비트 초기화
2) 패리티 체크 매트릭스의 어드레스의 첫 번째 행에서 특정된 패리티 비트 어드레스에서 첫 번째 정보 비트 i0 누산(accumulate). 패리티 체크 매트릭스의 어드레스의 상세한 내용은 후술한다. 예를 들면, 비율 13/15에 대해,
3) 다음 359개의 정보 비트 is, s=1, 2, …, 359에 대해, 다음의 수학식을 이용하여 패리티 비트 어드레스에서 is 누산(accumulate).
여기서, x는 첫 번째 비트 i0에 해당하는 패리티 비트 누산기의 어드레스를 나타내고, Qldpc는 패리티 체크 매트릭스의 어드레서에서 특정된 코드 레이트(code rate) 의존 상수이다. 상기 예인, 비율 13/15에 대한, 따라서 정보 비트 i1에 대한 Qldpc = 24에 계속해서, 다음 동작이 실행된다.
4) 361번째 정보 비트 i360에 대해, 패리티 비트 누산기의 어드레스는 패리티 체크 매트릭스의 어드레스의 두 번째 행에 주어진다. 마찬가지 방식으로, 다음 359개의 정보 비트 is, s= 361, 362, …, 719에 대한 패리티 비트 누산기의 어드레스는 수학식 6을 이용하여 얻어진다. 여기서, x는 정보 비트 i360에 해당하는 패리티 비트 누산기의 어드레스, 즉 패리티 체크 매트릭스의 두 번째 행의 엔트리를 나타낸다.
5) 마찬가지 방식으로, 360개의 새로운 정보 비트의 모든 그룹에 대해, 패리티 체크 매트릭스의 어드레스로부터의 새로운 행은 패리티 비트 누산기의 어드레스를 구하는 데 사용된다.
모든 정보 비트가 이용된 후, 최종 패리티 비트가 다음과 같이 얻어진다.
6) i=1로 시작해서 다음 동작을 순차적으로 실행
여기서 pi, i=0,1,...Nldpc - Kldpc - 1의 최종 콘텐트는 패리티 비트 pi와 동일하다.
표 30을 표 31로 대체하고, 롱 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스를 쇼트 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스로 대체하는 것을 제외하고, 쇼트 FECBLOCK에 대한 해당 LDPC 인코딩 절차는 롱 FECBLOCK에 대한 t LDPC 인코딩 절차에 따른다.
도 23은 본 발명의 일 실시예에 따른 비트 인터리빙을 나타낸다.
LDPC 인코더의 출력은 비트 인터리빙되는데, 이는 QCB (quasi-cyclic block) 인터리빙 및 내부 그룹 인터리빙이 뒤따르는 패리티 인터리빙으로 구성된다.
(a)는 QCB 인터리빙을 나타내고, (b)는 내부 그룹 인터리빙을 나타낸다.
FECBLOCK은 패리티 인터리빙될 수 있다. 패리티 인터리빙의 출력에서, LDPC 코드워드는 롱 FECBLOCK에서 180개의 인접하는 QCB으로 구성되고, 쇼트 FECBLOCK에서 45개의 인접하는 QCB으로 구성된다. 롱 또는 쇼트 FECBLOCK에서의 각각의 QCB는 360비트로 구성된다. 패리티 인터리빙된 LDPC 코드워드는 QCB 인터리빙에 의해 인터리빙된다. QCB 인터리빙의 단위는 QCB이다. 패리티 인터리빙의 출력에서의 QCB는 도 23에 나타낸 바와 같이 QCB 인터리빙에 의해 퍼뮤테이션되는데, 여기서 FECBLOCK 길이에 따라 Ncells = 64800/μmod 또는 16200/μmod이다. QCB 인터리빙 패턴은 변조 타입 및 LDPC 코드 레이트(code rate)의 각 조합에 고유하다.
QCB 인터리빙 후에, 내부 그룹 인터리빙이 아래의 표 32에 정의된 변조 타입 및 차수(μmod)에 따라 실행된다. 하나의 내부 그룹에 대한 QCB의 수 NQCB_IG도 정의된다.
내부 그룹 인터리빙 과정은 QCB 인터리빙 출력의 NQCB_IG개의 QCB로 실행된다. 내부 그룹 인터리빙은 360개의 열 및 NQCB_IG개의 행을 이용해서 내부 그룹의 비트를 기입하고 판독하는 과정을 포함한다. 기입 동작에서, QCB 인터리빙 출력으로부터의 비트가 행 방향으로 기입된다. 판독 동작은 열 방향으로 실행되어 각 행에서 m개의 비트를 판독한다. 여기서 m은 NUC의 경우 1과 같고 NUQ의 경우 2와 같다.
도 24는 본 발명의 일 실시예에 따른 셀-워드 디멀티플렉싱을 나타낸다.
도 24에서, (a)는 8 및 12 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타내고, (b)는 10 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타낸다.
비트 인터리빙 출력의 각각의 셀 워드(c0,l, c1,l, …, cμmod-1,l)는 하나의 XFECBLOCK에 대한 셀-워드 디멀티플렉싱 과정을 설명하는 (a)에 나타낸 바와 같이 (d1,0,m, d1,1,m…, d1,μmod-1,m) 및 (d2,0,m, d2,1,m…, d2,μmod-1,m)로 디멀티플렉싱된다.
MIMO 인코딩을 위해 다른 타입의 NUQ를 이용하는 10 bpcu MIMO 경우에, NUQ-1024에 대한 비트 인터리버가 재사용된다. 비트 인터리버 출력의 각각의 셀 워드 (c0,l, c1,l, …, c9,l)는 (b)에 나타낸 바와 같이 (d1,0,m, d1,1,m…, d1,3,m) 및 (d2,0,m, d2,1,m…, d2,5,m)로 디멀티플렉싱된다.
도 25는 본 발명의 일 실시예에 따른 타임 인터리빙을 나타낸다.
(a) 내지 (c)는 타임 인터리빙 모드의 예를 나타낸다.
타임 인터리버는 데이터 파이프 레벨에서 동작한다. 타임 인터리빙의 파라미터는 각각의 데이터 파이프에 대해 다르게 설정될 수 있다.
PLS2-STAT 데이터의 일부에 나타나는 다음의 파라미터는 타임 인터리빙을 구성한다.
DP_TI_TYPE (허용된 값: 0 또는 1): 타임 인터리빙 모드를 나타낸다. 0은 타임 인터리빙 그룹당 다수의 타임 인터리빙 블록(하나 이상의 타임 인터리빙 블록)을 갖는 모드를 나타낸다. 이 경우, 하나의 타임 인터리빙 그룹은 하나의 프레임에 (프레임간 인터리빙 없이) 직접 매핑된다. 1은 타임 인터리빙 그룹당 하나의 타임 인터리빙 블록만을 갖는 모드를 나타낸다. 이 경우, 타임 인터리빙 블록은 하나 이상의 프레임에 걸쳐 확산된다(프레임간 인터리빙).
DP_TI_LENGTH: DP_TI_TYPE = '0'이면, 해당 파라미터는 타임 인터리빙 그룹당 타임 인터리빙 블록의 수 NTI이다. DP_TI_TYPE = '1'인 경우, 해당 파라미터는 하나의 타임 인터리빙 그룹으로부터 확산되는 프레임의 수 PI이다.
DP_NUM_BLOCK_MAX (허용된 값: 0 내지 1023): 타임 인터리빙 그룹당 XFECBLOCK의 최대 수를 나타낸다.
DP_FRAME_INTERVAL (허용된 값: 1, 2, 4, 8): 주어진 피지컬 프로파일의 동일한 데이터 파이프를 전달하는 두 개의 순차적인 프레임 사이의 프레임의 수 IJUMP를 나타낸다.
DP_TI_BYPASS (허용된 값: 0 또는 1): 타임 인터리빙이 데이터 프레임에 이용되지 않으면, 해당 파라미터는 1로 설정된다. 타임 인터리빙이 이용되면, 0으로 설정된다.
추가로, PLS2-DYN 데이터로부터의 파라미터 DP_NUM_BLOCK은 데이터 그룹의 하나의 타임 인터리빙 그룹에 의해 전달되는 XFECBLOCK의 수를 나타낸다.
타임 인터리빙이 데이터 프레임에 이용되지 않으면, 다음의 타임 인터리빙 그룹, 타임 인터리빙 동작, 타임 인터리빙 모드는 고려되지 않는다. 그러나 스케줄러부터의 다이나믹(dynamic, 동적) 구성 정보를 위한 딜레이 컴펜세이션(delay compensation, 지연보상) 블록은 여전히 필요하다. 각각의 데이터 파이프에서, SSD/MIMO 인코딩으로부터 수신한 XFECBLOCK은 타임 인터리빙 그룹으로 그루핑된다. 즉, 각각의 타임 인터리빙 그룹은 정수 개의 XFECBLOCK의 집합이고, 다이나믹(dynamic, 동적)으로 변화하는 수의 XFECBLOCK을 포함할 것이다. 인덱스 n의 타임 인터리빙 그룹에 있는 XFECBLOCK의 수는 NxBLOCK_Group(n)로 나타내고, PLS2-DYN 데이터에서 DP_NUM_BLOCK으로 시그널링된다. 이때, NxBLOCK_Group(n)은 최소값 0에서 가장 큰 값이 1023인 최대값 NxBLOCK_Group_MAX (DP_NUM_BLOCK_MAX에 해당)까지 변화할 수 있다.
각각의 타임 인터리빙 그룹은 하나의 프레임에 직접 매핑되거나 PI개의 프레임에 걸쳐 확산된다. 또한 각각의 타임 인터리빙 그룹은 하나 이상(NTI개)의 타임 인터리빙 블록으로 분리된다. 여기서 각각의 타임 인터리빙 블록은 타임 인터리버 메모리의 하나의 사용에 해당한다. 타임 인터리빙 그룹 내의 타임 인터리빙 블록은 약간의 다른 수의 XFECBLOCK을 포함할 수 있다. 타임 인터리빙 그룹이 다수의 타임 인터리빙 블록으로 분리되면, 타임 인터리빙 그룹은 하나의 프레임에만 직접 매핑된다. 아래의 표 33에 나타낸 바와 같이, 타임 인터리빙에는 세 가지 옵션이 있다(타임 인터리빙을 생략하는 추가 옵션 제외).
각각의 데이터 파이프에서, 타임 인터리빙 메모리는 입력된 XFECBLOCK (SSD/MIMO 인코딩 블록으로부터 출력된 XFECBLOCK)을 저장한다. 입력된 XFECBLOCK은 
로 정의된다고 가정한다. 여기서, 
는 n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에서 r번째 XFECBLOCK의 q번째 셀이고, 다음과 같은 SSD 및 MIMO 인코딩의 출력을 나타낸다.
. 
또한, 타임 인터리버(5050)로부터 출력된 XFECBLOCK은 
로 정의된다고 가정한다. 여기서, 
는 n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에서 i번째(
) 출력 셀이다.
일반적으로, 타임 인터리버는 프레임 생성 과정 이전에 데이터 파이프 데이터에 대한 버퍼로도 작용할 것이다. 이는 각각의 데이터 파이프에 대해 2개의 메모리 뱅크로 달성된다. 첫 번째 타임 인터리빙 블록은 첫 번째 뱅크에 기입된다. 첫 번째 뱅크에서 판독되는 동안 두 번째 타임 인터리빙 블록이 두 번째 뱅크에 기입된다.
타임 인터리빙은 트위스트된 행-열 블록 인터리버이다. n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에 대해, 열의 수 Nc 가 NxBLOCK_TI(n,s) 와 동일한 반면, 타임 인터리빙 메모리의 행의 수 Nr 는 셀의 수 Ncells 와 동일하다 (즉, Nr = Ncells).
도 26은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 기본 동작을 나타낸다.
도 26(a)는 타임 인터리버에서 기입 동작을 나타내고, 도 26(b)는 타임 인터리버에서 판독 동작을 나타낸다. (a)에 나타낸 바와 같이, 첫 번째 XFECBLOCK은 타임 인터리빙 메모리의 첫 번째 열에 열 방향으로 기입되고, 두 번째 XFECBLOCK은 다음 열에 기입되고, 이러한 동작이 이어진다. 그리고 인터리빙 어레이에서, 셀이 대각선 방향으로 판독된다. (b)에 나타낸 바와 같이 첫 번째 행으로부터 (가장 왼쪽 열을 시작으로 행을 따라 오른쪽으로) 마지막 행까지 대각선 방향 판독이 진행되는 동안, 
개의 셀이 판독된다. 구체적으로, 
이 순차적으로 판독될 타임 인터리빙 메모리 셀 위치라고 가정하면, 이러한 인터리빙 어레이에서의 판독 동작은 아래 식에서와 같이 행 인덱스 
, 열 인덱스 
, 관련된 트위스트 파라미터 
를 산출함으로써 실행된다.
여기서, 
는 
에 상관없이 대각선 방향 판독 과정에 대한 공통 시프트 값이고, 시프트 값은 아래 식에서와 같이 PLS2-STAT에서 주어진 
에 의해 결정된다.
결과적으로, 판독될 셀 위치는 좌표 
에 의해 산출된다.
도 27은 본 발명의 다른 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 동작을 나타낸다.
더 구체적으로, 도 27은 
, 
, 
일 때 가상 XFECBLOCK을 포함하는 각각의 타임 인터리빙 그룹에 대한 타임 인터리빙 메모리에서 인터리빙 어레이를 나타낸다.
변수 
는 
보다 작거나 같을 것이다. 따라서, 
에 상관없이 수신기 측에서 단일 메모리 디인터리빙을 달성하기 위해, 트위스트된 행-열 블록 인터리버용 인터리빙 어레이는 가상 XFECBLOCK을 타임 인터리빙 메모리에 삽입함으로써 
의 크기로 설정되고, 판독 과정은 다음 식과 같이 이루어진다.
타임 인터리빙 그룹의 수는 3으로 설정된다. 타임 인터리버의 옵션은 DP_TI_TYPE='0', DP_FRAME_INTERVAL='1', DP_TI_LENGTH='1', 즉 NTI=1, IJUMP=1, PI=1에 의해 PLS2-STAT 데이터에서 시그널링된다. 각각 Ncells = 30인 XFECBLOCK의 타임 인터리빙 그룹당 수는 각각의 NxBLOCK_TI(0,0) = 3, NxBLOCK_TI(1,0) = 6, NxBLOCK_TI(2,0) = 5에 의해 PLS2-DYN 데이터에서 시그널링된다. XFECBLOCK의 최대 수는 NxBLOCK_Group_MAX에 의해 PLS2-STAT 데이터에서 시그널링 되고, 이는 
로 이어진다.
도 28은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 대각선 방향 판독 패턴을 나타낸다.
더 구체적으로, 도 28은 파라미터 
및 Sshift=(7-1)/2=3을 갖는 각각의 인터리빙 어레이로부터의 대각선 방향 판독 패턴을 나타낸다. 이때 위에 유사 코드로 나타낸 판독 과정에서, 
이면, Vi의 값이 생략되고, Vi의 다음 계산값이 사용된다.
도 29는 본 발명의 일 실시예에 따른 각각의 인터리빙 어레이로부터의 인터리빙된 XFECBLOCK을 나타낸다.
도 29는 파라미터 
및 Sshift=3을 갖는 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK을 나타낸다.
전술한 도면들에서 설명한 NGH-CI는 컨볼루셔널 딜레이 라인(Convolutional Delay-line)으로 칭할 수 있다. 아래에서는 컨볼루셔널 딜레이 라인(Convolutional Delay-line)에 대해 설명하도록 한다. 또한 컨볼루셔널 딜레이 라인(Convolutional Delay-line)은 본 명세서에서 컨볼루셔널 인터리버로 칭할 수 있다. 여기서 컨볼루셔널 딜레이 라인(Convolutional Delay-line)을 지칭하는 컨볼루셔널 인터리버는 아래에서 설명할 S-PLP 모드에서 사용되는 컨볼루셔널 인터리버와 구분되는 다른 컨볼루셔널 인터리버일 수 있다. 또한 전술한 도면들에서 설명한 NGH-CDI는 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 역처리(inverse processing)으로 칭할 수 있다. 아래에서는 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 역처리(inverse processing)에 대해 설명하도록 한다.
이하에서는 본 발명의 다른 실시예에 따른 타임 인터리버를 설명한다. 본 발명의 다른 실시예에 따른 타임 인터리버는 PLP 모드에 따라 셀 인터리빙, 블록 인터리빙 및 컨볼루셔널 딜레이 라인을 수행할 수 있다. 본 발명의 일 실시예에 따른 인터리버는 타임 인터리버 또는 하이브리드 인터리버라고 호칭될 수 있으며, 셀 인터리버, 블록 인터리버 및 컨볼루셔널 딜레이 라인을 포함 할 수 있다.
블록 인터리버 및 컨볼루셔널 딜레이 라인은 하이브리드 타임 인터리버로 호칭될 수 있다. 이하에서 설명하는 하이브리드 타임 인터리버는 전술한 하이브리드 타임 인터리버의 다른 실시예로서 PLP 모드에 따라 동작할 수 있다.
각 장치의 호칭 및 위치 등은 설계자의 의도에 따라 변경 가능하다.
도 30은 본 발명의 일 실시예에 따른 인터리버 구조를 나타내는 도면이다. 본 발명의 일 실시예에 따른 인터리버는 PLP 모드에 따라 다르게 구성될 수 있다. 즉 S-PLP 모드의 인터리버는 셀 인터리버 및 컨볼루셔널 인터리버를 포함할 수 있다. 실시예에 따라 S-PLP 모드의 인터리버는 셀 인터리버와 컨볼루셔널 인터리버 사이에 다른 인터리버(other interleaver)를 더 포함 수도 있다. 또한 M-PLP 모드의 인터리버는 셀 인터리버 및 하이브리드 타임 인터리버를 포함할 수 있다. 여기서 하이브리드 타임 인터리버는 트위스티드 블록 인터리버 및 컨볼루셔널 딜레이 라인(Convolutional Delay-line)을 포함할 수 있다. 전술한 바와 같이 컨볼루셔널 딜레이 라인은 컨볼루셔널 인터리버로 칭할 수 있다. 실시예에 따라 M-PLP 모드의 인터리버는 셀 인터리버와 하이브리드 인터리버 사이에 다른 인터리버(other interleaver)를 더 포함 수도 있다. 다른 인터리버는 설계자의 의도에 따라 다양한 방식의 인터리빙을 수행할 수 있다.
또한, 본 발명에서 멀티플 PLP는 M-PLP 또는 
로 표현될 수 있으며, 싱글 PLP는 S-PLP 또는 PLP_NUM=1로 표현될 수 있다. PLP 모드에 대한 정보는 신호 프레임 내에서 PLP_NUM 시그널링 필드를 통해 전송될 수 있다.
본 발명의 일 실시예에 따른 PLP_NUM은 신호 프레임 내의 프리앰블 또는 프리앰블 심볼에 포함될 수 있다. 본 발명의 일 실시예에 따른 프리앰블 또는 프리앰블 심볼은 L1 시그널링 필드를 포함할 수 있으며, 상술한 PLP_NUM 필드는 L1 시그널링 필드에 포함될 수 있다. PLP_NUM 필드는 전술한 NUM_DP 필드와 동일한 개념으로, 호칭은 설계자의 의도에 따라 변경될 수 있다.
본 발명의 일 실시예에 따른 셀 인터리버는 PLP 모드에 따라 동작할 수 있으며, 셀 인터리버에 대응하는 수신부의 셀 디인터리버는 메모리없이 동작할 수 있다. 본 발명의 일 실시예에 따른 셀 인터리버는 모디파이드(modified) 셀 인터리버로 호칭할 수 있다. 모디파이드 셀 인터리버는 PLP 모드가 S-PLP 모드이거나 M-PLP 모드일 때 모두 사용될 수 있다. 구체적으로 본 발명의 일 실시예에 따른 셀 인터리버는 PLP 모드에 따라 생략되거나 본 발명의 일 실시예에 따른 셀 인터리버의 동작은 PLP 모드에 따라 변경될 수 있다. 본 발명의 일 실시예에 따른 모디파이드 셀 인터리버는 버퍼에 대해 선형 쓰기 오퍼레이션(linear writhing operation)을 수행하고, 버퍼로부터 랜덤 읽기 오퍼레이션을 수행할 수 있다. 모디파이드 셀 인터리버는 M-PLP 모드에서 매 FEC 블록 또는 매 FEC 블록 페어(block pair)마다 인터리빙 패턴을 변경할 수 있다. 또한 모디파이드 셀 인터리버는 S-PLP 모드에서 매 FEC 블록 또는 매 FEC 블록 페어(block pair)마다 인터리빙 패턴을 변경할 수 있다. 또한 실시예에 따라 모디파이드 셀 인터리버는 S-PLP 모드에서 하나의 인터리빙 패턴을 사용하고 패턴을 변경하지 않을 수도 있다. 셀 인터리버의 구체적인 동작 과정은 후술한다.
셀 인터리빙 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 PLP 모드에 따른 타임 인터리빙을 수행할 수 있다. 구체적으로, PLP 모드가 멀티플 PLP인 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 하이브리드 타임 인터리버를 이용하여 트위스티드 블록 인터리빙 및 컨볼루셔널 딜레이 라인(Convolutional Delay-line)을 수행할 수 있다.
PLP 모드가 싱글 PLP인 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 셀 인터리빙 이후 임의의 컨볼루션 인터리빙만을 수행할 수 있다. 임의의 컨볼루션 인터리빙은 상술한 컨볼루셔널 딜레이 라인(Convolutional Delay-line)이 아닌 종래의 컨벤셔널(conventional) 컨볼루션 인터리버를 의미할 수 있으며, 이는 설계자의 의도에 따라 변경 가능한 사항이다.
도면에 도시된 바와 같이 PLP 모드가 멀티플 PLP인 경우, 하이브리드 타임 인터리버는 트위스티드 블록 인터리버와 컨볼루셔널 딜레이 라인(Convolutional Delay-line)을 포함할 수 있다. 이 경우, 트위스티드 블록 인터리버의 상태는 온 (on)으로 표현될 수 있다.
PLP 모드가 싱글 PLP인 경우, 하이브리드 타임 인터리버는 트위스티드 블록 인터리버를 제외한 임의의 컨볼루셔널 인터리버만을 포함할 수 있다. 다시 말하면, 하나의 타임 인터리버가 S-PLP모드와 M-PLP 모드로 사용되는 경우, 타임 인터리버는 하이브리드 타임 인터리버를 포함할 수 있다. 여기서, 하이브리드 타임 인터리버에 포함된 트위스티드 블록 인터리버는 싱글 PLP 모드에서 사용되지 않을 수 있다. 또한 하이브리드 타임 인터리버는 싱글 PLP 모드에서 임의의 컴볼루셔널 인터리버로 동작할 수 있다. 이 때 트위스티드 블록 인터리버는 싱글 PLP 모드에서 오프 (off) 상태로 표현될 수 있다.
본 발명의 일 실시예에 따른 블록 인터리버의 상태는 상술한 PLP_NUM 필드를 기반으로 변경될 수 있다.
도 31는 PLP 모드가 M-PLP인 경우, 본 발명의 일 실시예에 따른 인터리버의 구조를 나타낸 도면이다.
구체적으로 도 31는 M-PLP인 경우, 인터리버의 메모리 구조를 나타낸 도면이다. 인터리버의 구조 및 순서는 도 30에서 설명한 내용과 동일하므로 생략한다.
도 31에 도시된 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버에 포함되는 셀 인터리버와 트위스티드 블록 인터리버는 더블 메모리(double memory)를 기반으로 동작할 수 있다. 구체적으로 더블 메모리는 메모리 뱅크 A와 메모리 뱅크 B를 포함하며, 메모리 뱅크 A로 TI 블록들이 순차적으로 입력 및 라이트(write 또는 writing)되고, 메모리 뱅크 B에서 리드 아웃(read out) 될 수 있다.
프레임 생성(frame building)처리 과정에 앞서, 인터리버는 각 PLP 처리에 있어 버퍼(buffer)와 같은 역할을 수행할 수 있다. 이는 멀티플 PLP로 구성된 신호 프레임을 생성하기 위함이다. 도 31에 도시된 트위스티드 블록 인터리버(TBI)와 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 메모리가 상술한 버퍼의 동작을 수행할 수 있다. 각 PLP에 대해, 제 1 TI 블록은 TBI의 제 1 메모리에 라이팅(writing) 될 수 있다. 이후, 제 2 TI 블록은 TBI의 제 2 메모리에 라이팅(writing) 될 수 있으며, 동시에 TBI의 제 1 메모리는 제 1 TI 블록에 대해 리딩 동작을 수행할 수 있다. 동시에, 제 1 메모리로부터 리딩 아웃(read out)된 TI 블록(인트라 프레임 인터리빙 TI 블록)은 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 메모리로 전송된다. 상술한 TI 블록의 전송은 선입선출(FIFO, first-in-first-out) 쉬프트 레지스터 프로세스(process) 등과 같은 방법을 기반으로 수행될 수 있다. 인트라 프레임 인터리빙 동작은 TBI 에 의해 동작될 수 있다. 반면, 인터 프레임 인터리비 동작은 TBI와 컨볼루셔널 딜레이 라인(Convolutional Delay-line)가 함께 수행될 수 있다. 트위스티드 블록의 총 메모리, 컨볼루션 인터리버 그리고 셀 인터리버는 PLP에 할당된(allocated) 총 메모리를 초과하지 않는다. 또한, 각 TI 블록(그룹)의 총 메모리는 최대 메모리 크기를 초과하지 않는다. 최대 메모리의 크기는 설계자의 의도에 따라 변경 가능하다.
전술한 인터리버 내의 셀 인터리버와 타임 인터리버의 동작 순서는 전술한 바와 같이 방송 신호 수신 장치의 디인터리빙 과정에서 추가적인 매핑 정보가 필요하지 않으므로 발생 가능한 복잡도를 감소시킬 수 있는 장점이 있다.
도 32는 도 30 내지 도 31에서 설명한 인터리버의 동작에 상응하는 디인터리버의 구조를 나타낸 도면이다. 본 발명의 일 실시예에 따른 디인터리버의 동작은 상술한 인터리버 동작의 역순으로 수행될 수 있다. 본 발명의 일 실시예에 따른 디인터리버는 PLP 모드에 따라 다르게 구성될 수 있다. 즉 S-PLP 모드의 디인터리버는 컨볼루셔널 디인터리버 및 셀 디인터리버를 포함할 수 있다. 실시예에 따라 S-PLP 모드의 디인터리버는 컨볼루셔널 디인터리버 및 셀 디인터리버 사이에 다른 디인터리버(other interleaver)를 더 포함 수도 있다. 또한 M-PLP 모드의 디인터리버는 컨볼루셔널 딜레이 라인(Convolutional Delay-line), 트위스티드 블록 디인터리버 및 셀 디인터리버를 포함할 수 있다. 실시예에 따라 M-PLP 모드의 디인터리버는 트위스티드 블록 디인터리버와 셀 디인터리버 사이에 다른 디인터리버(other deinterleaver)를 더 포함 수도 있다. 다른 디인터리버는 설계자의 의도에 따라 다양한 방식의 디인터리빙을 수행할 수 있다.
또한, 본 발명의 일 실시예에 따른 타임 디인터리버는 PLP_NUM 필드가 지시하는 PLP 모드에 따라 타임 디인터리빙을 수행할 수 있다. 즉, S-PLP 모드에서는 컨볼루셔널 디인터리빙 및 셀 디인터리빙을 순차적으로 수행할 수 있다. 여기서 컨볼루셔널 디인터리빙 및 셀 디인터리빙 사이에 다른 디인터리빙이 더 수행될 수 있다. 또한 즉, M-PLP 모드에서는 컨볼루셔널 딜레이 라인, 트위스티드 블록 디인터리빙 및 셀 디인터리빙을 순차적으로 수행할 수 있다. 여기서 트위스티드 블록 디인터리빙 및 셀 디인터리빙 사이에 다른 디인터리빙이 더 수행될 수 있다. 다시 말하면, 타임 디인터리버는 컨볼루셔널 디인터리빙 또는 컨볼루셔널 딜레이 라인을 수행한 뒤, 트위스티드 블록 디인터리빙을 수행하거나(트위스티드 블록 디인터리버 온(On)), 수행하지 않을 수 있다(트위스티드 블록 디인터리버 오프(Off)).
도 30에 언급한 바와 같이 본 발명의 일 실시예에 따른 PLP_NUM은 신호 프레임 내의 프리앰블 또는 프리앰블 심볼에 포함될 수 있다. 본 발명의 일 실시예에 따른 프리앰블 또는 프리앰블 심볼은 L1 시그널링 필드를 포함할 수 있으며, 상술한 PLP_NUM 필드는 L1 시그널링 필드에 포함될 수 있다. 따라서, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 L1 시그널링 필드가 포함하는 PLP_NUM 필드 값을 획득하여 타임 디인터리빙을 수행할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 셀 인터리버(cell interlever) 또는 모디파이드 셀 인터리버(modified cell interleaver) 상세 동작을 설명한다.
도 33은 본 발명의 다른 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류(shift value)와 이에 따른 인터리빙 시퀀스를 수학식으로 나타낸 도면이다. 본 발명에 따른 셀 인터리버는 전술한 바와 같이 동작할 수 있다. 전술한 바와 바와 다르게, 본 발명의 다른 실시예에 따른 셀 인터리버에 적용되는 S-PLP의 쉬프트 밸류는 고정값 또는 가변하는 값을 가질 수 있다. 본 발명의 다른 실시예에 따른 셀 인터리버에 적용되는 S-PLP의 쉬프트 밸류가 가변하는 값을 갖는 경우, 전술한 M-PLP의 가변 인터리빙 시퀀스와 동일한 값을 가질 수 있다. M-PLP의 쉬프트 밸류는 도 전술한 바와 동일하게 가변하는 값으로 설정될 수 있다.
또는 S-PLP인 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 셀 인터리버 동작을 생략하고 타임 인터리버 동작만 수행할 수도 있다.
본 발명의 일 실시예 에 따른 셀 인터리버 이후의 블록 인터리버는 트위스티드 블록 인터리버 또는 임의의 블록 인터리버일 수 있다. 이하 도 34 내지 도 35에서는 본 발명의 일 실시예에 따른 트위스티드 블록 인터리버의 동작을 설명한다. 본 발명의 일 실시예에 따른 블록 인터리버는 전술한 바와 같이 셀 인터리버 이후에 동작할 수 있다.
도 34은 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다. 이는 전술한 트위스티드 리딩 동작에 적용될 수 있다. 도면에 도시된 수학식은 각 TI 블록 단위로 적용되는 트위스티드 블록 인터리빙을 나타낸다. 수학식에 도시된 바와 같이, 시프트 밸류는 TI 블록에 포함된 버츄얼 맥시멈 FEC 블록 개수를 기반으로 계산될 수 있다. 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버 동작에 사용되는 파라미터들은 수퍼 프레임 내에서 버츄얼 맥시멈 FEC 블록 개수를 갖는 TI 블록을 기준으로 결정된다. 결정된 버츄얼 맥시멈 FEC 블록을 가장 많이 포함하고 있는 TI 블록의 FEC 블록 개수보다 적은 FEC 블록을 갖는 TI 블록이 있을 수 있다. 이 경우, 부족한 FEC 블록의 개수에 해당하는 버츄얼 (virtual) FEC 블록들을 해당 TI 블록에 추가할 수 있다. 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들은 실제 FEC 블록들 앞에 삽입될 수 있다. 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 하나의 트위스티드 로-컬럼 블록 인터리빙 룰(twisted row-column block interleaving rule)을 이용하여 TI 그룹들에 대한 인터리빙을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 리딩(reading) 동작에서 버츄얼 (virtual) FEC 블록들에 해당되는 메모리-인덱스 (memory-index)가 발생하는 경우 상술한 스킵 오퍼레이션을 수행할 수 있다. 이후 라이팅 (writing) 동작 시, 입력된 TI 그룹의 FEC 블록들의 개수와 리딩 (reading)시 출력 TI 그룹의 FEC 블록들의 개수를 일치 시킨다. 결과적으로, 본 발명의 일 실시예에 따른 타임 인터리빙에 따르면, 수신기에서 효율적인 싱글-메모리 디인터리빙(single-memory deinterleaving)을 수행하기 위하여 버츄얼 (virtual) FEC 블록을 삽입하더라도 스킵 오퍼레이션을 통해 실제 전송되는 데이터-레이트의 손실은 발생하지 않을 수 있다.
도 35은 본 발명의 일 실시예에 따라 쉬프트 밸류(ST)가 1로 고정된 경우, 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다. 쉬프트 밸류가 1로 고정된 경우, 버츄얼 맥시멈 FEC 블록의 개수(N'FEC_TI_max)는 필요하지 않다. 따라서 쉬프트 밸류(ST)가 1로 고정된 경우, 본 발명의 일 실시예에 따른 트위스티드 리딩 (twisted reading)은 액츄얼 FEC 블록의 개수(NFEC_TI)를 기반으로 동작함을 알 수 있다. 상술한 바와 같이 도면에 표시된 스킵 오퍼레이션은 트위스티드 리딩(twisted reading) 동작에서 버츄얼 (virtual) FEC 블록들을 스킵하는 역할을 수행할 수 있다.
도 36는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다. 구체적으로 도 36는 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작을 나타내는 수학식이다. 도 36의 수학식은 도 34에서 설명한 트위스티드 블록 인터리버의 트위스티드 리딩 동작을 나타내는 수학식에 대응된다. 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작에 사용되는 쉬프트 밸류(SR,j)는 도 36의 하단에 기재된 수학식을 기반으로 계산될 수 있다. 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버는 싱글 메모리 디인터리빙(single-memory deinterleaving)을 수행할 수 있다.
도 37은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다. 구체적으로 도 37은 쉬프트 밸류(ST)가 1로 고정된 경우, 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작을 나타내는 수학식이다. 도 37의 수학식은 도 35에서 설명한 트위스티드 블록 인터리버의 트위스티드 리딩 동작을 나타내는 수학식에 대응된다. 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작에 사용되는 쉬프트 밸류(SR,j)는 도 37의 하단에 기재된 수학식을 기반으로 계산될 수 있다. 마찬가지로 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버는 싱글 메모리 디인터리빙(single-memory deinterleaving)을 수행할 수 있다.
이하 도 38 내지 도 42에서는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버/하이브리드 타임 디인터리버의 구체적인 동작을 설명한다. 도 38 내지 도 42의 하이브리드 타임 인터리버/하이브리드 타임 디인터리버의 동작은 동일한 파라미터 값을 기반으로 동작하는 일 실시예를 나타낸다.
도 38은 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다. 구체적으로 도 38는 트위스티드 블록 인터리버와 컨볼루셔널 딜레이 라인(Convolutional Delay-line)를 포함하는 하이브리드 타임 인터리버 동작을 나타낸다.
구체적으로 도 38의 상단은 하이브리드 타임 인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 구체적인 파라미터의 값은 도 38의 상단에 기재된 바와 동일하다.
도 38의 하단은 제 1 TI 블록(또는 제 1 IF)이 입력된 경우, 하이브리드 타임 인터리버 동작을 나타낸다. 도 38의 하단의 하이브리드 타임 인터리버는 도 38의 상단에 기재된 파라미터 값을 기반으로 동작한다. 도 38의 하단에 도시된 하이브리드 타임 인터리버의 동작은 쉬프트 밸류(ST)값이 가변(variable)하는 경우에 적용될 수 있으며, 쉬프트 밸류 값이 1로 고정된 경우에도 동일하게 적용될 수 있다. 트위스티드 블록 인터리버에 입력된 제 1 TI 블록은 트위스티드 블록 인터리빙 처리된 후, 트위스티드 BI 아웃풋 셀들(Twisted BI output cells)로 출력된다. 쉬프트 밸류(ST)값이 1을 적용하여 출력한 트위스티드 BI 아웃풋 셀들(Twisted BI output cells)은 도시된 바와 같다. 이후, 트위스티드 BI 아웃풋 셀들은 컨볼루셔널 딜레이 라인(Convolutional Delay-line)로 입력된다. 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 동작은 전술한 바와 같다. 도 38의 하단은 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 아웃풋 셀들(Convolutional Delay-line output cells)과 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 메모리 스테이터스(Convolutional Delay-line memory status)를 나타낸다. 즉, 트위스티드 BI에서 출력된 트위스티드 BI 아웃풋 셀들이 컨볼루셔널 딜레이 라인으로 입력되면, 도시된 바와 같이 일부 셀들은 컨볼루셔널 딜레이 라인의 아웃풋 셀들로 출력되고, 다른 일부 셀들은 컨볼루셔널 딜레이 라인의 메모리에 저장되어 딜레이될 수 있다. 딜레이된 일부 셀들은 뒤따르는 제2 TI 블록에 포함된 셀들과 함께 출력될 수 있다.
도 39는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다. 제 1 TI 블록에 이어 제2 TI 블록이 트위스티드 블록 인터리버에 입력되면 인터리빙 처리된 후, 트위스티드 BI 아웃풋 셀들(Twisted BI output cells)로 출력된다. 이후, 트위스티드 BI 아웃풋 셀들은 컨볼루셔널 딜레이 라인(Convolutional Delay-line)로 입력된다. 도 39의 하단은 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 아웃풋 셀들(Convolutional Delay-line output cells)과 컨볼루셔널 딜레이 라인(Convolutional Delay-line)의 메모리 스테이터스(Convolutional Delay-line memory status)를 나타낸다. 즉, 트위스티드 BI에서 출력된 제2 TI 블록에 대한 트위스티드 BI 아웃풋 셀들이 컨볼루셔널 딜레이 라인으로 입력되면, 도시된 바와 같이 일부 셀들은 컨볼루셔널 딜레이 라인의 아웃풋 셀들로 출력되고, 다른 일부 셀들은 컨볼루셔널 딜레이 라인의 메모리에 저장되어 딜레이될 수 있다. 여기서 컨볼루셔널 딜레이 라인의 아웃풋 셀들은 제2 TI 블록에 대한 트위스티드 BI 아웃풋 셀들 중 일부 및 컨볼루셔널 딜레이 라인의 메모리에 저장되어 있던 제1 TI 블록에 대한 트위스티드 BI 아웃풋 셀들을 포함할 수 있다.
도 40은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다. 구체적으로 도 40의 상단은 하이브리드 타임 디인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버는 하이브리드 타임 인터리버 동작의 역순에 따라 동작할 수 있다.
도 40의 하단은 첫번째 입력 셀들이 컨볼루셔널 딜레이 라인에 입력된 경우, 하이브리드 타임 디인터리버 동작을 나타낸다 도 40에 도시된 바와 같이 컨볼루셔널 딜레이 라인의 인풋 셀들(Convolutional Delay-line input cells)은 도 38의 컨볼루셔널 딜레이 라인의 아웃풋 셀들과 동일하다.
컨볼루셔널 딜레이 라인과 트위스티드 BDI (Block deinterleaver)의 구체적인 동작 과정은 도 40에 도시된 바와 같다. 즉 컨볼루셔널 딜레이 라인의 첫번째 인풋 셀들이 컨볼루셔널 딜레이 라인에 입력된 되면, 컨볼루셔널 딜레이 라인의 인풋 셀들 중 일부는 컨볼루셔널 딜레이 라인의 아웃풋 셀들로 출력되고, 다른 일부는 컨볼루셔널 딜레이 라인의 메모리에 저장되어 딜레이될 수 있다. 도 40에 도시된 바와 같이 컨볼루셔널 딜레이 라인은 첫번째 인풋 셀들에 대한 아웃풋 셀들을 출력하지 않을 수 있다. 이는 컨볼루셔널 딜레이 라인에 입력되는 첫번째 인풋셀들이 데이터를 포함하지 않는 블랭크 셀들을 포함하고 있기 때문이다. 컨볼루셔널 딜레이 라인의 아웃풋 셀들이 출력되지 않음에 따라 트위스티드 BDI에 대한 입력 셀들 및 출력 셀들도 입력 또는 출력되지 않을 수 있다. 결과적으로 첫번째 TI 블록이 입력된 경우에 타임 디인터리버의 출력 셀은 출력되지 않을 수 있다.
도 41는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다. 구체적으로 도 41의 상단은 하이브리드 타임 디인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 도 41는 두번째 입력 셀들이 컨볼루셔널 딜레이 라인에 입력된 경우, 하이브리드 타임 디인터리버 동작을 나타낸다. 도 41에 도시된 바와 같이 컨볼루셔널 딜레이 라인의 인풋 셀들(Convolutional Delay-line input cells)은 도 39의 컨볼루셔널 딜레이 라인의 아웃풋 셀들과 동일하다.
컨볼루셔널 딜레이 라인과 트위스티드 BDI (Block deinterleaver)의 구체적인 동작 과정은 도 41에 도시된 바와 같다. 즉 컨볼루셔널 딜레이 라인의 두번째 인풋 셀들이 컨볼루셔널 딜레이 라인에 입력된 되면, 컨볼루셔널 딜레이 라인의 인풋 셀들 중 일부는 컨볼루셔널 딜레이 라인의 아웃풋 셀들로 출력되고, 다른 일부는 컨볼루셔널 딜레이 라인의 메모리에 저장되어 딜레이될 수 있다. 도 41에 도시된 바와 같이 컨볼루셔널 딜레이 라인은 메모리에 저장되어 있던 첫번째 인풋 셀들 및 두번째 인풋 셀들 중 일부를 함께 출력할 수 있다. 즉, 컨볼루셔널 딜레이 라인은 전술한 과정을 통하여 인터리빙 과정에서 제1 TI 블록에 포함되어 있던 셀들을 함께 출력할 수 있다. 또한 컨볼루셔널 딜레이 라인은 두번째 인풋 셀들 중 인터리빙 과정에서 제2 TI 블록에 포함되어 있던 셀들을 메모리에 저장할 수 있다. 컨볼루셔널 딜레이 라인의 아웃풋 셀들은 트위스티드 BDI에 입력될 수 있으며 트위스티드 BDI의 메모리에 저장될 수 있다. 이 때, 트위스티드 BDI의 출력 셀들은 출력되지 않을 수 있다. 결과적으로 두번째 TI 블록이 입력된 경우에도 타임 디인터리버의 출력 셀은 출력되지 않을 수 있다.
도 42는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다. 구체적으로 도 42의 상단은 하이브리드 타임 디인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 도 42는 세번째 입력 셀들이 컨볼루셔널 딜레이 라인에 입력된 경우, 하이브리드 타임 디인터리버 동작을 나타낸다. 트위스티드 BDI (Block deinterleaver)의 구체적인 동작 과정은 도 42에 도시된 바와 같다. 즉 컨볼루셔널 딜레이 라인에 세번째 인풋 셀들이 입력되었다고 가정하면, 트위스티드 BDI는 트위스티드 BDI의 메모리에 저장된 셀들에 대해 트위스티드 블록 디인터리빙을 적용할 수 있다. 트위스티드 BDI는 싱글 메모리를 이용하여 트위스티드 블록 디인터리빙을 수행할 수 있으며 도 42에 도시된 바와 같이 트위스티드 BDI의 출력 셀들을 출력할 수 있다. 즉 타임 인터리버의 출력 셀들이 출력될 수 있다. 여기서 트위스티드 BDI의 출력 셀들은 도 38에서 트위스티드 BI에 입력되었던 입력 셀들과 동일하게 출력됨을 볼 수 있다.
전술한 바와 같이 본 발명에 따른 타임 인터리버는 PLP 모드에 적응적으로 인터리빙을 적용할 수 있으며 트위스티드 블록 인터리버 및 컨볼루셔널 딜레이 라인을 포함하는 하이브리드 타임 인터리버로써 동작할 수 있다.
본 발명의 일 실시예에 따른 인터리버는 PLP 모드에 따라 다르게 구성될 수 있다. 전술한 바와 같이 S-PLP 모드의 타임 인터리버는 셀 인터리버 및/또는 컨볼루셔널 인터리버(Convolutional interleaver, CI)를 포함할 수 있다. 여기서 S-PLP 모드의 타임 인터리버는 컨볼루셔널 인터리버만을 포함할 수도 있다. 여기서 컨볼루셔널 인터리버는 컨벤셔널 CI(conventional CI)를 포함한 임의의 CI 가 될 수 있다. 실시예에 따라 S-PLP 모드의 인터리버는 셀 인터리버와 컨볼루셔널 인터리버 사이에 다른 인터리버(other interleaver)를 더 포함 수도 있다. 다른 인터리버는 설계자의 의도에 따라 다양한 방식의 인터리빙을 수행할 수 있다. 각 장치의 호칭 및 위치 등은 설계자의 의도에 따라 변경 가능하다. 아래에서는 전술한 S-PLP 모드의 타임 인터리버가 포함하는 셀 인터리버 및 컨볼루셔널 인터리버에 대해 설명할 수 있다. S-PLP 모드의 타임 인터리버가 포함하는 셀 인터리버는 도 33에서 설명한 셀 인터리버와 동일할 수 있으며, S-PLP의 쉬프트 밸류는 고정값 또는 가변하는 값을 가질 수 있다.
도 43은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 구조를 나타내는 도면이다. 컨볼루셔널 인터리버(CI)의 입력 신호는 입력 셀들로 표현될 수 있다. 전술한 바와 같이 본 발명의 타임 인터리버는 S-PLP모드에서 셀 인터리빙을 수행한 후 컨볼루셔널 인터리빙을 수행할 수 있다. 즉, 셀 인터리버의 출력 신호 또는 출력 셀들은 CI의 입력 신호 또는 입력 셀들로 정의될 수 있다. CI는 입력 셀들에 대해 FIFO(first in first out) 프로세싱을 수행할 수 있다. 여기서 CI에 포함된 메모리 유닛 또는 인터리빙 유닛은 1개의 셀 또는 2개 이상의 연속된 셀들을 함께 저장할 수 있다. 즉 CI에 포함된 메모리 유닛 또는 인터리빙 유닛은 셀들의 페어를 저장할 수 있다. 특히 CI에 포함된 메모리 유닛 또는 인터리빙 유닛은 2개 이상의 셀들을 저장함으로써 인터리빙 뎁스(depth)를 증가시킬 수 있는 효과가 있다. 여기서 2개 이상의 셀들은 서로 연속된 셀들일 수 있다. 도면에서 M은 CI에 포함된 메모리를 의미하며, 첨자인 i 및 j는 i번째 로우 및 j번째 칼럼을 의미할 수 있다. 또한 CI는 N_row 개의 로우와 또한 N_column 개의 칼럼을 포함할 수 있다. N_cell은 셀 인터리빙되는 셀들의 개수 또는 FEC 블록의 사이즈를 의미할 수 있다. 본 명세서에서, S-PLP모드의 CI에서 사용되는 FEC 블록이란 명칭은 FEC 프레임으로 칭할 수도 있다.
도 44은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버에서 사용되는 파라미터들을 나타낸다. 전술한 CI의 구성에 필요한 N_cells, N_row, N_column 파라미티들간의 관계는 다음과 같다. 첫번째 케이스인 Case-1에서 N_column은 N_row가 주어졌을 때 N_row-1로 정의되며, 이때 N_row의 값은 N_cells과 정수배 관계를 가지도록 설정될 수 있다. 이러한 파라미터 설정은 방송 신호 수신 장치에 포함된 컨볼루셔널 디인터리버(convolutional deinterleaver, CDI)의 초기 동작 시 첫 번째 입력 cell이 컨볼루셔널 디인터리버(convolutional deinterleaver, CDI)의 메모리에 들어가는 위치를 고정 시킬 수 있는 장점을 지닌다. 다만, N_row 파라미터 결정에 있어서 flexibility를 제한할 수 있다.
두번째 케이스인 Case-2에서 N_column은 N_row가 주어졌을 때 N_row-1로 정의되며, 이때 N_row의 값은 0과 설정된 N_max_row 범위 내에서 임의의 고정값 또는 변수로 설정될 수 있다. 이러한 파라미터 설정은 방송 신호 수신 장치에 포함된 CDI의 초기 동작 시 첫 번째 입력 cell이 CDI의 메모리에 들어가는 위치를 고정 시킬 수 없으며, 결과적으로 첫 번째 cell이 들어갈 위치 정보가 필요할 수 있다. 이러한 정보는 방송 신호 송신 장치가 L1 signaling을 포함한 시그널링 방법을 통해 방송 신호 수신 장치에게 알려줄 수 있다. Case-2는 N_row 파라미터 결정에 있어서 flexibility를 높일 수 있는 효과를 가지며, case-1보다 일반적인 경우를 커버할 수 있다.
세번째 케이스인 Case-3에서 N_column=N_row=0 인 경우는 CI가 off되는 경우를 나타낸다. 즉, 본 발명의 일 실시예에 따른 S-PLP 모드의 타임 인터리버는 셀 인터리버와 CI를 포함할 수 있고, CI는 실시예에 따라 또는 시그널링되는 정보에 따라 선택적으로 동작하거나 또는 동작하지 않을 수 있다. 아래에서 CI가 타임 인터리빙에 사용되지 않는 경우를 CI가 off된 경우로 표현할 수 있으며, CI가 타임 인터리빙에 사용된 경우를 CI가 on된 경우로 표현할 수 있다.
상술한 케이스에 따라 CI에 대응하는 CDI가 동작하기 위해 요구되는 signaling 정보는 다음과 같이 정의될 수 있다. 즉, CI/CDI 관련 시그널링 정보는 최대 로우 사이즈 정보, 로우 사이즈 정보, 첫번째 셀이 입력되는 로우의 위치 정보, FEC 블록 위치 정보 및/또는 셀 인터리빙 패턴 정보를 포함할 수 있다. 이러한 정보는 방송 신호 송신 장치가 L1 signaling을 포함한 시그널링 방법을 통해 방송 신호 수신 장치에게 알려줄 수 있다.
최대 로우 사이즈 정보는 PLP_TI_NUM_ROW_MAX로 표현될 수 있으며, super-frame 내에서 사용된 CI/CDI의 최대 row size 정보를 나타낼 수 있다. 로우 사이즈 정보는 PLP_TI_NUM_ROW 로 표현될 수 있으며, frame 내에서 사용된 CI/CDI의 row size 정보를 나타낼 수 있다. 첫번째 셀이 입력되는 로우의 위치 정보는 PLP_TI_START_ROW 로 표현될 수 있으며, CDI 동작시 첫 번째 입력 cell이 들어가는 row의 위치 정보를 나타낼 수 있다. 즉 PLP_TI_START_ROW는 각 방송 신호 프레임의 시작에서 인터리버 셀렉터의 포지션을 나타낼 수 있으며 L1D_CI_start_row로 표시될 수도 있다. FEC 블록 위치 정보는 PLP_TI_FECBLOCK_START 또는 L1D_CI_fecframe_start로 표현될 수 있으며, CDI 동작 후 첫 번째 완전한 FEC block(first complete FEC block)이 시작되는 위치 정보를 나타낼 수 있다. 여기서 위치 정보는 메모리 유닛의 인덱스를 의미할 수 있다. 아래에서 첫 번째 완전한 FEC block은 첫 번째 완전한 FEC frame(first complete FEC frame)으로 지칭될 수 있다. 도시된 수식은 FEC 블록 위치 정보를 도출하는데 사용될 수 있다. PLP_TI_FECBLOCK_START가 "don't care"로 설정된 경우, 그 값은 N_row 과 N_column의 곱으로 도출될 수 있다. 또한 그 외의 경우, PLP_TI_FECBLOCK_START는 PLP_TI_NUM_ROW, PLP_TI_START_ROW, N_cells 및 N_row-1, N_column-1에 기초한 메모리 값을 이용하여 도시된 수식과 같이 도출할 수 있다. 셀 인터리빙 패턴 정보는 PLP_TI_CELLINV_START 로 표현될 수 있으며, CDI 동작 후 완전한 첫 번째 FEC block에 적용된 cell interleaving의 pattern 관련 정보를 나타내며, 관련 정보를 얻는 방법은 다를 수 있다.
도 45은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버 및 시그널링 정보를 생성하는 방법을 나타낸다. 도 45은 CI 동작 설명에 앞서 타임 인터리빙의 구성을 나타낼 수 있다. 도 45에서 셀 인터리버와 관련된 파라미터로써 N_cells를 10으로 설정하며, 하나의 타임 인터리빙 그룹(TI group)은 3개의 FEC 블록들로 구성되어 있고 이때 사용된 셀 인터리빙 패턴은 매 FEC block 마다 변경된다고 가정할 수 있다. 또한 CI 출력 신호에 대해 매 frame은 30개 cells로 구성된다고 가정할 수 있다. 본 명세서에서 타임 인터리빙 그룹은 FEC 프레임들의 그룹으로 칭할 수 있다.
도 46는 본 발명의 일 실시예에 따른 방송 신호 송신 장치가 인터리빙 관련 시그널링 정보를 획득하기 위한 방법을 나타낸다. 방송 신호 송신 장치는 방송 신호 수신 장치에 포함된 CDI 및 셀 디인터리버의 초기 동기를 위해 시그널링 정보를 생성하고 전송할 수 있다. 도 46에서는 셀 인터리빙 패턴 정보인 PLP_TI_CELLINV_START 및 FEC 블록 위치 정보인 PLP_TI_FECBLOCK_START를 획득하는 방법을 나타낸다. 아래에서는 방송 송신 장치에 포함된 스케쥴러가 각 셀 인터리빙된 FEC 블록에 사용된 셀 인터리빙 패턴 및 FEC 블록 내에서의 셀의 순서를 알고 있음을 가정할 수 있다.
도 46의 좌측에서 각 cell에 표기된 숫자는 해당 FEC 블록에 사용된 셀 인터리빙의 패턴의 순서를 나타내며 궁극적으로 셀 인터리빙 패턴 정보인 PLP_TI_CELLINV_START 관련 정보 획득을 위함이다. 하나의 FEC 블록에 대해서는 하나의 셀 인터리빙 패턴이 사용될 수 있다. 즉, 셀 인터리빙 패턴은 FEC 블록 단위로 적용될 수 있으며 변경될 수 있다. 따라서 각 FEC 블록은 동일한 숫자를 가질 수 있다. 예를 들어, 제1 TI 그룹의 세번째 FEC 블록에 표기된 "2"는 2번째 cell-interleaving pattern이 사용되었음을 의미한다. 실제 시스템에서 사용된 셀 인터리빙 패턴의 순서는 셀 인터리버의 동작 알고리즘과 연계될 수 있다. 즉 DVB T2/NGH 표준에서 사용된 symbol offset addition의 "k" 인자에 상응할 수 있다.
도 46의 우측에서 각 cell에 표기된 숫자는 해당 FEC block에서 cell의 순서를 나타낼 수 있다. 이는 FEC 블록 위치 정보인 PLP_TI_FECBLOCK_START 관련 정보 획득을 위함이다. 예로 제1 TI 그룹의 각 FEC 블록에 표기된 "9"는 각 FEC 블록의 9번째 cell을 의미할 수 있다.
또한 PLP_TI_START_ROW, PLP_TI_NUM_ROW 등의 시그널링 정보는 CI 동작 과정을 통해 얻어질 수 있다.
도 47은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버의 동작을 나타낸 도면이다. 이는 전술한 N_cells, N_row, N_column 파라미티들간의 관계 중 첫번째 케이스와 두번째 케이스에 적용될 수 있다. 여기서, CI는 N_row가 4이고 N_column이 3인 구조를 갖는다고 가정할 수 있다.
도 47의 상단은 데이터 셀 관련 CI 동작에 대한 설명이며, 도시된 바와 같이 데이터-셀 인터리빙 뿐만 아니라 PLP_TI_NUM_ROW_MAX, PLP_TI_NUM_ROW, PLP_TI_START_ROW 등 3가지 시그널링 정보 획득을 수행하는 실시예를 나타낼 수 있다.
도 47의 중단은 PLP_TI_CELLINV_START 관련 시그널링 정보를 얻기 위해 매 FEC 블록마다 사용된 셀 인터리빙 패턴을 데이터-셀 과 동기화 시켜 CI를 동작 시키는 실시 예를 보인다. 자세한 동작 실시 예 및 정보 획득 방법에 대해서는 아래에서 설명하기로 한다.
도 47의 하단은 PLP_TI_FECBLOCK_START 관련 시그널링 정보를 얻기 위해 FEC 블록 내에서 셀의 순서를 데이터-셀 과 동기화 시켜 CI를 동작 시키는 실시 예를 보인다. 자세한 동작 실시 예 및 정보 획득 방법에 대해서는 아래에서 설명하기로 한다.
도 48은 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다. 즉, CI는 초기 동작 후 30개의 셀들을 이용하여 첫 번째 프레임을 구성할 수 있다. 도시된 바와 같이 첫 번째 프레임의 첫 번째 셀은 CI의 스위치가 로우 0에 위치 했을 시 메모리의 값이며, 마지막 셀은 CI의 스위치가 로우 1에 위치 했을 시 메모리의 값이다. 즉, 첫번째 프레임의 첫번째 셀은 전술한 TI 그룹 0에 포함된 FEC 블록 0의 로우 0에 해당하는 셀의 값이며, 마지막 셀은 전술한 TI 그룹 0에 포함된 FEC 블록 2의 로우 5에 해당하는 셀의 값이다. 이때 첫번째 프레임 구성에 있어서 메모리의 더미 셀들은 버리지 않고 데이터로 간주하여 프레임 구성에 포함될 수 있다. 더불어 CDI에 필요한 관련 시그널링 정보는 도시된 바와 같이 인터리빙 전 초기 CI 메모리 상태를 관찰하여 정의될 수 있다. 즉 컨볼루셔널 인터리버의 로우 사이즈 정보인 PLP_TI_NUM_ROW는 4로 설정될 수 있으며, 첫번째 셀이 입력되는 로우의 위치 정보인 PLP_TI_START_ROW는 전술한 바와 같이 0으로 설정될 수 있다. 또한 FEC 블록 위치 정보인 PLP_TI_FECBLOCK_START는 "don't care"로 설정될 수 있으며 이때 "don't care"는 N_row*N_column을 나타낼 수 있다. 또한 셀 인터리빙 패턴 정보인 PLP_TI_CELLINV_START는 TI 그룹 0에 포함된 FEC 블록 0의 로우 0에 해당하는 셀에 적용된 패턴인 0으로 설정될 수 있다.
도 49는 본 발명의 일 실시예에 따른 컨볼루셔널 인터리버가 프레임을 구성하는 방법을 나타낸다. 즉, CI는 첫번째 프레임을 구성한 30개의 셀들 이후에 위치한 다른 30개의 셀들을 이용하여 두 번째 프레임을 구성할 수 있다. 전술한 바와 같이 방송 신호 수신 장치의 CDI에 필요한 관련 시그널링 정보는 인터리빙 전 CI 메모리 상태를 관찰하여 정의될 수 있다. 즉, 컨볼루셔널 인터리버의 로두 사이즈 정보인 PLP_TI_NUM_ROW는 4로 설정될 수 있다. 두번째 프레임의 첫번째 셀은 첫번째 프레임의 마지막 셀에 대한 스위치의 로우 값의 다음 값을 가질 수 있다. 즉, 전술한 실시예에서 첫번째 프레임의 마지막 셀에 대한 CI 스위치의 로우 값이 1이었으므로, 두번째 프레임의 첫번째 셀에 대한 CI 스위치는 로우 2에 위치할 수 있다. 따라서 첫번째 셀이 입력되는 로우의 위치 정보인 PLP_TI_START_ROW는 두번째 프레임에 대해 2로 설정될 수 있다.
또한 FEC 블록 위치 정보인 PLP_TI_FECBLOCK_START는 전술한 수식을 이용하여 2로 설정될 수 있다. 즉, 전술한 수식에 따라 (4-2-1)+(10-9)에 의해 2를 도출할 수 있다. 이 때, 9는 M_3,2의 메모리의 셀 순서 값을 의미할 수 있다.
또한 셀 인터리빙 패턴 정보인 PLP_TI_CELLINV_START는 PLP_TI_FECBLOCK_START 정보와 동기화 되어 획득된다. 즉 그림에서 PLP_TI_FECBLOCK_START와 같은 위치에서 얻는 PLP_TI_CELLINV_START 관련 정보는 패턴 "1"을 나타낼 수 있다. 이때 주요하게 PLP_TI_CELLINV_START 정보는 "1"을 사용하지 않고, 다음 인터리빙 패턴 순서 정보 "2"로 설정될 수 있다. 즉, 셀 인터리빙 패턴 정보는 FEC 블록 위치 정보와 같은 위치에서 얻는 패턴 정보의 다음 인터리빙 패턴 순서 정보로 설정될 수 있다.
도 50은 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 구조를 나타내는 도면이다. 방송 신호 수신 장치에 포함된 컨볼루셔널 디인터리버(CDI)는 방송 신호 송신 장치의 역순으로 동작할 수 있다. 컨볼루셔널 디인터리버(CDI)의 출력 신호는 출력 셀들로 표현될 수 있다. 전술한 바와 같이 본 발명의 타임 디인터리버는 S-PLP모드에서 컨볼루셔널 디인터리빙을 수행한 후 셀 디인터리빙을 수행할 수 있다. 즉, 셀 디인터리버의 입력 신호 또는 입력 셀들은 CDI의 출력 신호 또는 출력 셀들로 정의될 수 있다. CDI는 입력 셀들에 대해 FIFO(first in first out) 프로세싱을 수행할 수 있다. 여기서 CDI에 포함된 메모리 유닛 또는 디인터리빙 유닛은 1개의 셀 또는 2개 이상의 연속된 셀들을 함께 저장할 수 있다. 즉 CDI에 포함된 메모리 유닛 또는 인터리빙 유닛은 셀들의 페어를 저장할 수 있다. 여기서 2개 이상의 셀들은 서로 연속된 셀들일 수 있다. 도면에서 M_i,j은 CDI에 포함된 메모리를 의미하며, 첨자인 i 및 j는 i번째 로우 및 j번째 칼럼을 의미할 수 있다. 또한 CDI는 N_row 개의 로우와 또한 N_column 개의 칼럼을 포함할 수 있다. N_cell은 셀 디인터리빙되는 셀들의 개수 또는 FEC 블록의 사이즈를 의미할 수 있다.
도 51는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다. 아래에서 설명하는 컨볼루셔널 디인터리버은 전술한 컨볼루셔널 인터리버의 동작에서 가정했던 사항들이 동일하게 적용되며, 두번째 프레임부터 프레임 동기가 되며 정확한 시그널링 정보가 검출되었음을 가정할 수 있다. 도시된 바와 같이 컨볼루셔널 디인터리버는 시그널링 정보는 전술한 최대 로우 사이즈 정보인 PLP_TI_NUM_ROW_MAX, 로우 사이즈 정보인 PLP_TI_NUM_ROW, 첫번째 셀이 입력되는 로우의 위치 정보인 PLP_TI_START_ROW, 셀 인터리빙 패턴 정보인 PLP_TI_CELLINV_START 및/또는 FEC 블록 위치 정보인 PLP_TI_FECBLOCK_START 중 적어도 하나를 수신하고 이용할 수 있다. 도신된 바와 같이 방송 신호 수신 장치는 PLP_TI_NUM_ROW_MAX는 4, PLP_TI_NUM_ROW는 4, PLP_TI_START_ROW는 2, PLP_TI_CELLINV_START는 2, PLP_TI_FECBLOCK_START는 2로 설정된 시그널링 정보를 수신할 수 있다.
우선적으로 컨볼루셔널 디인터리버의 구조는 PLP_TI_NUM_ROW_MAX 및/또는 PLP_TI_NUM_ROW 중 적어도 하나를 이용하여 구성될 수 있다. 즉, PLP_TI_NUM_ROW_MAX 및/또는 PLP_TI_NUM_ROW의 값이 4로 설정되어 있으므로, 컨볼루셔널 디인터리버의 구조는 N_row가 4, N_column이 3으로 설정될 수 있다. N_column은 N_row-1로 얻어질 수 있기 때문이다. 구체적인 컨볼루셔널 디인터리버의 동작은 다음 도면에서 설명할 수 있다.
도 52는 본 발명의 일 실시예에 따른 컨볼루셔널 디인터리버의 동작 방법을 나타낸다. 전술한 바와 같이 컨볼루셔널 디인터리버는 두번째 프레임부터 프레임 동기가 되었다고 가정할 수 있다. 아래에서는 전술한 컨볼루셔널 인터리버에 출력된 두번째 프레임을 이용하여 컨볼루셔널 디인터리버의 동작 방법을 설명할 수 있다. 도시된 바와 같이 컨볼루셔널 디인터리버는 PLP_TI_START_ROW 및 PLP_TI_FECBLOCK_START를 이용하여 동작할 수 있다. 즉 컨볼루셔널 디인터리버는 PLP_TI_START_ROW=2 정보를 이용하여, 첫 번째 cell을 row 2에 입력할 수 있다. 또한 interleaving 후 첫번째 완전한 FEC block(first complete FEC block)은 PLP_TI_FECBLOCK_START=2 정보를 이용하여 CDI 출력 신호에 대해 2번째 셀부터 시작할 수 있다. 이후 interleaving 후 셀 디인터리버는 첫번째 완전한 FEC block(first complete FEC block)에 대해 PLP_TI_CELLINV_START 정보에 기초한 2번째 interleaving pattern을 이용하여 셀 디인터리빙을 수행할 수 있다.
이하에서는 본 발명의 다른 실시예에 따른 타임 인터리빙에 이용되는 시그널링 정보에 대해 설명할 수 있다. 타임 인터리빙에 이용되는 시그널링 정보는 L1 시그널링을 통해 방송 신호 송신 장치로부터 방송 신호 수신 장치로 전달될 수 이다. L1 시그널링에 포함되는 L1 시그널링 정보는 static 시그널링 및 dynamic 시그널링을 포함할 수 있으며, 아래에서 설명하는 TI 시그널링 정보는 L1 시그널링에 포함된 static 시그널링 또는 dynamic 시그널링을 통해 방송 신호 수신 장치로 전달될 수 있다.
도 53은 본 발명의 일 실시예에 따른 타임 인터리버를 나타낸다. 즉, 도 53의 (a)는 본 발명의 일 실시예에 따른 방송 신호 송신 시스템에서 PLP 모드에 따른 타임 인터리버의 구성을 나타낸다. 전술한 바와 같이 타임 인터리버는 Multiple-PLP (M-PLP) 모드에서 트위스티드 BI 와 컨볼루셔널 딜레이 라인(convolutional delay-line)을 포함할 수 있다. 전술한 바와 같이 컨볼루셔널 딜레이 라인은 컨볼루셔널 인터리버로 칭할 수 있다. 이와 같이 트위스티드 BI 와 컨볼루셔널 딜레이 라인(convolutional delay-line)을 포함하는 타임 인터리버를 하이브리드 TI로 칭할 수 있다. 이와 달리 single-PLP (S-PLP) 모드 경우 임의의 컨볼루셔널 인터리버(convolutional interleaver, CI)만이 사용될 수 있다.
(모디파이드) 셀 인터리버는 S-PLP & M-PLP 모드에서 모두 적용될 수 있으며, PLP 모드에 따라 같거나 다른 동작 및 세부 특징을 가질 수 있다.
TI를 구성하는 각 블록에 TI 시그널링 정보를 이용하여 동작할 수 있다. 즉, 도시된 바와 같이 TI에 포함된 셀 인터리버, 트위스티드 BI, 컨볼루셔널 딜레이 라인 및 CI는 TI 시그널링 정보에 따라 동작할 수 있다. TI 시그널링 정보는 구성정보(configurable) 시그널링 및 다이내믹 시그널링을 포함할 수 있다.
도 53의 (b)는 본 발명의 일 실시예에 따른 타임 인터리버를 등가적으로 나타낸 블록도이다. 전술한 타임 인터리버와 동일한 구성을 포함할 수 있으며, Multiple-PLP (M-PLP) 모드에서 트위스티드 BI 와 컨볼루셔널 딜레이 라인(convolutional delay-line)을 포함하고, single-PLP (S-PLP) 모드 경우 임의의 컨볼루셔널 인터리버(convolutional interleaver, CI)를 포함할 수 있다. 또한 TI는 각 PLP 모드에서 셀 인터리버를 더 포함할 수 있다. 도시된 바와 같이 TI 시그널링은 TI에 포함된 셀 인터리버, 트위스티드 BI, 컨볼루셔널 딜레이 라인 및 CI의 동작에 관련된 정보를 전달할 수 있으며 configurable 시그널링 및 다이내믹 시그널링을 포함할 수 있다. 또한 각 PLP 모드에서 타임 인터리버가 다른 인터리버(other interleaver)를 더 포함하는 경우, 해당 인터리버에도 TI 시그널링 정보가 전달될 수 있다.
본 발명에서는 TI에 포함된 각 블록 운영을 위해 필요로 하는 신호 정보의 정의에 대해 기술할 수 있다.
도 54은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 일부를 나타낸다. TI 시그널링 정보는 configurable 시그널링 필드 및 다이내믹 시그널링 필드를 포함할 수 있다. 도 54에서는 configurable 시그널링 필드에 포함된 정보를 설명할 수 있다. configurable 시그널링 필드는 슈퍼 프레임 안에서 일정한(constant) 값을 갖는 TI 시그널링 정보를 포함할 수 있다. 즉, configurable 시그널링 필드에 포함된 정보는 슈퍼 프레임 단위로 변경되며 동일 슈퍼 프레임 내에서는 변경되지 않을 수 있다. configurable 시그널링 필드는 PLP의 개수를 나타내는 NUM_PLP에 따라 S-PLP 모드와 M-PLP mode로 구분하여 시그널링할 수 있다.
S-PLP 모드의 CI를 동작시키기 위한 시그널링 정보는 PLP_TI_NUM_ROW_MAX, PLP_TI_ROW_SIZE, PLP_TI_START_ROW 및/또는 PLP_TI_FECBLOCK_START를 포함할 수 있다. 또한 S-PLP 모드의 CI를 동작시키기 위한 시그널링 정보는 FRAME_INTERVAL을 더 포함할 수 있다. 각 시그널링에 대한 정의는 아래에서 자세히 설명하도록 한다. 이때 플렉서블한 CI 동작 지원을 위해서 추가적인 시그널링 정보가 S-PLP모드를 위한 configurable 시그널링 필드에 추가 될 수 있다.
PLP_TI_NUM_ROW_MAX는 CI를 구성하는 딜레이 라인의 최대 개수를 나타내는 정보로써 각 딜레이 라인은 로우로 표현될 수 있다.
PLP_TI_NUM_ROW는 CI를 구성하는 딜레이 라인의 개수를 나타내는 정보로써 각 딜레이 라인은 로우로 표현될 수 있다.
PLP_TI_START_ROW는 타임 디인터리버의 스위치의 시작 위치를 나타내는 정보로써 스위치가 FEC 프레임의 시작 부분에서 어느 로우부터 디인터리빙을 시작해야하는지를 나타낼 수 있다. 즉, PLP_TI_START_ROW는 신호 프레임의 시작 부분에서 인터리버 셀렉터의 위치를 나타내는 정보일 수 있다. 본 명세서에서 디인터리버의 스위치는 셀렉터 또는 정류자(commutator)로 표현될 수 있다. 본 명세서에서 PLP_TI_START_ROW는 L1D_CI_start_row로 표현될 수도 있다.
PLP_TI_FECBLOCK_START는 ATSC 신호 프레임 내에서 첫번째 완전한 FEC 블록의 시작 위치를 나타내는 정보이다. 본 명세서에서 S-PLP 모드와 관련된 FEC 블록은 FEC 프레임으로 칭할 수 있으며, PLP_TI_FECBLOCK_START 는 L1D_CI_fecframe_start 로 표현될 수도 있다.
FRAME_INTERVAL은 아래 M-PLP 모드에서 설명하도록 한다.
M-PLP 모드의 하이브리드 TI를 동작 시키기 위해 필요한 시그널링 정보는 PLP_NUM_BLOCKS_MAX, TIME_IL_LENGTH, TIME_IL_TYPE, FRAME_INTERVAL 등이며, 각 시그널링에 대한 정의는 아래에서 자세히 설명하도록 한다.
PLP_NUM_BLOCKS_MAX는 FEC 블록들의 최대 개수를 나태내는 정보이다. 즉 PLP_NUM_BLOCKS_MAX는 현재 PLP를 위한 인터리빙 프레임 당 FEC 블록들의 최대 개수를 나타낼 수 있다.
TIME_IL_TYPE은 1 비트 필드로써 타임 인터리빙의 타입 또는 모드를 나타내는 정보일 수 있다. 본 명세서에서 TIME_IL_TYPE은 L1D_HTI_inter_frame으로 칭할 수도 있다. TIME_IL_TYPE의 값이 0으로 설정되면, 프레임간 인터리빙(inter-frame interleaving)이 사용되지 않음을 나타낼 수 있으며, 프레임 내 인터리빙(intra-frame interleaving))이 사용됨을 나타낼 수 있다. 여기서 인터리빙 프레임은 하나 또는 복수개의 TI 블록들을 포함할 수 있다. TIME_IL_TYPE의 값이 1로 설정되면, 프레임간 인터리빙(inter-frame interleaving)이 사용됨을 나타낼 수 있으며, 하나의 인터리빙 프레임은 하나의 TI 블록을 포함할 수 있다. 또한 인터리빙 프레임에 포함된 하나의 TI 블록은 복수 개의 ATSC 방송 신호 프레임에 걸쳐 스프레드될 수 있다.
TIME_IL_LENGTH는 전술한 TIME_IL_TYPE에 따라 다음과 같이 정의될 수 있다. 본 명세서에서 TIME_IL_LENGTH는 L1D_HTI_num_ti_blocks로 나타낼 수도 있다. TIME_IL_LENGTH는 TIME_IL_TYPE의 값이 1로 설정된 경우, 프레임들의 개수를 나타내는 P_I를 의미할 수 있다. 여기서 프레임들의 개수란 타임 인터리빙에 의해 하나의 TI 블록에 속한 메모리 유닛이 스프레드되어 운반되는 프레임들의 개수를 의미할 수 있다.
TIME_IL_LENGTH는 TIME_IL_TYPE의 값이 0으로 설정된 경우, 인터리빙 프레임 당 TI 블록들의 개수인 N_TI를 나타내는 정보로써 하나의 인터리빙 프레임에 몇 개의 TI 블록들이 포함되었는지를 나타낼 수 있다.
만약 하나의 인터리빙 프레임 당 하나의 TI 블록이 포함되고, 하나의 인터리빙 프레임당 하나의 신호 프레임이 존재하는 경우, TIME_IL_LENGTH는 1로 설정되고 TIME_IL_TYPE은 0으로 설정될 수 있다. 만약 PLP에 대해 타임 인터리빙이 사용되지 않는다면, TIME_IL_LENGTH는 0으로 설정되고 TIME_IL_TYPE도 0으로 설정될 수 있다.
FRAME_INTERVAL은 ATSC 프레임 인터벌인 I_JUMP를 나타내는 정보이다. FRAME_INTERVAL은 연계된 PLP를 위한 슈퍼프레임 내에서의 ATSC 프레임 인터벌을 나타낼 수 있다. 또한 FRAME_INTERVAL은 하나의 TI 블록에 속한 메모리 유닛들을 운반하는 두 개의 ATSC 프레임 간의 거리를 나타낼 수도 있다. 슈퍼프레임 내에서 매 프레임마다 나타나지 않고 일부 프레임에서만 나타나는 PLP들에 대해 FRAME_INTERVAL의 값은 연속한 프레임들 사이의 인터벌과 동일한 값을 가질 수 있다. 예를 들어 어떤 PLP가 프레임 1, 프레임 4 및 프레임 7에 속한 경우, FRAME_INTERVAL의 값은 3으로 설정될 수 있다. 다른 예로 어떤 PLP가 매 프레임마다 등장하는 경우 FRAME_INTERVAL의 값은 1로 설정될 수 있다.
도 55은 본 발명의 일 실시예에 따른 타임 인터리빙 시그널링 정보 중 다른 일부를 나타낸다. TI 시그널링 정보는 configurable 시그널링 필드 및 다이내믹 시그널링 필드를 포함할 수 있다. 도 55에서는 다이내믹 시그널링 필드에 포함된 정보를 설명할 수 있다. 다이내믹 시그널링 필드는 하나의 프레임 내에서 일정한(constant) 값을 갖는 TI 시그널링 정보를 나타낼 수 있다. 다이내믹 시그널링 필드에 포함된 정보는 매 프레임마다 변경될 수 있다. 즉, 다이내믹 시그널링 필드에 포함된 정보는 프레임 단위로 변경되며 동일 프레임 내에서는 변경되지 않을 수 있다. 다이내믹 시그널링 필드는 PLP의 개수를 나타내는 NUM_PLP에 따라 S-PLP 모드와 M-PLP mode로 구분하여 시그널링할 수 있다.
S-PLP 모드의 CI를 동작시키기 위한 시그널링 정보는 PLP_TI_NUM_ROW, PLP_TI_START_ROW 및/또는 PLP_TI_FECBLOCK_START를 포함할 수 있다. 각 시그널링에 대한 정의는 아래에서 자세히 설명하도록 한다. 여기서, PLP_TI_NUM_ROW, PLP_TI_START_ROW, PLP_TI_FECBLOCK_START 정보는 CI 구조 및 동작이 매 frame마다 바뀌지 않을 경우, 사용되지 않거나 정의가 되지 않을 수도 있다.
PLP_TI_NUM_ROW는 CI를 구성하는 딜레이 라인의 개수를 나타내는 정보로써 각 딜레이 라인은 로우로 표현될 수 있다.
PLP_TI_START_ROW는 타임 디인터리버의 스위치의 시작 위치를 나타내는 정보로써 스위치가 FEC 프레임의 시작 부분에서 어느 로우부터 디인터리빙을 시작해야하는지를 나타낼 수 있다. 본 명세서에서 디인터리버의 스위치는 셀렉터 또는 정류자(commutator)로 표현될 수 있다. 본 명세서에서 PLP_TI_START_ROW는 L1D_CI_start_row로 표현될 수도 있다.
PLP_TI_FECBLOCK_START는 ATSC 신호 프레임 내에서 첫번째 완전한 FEC 블록의 시작 위치를 나타내는 정보이다. 본 명세서에서 S-PLP 모드와 관련된 FEC 블록은 FEC 프레임으로 칭할 수 있으며, PLP_TI_FECBLOCK_START 는 L1D_CI_fecframe_start 로 표현될 수도 있다.
M-PLP 모드의 하이브리드 TI를 동작 시키기 위해 필요한 시그널링 정보는 PLP_NUM_BLOCKS를 포함할 수 있다. PLP_NUM_BLOCKS는 8비트가 할당된 필드일 수 있다. PLP_NUM_BLOCKS는 현재 PLP에 대한 인터리빙 프레임에 포함된 FEC 블록들의 개수를 나타내는 정보를 나타낼 수 있다. 본 명세서에서 PLP_NUM_BLOCKS은 L1D_HTI_num_fec_blocks으로 표현될 수 있다.
도 56는 본 발명의 일 실시예에 따른 타임 디인터리버를 나타낸다. 즉, 도 56의 (a)는 본 발명의 일 실시예에 따른 방송 신호 수신 시스템에서 PLP 모드에 따른 타임 디인터리버의 구성을 나타낸다. 전술한 바와 같이 타임 디인터리버는 Multiple-PLP (M-PLP) 모드에서 컨볼루셔널 딜레이 라인(convolutional delay-line)과 트위스티드 BDI 를 포함할 수 있다. 본 명세서에서 타임 디인터리버에 포함된 컨볼루셔널 딜레이 라인은 타임 인터리버에 포함된 컨볼루셔널 딜레이 라인의 인버스 프로세싱(inverse processing)을 수행할 수 있다. 이와 같이 컨볼루셔널 딜레이 라인(convolutional delay-line)과 트위스티드 BDI 를 포함하는 타임 디인터리버를 하이브리드 TDI로 칭할 수 있다. 이와 달리 single-PLP (S-PLP) 모드 경우 임의의 컨볼루셔널 디인터리버(convolutional deinterleaver, CDI)만이 사용될 수 있다.
(모디파이드) 셀 디인터리버는 S-PLP & M-PLP 모드에서 모두 적용될 수 있으며, PLP 모드에 따라 같거나 다른 동작 및 세부 특징을 가질 수 있다.
TDI를 구성하는 각 블록에 TI 시그널링 정보를 이용하여 동작할 수 있다. 즉, 도시된 바와 같이 TDI에 포함된 셀 디인터리버, 트위스티드 BDI, 컨볼루셔널 딜레이 라인 및 CDI는 TI 시그널링 정보에 따라 동작할 수 있다. TI 시그널링 정보는 구성정보(configurable) 시그널링 및 다이내믹 시그널링을 포함할 수 있다. TDI가 수신하여 이용하는 TI 시그널링 정보는 전술한 방송 신호 송신 장치가 전송한 TI 시그널링 정보와 동일한 정보이며, L1 시그널링을 통해 방송 신호 수신 장치가 수신할 수 있다.
도 56의 (b)는 본 발명의 일 실시예에 따른 타임 디인터리버를 등가적으로 나타낸 블록도이다. 전술한 타임 디인터리버와 동일한 구성을 포함할 수 있으며, Multiple-PLP (M-PLP) 모드에서 컨볼루셔널 딜레이 라인(convolutional delay-line) 및 트위스티드 BDI를 포함하고, single-PLP (S-PLP) 모드 경우 임의의 컨볼루셔널 인터리버(convolutional deinterleaver, CDI)를 포함할 수 있다. 또한 TDI는 각 PLP 모드에서 셀 디인터리버를 더 포함할 수 있다. 도시된 바와 같이 TI 시그널링은 TI에 포함된 셀 디인터리버, 트위스티드 BDI, 컨볼루셔널 딜레이 라인 및 CDI의 동작과 관련된 전달할 수 있으며 configurable 시그널링 및 다이내믹 시그널링을 포함할 수 있다. 또한 각 PLP 모드에서 타임 디인터리버가 다른 디인터리버(other interleaver)를 더 포함하는 경우, 해당 디인터리버에도 TI 시그널링 정보가 전달될 수 있다. TDI가 수신하여 이용하는 TI 시그널링 정보는 전술한 방송 신호 송신 장치가 전송한 TI 시그널링 정보와 동일한 정보이며, L1 시그널링을 통해 방송 신호 수신 장치가 수신할 수 있다.
도 57 은 본 발명의 다른 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 전송 장치의 구조의 일부를 나타낸다.
도시된 BICM(Bit Interleaved Coded Modulation) 인코더는 전술한 코딩 앤 모듈레이션 모듈에 해당할 수 있다. 본 실시예에서 BICM 인코더는 FEC 인코더, 비트 인터리버 및/또는 성상도 매퍼를 포함할 수 있다. 도시된 프레이밍&인터리빙 모듈은 전술한 타임 인터리버, 프레임 빌더 및/또는 주파수 인터리버를 묶어서 한번에 지칭하는 새로운 개념일 수 있다. 여기서 프레임 빌더는 프레이머라 칭해질 수도 있다.
실시예에 따라 타임 인터리버는 프레이밍&인터리빙 모듈이 아닌 BICM 인코더에 포함될 수도 있다. 이 경우, 프레이밍&인터리빙 모듈은 타임 인터리버를 포함하지 않을 수 있다. 또한, BICM 인코더 내에서 타임 인터리버는 성상도 매퍼 이후에 위치할 수도 있다. 다른 실시예에 따르면, 타임 인터리버는 BICM 인코더와 프레이밍&인터리빙 모듈 사이에 위치할 수도 있다. 이 경우 역시, 프레이밍&인터리빙 모듈은 타임 인터리버를 포함하지 않을 수 있다.
본 발명의 다른 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 전송 장치에서, 전술한 셀 인터리버는 타임 인터리버에 포함될 수 있다. 즉, 본 실시예의 타임 인터리버는 셀 인터리버, 블락 인터리버 및/또는 컨볼루셔널(convolutional) 인터리버를 포함할 수 있다. 상기 블록은 생략되거나, 아니면 비슷하거나 동일한 기능을 가진 다른 블록에 의해서 대체될 수 있다.
본 발명은 모듈레이션 오더(modulation order)에 따라 셀을 1개 또는 2개 단위로 그룹핑(grouping) 하여 인터리빙을 수행하는 방안을 제안한다. 여기서 그룹핑된 셀은 전술한 타임 인터리빙 과정에서 사용될 수 있다. 그룹핑된 셀은 블락 인터리버의 입력으로 사용되어 블락 인터리빙되고, 그 후 컨볼루셔널 인터리빙될 수 있다. 실시예에 따라 그룹핑된 셀은 컨볼루셔널 인터리버의 입력으로 사용되어 컨볼루셔널 인터리빙될 수 있다. 여기서 2개의 셀이 그룹핑되는 경우, 연속된 2개의 셀이 그룹핑의 대상이 될 수 있다. 그룹핑된 셀들을 대상으로하는 인터리빙은 페어와이즈(pair wise) 인터리빙 또는 확장된 인터리빙(extended interleaving) 이라고 불릴 수 있다. 그룹핑된 셀들은 메모리 유닛(MU)라고 불릴 수 있다. 또한 본 발명은 셀을 1개 또는 2개 단위로 그룹핑(grouping) 하여 디인터리빙을 수행하는 방안을 제안한다. 이러한 디인터리빙은 제안된 페어와이즈 인터리빙에 대응되는 수신측 동작일 수 있으며, 송신측 동작의 역순으로 수행될 수 있다.
도 58 는 본 발명의 다른 실시예에 따른 타임 인터리버의 가능한 구조들을 도시한 도면이다.
전술한 바와 같이 셀 인터리버는 타임 인터리버에 포함될 수 있다. 본 발명의 다른 실시예에 따른 타임 인터리버는 전술한 바와 같이, 셀 인터리버, 블락 인터리버 및/또는 컨볼루셔널 인터리버를 포함할 수 있다. 실시예에 따라 타임 인터리버의 내부 구조는 변경될 수 있다. 가능한 타임 인터리버 내부구조가 도시되었다. 그러나, 본 발명은 이에 한정되지 아니하며, 타임 인터리버 내부 구조는 본 발명의 기술적 사상 내에서 변경이 가능하다.
첫번째 타임 인터리버 구조(t2010)은, PLP 가 하나인 경우, 즉 S-PLP 의 경우의 타임 인터리버의 내부 구조일 수 있다. 이 경우 타임 인터리버는 컨볼루셔널 인터리빙을 위한 셀 그룹핑을 수행하는 셀 그룹핑 모듈과, 컨볼루셔널 인터리버를 포함할 수 있다. 여기서, 셀 그룹핑 모듈은 셀 투 메모리 유닛 매퍼(cell to Memory Unit mapper)라고 불릴 수도 있다. 컨볼루셔널 인터리빙이 수행되고 난 후에는, 타임 인터리버 내/외부의 메모리 유닛 투 셀 디매퍼(Memory Unit to cell demapper) 가 메모리 유닛으로 그룹핑된 셀들을 셀들로 디매핑할 수 있다(이 블락은 도시되지 않음). 실시예에 따라 타임 인터리버는 셀 인터리버를 포함할 수도, 포함하지 않을 수도 있다.
두번째 타임 인터리버 구조(t2020)은, PLP 가 복수개인 경우, 즉 M-PLP 의 경우의 타임 인터리버의 내부 구조일 수 있다. 이 경우 타임 인터리버는 블락 인터리빙 및 컨볼루셔널 인터리빙을 위한 셀 그룹핑을 수행하는 셀 그룹핑 모듈과, 블락 인터리버 및/또는 컨볼루셔널 인터리버를 포함할 수 있다. 마찬가지로 컨볼루셔널 인터리빙이 수행되고 난 후에는 메모리유닛에서 셀들로 디매핑이 수행될 수 있다. 실시예에 따라 타임 인터리버는 셀 인터리버를 포함할 수도, 포함하지 않을 수도 있다.
전술한 페어와이즈 인터리빙이 수행되지 않는 경우, 즉 셀 1개가 곧 하나의 메모리 유닛인 경우, 셀 투 메모리 유닛 매퍼 및/또는 메모리 유닛 투 셀 디매퍼는 타임 인터리버에 포함되지 않을 수 있다.
PLP 의 개수는 이와 관련된 시그널링 필드인 PLP_NUM 필드값을 통해 알 수 있다. PLP_NUM 이 1 인 경우, PLP 의 개수가 하나인 경우에 해당할 수 있다.
여기서, 셀 인터리버는 블락 인터리빙에 앞서, FEC 블락 내의 셀들을 인터리빙하여 FEC 블락마다 서로 다른 순서로 출력되도록 할 수 있다. 셀 인터리버의 동작에 의하여 타임 인터리버의 타임 디버시티(time diversity) 성능은 크게 향상될 수 있다. 셀 인터리버는 셀들을 메모리에 선형적으로 쓰고, 수도 랜덤 시퀀스를 이용해 랜덤하게 읽어냄으로서 셀 인터리빙을 수행할 수 있다. 블락 인터리버는 적어도 하나의 FEC 블락들을 포함하는 TI 블락을 블락인터리빙할 수 있다. 블락 인터리버는 FEC 블락 내의 메모리 유닛(MU) 를 열(column)방향으로 선형적으로 메모리에 쓰고, 대각선(diagonal)으로 읽어 인터리빙할 수 있다. 이 때, 가상 메모리 유닛들이 메모리 상에서 실제 메모리 유닛들보다 앞에 위치하도록 쓰기 동작이 수행될 수 있다. 가상 메모리 유닛들은 읽기 과정에서 스킵될 수 있다. 컨볼루셔널 인터리버는 블락 인터리빙된 TI 블락들을 복수개의 신호 프레임으로 분산시켜 인터리빙할 수 있다. 컨볼루셔널 인터리버는 컨볼루셔널 딜레이 라인일 수도 있고, 임의의 컨볼루셔널 인터리버일 수도 있다.
도 59 은 본 발명의 일 실시예에 따른 셀 그룹핑 과정을 도시한 도면이다.
페어와이즈 인터리빙이 수행되지 않는 경우에는, 하나의 셀이 하나의 메모리 유닛(MU)에 해당할 수 있다. 이 경우, 전술한 셀 투 메모리유닛 매퍼 및/또는 메모리유닛 투 셀 디매퍼는 생략될 수 있다. 블락인터리버는 하나의 셀(= 하나의 MU)을 메모리에 쓸 수 있다. 이 후, 블락 인터리버는 쓰여진 셀(= 하나의 MU)을 읽어낼 수 있다. 쓰기 및 읽기 과정은 전술한 방식에 따라 수행될 수 있다. 이 경우, 메모리의 행의 개수 Nr 은, FEC 블락 내의 셀들의 개수 Ncells 와 같을 수 있다. 페어와이즈 인터리빙이 수행되지 않는 경우를 싱글와이즈 그룹핑(single wise grouping) 또는 싱글와이즈 인터리빙이라 부를 수 있다.
본 발명이 제안하는 페어와이즈 인터리빙이 수행되는 경우, 연속된 2 개의 셀이 하나의 메모리 유닛(MU) 에 해당할 수 있다. 전술한 셀 투 메모리유닛 매퍼는 FEC 블락 내의 연속된 2 개의 셀들을 하나의 메모리 유닛으로 매핑할 수 있다. 블락 인터리버는 이 연속된 두개의 셀(= 하나의 MU)를 메모리에 쓸 수 있다. 이 후, 블락 인터리버는 쓰여진 셀 페어(= 하나의 MU)를 읽어낼 수 있다. 쓰기 및 읽기 과정은 전술한 방식에 따라 수행될 수 있다. 이 경우, 메모리의 행의 개수 Nr 은, FEC 블락 내의 셀들의 개수 Ncells 의 절반과 같을 수 있다.
페어와이즈 인터리빙의 경우에 있어서, 셀 그룹핑이 수행되기 전의 FEC 블락들(t3010)이 도시되었다. 첫번째 FEC 블락은 0, 1, 2, 3 .. 으로 인덱싱된 셀들을 가지고 있을 수 있다. 셀 그룹핑이 수행되고 블락 인터리버에 의해 메모리에 쓰여진 상태(t3020)를 보면, 메모리 어레이의 한 칸에 두 개의 연속된 셀이 저장되어 있음을 확인할 수 있다. 즉, 0 번, 1번 셀이 페어가 되어 저장되며, 2번, 3번 셀이 페어가 되어 메모리에 저장될 수 있다.
실시예에 따라 셀들을 MU 로 매핑하는 동작은, 블락인터리버가 MU 를 메모리에 쓰는 동작과 동시에 일어날 수 있다. 즉, 상기 두 동작은, 연속된 두 개의 셀이 메모리 어레이의 한 칸에 매핑됨으로써 동시에 수행될 수 있다. 여기서, 메모리 어레이의 한 칸을 메모리 유닛이라 부를 수도 있다.
싱글와이즈 인터리빙과 페어와이즈 인터리빙 두 경우 모두 MU 단위로 인터리빙이 수행될 수 있다. 단, 싱글와이즈 인터리빙의 경우 MU 가 셀 하나를 의미하고, 페어와이즈 인터리빙의 경우 MU 가 연속된 두 셀의 셀 페어를 의미할 수 있다.
페어와이즈 인터리빙의 경우, 하나의 MU 에 2 개의 셀을 담을 수 있어, 두 셀이 같은 메모리 위치에 쓰여지고 읽혀질 수 있다. 이로 인해 인터리빙 정도(interleaving depth)가 2배 증가하게 된다.
도 60 는 본 발명의 일 실시예에 따른, 모듈레이션 오더에 따른 셀 그룹핑 방법을 도시한 도면이다.
전술한 바와 같이, 모듈레이션 오더에 따라 싱글와이즈 인터리빙이 수행될지 페어와이즈 인터리빙이 수행될 지 여부가 결정될 수 있다. 모듈레이션 오더(modulation order)는 성상도 매퍼에서 어떠한 성상도를 사용하는지에 따라 결정될 수 있다.
페어와이즈 인터리빙의 경우, 타임 인터리버의 메모리 크기가 제한적이므로 QPSK 또는 16QAM 등, 비트 레졸루션이 상대적으로 적은 모듈레이션 오더의 경우에 적용될 수 있다. 어떠한 인터리빙이 적용되는지에 대해서는 시그널링 필드에 의해 시그널링될 수 있다. 예를 들어, 송신측에서는 PAIRWISE_TI_FLAG 라는 플래그 필드를 정의하여, 페어와이즈 인터리빙이 수행되었는지 여부를 지시할 수 있다. 본 필드가 1 의 값을 가지면 페어와이즈 인터리빙이 수행되고, 0 의 값을 가지면 페어와이즈 인터리빙 대시 싱글와이즈 인터리빙이 수행될 수 있다. 전술한 바와 같이 페어와이즈 인터리빙은 확장된 인터리빙(extended interleaving)이라고 불릴 수도 있다.
본 발명에 따른 일 실시예에서, QPSK 및/또는 16QAM 은 싱글와이즈 또는 페어와이즈 인터리빙이 적용될 수 있고, 64QAM, 256QAM, 1024QAM 및/또는 4096QAM 은 싱글 와이즈 인터리빙이 적용될 수 있다. 본 발명에 따른 다른 실시예는 QPSK 의 경우에는 페어와이즈 인터리빙이 적용되고, 나머지 모듈레이션 오더에 대해서는 페어와이즈 인터리빙이 적용되지 않을 수 있다.
도 61 는 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 인터리버의 동작을 도시한 도면이다.
전술한 페어와이즈 인터리빙이 사용되는 경우, 셀 그룹핑에 의해 연속된 2개의 셀이 하나의 MU 로 매핑될 수 있다. 도시된 블락 인터리버의 메모리(t5010)에서, 음영처리된 데이터 MU 들에는 각각 2 개의 연속될 셀들이 저장될 수 있다. 이 쓰기 동작은 전술한 바와 같이 컬럼와이즈로 수행될 수 있다. 음영처리되지 않은 가상 FEC 블락 내의 가상 MU(Virtual MU) 들은, 메모리 어레이 내에서 데이터 MU 들에 비해 앞에 위치할 수 있다. 이 후, 전술한 블락 인터리버의 동작에 의해 대각선으로 각 MU 들이 읽혀질 수 있다. 이로서 페어가 된 셀들이 메모리의 같은 위치에서 읽혀질 수 있다(페어와이즈 인터리빙). 전술한 바와 같이 가상 MU 들은 읽기 동작시에 스킵되어 읽혀지지 않을 수 있다.
페어와이즈 그룹핑(인터리빙)이 사용된 블락 인터리빙 동작은 도시된 바와 같이 수학적으로 표현될 수 있다. k 는 인덱스, Nr 은 메모리의 행의 수, Nc 는 메모리의 열의 수, Ndiff 는 가상 FEC 블락의 개수, 각 MU 들의 메모리 어레이 상의 좌표는 (rk, ck), tk 는 트위스팅 파라미터, θk 는 MU 의 위치라고 할 수 있다. 특히 표시된 if 절(t5020)에 해당하는 부분은, 가상 MU 들을 스킵하고 읽지않는 것과 관련된 부분일 수 있다. MU 의 θk 가 Nr*Ndiff 보다 작은 경우 읽기 과정중에 스킵될 수 있다.
도 62 은 본 발명의 다른 실시예에 따른 타임 디인터리버의 가능한 구조들을 도시한 도면이다.
본 발명의 다른 실시예에 따른 타임 디인터리버는, 전술한 본 발명의 다른 실시예에 따른 타임 인터리버에 대응되는 수신측 모듈일 수 있다. 여기서, 타임 디인터리버는 파싱&디인터리빙 모듈에 포함될 수 있다. 파싱&디인터리빙 모듈은 주파수 디인터리버, 프레임 파서 및/또는 타임 디인터리버를 묶어서 한번에 지칭하는 새로운 개념일 수 있다.
전술한 바와 같이 셀 디인터리버는 타임 디인터리버에 포함될 수 있다. 본 발명의 다른 실시예에 따른 타임 디인터리버는 전술한 바와 같이, 컨볼루셔널 디인터리버, 블락 디인터리버 및/또는 셀 디인터리버를 포함할 수 있다. 실시예에 따라 타임 디인터리버의 내부 구조는 변경될 수 있다. 가능한 타임 디인터리버 내부구조가 도시되었다. 그러나, 본 발명은 이에 한정되지 아니하며, 타임 인터리버 내부 구조는 본 발명의 기술적 사상 내에서 변경이 가능하다.
첫번째 타임 디인터리버 구조(t6010)은, PLP 가 하나인 경우, 즉 S-PLP 의 경우의 타임 디인터리버의 내부 구조일 수 있다. 이 경우 타임 디인터리버는 컨볼루셔널 디인터리버와, 셀 파서를 포함할 수 있다. 셀 파서는 메모리 유닛으로 그룹핑된 셀들을 디매핑하여 다시 셀들을 출력할 수 있다. 여기서, 셀 파서는 메모리 유닛 투 셀 디매퍼라고 불릴 수도 있다. 컨볼루셔널 인터리빙이 수행되기 전에, 타임 디인터리버 내/외부의 셀 투 메모리 유닛 매퍼가 셀을 다시 메모리 유닛으로 그룹핑할 수 있다(이 블락은 도시되지 않음). 실시예에 따라 타임 디인터리버는 셀 디인터리버를 포함할 수도, 포함하지 않을 수도 있다.
두번째 타임 디인터리버 구조(t6020)은, PLP 가 복수개인 경우, 즉 M-PLP 의 경우의 타임 디인터리버의 내부 구조일 수 있다. 이 경우 타임 디인터리버는 컨볼루셔널 디인터리버, 블락 디인터리버 및/또는 셀 파서를 포함할 수 있다. 셀 파서는 전술한 바와 같을 수 있다. 마찬가지로 컨볼루셔널 디인터리빙이 수행되기 전에, 타임 디인터리버 내/외부의 셀 투 메모리 유닛 매퍼가 셀을 다시 메모리 유닛으로 그룹핑할 수 있다(이 블락은 도시되지 않음). 실시예에 따라 타임 디인터리버는 셀 디인터리버를 포함할 수도, 포함하지 않을 수도 있다.
전술한 페어와이즈 인터리빙이 수행되지 않는 경우, 즉 셀 1개가 곧 하나의 메모리 유닛인 경우, 셀 투 메모리 유닛 매퍼 및/또는 메모리 유닛 투 셀 디매퍼는 타임 디인터리버에 포함되지 않을 수 있다.
셀 파서는 전술한 PAIRWISE_TI_FLAG 필드가 지시하는 바에 따라 페어와이즈가 수행되었는지 여부를 판단할 수 있다. 이에 따라 메모리 유닛에서 셀들을 디매핑하는 동작이 수행될 수 있다.
타임 디인터리버의 동작 및 구조는 송신부의 타임 인터리버 동작 및 구조의 역과정/역구조일 수 있다. 여기서, 컨볼루셔널 디인터리버는 MU 를, 컨볼루셔널 인터리빙의 역과정에 해당하는 동작을 수행하여 디인터리빙할 수 있다. 블락 디인터리버는 대각선으로 MU 를 메모리에 쓰고, 다시 컬럼와이즈로 MU 를 읽을 수 있다. 이 때, 가상 FEC 블락의 가상 MU 를 고려하여 MU 가 메모리에 쓰여질 수 있다. 셀 디인터리버는 하나의 FEC 블록 내에서 인터리빙된 셀들을 다시 원래대로 돌려놓는 디인터리빙을 수행할 수 있으며, 이 때 사용되는 알고리즘은 송신부에서 사용되는 알고리즘과 동일할 수 있다.
도 63 은 본 발명의 일 실시예에 따른 셀 그룹핑을 이용한 블락 디인터리버의 동작의 수학적 표현을 도시한 도면이다.
본 발명의 일 실시예에 따른 블락 디인터리버의 동작은, 전술한 셀 그룹핑을 이용한 블락 인터리버의 동작의 역과정일 수 있다. 이 블락 디인터리버는 싱글 메모리 디인터리빙을 지원할 수 있다. 즉, 싱글 메모리로 블락 디인터리빙이 수행될 수 있다.
전술한 블락 인터리빙 동작에서 가상 MU 들은 읽기 동작시 스킵되었다. 수신측에서는 스킵된 가상 MU 들을 복원해야, 블락 디인터리빙이 수행될 수 있다. VBR 서비스 케이스에 있어, 송신측에서 스킵된 가상 MU 들은 블락 디인터리버의 메모리에 쓰여지기 전에 복구될 수 있다. 가상 MU 들이 복원된 후 대각선으로 MU 들을 쓰고, 컬럼 와이즈로 MU 들을 읽어 디인터리빙이 수행될 수 있다.
도 64 은 본 발명의 일 실시예에 따른 LDM (Layered Division Multiplexing) 구조를 도시한 도면이다.
본 발명은 각 PLP 레벨에서 LDM 을 이용해 데이터를 처리하는 방법과, 그에 따른 타임 인터리버의 연동동작을 제안할 수 있다. LDM 은 다른 파워 레벨을 가지는 복수개의 데이터 스트림을 결합시키는 성상도 중첩(super position) 테크닉일 수 있다. LDM 은 기본 송신기 구조에 어퍼 레이어 구조를 더할 수 있다. 이를 통해 LDM 은, 하나의 RF 채널을 통한 전송에 있어서 서로 다른 모듈레이션 및/또는 채널 코딩 스킴이 가능하게 해줄 수 있다.
도시된 LDM 구조는, 베이스라인(baseline) 레이어에 따른 BICM 인코더(t8010), 어퍼(Upper) 레이어에 따른 BICM 인코더(t8020), LDM 인젝션(injection) 모듈(t8040) 및/또는 프레이밍&인터리빙 모듈 및 그 후속 모듈들(t8030)을 포함할 수 있다. 여기서, 베이스라인 레이어는 코어(core) 레이어, 어퍼 레이어는 인핸스드(enhanced) 레이어라 불릴 수 있다. 여기서는 2개의 레이어를 가진 구조가 제시되었으나, 본 발명은 이에 한정되지 아니하며 후술될 발명의 요지를 바탕으로 3개 이상의 레이어를 가진 구조도 가능하다. 도시되지 않았으나, 베이스라인/어퍼 레이어에 따른 각각의 BICM 인코더 앞단에, 각각의 레이어에 따른 인풋 포맷팅 모듈이 위치할 수 있다.
도시된 BICM 인코더들(t8010, t8020)은 각각 FEC 인코더, 비트 인터리버 및/또는 성상도 매퍼를 포함할 수 있으며, 비트 투 셀 디먹스는 생략될 수 있다. 실시예에 따라 성상도 매퍼가 생략될 수 있다. BICM 내부 모듈들의 동작은 전술한 바와 같을 수 있다.
베이스라인 레이어(코어 레이어)는 실내 또는 이동 수신환경과 같이 채널 페이딩이 심한 환경에서의 강건한(robust) 전송을 목표로 할 수 있다. 반면에 어퍼 레이어(인핸스드 레이어)는 고정 수신등과 같이 높은 스루풋(throughput) 전송이 가능한 환경에서 활용될 수 있다. 이를 위하여, 베이스라인 레이어는, 어퍼 레이어에 비하여 같거나 더 강건한(robust) MODCOD 조합을 이용할 수 있다. 베이스 레이어는 낮은 오더의 성상도와 낮은 코드 레이트를 이용할 수 있고, 어퍼 레이어는 높은 오더의 성상도와 높은 코드 레이트를 활용할 수 있다.
도시된 LDM 인젝션 모듈(t8040)은 각각의 레이어에서 FEC 인코딩 등의 처리과정을 거친 데이터들을 합칠 수 있다. LDM 인젝션 모듈의 내부 구조는 도시된 바와 같이 인젝션 레벨 컨트롤러(t8041), 에더(adder) 및/또는 파워 노말라이제이션 모듈(t8042)를 포함할 수 있다.
인젝션 레벨 컨트롤러(t8041)는 어퍼 레이어의 파워 레벨을 조절할 수 있다. 이는 베이스라인 레이어와 어퍼 레이어 간의 파워 비를 조절하기 위함이다. 이 때 베이스라인 레이어와 어퍼 레이어의 전송 전력의 합은 1이 되도록 조절될 수 있다(normalizing to unity). 인젝션 레벨 컨트롤러dp 의하여 어퍼 레이어의 베이스라인 레이어 대비 파워가 줄어들 수 있다. 이는 출력 전송 에너지가 원하는 비트레이트를 가질 수 있게 하기 위함일 수 있다. 어퍼 레이어의 베이스라인 레이어 대비 인젝션 레벨은 시그널링 정보 등에 의하여 시그널링될 수 있다. 실시예에 따라 인젝션 레벨 컨트롤러는 베이스라인 레이어 쪽에 위치하여 베이스 라인 레이어의 파워를 조절하여, 양 레이어간의 파워 비를 맞출 수도 있다.
이 후 에더(adder) 는 각각의 레이어의 셀끼리 결합하는 과정을 수행할 수 있다. 파워 노말라이제이션 모듈(t8042)은 결합된 데이터들에 대하여 파워 노말라이제이션을 수행하여 출력할 수 있다. 어퍼 레이어에서 베이스라인 레이어로의 결합은 수신부의 복잡도를 고려하여 타임인터리버(또는 셀 인터리버) 이전에 이루어질 수 있다.
베이스 라인 레이어와 어퍼 레이어의 데이터들이 합쳐진 LDM 데이터(LDM 신호)는 전술한 타임 인터리버 등의 모듈/블록들을 통과할 수 있다. 즉, 이후 모듈들은 각 레이어가 공유할 수 있다. 따라서, 이 후 인터리빙 정도(interleaving depth)는 동일할 수 있다. 예를 들어 각 레이어에 대하여 타임 인터리버는 공유될 수 있으며, LDM 데이터는 전술한 타임 인터리버에 의해 처리될 수 있다. 즉, 전술한 바와 같이 S-PLP 의 경우에는 컨볼루셔널 인터리버를 포함하는 타임 인터리버가, M-PLP 의 경우에는 셀 인터리버, 블락 인터리버 및/또는 컨볼루셔널 인터리버를 포함하는 타임 인터리버가 사용될 수 있다. 베이스라인 레이어와 어퍼 레이어는 동일한 PLP 모드, 즉 S-PLP 또는 M-PLP 모드를 가질 수 있다. 도시된 LDM 인젝션 이후의 구조(t8030)에서는, 셀 인터리버가 타임 인터리버 외부에 위치하나 실시예에 따라 셀 인터리버는 타임 인터리버 내부에 위치할 수도 있다. 이 후 프레이밍, 주파수 인터리빙 또는 MISO(2D-eSFN) 등등의 추가 처리가 실시예에 따라 선택적으로 수행될 수 있다.
도 65 는 본 발명의 일 실시예에 따른 수신측 LDM 구조를 도시한 도면이다.
수신측 LDM 구조는, 전술한 송신측의 LDM 구조의 역과정으로서 수행될 수 있다. 베이스라인 레이어의 디코딩을 위해서는 어퍼 레이어를 먼저 상쇄(cancellation)시키는 것이 필요할 수 있다. 이를 위해서는 각 레이어 간의 충분한 수신 SNR 마진(margin) 이 필요할 수 있다. 도시된 실시예는 어퍼 레이어를 먼저 디코딩하고, 이를 이용하여 베이스라인 레이어에서 어퍼 레이어에 의한 간섭을 제거하여 베이스라인 레이어를 디코딩한다. 그러나, 실시예에 따라 먼저 베이스라인 레이어를 디코딩한 뒤, 이를 이용해 베이스라인 레이어에 의한 간섭을 제거하여 어퍼 레이어를 디코딩할 수도 있다.
도시된 수신측 LDM 구조에서, MISO 디코딩, 프레임 파싱 등등의 처리과정을 거친 뒤 타임 디인터리버에 의한 타임 디인터리빙이 수행될 수 있다. 도시된 실시예에서는 셀 디인터리버가 타임 디인터리버 외부에 위치하나, 전술한 바와 같이 셀 디인터리버는 타임 디인터리버 내부에 위치할 수도 있다.
먼저, 어퍼 레이어에 해당하는 데이터에 대하여 디코딩이 수행될 수 있다(t9010). 이 디코딩 과정은 전술한 BICM 디코더와 같이 성상도 디매퍼, 비트 디인터리버 및/또는 FEC 디코더를 통과함으로써 수행될 수 있다. 여기서 셀 투 비트 먹스는 생략될 수 있다. 이 과정을 통해 어퍼 레이어에 해당하는 데이터가 디코딩되어 출력될 수 있다(t9060).
이 후, 베이스라인 레이어에 해당하는 데이터에 대한 디코딩을 위한 간섭제거동작이 수행될 수 있다. 어퍼 레이어의 디코딩된 후의 데이터(t9060)은 다시 인코딩/모듈레이팅될 수 있다(t9020). 이 과정은 비트 인터리버 및/또는 성상도 매퍼에 의해 수행될 수 있다. 여기서 비트 투 셀 디먹스는 생략될 수 있다. 이 과정을 통해 베이스라인 레이어와 동기가 맞아질 수 있다.
베이스라인 레이어에 해당하는 데이터는 타임 디인터리빙을 마친 후 FEC 블락 버퍼로 전달되어, 어퍼 레이어 측이 디코딩될 때까지 대기할 수 있다(t9030). FEC 블락 버퍼의 베이스라인 레이어에 해당하는 데이터는, 다시 인코딩/모듈레이팅된 어퍼 레이어의 데이터를 이용하여 어퍼 레이어에 의한 간섭이 제거(cancellation)될 수 있다(t9040).
간섭제거동작이 수행되고 나면, 베이스라인 레이어의 데이터에 대한 복원 동작이 수행될 수 있다(t9050). 이 동작은 전술한 BICM 디코더와 같이 성상도 디매퍼, 비트 디인터리버 및/또는 FEC 디코더를 통과함으로써 수행될 수 있다. 여기서 셀 투 비트 먹스는 생략될 수 있다. 이 과정을 통해 베이스라인 레이어에 해당하는 데이터가, 어퍼레이어에 의한 간섭없이 디코딩되어 출력될 수 있다(t9070).
도시된 베이스라인 레이어의 복원동작(t9050)에서, 비트 디인터리버 전에 추가적인 버퍼가 위치할 수 있다. FEC 블락 버퍼는 어퍼 레이어의 디코딩이 끝날 때까지 대기하기 위한 용도일 수 있다. 그러나 이 추가적인 버퍼는, 어퍼 레이어와 베이스라인 레이어의 FEC 동기를 동일하게 맞추기 위함일 수 있다. 이를 통해 비트 디인터리버와 FEC 디코더를 위한 FEC 사이즈가 맞춰질 수 있다. 이 추가적인 버퍼의 위치는 실시예에 따라 변경될 수 있다.
디코딩된 어퍼레이어의 데이터와 베이스라인 레이어의 데이터(t9060, t9070)는 이후 각각의 레이어를 위한 아웃풋 포맷팅 모듈들에 의해 처리될 수 있다. 도시된 LDM 의 수신측 구조에서 성상도 매퍼와 성상도 디매퍼들은 실시예에따라 생략될 수 있다.
도 66 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 도시한 도면이다.
먼저, 타임 인터리버 내의 컨볼루셔널 인터리버의 입력은, 전술한 MU 들의 시퀀스일 수 있다. 이는 gq 로 표현될 수 있다. S-PLP 의 경우, 전술한 바와 같이 타임 인터리버는 컨볼루셔널 인터리버를 포함할 수 있다. 실시예에 따라 S-PLP 이고 페어와이즈 인터리빙이 사용되는 경우 타임 인터리버는 셀 투 메모리유닛 매퍼, 컨볼루셔널 인터리버 및/또는 메모리유닛 투 셀 디매퍼를 포함할 수 있다.
컨볼루셔널 인터리버는 Nrows 개의 행의 딜레이 라인을 가질 수 있다. 여기서, k 번째 라인은 k 개의 메모리 유닛들을 가질 수 있다(k = 0, 1,…, Nrows-1). 여기서의 메모리 유닛은 딜레이 라인에서 입력 MU 들을 저장하는 딜레이 엘레멘트를 의미할 수 있다. 컨볼루셔널 인터리버의 행의 개수 Ncolumns 는 Nrows-1 개 일 수 있다. 입력과 출력은 두 개의 커뮤테이터(commutator)에 의해 컨트롤될 수 있다. 이 커뮤테이터들은 하나의 심볼이 쓰여지거나 읽혀져 나가고 난 후, 각각 사이클릭(cyclic)하게 아래방향으로 스위칭해나갈 수 있다. 즉 제일 밑까지 스위칭된 상태에서 하나의 심볼/데이터가 쓰여지거나 읽혀져 나가고 나면 다시 첫번째 행으로 스위칭해갈 수 있다. 두 커뮤테이터들은 각각의 사이클에서, 같은 포지션 k 에 위치될 수 있다. 여기서 전체 메모리 유닛의 개수는 Nrows * (Nrows-1) / 2 개 일 수 있다.
입력 커뮤테이터가 k 포지션에 위치해 있는 경우, 입력 MU 인 gq 가 k 번째 딜레이 라인에 쓰여질 수 있다. 이 과정을 위해서는 먼저 k 번째 딜레이 라인의 딜레이 엘레멘트들은, 각각 저장하고 있던 메모리 컨텐츠(데이터)를 오른쪽의 딜레이 엘레멘트들로 쉬프팅시킬 수 있다. k 번째 딜레이 라인에서 가장 오른쪽에 있던 딜레이 엘레멘트는, 출력 커뮤테이터를 통해 저장하고 있던 데이터를 출력할 수 있다. 그 후 입력 MU 인 gq 가 k 번째 딜레이 라인의 가장 왼쪽의 딜레이 엘레멘트에 쓰여질 수 있다. 이와 같이 FIFO 프로세싱이 수행될 수 있다. 두 커뮤테이터는 쓰기 동작을 마친 후, (k+1 modulo Nrows) 번째 라인으로 사이클릭하게 이동할 수 있다.
전술한 바와 같이 MU 는 한 개 또는 두 개의 셀을 포함할 수 있다. 2개 이상의 셀이 MU 에 포함되는 경우 인터리빙 정도가 증가될 수 있다. 컨볼루셔널 인터리버의 행 크기는 시그널링에 의해 결정될 수 있다. LDM 시스템의 경우 타임 인터리버를 공유하므로 각 레이어가 겪는 컨볼루셔널 인터리버의 정도(depth)는 동일할 수 있다.
도 67 은 본 발명의 일 실시예에 따른 S-PLP 에서의 컨볼루셔널 인터리버를 위한 시그널링 정보를 도시한 도면이다.
본 발명은 도시된 4 개의 시그널링 정보를 제안하며, 이 시그널링 정보들은 LDM 이 활용되는 경우에도 사용될 수 있다.
PLP_NUM_TI_ROWS 는 컨볼루셔널 인터리버의 행의 사이즈, 즉 Nrows 를 나타낼 수 있다. 행의 사이즈를 시그널링함으로써 컨볼루셔널 인터리버의 전체 구조가 결정될 수 있다. 본 필드의 값은 PLP 에 따라 결정되는 값으로서, L1 포스트의 컨피겨러블(configurable) 파트 또는 PLS2 의 스태틱 파트를 통해 전달될 수 있다. 본 필드는 2 비트의 크기를 가질 수 있으며 도시된 바와 같이 00 의 값을 가지는 경우 1024 개의 행, 01 의 값을 가지는 경우 887개의 행, 10 의 값을 가지는 경우, 724 개의 행, 11 의 값을 가지는 경우 512 개의 행이 컨볼루셔널 인터리버에 포함됨을 시그널링할 수 있다(t11010). 수신측에서는 이 필드를 통하여 컨볼루셔널 인터리버의 구조를 알 수 있다.
PLP_TI_START_ROW 는 전송되는 신호 프레임의 시작점에서, 컨볼루셔널 인터리버의 셀렉터(커뮤테이터)가 어느 위치에 있는지를 지시할 수 있다. 본 필드는 신호 프레임마다 달라지는 값이므로 L1 포스트의 다이나믹(dynamic) 파트 또는 PLS2 의 다이나믹 파트를 통해 전달될 수 있다. 본 필드는 11 비트의 크기를 가질 수 있다. 수신측에서는 이 필드를 통하여 신호 프레임의 첫번째 셀이 컨볼루셔널 디인터리버의 적절한 커뮤테이터에 위치될 수 있다.
PLP_TI_FECFRAME_START_LL 는 전송되는 신호 프레임의 첫번째 완전한(complete) 어퍼 레이어의 FEC 프레임의 시작점을 지시할 수 있다. 즉, 어퍼 레이어를 통과하는 첫 FEC 프레임의 시작점이 본 필드에 의해 지시될 수 있다. 이 시작점은 셀 인덱스의 형태로 지시될 수 있다. 본 필드는 신호 프레임마다 달라지는 값이므로 L1 포스트의 다이나믹(dynamic) 파트 또는 PLS2 의 다이나믹 파트를 통해 전달될 수 있다. 본 필드는 15 비트의 크기를 가질 수 있다. 수신측에서는 이 필드를 통하여 어퍼 레이어의 첫 FEC 프레임의 시작점을 알 수 있다.
현재와 다음 신호 프레임에 완전하게 등장하는 FEC 프레임을 시그널링하기 위해서, 몇가지 조건이 충족될 필요가 있다. 본 필드가 지시하는 시작점을 n 이라고 할 때, 신호 프레임의 n 번째 셀을 위한 행 인덱스를 Rs 라고 할 수 있다. Rs 는 (PLP_TI_FECFRAME_START + PLP_TI_START_ROW) 와 Nrows 를 모듈로 연산한 값으로 정의될 수 있다. 이 때, PLP_TI_FECFRAME_START 는 Rs * (Nrows + 1) 보다 크거나 같아야 전술한 조건이 충족될 수 있다. FEC 프레임의 시작점이 전술한 조건을 충족하지 못할 경우, 즉 같은 FEC 프레임에 속한 셀이 이전에 전송된 신호 프레임에도 속하는 경우에는, 다음 FEC 프레임의 시작점이 전술한 조건을 충족하는지 체크될 수 있다. 이는 컨볼루셔널 인터리버의 지연시키는 성질에 의한 것일 수 있다.
PLP_TI_FECFRAME_START_UL 는 전송되는 신호 프레임의 첫번째 완전한 베이스라인 레이어의 FEC 프레임의 시작점을 지시할 수 있다. 이는 전술한 PLP_TI_FECFRAME_START_LL 와 같되, 베이스라인 레이어에 관한 필드라는 점이 다르다. 이 두 필드가 지시하는 레이어는 실시예에 따라 서로 바뀔 수 있다. 각 레이어의 FEC 프레임의 시작점은 서로 다를 수 있다.
도 68 은 본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법을 도시한 도면이다.
본 발명의 일 실시예에 따른 방송 신호를 전송하는 방법은, 복수개의 PLP 의 데이터를 인코딩하는 단계, 복수개의 PLP 의 인코딩된 데이터를 처리하는 단계 및/또는 웨이브폼 모듈레이팅 및 전송하는 단계를 포함할 수 있다.
본 실시예에서, 전술한 인코더는 복수개의 PLP 내의 데이터를 인코딩할 수 있다(t12010). 여기서 PLP 는 DP 로 불릴 수도 있다. 여기서, 인코더는 전술한 BICM 인코더에 해당할 수 있다. 실시예에 따라, BICM 인코더는 FEC 인코더, 비트 인터리버 및/또는 성상도 매퍼를 포함할 수 있다. 실시예에 따라 BICM 인코더는 셀 인터리버, 타임 인터리버를 포함하지 않을 수 있다.
인코딩된 복수개의 PLP 내의 데이터는 프레이밍&인터리빙 블락에 의하여 프로세싱될 수 있다(t12020). 여기서 프레이밍&인터리빙 블락은 전술한 바와 같다. 본 프로세싱에 의하여 적어도 하나의 신호 프레임이 출력될 수 있다. 실시예에 따라, 프레이밍&인터리빙 블락이 인코딩된 데이터를 프로세싱하는 단계는, 타임 인터리버가 복수개의 PLP 내의 데이터를 타임 인터리빙하는 단계, 프레이머가 타임 인터리버된 데이터를 적어도 하나의 신호 프레임으로 프레임 매핑하는 단계 및/또는 주파수 인터리버가 신호 프레임의 데이터를 주파수 인터리빙하는 단계를 더 포함할 수 있다.
이 후, 웨이브폼 변조에 의하여 전술한 적어도 하나의 신호 프레임의 데이터들이 변조될 수 있다(t12030). 웨이브폼 변조는 웨이브폼 생성 블락에 의하여 수행될 수 있으며, 이는 실시예에 따라 OFDM 모듈, 웨이브폼 모듈 등으로 불릴 수도 있다. 웨이브폼 생성 블락의 동작에 의하여, 웨이브폼 변조된 데이터를 포함하는 방송 신호가 전송될 수 있다. 웨이브폼 생성 블락은 실시예에 따라 적어도 하나의 안테나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 전술한 복수개의 PLP 내의 데이터를 인코딩하는 단계는 제 1 레이어의 적어도 하나의 PLP 내의 데이터를 인코딩하는 단계 및/또는 제 2 레이어의 나머지 PLP 내의 데이터를 인코딩하는 단계를 포함할 수 있다. 전술한 LDM 구조에 따라, 각 레이어별로 PLP 의 인코딩이 수행될 수 있다. 두 개 혹은 그 이상의 레이어에 대하여, 각각의 레이어에 해당하는 PLP 에 대하여 인코딩이 수행될 수 있다. 실시예에 따라 각 레이어에서 각각 하나의 PLP 가 인코딩되거나, 하나 이상의 PLP 가 인코딩될 수 있다. 각각의 레이어에서의 인코딩은 인코더 내의 제 1 인코더, 제 2 인코더에 의해 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법은, 제 1 레이어 및 제 2 레이어를 합치는(combining) 단계를 더 포함할 수 있다. 이는 인젝션 블락 또는 LDM 인젝션 블락에 의해 수행될 수 있다. 이 합치는 단계는 타임 인터리빙 이전에 수행될 수 있다. 제 1 레이어 및 제 2 레이어에서 인코딩된 데이터는 타임 인터리빙이 수행되기 전에 인젝션 블락에 의해 합쳐질 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 합치는(combining) 단계는, 제 2 레이어의 인젝션 레벨을 컨트롤하는 단계, 제 1 레이어와 컨트롤된 제 2 레이어를 합치는 단계 및/또는 합쳐진 데이터의 총 파워를 노말라이제이션하는 단계를 포함할 수 있다. 여기서, 각 단계는 인젝션 레벨 컨트롤러, 에더(adder) 및/또는 파워 노말라이저에 의해 수행될 수 있다. 여기서, 제 2 레이어의 인젝션 레벨 컨트롤링은, 제 1 레이어에 대한(relative to) 제 2 레이어의 파워를 감소시킴으로써 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 제 1 레이어에서 수행되는 인코딩은 제 2 레이어에서 수행되는 인코딩에 비해 더 강건하도록 수행될 수 있다. 이를 위해, 제 1, 2 레이어에서의 파라미터들의 조합이 결정될 수 있다. 여기서, 파라미터들의 조합은 모듈레이션 및/또는 코드레이트, 즉 MODCOD 등을 의미할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 타임 인터리빙은 컨볼루셔널 인터리빙을 포함할 수 있다. 이 컨볼루셔널 인터리빙은 컨볼루셔널 인터리버에 의해 수행될 수 있다. 즉, 타임 인터리버는 컨볼루셔널 인터리버를 포함할 수 있다. 이러한 타임 인터리버 구조는 LDM 이 활용되는 경우의 구조일 수 있다. 이 컨볼루셔널 인터리빙은 합쳐진 제 1, 2 레이어의 데이터에 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 제 1 레이어는 전술한 코어 레이어, 제 2 레이어는 전술한 인핸스드 레이어일 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 전술한 타임 인터리버가 타임 인터리빙하는 단계는, 셀 인터리버가 PLP 내의 데이터를 셀 인터리빙하는 단계, 블락 인터리버가 PLP 내의 데이터를 블락 인터리빙하는 단계 및/또는 컨볼루셔널 인터리버가 PLP 내의 데이터를 컨볼루셔널 인터리빙하는 단계를 더 포함할 수 있다. 셀 인터리버, 블락 인터리버 및/또는 컨볼루셔널 인터리버는 전술한 타임 인터리버에 포함될 수 있다. 이러한 타임 인터리버 구조는 LDM 이 활용되지 않는 경우의 구조일 수 있다. 이러한 타임 인터리버 구조는 PLP 가 복수개인 경우에 사용되는 구조일 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 전술한 블락 인터리빙은 FEC 블락을 메모리에 컬럼 와이즈로 쓰고, 쓰여진 FEC 블락의 MU 들을 다이고날 와이즈로 읽는 단계를 포함할 수 있다. 쓰기 동작에 있어서, 메모리 상에서 가상 FEC 블락이 쓰여진 실제 데이터 FEC 블락의 앞쪽에 위치할 수 있다. 읽기 동작에 있어서, 가상 FEC 블락의 가상 MU 들은 읽어지지 않고 스킵될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 전송하는 방법에서, 각각의 MU 는 하나 또는 두개의 연속된 셀들을 포함할 수 있다. 이는 성상도 매핑에서의 모듈레이션 오더에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 방송 신호를 수신하는 방법을 설명한다. 본 방법은 도면에 도시되지 아니하였다.
본 발명의 일 실시예에 따른 방송 신호를 수신하는 방법은, 방송 신호를 수신하고 웨이브폼 복조하는 단계, 신호 프레임 내의 데이터를 프로세싱하는 단계 및/또는 PLP 내의 데이터를 디코딩하는 단계를 포함할 수 있다.
먼저, 웨이브폼 블락이 적어도 하나의 신호 프레임을 가지는 방송 신호를 수신할 수 있다. 웨이브폼 블락은 송신측의 웨이브폼 생성 블락에 대응하는 수신측 블락일 수 있다. 웨이브폼 블락은 신호 프레임 내의 데이터를 디모듈레이팅할 수 있다.
그 후, 파싱&디인터리빙 블락은 적어도 하나의 신호 프레임 내의 디모듈레이팅된 데이터를 프로세싱할 수 있다. 파싱&디인터리빙 블락은 송신측의 프레이밍&인터리빙 블락에 대응하는 수신측 블락일 수 있다. 파싱&디인터리빙 블락은 프레이밍&인터리빙 블락의 역과정을 수행할 수 있다. 이 프로세싱 동작에 의해 복수개의 PLP 가 출력될 수 있다. 파싱&디인터리빙 블락의 프로세싱하는 단계는, 주파수 디인터리버가 적어도 하나의 신호 프레임 내의 데이터를 주파수 디인터리빙하는 단계, 프레임 파서가 적어도 하나의 신호 프레임으로부터 PLP를 프레임 파싱하는 단계 및/또는 타임 디인터리버가 PLP 내의 데이터를 타임 디인터리빙하는 단계를 더 포함할 수 있다. 즉, 파싱&디인터리빙 블락은 주파수 디인터리버, 프레임 파서 및/또는 타임 디인터리버를 더 포함할 수 있다. 주파수 디인터리버, 프레임 파서 및/또는 타임 디인터리버는, 송신측의 주파수 인터리버, 프레이머, 타임 인터리버에 대응되는 수신측 모듈로서, 각 송신측 모듈의 역과정을 수행할 수 있다.
이 후, 디코더는 복수개의 PLP 내의 데이터를 디코딩할 수 있다. 여기서, 디코더는 송신측의 인코더 내지 BICM 인코더에 대응하는 수신측 블락일 수 있다. 디코더는 성상도 디매퍼, 비트 디인터리버 및/또는 FEC 디코더를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 방송 신호를 수신하는 방법은, 타임 디인터리빙된 데이터를 제 1 레이어와 제 2 레이어로 나누는 단계를 더 포함할 수 있다. 이는 각 레이어별 디코딩이 수행되기 전에 이뤄질 수 있다. LDM 인젝션 블락에 대응하는 수신측 모듈인 LDM 스플릿팅 블락이 이 동작을 수행할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 디코딩하는 단계는 제 2 레이어의 적어도 하나의 PLP 를 디코딩하고, 제 1 레이어의 나머지 PLP 를 디코딩하는 동작을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 제 1 레이어의 나머지 PLP 를 디코딩하는 동작은, 먼저, 디코딩된 제 2 레이어를 재 인코딩하고, 재 인코딩된 제 2 레이어를 이용하여 제 2 레이어에 의한 간섭을 제 1 레이어로부터 제거하고, 간섭이 제거된 제 1 레이어의 데이터에 대하여 디코딩을 수행하는 동작을 포함할 수 있다. 각 단계는 각각 재 인코더(re-encoder), 간섭 제거기(interference remover) 및/또는 내부 디코더(inner decoder)에 의해 수행될 수 있다. 이 내부 블락들은 전술한 LDM 스플릿팅 블락, 스플릿팅 블락에 포함될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 제 1 레이어에서 수행되는 인코딩은 제 2 레이어에서 수행되는 인코딩에 비해 더 강건하도록 수행되어 있을 수 있다. 이를 위해, 제 1, 2 레이어에서의 파라미터들의 조합이 결정될 수 있다. 여기서, 파라미터들의 조합은 모듈레이션 및/또는 코드레이트, 즉 MODCOD 등을 의미할 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 타임 디인터리빙은 컨볼루셔널 디인터리빙을 포함할 수 있다. 이 컨볼루셔널 디인터리빙은 컨볼루셔널 디인터리버에 의해 수행될 수 있다. 즉, 타임 디인터리버는 컨볼루셔널 디인터리버를 포함할 수 있다. 이러한 타임 디인터리버 구조는 LDM 이 활용되는 경우의 구조일 수 있다. 이 컨볼루셔널 디인터리빙은 레이어 스플릿팅 이전에 수행될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 제 1 레이어는 전술한 코어 레이어, 제 2 레이어는 전술한 인핸스드 레이어일 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 전술한 타임 디인터리빙하는 단계는, 컨볼루셔널 디인터리버가 복수개의 PLP 내의 데이터를 컨볼루셔널 디인터리빙하는 단계, 블락 디인터리버가 복수개의 PLP 내의 데이터를 블락 디인터리빙하는 단계, 셀 디인터리버가 복수개의 PLP 내의 데이터를 셀 디인터리빙하는 단계를 더 포함할 수 있다. 이러한 타임 디인터리버 구조는 LDM 이 활용되지 않는 경우의 구조일 수 있다. 이러한 타임 디인터리버 구조는 PLP 가 복수개인 경우에 사용되는 구조일 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 전술한 블락 디인터리빙은 FEC 블락을 메모리에 다이고날 와이즈로 쓰고, 쓰여진 FEC 블락의 MU 들을 컬럼 와이즈로 읽는 단계를 포함할 수 있다. 쓰기 동작에 있어서, 메모리 상에서 가상 FEC 블락이 쓰여진 실제 데이터 FEC 블락의 앞쪽에 위치할 수 있다. 읽기 동작에 있어서, 가상 FEC 블락의 가상 MU 들은 읽어지지 않고 스킵될 수 있다.
본 발명의 또 다른 실시예에 따른 방송 신호를 수신하는 방법에서, 각각의 MU 는 하나 또는 두개의 연속된 셀들을 포함할 수 있다. 이는 성상도 매핑에서의 모듈레이션 오더에 따라 결정될 수 있다.
전술한 단계들은 실시예에 따라 생략되거나, 유사/동일한 동작을 수행하는 다른 단계에 의해 대체될 수 있다.
도 69 는 본 발명의 일 실시예에 따른 방송 신호를 전송하는 장치를 도시한 도면이다.
본 발명의 일 실시예에 따른 방송 신호를 전송하는 장치는 전술한 인코더, 프레이밍&인터리빙 블락 및/또는 웨이브폼 생성 블락을 포함할 수 있다. 타임 인터리버는 셀 인터리버, 블락 인터리버 및/또는 컨볼루셔널 인터리버를 더 포함할 수 있다. 인코더는 FEC 인코더, 비트 인터리버 및/또는 성상도 매퍼를 더 포함할 수 있다. 각각의 블락, 모듈들은 전술한 바와 같다.
본 발명의 일 실시예에 따른 방송 신호를 전송하는 장치 및 그 내부 모듈/블락들은, 전술한 본 발명의 방송 신호를 전송하는 방법의 실시예들을 수행할 수 있다.
본 발명의 일 실시예에 따른 방송 신호를 수신하는 장치를 설명한다. 본 발명의 일 실시예에 따른 방송 신호를 수신하는 장치는 도시되지 않았다.
본 발명의 일 실시예에 따른 방송 컨텐츠를 수신하는 장치는 전술한 웨이브폼 블락, 프레임 파서, 타임 디인터리버 및/또는 디코더를 포함할 수 있다. 타임 디인터리버는 컨볼루셔널 디인터리버, 블락 디인터리버 및/또는 셀 디인터리버를 포함할 수 있다. 디코더는 성상도 디매퍼, 비트 디인터리버 및/또는 FEC 디코더를 더 포함할 수 있다. 각각의 블락, 모듈들은 전술한 바와 같다.
본 발명의 일 실시예에 따른 방송 신호를 수신하는 장치 및 그 내부 모듈/블락들은, 전술한 본 발명의 방송 신호를 수신하는 방법의 실시예들을 수행할 수 있다.
전술한 방송 신호를 전송하는 장치 및 방송 신호를 수신하는 장치 내부의 블락/모듈 등은 메모리에 저장된 연속된 수행과정들을 실행하는 프로세서들일 수 있고, 실시예에 따라 장치 내/외부에 위치하는 하드웨어 엘레멘트들일 수 있다.
전술한 모듈들은 실시예에 따라 생략되거나, 유사/동일한 동작을 수행하는 다른 모듈에 의해 대체될 수 있다.
모듈 또는 유닛은 메모리(또는 저장 유닛)에 저장된 연속된 수행과정들을 실행하는 프로세서들일 수 있다. 전술한 실시예에 기술된 각 단계들은 하드웨어/프로세서들에 의해 수행될 수 있다. 전술한 실시예에 기술된 각 모듈/블락/유닛들은 하드웨어/프로세서로서 동작할 수 있다. 또한, 본 발명이 제시하는 방법들은 코드로서 실행될 수 있다. 이 코드는 프로세서가 읽을 수 있는 저장매체에 쓰여질 수 있고, 따라서 장치(apparatus)가 제공하는 프로세서에 의해 읽혀질 수 있다.
설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시 예들을 병합하여 새로운 실시 예를 구현하도록 설계하는 것도 가능하다. 그리고, 통상의 기술자의 필요에 따라, 이전에 설명된 실시 예들을 실행하기 위한 프로그램이 기록되어 있는 컴퓨터에서 판독 가능한 기록 매체를 설계하는 것도 본 발명의 권리범위에 속한다.
본 발명에 따른 장치 및 방법은 상술한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
한편, 본 발명이 제안하는 방법을 네트워크 디바이스에 구비된, 프로세서가 읽을 수 있는 기록매체에, 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 기록매체는 프로세서에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 프로세서가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한, 인터넷을 통한 전송 등과 같은 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한, 프로세서가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 프로세서가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
그리고, 당해 명세서에서는 물건 발명과 방법 발명이 모두 설명되고 있으며, 필요에 따라 양 발명의 설명은 보충적으로 적용될 수가 있다.
본 발명의 사상이나 범위를 벗어나지 않고 본 발명에서 다양한 변경 및 변형이 가능함은 당업자에게 이해된다. 따라서, 본 발명은 첨부된 청구항 및 그 동등 범위 내에서 제공되는 본 발명의 변경 및 변형을 포함하는 것으로 의도된다.
본 명세서에서 장치 및 방법 발명이 모두 언급되고, 장치 및 방법 발명 모두의 설명은 서로 보완하여 적용될 수 있다.
발명의 실시를 위한 형태
다양한 실시예가 본 발명을 실시하기 위한 최선의 형태에서 설명되었다.
본 발명은 일련의 방송 신호 제공 분야에서 이용된다.
본 발명의 사상이나 범위를 벗어나지 않고 본 발명에서 다양한 변경 및 변형이 가능함은 당업자에게 자명하다. 따라서, 본 발명은 첨부된 청구항 및 그 동등 범위 내에서 제공되는 본 발명의 변경 및 변형을 포함하는 것으로 의도된다.
Claims (4)
- PLP(Physical Layer Pipe)들에 의해 전송되는 데이터를 포함하는 적어도 하나의 신호 프레임을 포함하는 방송 신호를 수신하는 단계;
상기 적어도 하나의 신호 프레임 내 데이터를 디모듈레이팅하는 단계;
각 TI 블록에 기초하여 상기 적어도 하나의 신호 프레임 내 데이터를 타임 디인터리빙하는 단계,
상기 각 TI 블록은 상기 데이터를 포함하는 FEC(Forward Error Correction) 블록들을 포함하고,
상기 타임 디인터리빙은 메모리 어드레스에 기반하여 수행되고,
상기 메모리 어드레스가 버츄얼 FEC 블록들 내 버츄얼 셀에 대응하는 경우, 상기 버츄얼 셀은 스킵되고,
상기 PLP들 중 제 1 PLP는 제 1 레이어 데이터 및 제 2 레이어 데이터에 기반하여 생성된 컴바인드 PLP(combined PLP)이고, 상기 제 1 레이어 데이터의 코드레이트는 상기 제 2 레이어 데이터의 코드레이트와 다름;
상기 타임 디인터리빙된 데이터를 디코딩하는 단계;
를 포함하는 방송 신호 수신 방법.
- 제 1항에 있어서,
상기 타임 디인터리빙된 데이터를 디코딩하는 단계는, 상기 타임 디인터리빙된 데이터를 전송하는 상기 PLP들 중 상기 제 1 PLP로부터 상기 제 1 레이어 데이터를 디코딩하고, 상기 제 1 레이어 데이터에 기초하여 상기 제 1 PLP로부터 상기 제 2 레이어 데이터를 디코딩하는,
방송 신호 수신 방법.
- PLP(Physical Layer Pipe)들에 의해 전송되는 데이터를 포함하는 적어도 하나의 신호 프레임을 포함하는 방송 신호를 수신하는 튜너;
상기 적어도 하나의 신호 프레임 내 데이터를 디모듈레이팅하는 디모듈레이터;
각 TI 블록에 기초하여 상기 적어도 하나의 신호 프레임 내 데이터를 타임 디인터리빙하는 타임 디인터리버,
상기 각 TI 블록은 상기 데이터를 포함하는 FEC(Forward Error Correction) 블록들을 포함하고,
상기 타임 디인터리버는 메모리 어드레스에 기반하여 상기 데이터를 타임 디인터리빙하고,
상기 메모리 어드레스가 버츄얼 FEC 블록들 내 버츄얼 셀에 대응하는 경우, 상기 버츄얼 셀은 스킵되고,
상기 PLP들 중 제 1 PLP는 제 1 레이어 데이터와 제 2 레이어 데이터에 기반하여 생성된 컴바인드 PLP(combined PLP)이고, 상기 제 1 레이어 데이터의 코드레이트는 상기 제 2 레이어 데이터의 코드레이트와 다름;
상기 타임 디인터리빙된 데이터를 디코딩하는 디코더;
를 더 포함하는 방송 신호 수신 장치.
- 제 3 항에 있어서,
상기 디코더는 상기 타임 디인터리빙된 데이터를 전송하는 상기 PLP들 중 상기 제 1 PLP로부터 상기 제 1 레이어 데이터를 디코딩하고, 상기 제 1 레이어 데이터에 기초하여 상기 제 1 PLP로부터 상기 제 2 레이어 데이터를 디코딩하는,
방송 신호 수신 장치.
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