KR101580162B1 - 신호 송수신 장치 및 방법 - Google Patents

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Abstract

본 발명은 신호를 송신 및 수신하는 방법 및 그에 대응하는 장치에 대한 것이다. 또한, 본 발명은 프리앰블 심볼들의 L1 헤더로부터 타임-디인터리빙 뎁스를 나타내는 필드를 획득하는 방법에 관한 것이다.

Description

신호 송수신 장치 및 방법{Apparatus For Transmitting And Receiving A Signal And Method Of Tranmsitting And Receiving A Signal}

본 발명은 신호의 송수신 방법 및 신호의 송수신 장치에 대한 것으로, 특히 데이터 전송 효율을 개선할 수 있는 신호 송수신 방법 및 장치에 대한 것이다.

디지털 방송 기술이 발전함에 따라, 사용자들은 고 해상도 (HD; High Definition)의 동영상을 수신할 수 있게 되었다. 압축 알고리즘의 지속적인 발전과 높은 성능의 하드웨어로 인해, 향후에는 사용자에게 더 좋은 환경이 제공될 수 있다. DTV(Digital Television) 시스템은 디지털 방송 신호를 수신하여 사용자에게 비디오 신호 및 오디오 신호뿐만 아니라 다양한 부가 서비스를 제공할 수 있다.

DVB(Digital Video Broadcasting)-C2 는 2세대 전송 시스템의 DVB 계열에 포함되는 3번째 설명(specification)이다. 1994년에 개발되어, 오늘날 DVB-C는 전 세계적으로 5천만 이상의 케이블 튜너들에서 사용되고 있다. 다른 DVB 2 세대 시스템과 함께, DVB-C2는 LDPC(Low-density parity-check) 및 BCH 코드들의 조합을 사용한다. 이러한 강력한 FEC(Forward Error Correction)는 DVB-C 시스템에 비해 약 5dB의 CNR(Carrier-to-Noise ratio) 성능 개선을 제공할 수 있다. 적절한 비트-인터리빙 스킴은 FEC 시스템의 전반적인 로버스트니스(robustness)를 최적화할 수 있다. 헤더에 의해 확장되어, 프레임들은 PLP(Physical Layer Pipe)라고 지칭될 수 있다. 하나 또는 하나 이상의 이 PLP들이 데이터 슬라이스로 멀티플렉싱될 수 있다. 각각의 슬라이스에 2 디멘져널(dimensional) 인터리빙(타임 도메인 및 프리퀀시 도메인)이 적용되어, 수신기는 단일의 프리퀀시 인그레스(ingress)와 같은 프리퀀시 선택적 간섭 및 버스트 손상의 영향을 제거할 수 있다.

디지털 방송 기술의 발전과 함께, 비디오 신호 및 오디오 신호와 같은 서비스에 대한 요구가 증가하고, 방송 채널의 수 또는 사용자에 의해 요구되는 데이터의 사이즈가 점차 증가하였다.

따라서, 본 발명은 신호 송수신 방법 및 장치를 제거하여 관련 기술의 단점 및 한계로 인한 하나 이상의 문제들을 실질적으로 제거하는 것을 목적으로 한다.

본 발명의 목적은 데이터 전송 효율을 증진시킬 수 있는 신호 송수신 방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 서비스를 구성하는 비트들의 에러 정정 능력을 개선할 수 있는 신호 송수신 방법 장치를 제공하는 것이다.

본 발명이 다른 이점, 목적 및 구성이 이하에서 이어지는 명세서에서 제공될 것이며, 이하의 실시예에 의해 당업자에게 이해될 수 있을 것이다. 본 발명의 다른 목적, 이점들은 이하의 작성된 명세서 및 청구항들뿐만 아니라 첨부된 도면들에 의해 획득되고 인식될 수 있을 것이다.

상술한 목적을 달성하기 위해, 본 발명의 일 실시예로서, 방송 신호를 송신하는 방법에 있어서, 프리앰블 데이터를 인코딩하는 단계; 상기 인코딩된 프리앰블 데이터를 타임 인터리빙하여 L1(Layer 1) TI 블록을 출력하는 단계; L1 TI 모드 정보에 따라서 상기 L1 TI 블록 앞단에 L1 헤더를 삽입하는 단계; 상기 프리앰블 심볼들에 따라서 신호 프레임을 빌딩하는 단계로서, 상기 프리앰블 심볼들은 적어도 하나의 L1 TI 블록 및 L1 헤더를 포함하는, 상기 빌딩 단계; 상기 신호 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 모듈레이팅하는 단계; 및 상기 신호 프레임을 전송하는 단계를 포함하며, 상기 L1 헤더는, 상기 프리앰블 데이터에 대한 타임 인터리빙 뎁스를 나타내는 L1 TI 모드 정보를 포함하고, 상기 타임 인터리빙 뎁스는 상기 타임 인터리빙에 대한 OFDM 심볼의 수에 해당하는, 방송 신호 송신 방법이 제시된다.

본 발명의 다른 일 실시예로서, 방송 신호를 수신하는 방법에 있어서, OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 방송 신호를 디모듈레이팅하는 단계; 상기 디모듈레이팅된 방송 신호로부터 신호 프레임을 획득하는 단계로서, 상기 신호 프레임은 프리앰블 심볼들 및 데이터 심볼들을 포함하고, 상기 프리앰블 심볼들은 적어도 하나의 L1 TI 블록 및 L1 헤더를 포함하고, 상기 L1 TI 블록은 상기 데이터 심볼들을 시그널링하는 L1 시그널링 정보를 포함하고, 상기 L1 헤더는 L1 TI 모드 정보에 따라서 상기 L1 TI 블록에 삽입된, 상기 획득 단계; 상기 L1 TI 블록을 타임 디인터리빙하는 단계; 및 상기 타임 디인터리빙된 L1 TI 블록을 디코딩하는 단계를 포함하며, 상기 L1 헤더는, 상기 프리앰블 데이터에 대한 타임 인터리빙 뎁스를 나타내는 L1 TI 모드 정보를 포함하고, 상기 타임 인터리빙 뎁스는 상기 타임 인터리빙에 대한 OFDM 심볼의 수에 해당하는, 방송 신호 수신 방법이 제공된다.

본 발명의 다른 일 실시예로서, 방송 신호를 송신하는 송신기에 있어서, 프리앰블 데이터를 인코딩하는 인코더; 상기 인코딩된 프리앰블 데이터를 타임 인터리빙하여 L1(Layer 1) TI 블록을 출력하는 타임 인터리버; L1 TI 모드 정보에 따라서 상기 L1 TI 블록 앞단에 L1 헤더를 삽입하는 L1 헤더 인서팅(inserting) 모듈; 상기 프리앰블 심볼들에 따라서 신호 프레임을 빌딩하는 프레임 빌더로서, 상기 프리앰블 심볼들은 적어도 하나의 L1 TI 블록 및 L1 헤더를 포함하는, 상기 프레임 빌더; 상기 신호 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 모듈레이팅하는 모듈레이터; 및 상기 신호 프레임을 전송하는 송신 유닛을 포함하며, 상기 L1 헤더는, 상기 프리앰블 데이터에 대한 타임 인터리빙 뎁스를 나타내는 L1 TI 모드 정보를 포함하고, 상기 타임 인터리빙 뎁스는 상기 타임 인터리빙에 대한 OFDM 심볼의 수에 해당하는, 방송 신호 송신기가 제공된다.

본 발명의 다른 일 실시예로서, 방송 신호를 수신하는 수신기에 있어서, OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 방송 신호를 디모듈레이팅하는 디모듈레이터; 상기 디모듈레이팅된 방송 신호로부터 신호 프레임을 획득하는 프레임 파서로서, 상기 신호 프레임은 프리앰블 심볼들 및 데이터 심볼들을 포함하고, 상기 프리앰블 심볼들은 적어도 하나의 L1 TI 블록 및 L1 헤더를 포함하고, 상기 L1 TI 블록은 상기 데이터 심볼들을 시그널링하는 L1 시그널링 정보를 포함하고, 상기 L1 헤더는 L1 TI 모드 정보에 따라서 상기 L1 TI 블록에 삽입된, 상기 프레임 파서; 상기 L1 TI 블록을 타임 디인터리빙하는 타임 디인터리버; 및 상기 타임 디인터리빙된 L1 TI 블록을 디코딩하는 디코더를 포함하며, 상기 L1 헤더는, 상기 프리앰블 데이터에 대한 타임 인터리빙 뎁스를 나타내는 L1 TI 모드 정보를 포함하고, 상기 타임 인터리빙 뎁스는 상기 타임 인터리빙에 대한 OFDM 심볼의 수에 해당하는, 방송 신호 수신기가 제공된다.

제안된 방법들과 장치들을 통해, 본 발명은 효율적인 디지털 전송 시스템 및 수신 시스템과 피지컬 레이어 스트럭처를 제안하였다.

본 발명에서는 ACM/VCM에 필요한 ModCod 정보만을 매 BB 프레임 헤더로서 전송하고, 나머지 피지컬 레이어 시그널링은 전송 프레임 헤더로 전송함으로써, 시그널링을 위한 오버헤드를 최소화하였다.

또한, 본 발명은 QAM을 변형시켜 보다 에너지 효율적인 혹은 보다 노이즈에 강인한 방송 통신 시스템의 구성을 가능하게 하였다. 방송 통신 시스템은 송신기, 수신기 및 이들의 조합을 모두 포함하며 이에 대한 실시예를 제안한다.

본 발명은 기존의 Non-uniform QAM을 보다 개선하여 보다 에너지 효율적인 혹은 보다 노이즈에 강인한 방송 통신 시스템의 구성을 가능하게 한다. 이보다 더욱 개선된 시스템을 위해 NU-MQAM과 MQAM을 사용하는 에러 정정 코드의 코드 레이트에 따라 사용하는 방법을 제안한다. 방송 통신 시스템은 송신기, 수신기 및 이들의 조합을 모두 포함하며 이에 대한 실시예를 제안한다.

본 발명에서는 채널 본딩 동안 시그널링 오버헤드를 최소화함으로써, 최대 3~4%의 오버헤드를 감소할 수 있는 L1 시그널링 방법을 제안한다.

이하에서 수반되는 도면들은, 발명의 이해를 제공하기 위한 본 출원의 일부로서, 상세한 설명과 함께 본 발명의 기술을 설명하기 위해 제공된다.
도 1은 유럽향 DVB-T 에서 사용되는 64-QAM(Quadrature Amplitude Modulation)의 실시예를 나타낸다.
도 2는 BRGC(Binary Reflected Gray Code)의 코딩 방법을 나타낸다.
도 3은 DVB-T에서 사용되는 수정된 64-QAM에 의한 가우시안에 가까운 아웃풋을 나타낸다.
도 4는 BRGC에서 리플렉티드(reflected) 페어(pair) 사이의 해밍(Hamming) 디스턴스를 나타낸다.
도 5는 각각 I 축 및 Q 축에 존재하는 리플렉티드 페어와 관련한 QAM의 특징을 나타낸다.
도 6은 BRGC의 리플렉티드 페어를 사용하는 수정된 QAM 방식의 실시예를 나타낸다.
도 7은 수정된 64/256/1-24/4096-QAM 방식의 실시예를 나타낸다.
도 8 내지 도 9는 BRGC의 리플렉티드 페어를 사용하는 수정된 64-QAM 방식의 실시예이다.
도 10 내지 도 11은 BRGC의 리플렉티드 페어를 사용하는 수정된 256-QAM 방식의 실시예이다.
도 12 내지 도 13은 BRGC(0~511)의 리플렉티드 페어를 사용하는 수정된 1024-QAM 방식의 실시예이다.
도 14 내지 도 15는 BRGC(512~1023)의 리플렉티드 페어를 사용하는 수정된 1024-QAM 방식의 실시예이다.
도 16 내지 도 17은 BRGC(0~511)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 18 내지 도 19는 BRGC(512~1023)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 20 내지 도 21은 BRGC(1024~1535)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 22 내지 도 23은 BRGC(1536~2047)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 24 내지 도 25는 BRGC(2048~2559)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 26 내지 도 27은 BRGC(2560~3071)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 28 내지 도 29는 BRGC(3072~3583)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 30 내지 도 31은 BRGC(3584~4095)의 리플렉티드 페어를 사용하는 수정된 4096-QAM 방식의 실시예이다.
도 32는 수정된 QAM 방식의 비트 매핑의 실시예로서, BRGC를 사용하여 수정된 256-QAM 방식의 실시예를 나타낸다.
도 33은 M-QAM을 넌-유니폼 성상도로 변환하는 실시예를 나타낸다.
도 34는 디지털 송신 전송 시스템의 실시예를 나타낸다.
도 35는 인풋 프로세서의 실시예를 나타낸다.
도 36은 베이스 밴드(BB; Base Band)에 포함될 수 있는 정보를 나타낸다.
도 37은 BICM의 실시예를 나타낸다.
도 38은 쇼트닝/펑처링 인코더의 실시예를 나타낸다.
도 39는 다양한 성상도를 적용하는 실시예를 나타낸다.
도 40은 기존의 시스템과의 호환성을 고려하는 다른 실시예를 나타낸다.
도 41은 L1 시그널링을 위한 프리앰블 및 PLP 데이터를 위한 데이터 심볼을 포함하는 프레임 구조의 실시예를 나타낸다.
도 42는 프레임 빌더의 실시예를 나타낸다.
도 43은 도 4에서 도시한 파일럿 인서팅 모듈(404)의 실시예를 나타낸다.
도 44는 SP의 구조의 실시예를 나타낸다.
도 45는 새로운 SP 구조 또는 파일럿 패턴(PP5')의 실시예를 나타낸다.
도 46은 제안된 PP5' 구조의 실시예를 나타낸다.
도 47은 데이터 심볼과 프리앰블의 관계에 대한 실시예를 나타낸다.
도 48은 데이터 심볼과 프리앰블의 관계에 대한 다른 실시예를 나타낸다.
도 49는 케이블 채널 딜레이 프로파일의 실시예를 나타낸다.
도 50은 z=56 및 z=112인 경우의 스캐터드(scattered) 파일럿 구조의 실시예를 나타낸다.
도 51은 OFDM에 기초한 모듈레이터의 실시예를 나타낸다.
도 52는 프리앰블 구조의 실시예를 나타낸다.
도 53은 프리앰블 디코딩의 실시예를 나타낸다.
도 54는 더욱 최적화된 프리앰블의 디자인을 위한 프로세스의 실시예를 나타낸다.
도 55는 프리앰블 구조의 다른 실시예를 나타낸다.
도 56은 프리앰블 디코딩의 다른 실시예를 나타낸다.
도 57은 프리앰블 구조의 실시에를 나타낸다.
도 58은 L1 디코딩의 실시예를 나타낸다.
도 59는 아날로그 프로세서의 실시예를 나타낸다.
도 60은 디지털 수신 시스템의 실시예를 나타낸다.
도 61은 수신기에서 사용되는 아날로그 프로세서의 실시예를 나타낸다.
도 62는 디모듈레이터의 실시예를 나타낸다.
도 63은 프레임 파서의 실시예를 나타낸다.
도 64는 BICM 디모듈레이터의 실시예를 나타낸다.
도 65는 쇼트닝/펑처링을 사용하는 LDPC 디코딩의 실시예를 나타낸다.
도 66은 아웃풋 프로세서의 실시예를 나타낸다.
도 67은 8 MHz의 L1 블록 반복 레이트의 실시예를 나타낸다.
도 68은 8 MHz의 L1 블록 반복 레이트의 다른 실시예를 나타낸다.
도 69는 7.61 MHz의 새로운 L1 블록 반복 레이트의 실시예를 나타낸다.
도 70은 프레임 헤더를 통해 전송되는 L1 시그널링의 실시예를 나타낸다.
도 71은 프리앰블 및 L1 구조의 시뮬레이션 결과에 대한 실시예를 나타낸다.
도 72는 심볼 인터리버의 실시예를 나타낸다.
도 73은 L1 블록 전송의 실시예를 나타낸다.
도 74는 프레임 헤더 내에서 전송되는 L1 시그널링의 다른 실시예를 나타낸다.
도 75는 프리퀀시 또는 타임 인터리빙/디인터리빙의 실시예를 나타낸다.
도 76은 도 3에서 도시된 BICM 모듈의 데이터 경로에서, ModCod 헤더 인서팅 모듈 (307)에서 FECFRAME 헤더로 전송되는 L1 시그널링의 오버헤드를 분석하는 테이블을 나타낸다.
도 77은 오버헤드를 최소화하기 위한 FECFRAME 헤더를 위한 구조의 실시예를 나타낸다.
도 78은 상술한 L1 보호(protection)의 BER(Bit Error Rate) 성능을 나타낸다.
도 79는 전송 프레임 및 FEC 프레임 구조의 실시예를 나타낸다.
도 80은 L1 시그널링의 실시예를 나타낸다.
도 81은 L1-프리 시그널링의 실시예를 나타낸다.
도 82는 L1 시그널링 블록의 구조에 대한 실시예를 타나낸다.
도 83은 L1 타임 인터리빙의 실시예를 나타낸다.
도 84는 모듈레이션 및 코드 정보의 추출에 대한 실시예를 나타낸다.
도 85는 L1-프리 시그널링의 다른 실시예를 나타낸다.
도 86은 프리앰블에서 전송되는 L1 시그널링 블록의 스케줄링에 대한 실시예를 나타낸다.
도 87은 파워 부스팅(boosting)이 고려된 L1-프리 시그널링의 실시예를 나타낸다.
도 88은 L1 시그널링의 실시예를 나타낸다.
도 89는 모듈레이션 및 코드 정보의 추출에 대한 다른 실시예를 나타낸다.
도 90은 모듈레이션 및 코드 정보의 추출에 대한 또 다른 실시예를 나타낸다.
도 91은 L1-프리 동기화(synchronization)의 실시예를 나타낸다.
도 92는 L1-프리 시그널링의 실시예를 나타낸다.
도 93은 L1 시그널링의 실시예를 나타낸다.
도 94는 L1 시그널링 경로의 실시예를 나타낸다.
도 95는 프레임 헤더 내에서 전송되는 L1 시그널링의 다른 실시예를 나타낸다.
도 96은 프레임 헤더 내에서 전송되는 L1 시그널링의 다른 실시예를 나타낸다.
도 97은 프레임 헤더 내에서 전송되는 L1 시그널링의 다른 실시예를 나타낸다.
도 98은 L1 시그널링의 실시예를 나타낸다.
도 99는 심볼 인터리버의 실시예를 나타낸다.
도 100은 도 99의 타임 인터리버의 인터리빙 성능을 나타낸다.
도 101은 심볼 인터리버의 실시예를 나타낸다.
도 102는 도 101의 타임 인터리버의 인터리빙 성능을 나타낸다.
도 103은 심볼 인터리버의 실시예를 나타낸다.
도 104는 타임 인터리빙의 다른 실시예를 나타낸다.
도 105는 도 104에서 도시된 방법을 사용하는 인터리빙의 결과를 나타낸다.
도 106은 도 105의 어드레싱 방법의 실시예를 나타낸다.
도 107은 L1 타임 인터리빙의 다른 실시예를 나타낸다.
도 108은 심볼 디인터리버의 실시예를 나타낸다.
도 109는 디인터리버의 다른 실시예를 나타낸다.
도 110은 심볼 디인터리버의 실시예를 나타낸다.
도 111은 타임 인터리빙을 위한 열 및 행 주소들의 실시예를 나타낸다.
도 112는 파일럿이 사용되지 않는 데이터 심볼 도메인에서 일반적인 블록 인터리빙의 실시예를 나타낸다.
도 113은 데이터 슬라이스를 사용하는 OFDM 송신기의 실시예를 나타낸다.
도 114는 데이터 슬라이스를 사용하는 OFDM 수신기의 실시예를 나타낸다.
도 115는 타임 인터리버 및 타임 디인터리버의 실시예를 나타낸다.
도 116은 OFDM 심볼들을 구성하는 실시예를 나타낸다.
도 117은 타임 인터리버(TI)의 실시예를 나타낸다.
도 118은 타임 인터리버(TI)의 실시예를 나타낸다.
도 119는 송신기에서의 프리앰블 스트럭처 및 수신기의 프리앰블 프로세싱을 나타내는 실시예이다.
도 120은 수신기에서 프리앰블로부터 L1_XFEC_FRAME을 획득하는 프로세싱을 나타내는 실시예이다.
도 121은 송신기에서의 프리앰블 스트럭처 및 수신기의 프리앰블 프로세싱을 나타내는 실시예이다.
도 122는 타임 인터리버(TI)의 실시예이다.
도 123은 데이터 슬라이스를 사용하는 OFDM 송신기의 실시예를 나타낸다.
도 124는 데이터 슬라이스를 사용하는 OFDM 수신기의 실시예를 나타낸다.
도 125는 타임 인터리버(TI)의 실시예를 나타낸다.
도 126은 타임 디인터리버(TDI)의 실시예를 나타낸다.
도 127은 타임 인터리버의 실시예를 나타낸다.
도 128은 프리앰블의 타임 인터리빙 및 디인터리빙 과정에 따른 신호 스트럭처의 실시예를 나타낸다.
도 129는 L1 헤더 시그널링에 포함되는 타임 인터리빙 뎁스 파라미터를 나타낸다.
도 130은 L1 헤더 시그널링, L1 스트럭처 및 패딩 방법의 실시예를 나타낸다.

이하에서, 수반된 도면에서 도시된 실시예들을 참조하여 본 발명의 실시예들에 대하여 상세히 설명하도록 한다. 도면에서 동일 또는 유사한 부분에 대하여는 가능한 동일한 참조 번호를 사용하도록 한다.

이하의 설명에서, "서비스"라는 용어는 신호 송신/수신 장비에 의해 송신/수신되는 방송 컨텐츠를 나타낸다.

기존의 BICM(Bit Interleaved Coded Modulation)을 사용한 방송 통신 환경에서 모듈레이션 방식으로 BRGC(Binary Reflected Gray Code)를 사용하는 QAM(Quadrature Amplitude Modulation) 방식을 사용한다. 도 1은 유럽의 디지털 방송(DVB-T)에서 사용되고 있는 64-QAM의 실시예이다.

BRGC는 도 2에 나타낸 방식을 사용하여 만들 수 있다. n 비트의 BRGC는 (n-1) 비트 BRGC의 역순인 리플렉티드(reflected) 코드를 (n-1) 비트 뒤쪽에 붙이고 원래 (n-1) 비트 앞에는 0을, 리플렉티드 코드 앞에는 1을 붙여서(add) 만들 수 있다. 이렇게 만들어진 BRGC 코드는 서로 인접한 코드 간의 해밍(Hamming) 디스턴스가 1이다. 또한, BRGC를 QAM에 적용할 경우, 성상도 상의 한 포인트와 그와 가장 가까운 4개의 인접한 포인트들 간의 해밍 디스턴스는 1을, 그보다 조금 더 떨어져 있는 또 다른 4개의 포인트들 간의 해밍 디스턴스는 2를 갖는다. 이러한 특정 성상도 포인트에서 인접한 다른 포인트들 간의 해밍 디스턴스 특징을 QAM에서 그레이 매핑 룰(Gray mapping rule)이라고 지칭하도록 한다.

AWGN(Additive White Gaussian Noise) 환경에 강인한 시스템을 만들기 위해, 송신기에서 출력되는 신호의 분포를 가우시안 분포에 가깝게 만들 수 있다. 이를 위해 기존에 사용되는 성상도 포인트의 배치를 변화시킬 수 있다. 도 3은 DVB-T에서 사용되는 64-QAM을 변화시켜 출력이 가우시안 분포에 근접하도록 만든 실시예이다. 이러한 성상도를 이하에서 넌-유니폼(Non-Uniform) QAM (NU-QAM)이라 지칭할 수 있다.

넌-유니폼 형태의 성상도를 만들기 위해서 가우시안 CDF(Cumulative Distribution Function)를 사용할 수 있다. 64, 256, 1024 QAM처럼 N의 제곱에 해당하는 N^2-QAM의 경우 이러한 QAM은 2개의 독립적인 N-QAM으로 분리할 수 있다. 가우시안 CDF를 N개의 같은 확률을 갖는 섹션으로 나누고 각 시그널 포인트가 한 섹션을 표현하게 하면 가우시안 분포를 갖는 성상도를 만들 수 있다. 즉, 새롭게 정의되는 넌-유니폼 N-QAM의 좌표 xj는 이하의 수학식 1과 같다.

Figure 112011062105516-pct00001

도 3은 상술한 방법을 사용하여 DVB-T의 64-QAM을 NU-64 QAM으로 변형한 실시예이다. 각각 I 축과 Q 축의 좌표를 상기 수식을 사용하여 변형하고 새롭게 정의된 좌표에 기존의 성상도 포인트들을 매핑한 결과이다. N^2 QAM이 아닌 32, 128, 512 QAM과 같은 크로스(cross) QAM인 경우, 그에 적당하도록 Pj를 수정하여 새로운 좌표를 구할 수 있다.

일 실시예로서, 본 발명은 BRGC의 성질을 사용하여 BRGC를 사용하는 QAM 방식을 수정할 수 있다. 도 4에서 나타낸 바와 같이, BRGC에서 리플렉티드 페어(Reflected Pairs) 간의 해밍 디스턴스는 각 코드의 가장 앞의 새로 추가되는 한 비트만 틀리므로 1이 된다. 도 5는 이러한 성질을 QAM에서 살펴본 것으로 각각 I 축과 Q 축을 기준으로 리플렉티드 페어가 존재한다. 그림 5에서 도시한 바와 같이, 리플렉티드 페어는 점선을 기준으로 양쪽에 존재한다.

QAM에서 존재하는 리플렉티드 페어를 이용하면 QAM에서의 그레이 매핑 룰을 유지하면서 QAM 성상도의 평균 파워를 낮출 수 있다. 다시 말해 평균 파워가 1로 평준화된(normalized) 성상도에서 성상도의 미니멈(minimum) 유클리디언 디스턴스를 보다 길게 할 수 있다. 이렇게 변형된 QAM을 방송/통신 시스템에서 사용할 경우 기존의 QAM을 사용한 시스템과 비교했을 때 같은 에너지를 사용하면서도 노이즈에 강인한 시스템을 구성하거나, 보다 적은 에너지를 사용하면서 동일한 성능을 갖는 시스템을 구성할 수 있다.

도 6은 BRGC의 리플렉티드 페어를 이용하여 QAM을 변형하는 방법을 나타내고 있다. 우선, 현재 성상도의 포인트들 중 가장 큰 파워를 갖고 있는 타겟 포인트를 찾는다(Find target point). 이 타겟 포인트가 이동할 수 있는 후보(candidate) 포인트는 타겟 포인트의 리플렉티드 페어의 옆 포인트가 된다. 그런 포인트들 중 가장 작은 파워를 갖고 있으면서 비어있는(아직 다른 포인트가 차지하고 있지 않은) 포인트를 찾아 타겟 포인트와 후보 포인트의 파워를 비교한다. 만약 후보 포인트의 파워가 더 작다면 타겟 포인트를 후보 포인트로 이동한다. 이러한 과정을 반복하여, 그레이 매핑 룰을 유지하면서도 성상도 상의 포인트들의 평균 파워가 최소가 될 때까지 반복한다.

도 7은 46/256/1024/4096-QAM의 수정 실시예를 나타낸다. 이 각각의 실시예에서의 그레이 매핑된 값은 각각 도 8~도 31에 해당한다. 이 실시예 외에도 파워 최적화를 동일하게 수행하는 다른 형태의 수정된 QAM이 가능하다. 이것은 한 타겟 포인트에서 움직일 수 있는 후보 포인트가 다수 존재하기 때문이다. 제안된 방법을 사용한 QAM의 수정은 실시예에서 나타난 64/256/1024/4096-QAM 외에도 128/512/2048-QAM과 같은 크로스 QAM은 물론 실시예보다 더 큰 사이즈의 QAM에도 적용이 가능하며, QAM 외의 다른 BRGC를 이용한 모듈레이션 방법에도 적용이 가능하다.

도 32는 256-QAM을 BRGC를 이용하여 수정한 QAM의 비트 매핑을 나타내고 있다. 도 32a 및 도 32b는 성상도에 매핑되는 코드의 MSB(Most Significant Bits)가 매핑된 상태를 나타낸다. 속이 찬 원으로 표기된 점들은 1이 매핑되었음을, 속이 빈 원으로 표기된 점들은 0이 매핑되었음을 나타낸다. 마찬가지의 방법으로 LSB(Least Significant Bits)까지 각 비트들은 그림 32의 (a)에서 (h)까지 순서에 따라 매핑된다. 수정된 QAM은 도 32에서 나타낸 바와 같이 MSB 바로 이후 비트(도 32의 (c) 및 (d))를 제외하고는 기존 QAM과 마찬가지로 I축 또는 Q축 만으로도 비트 디시전(decision)이 가능하다. 이러한 성질을 이용하여 기존 QAM을 위한 수신기에서 일부만을 수정한 간단한 수신기의 개발이 가능하다. 수신기에서 MSB 바로 이후의 비트를 결정할 때에만 I축 값과 Q축 값을 모두 살펴보고, 나머지 비트에 대해서는 I축 또는 Q축에 대해서만 계산을 하여 효율적인 수신기를 구현할 수 있다. 이러한 방식은 Approximate LLR, Exact LLR, 하드 디시전을 하는데 모두 적용이 가능하다.

상술한 BRGC의 성질을 이용하여 변형된 새로운 성상도(이하에서 MQAM이라 할 수 있다)를 이용하여 넌-유니폼 성상도(이하 NU-MQAM이라 할 수 있다)를 만들 수 있다. 상술한 가우시안 CDF를 이용한 수식에서 P_j를 MQAM에 맞도록 수정할 수 있다. MQAM도 QAM과 마찬가지로 I축과 Q축을 근간으로 하는 두 개의 PAM을 생각할 수 있다. 하지만, QAM에서 각 PAM 축의 한 값에 대응되는 포인트의 개수가 모든 값에서 동일했던 것에 반해 MQAM은 그 개수가 달라진다. 이때 M개의 성상도 포인트들로 구성된 MQAM에서의 PAM의 j번째 값에 대응되는 MQAM의 포인트의 개수를 n_j라 하면 P_j는 이하의 수학식 2와 같이 정의될 수 있다.

Figure 112011062105516-pct00002

수학식 2에서와 같이 정의된 P_j를 사용하여 MQAM을 넌-유니폼 성상도로 변형할 수 있다. 상술한 256-MQAM의 예제에서 P_j는 이하와 같이 정의된다.

Figure 112011062105516-pct00003

도 33은 MQAM을 넌-유니폼 성상도로 변형한 실시예이다. 이렇게 만들어진 NU-MQAM은 기존의 MQAM 수신기의 특성을 유지한 채 각 PAM의 좌표만 변경되어 있으므로 상술한 효율적인 수신기의 구현이 가능하다. 또한, 기존의 NU-QAM 방식보다 노이즈에 강인한 시스템의 구현이 가능하다. 보다 효율적인 방송 통신 시스템을 구성하기 위해서 MQAM 방식과 NU-MQAM 방식을 혼용하는 방식을 사용할 수도 있다. 즉 높은 코드 레이트의 에러 정정 코드를 사용하고 있는 상황에서는 MQAM을, 그렇지 않은 경우에는 NU-MQAM을 사용하여 보다 노이즈에 강인한 시스템을 구성할 수 있다. 이런 경우, 송신기에서는 현재 사용하고 있는 에러 정정 코드의 코드 레이트 정보를 수신기에 알려주어 수신기에서 어떤 형태의 모듈레이션이 사용되고 있는지를 알 수 있도록 하여 수신기가 현재 사용되고 있는 모듈레이션 방식에 맞도록 디모듈레이션을 수행하도록 할 수 있다.

도 34는 디지털 전송 시스템의 실시예를 나타낸다. 입력은 복수의 MPEG-TS 스트림 또는 GSE(General Stream Encapsulation) 스트림을 포함할 수 있다. 인풋 프로세서(Input Processor; 101)는 입력 스트림에 대해 전송 파라미터들을 추가하고, BICM 모듈(BICM; 102)은 전송 채널 상의 오류를 정정할 수 있도록 리던던시를 추가하고 데이터를 인터리빙한다. 프레임 빌더(Frame Builder; 103)는 피지컬 레이어 시그널링 정보와 파일럿 등을 추가하여 전송 프레임 구조를 완성하고, 모듈레이터(Modulator; 104)는 전송에 효율적인 방식으로 입력 심볼들을 모듈레이션한다. 아날로그 프로세서(Analog Process; 105)는 입력된 디지털 신호를 아날로그 신호로 변환하는데 필요한 과정들을 기술한다.

도 35는 인풋 프로세서의 실시예를 나타낸다. 입력되는 MPEG-TS 또는 GSE 스트림은 인풋 프로세서를 통해서 독립적으로 처리되는 n개의 스트림으로 변환된다. 이때 독립적으로 처리될 스트림은 여러 개의 서비스 컴포넌트를 포함하는 완전한 TS 프레임이 될 수도 있고, 하나의 서비스 컴포넌트(예를 들면 비디오 또는 오디오 등)만을 포함하는 최소 단위의 TS 프레임이 될 수도 있다. 또한, 여러 개 혹은 한 개의 서비스를 전송하는 GSE 스트림이 될 수 있다.

인풋 인터페이스 모듈들(Input interface; 202-1~n)은 베이스밴드 프레임을 구성하는데 필요한 만큼의 비트 수 단위로 입력 데이터를 슬라이싱하여 최종적으로 BB 프레임을 구성하도록 한다. LDPC/BCH 코드 블록 용량을 채울 수 있도록 패딩 데이터가 삽입될 수도 있다. 인풋 스트림 싱크 모듈들(Input Stream Sync; 203-1~n)은 채널과 전송 프로세스에서 발생할 수 있는 모든 딜레이를 고려하여 수신단에서 원래의 타이밍에 서비스를 복원할 수 있도록 싱크 타이밍 정보를 생성한다.

수신기에서 추가적인 메모리의 요구 없이 TS의 재결합이 가능하도록, 입력 TS들은 딜레이 컴펜세이팅(compensating) 모듈(Delay Comp; 204-1~n)들에 의해 딜레이되며, 이 경우 한 그룹 내의 데이터 PLP 및 그에 상응하는 커먼 PLP의 인터리빙 파라미터를 고려한다. 널 패킷 딜리팅 모듈들(Null Packet Delete; 205-1~n)은 VBR(Variable Bit Rate) 서비스의 경우에 삽입된 널 패킷을 제거하여 전송 효율을 높인다. CRC 인코더들(CRC encoder; 206-1~n)은 베이스밴드 프레임의 전송 신뢰도를 높이기 위해 CRC 패리티(parity)를 추가하고, BB 헤더 인서팅 모듈들(BB Header Insert; 207-1)은 베이스밴드 프레임의 시작 부분에 BB 프레임 헤더를 추가한다. 베이스밴드 헤더에 포함되는 정보는 도 36에 도시된 바와 같다.

머징/슬라이싱 모듈(Merger/Slicer; 208)은 각 PLP들로부터 베이스밴드 프레임을 슬라이싱하고 여러 PLP들의 베이스밴드 프레임을 머징하는 동작을 수행하며, 또한, 각 베이스밴드 프레임들을 전체 전송 프레임 내에서 스케줄링하는 역할을 수행한다. 따라서 머징/슬라이싱 모듈(208)은 각 PLP들의 프레임 내 배치 등에 관련된 L1 시그널링 정보를 출력한다. 마지막으로 BB 스크램블링 모듈(209)은 전송 비트열 간의 상관성을 최소화하기 위해서 입력 비트열을 랜덤화하는 역할을 수행한다. 도 35에서 음영처리가 된 블록들은 전송 시스템이 하나의 PLP만을 사용하는 경우 사용되는 모듈들이고, 나머지 블록들은 복수의 PLP를 사용할 때 같이 사용되는 블럭들이 된다.

도 37은 BICM 모듈의 실시예를 나타낸다. BICM 모듈에서, 도 37a는 데이터의 경로를, 도 37b는 L1 시그널링 정보의 경로를 각각 나타낸다. 아우터 인코더(Outer Code; 301) 및 이너 인코더(Inner Code; 303)는 에러 정정을 위해 인풋 비트 스트림에 리던던시를 부가할 수 있다. 아우터 인터리버(Outer Intriv; 302) 및 이너 인터리버(Inner Intriv; 304)는 버스트(burst) 에러를 방지하도록 비트들을 인터리빙할 수 있다. 아우터 인터리버(302)는 BICM 모듈이 특히 DVB-C2를 위한 경우 생략될 수도 있다. 비트 디멀티플렉서(Bit Demux; 305)는 이너 인터리버(304)로부터 출력되는 비트들 각각의 신뢰도를 컨트롤할 수 있다. 심볼 매퍼(Symbol Mapper; 306)은 입력 비트 스트림들을 심볼 스트림들로 매핑할 수 있다. 이러한 경우, 기존의 QAM, 상술한 BRGC를 사용하여 수정한 성상도(MQAM), 넌-유니폼 모듈레이션을 적용한 QAM(NU-QAM), 넌-유니폼 모듈레이션이 적용된 BRGC를 이용하여 개선한 성상도(NU-MQAM) 등을 사용할 수 있다. 보다 노이즈에 강인한 시스템을 구성하기 위해서 에러 정정 코드의 코드 레이트 및 성상도 용량에 따라 MQAM 또는 NU-MQAM을 사용하는 조합이 가능한데 이때 심볼 매핑 모듈(306)코드 레이트와 성상도 용량에 따라 그에 적절한 성상도를 사용할 수 있다. 도 39는 이러한 조합의 실시예를 나타낸다.

제 1 실시예는 간단화(simplify)된 시스템 구현을 위해 낮은 코드 레이트에서 오직 NU-MQAM만을 사용한 실시예이다. 제 2 실시예는 각 코드 레이트에서 최적화된 성상도를 사용하는 실시예이다. 송신기는 에러 정정 코드의 코드 레이트 및 성상도 용량에 대한 정보를 수신기로 전송하여, 수신기는 적절한 성상도를 사용할 수 있다. 도 40은 종래의 시스템과의 호환성이 고려된 다른 실시예이다. 상술한 실시예들에 추가로, 시스템을 최적화할 수 있는 추가적인 조합들이 가능하다.

도 37에서, ModCod 헤더 인서팅 모듈(ModCod Header Insert; 307)은 ACM(Adaptive coding and modulation)/VCM(Variable coding and modulation) 피드백 정보를 받아서 코딩과 모듈레이션에 사용된 파라미터 정보를 매 FEC 블록마다 시작 부분에 헤더로 추가할 수 있다. ModCod 헤더는 이하와 같은 정보를 포함할 수 있다.

* FEC type (1 bits) - long or short LDPC

* Coderate (3 bits)

* Modulation (3 bits) - up-to 64K QAM

* PLP identifier (8 bits)

심볼 인터리빙 모듈(Symbol Intrlv; 308)은 추가적인 인터리빙 효과를 얻기 위하여 심볼 도메인에서 인터리빙을 수행한다. L1 시그널링 패스에 대해서는 데이터 패스에서 수행된 프로세스와 유사한 프로세스가 수행될 수 있으며, 다만 각 과정에서 필요한 파라미터들이 상이할 수 있다. 이때, 이너 코드의 경우 쇼트닝/펑처링 이너 인코더(Shortened/Punctured Inner Code; 303-1)이 사용될 수 있다.

도 38은 쇼트닝/펑처링을 사용하는 LDPC 인코딩의 실시예를 나타낸다. 쇼트닝 프로세스는 LDPC 인코딩에 필요한 입력 비트 수보다 작은 비트수의 입력 블록에 대해 수행되며, 제로 패딩 모듈(Zero padding; 301c)은 LDPC 인코딩을 위해 필요한 비트 수만큼 제로 패딩을 수행한다. 제로 패딩된 입력 비트열은 LDPC 인코딩 모듈(LDPC encoding; 302c)을 통해 패리티 비트가 생성된다. 이때, 출력 비트열 중 원래의 입력 비트열에 해당하는 부분에 대해서는 (Zero removal; 303c)에 의해 패딩된 제로가 제거되고, 생성된 패리티 비트열에 대해서는 패리티 펑처링 모듈(Parity punctureing; 304c)에 의해 코드 레이트에 맞게 펑처링이 수행된다. 이렇게 프로세싱된 비트열들은 멀티플렉서(Mux; 305c)에 의해 정보 비트열과 패리티 비트열의 순서로 다시 원래의 위치로 멀티플렉싱되어 출력된다.

도 41은 PLP 데이터를 위한 데이터 심볼 및 L1 시그널링을 위한 프리앰블을 포함하는 프레임 구조를 나타낸다. 도 41에서, 프리앰블과 데이터 심볼의 구성이 프레임 단위로 주기적으로 반복되고 있음을 알 수 있다. 데이터 심볼들의 경우, 고정된 모듈레이션/코딩 방식으로 전송되는 PLP 타입 0부분과, 가변적인 모듈레이션/코딩 방식으로 전송되는 PLP 타입 1부분을 포함한다. PLP 타입 0의 경우에는 모듈레이션, FEC 타입, FEC 코드레이트 등의 정보가 프리앰블을 통해 전송되고(도 42의 프레임 헤더 인서팅 모듈(401) 참조), PLP 타입 1의 경우는 해당 정보들이 데이터 심볼 내의 FEC 블록 헤더를 통해 전송된다(도 37의 ModCod 헤더 인서팅 모듈(307) 참조). PLP 타입을 나눔으로써, 고정된 비트 레이트를 전송하는 PLP 타입 0의 경우에는 매 FEC 블록마다 전송되는 ModCod 오버헤드를 줄일 수 있다(전체 전송률의 3~4% 정도). 수신단에서는 PLP 타입 0의 고정된 모듈레이션/코딩 PLP에 대해서는 도 63의 프레임 헤더 리무빙 모듈(r401)이 모듈레이션 및 FEC 코드 레이트에 대한 정보를 추출하여 이를 BICM 디코딩 모듈로 제공할 수 있다. PLP 타입 1의 가변적인 모듈레이션/코딩 PLP에 대해서는 도 64에서 도시한 ModCod 추출 모듈들(r307 및 r307-1)이 BICM 디코딩에 필요한 파라미터를 추출하여 제공할 수 있다.

도 42는 프레임 빌더의 실시예를 나타낸다. 프레임 헤더 인서팅 모듈(Frame Header Insert; 401)은 입력 심볼 스트림들로부터 전송 프레임을 형성하고, 매 전송 프레임의 시작 부분에 프레임 헤더를 삽입할 수 있다. 프레임 헤더는 이하와 같은 정보를 포함할 수 있다.

* Number of bonded channels (4 bits)

* Guard interval (2 bits)

* PAPR (2 bits)

* Pilot pattern (2 bits)

* Digital System identification (16 bits)

* Frame identification (16 bits)

* Frame length (16 bits) - number of OFDM symbols per frame

* Superframe length (16 bits) - number of frames per superframe

* number of PLPs (8 bits)

* for each PLP

PLP identification (8 bits)

Channel bonding id (4 bits)

PLP start (9 bits)

PLP type (2 bits) - common PLP or others

PLP payload type (5 bits)

MC type (1 bit) - fixed/variable modulation & coding

if MC type == fixed modulation & coding

FEC type (1 bits) - long or short LDPC

Coderate (3 bits)

Modulation (3 bits) - up-to 64K QAM

end if;

Number of notch channels (2 bits)

for each notch

Notch start (9 bits)

Notch width (9 bits)

end for;

PLP width (9 bits) - max number of FEC blocks of PLP

PLP time interleaving type (2 bits)

end for;

* CRC-32 (32 bits)

프레임 헤더에서 전송되는 L1 정보는 채널 본딩을 가정하였고, 각 데이터 슬라이스에 해당하는 데이터를 PLP라고 지칭하기로 한다. 따라서 전체 본딩에 사용된 채널 각각에 따라 PLP 식별자(identifier) 및 채널 본딩 식별자, PLP 스타트 어드레스 정보 등이 필요하고, 시그널링 오버헤드를 줄이기 위해 본 발명에서 제안한 대로 만약 PLP 타입이 가변적인 모듈레이션/코딩을 지원한다면 해당 ModCod 필드를 FEC 프레임 헤더를 통해 전송하고, PLP 타입이 고정된 모듈레이션/코딩을 지원한다면 해당 ModCod 필드를 프레임 헤더를 통해 전송하도록 하였다. 또한, 각 PLP에 대해서 노치(Notch) 밴드가 존재할 경우 노치의 시작 어드레스와 폭(width)을 전송하여 수신기가 해당 전송 캐리어에 대해서는 복호화를 하지 않도록 하였다.

도 43은 채널 본딩 환경에서 파일럿 패턴 5 (PP5)의 실시예를 나타낸다. 도시된 바와 같이, SP(Scattered Pilot) 포지션이 프리앰블 파일럿 포지션과 일치하는 경우, 불연속적인(irregular) 파일럿 스트럭처(structure)가 발생할 수도 있다.

도 43(a)는 도 42의 파일럿 인서팅 모듈(404)의 실시예를 나타낸다. 도 43에서 도시한 바와 같이, 단일 주파수 밴드(예를 들면 8MHz)만을 사용할 때는 실제 사용 대역폭이 7.61 MHz가 되지만, 여러 주파수 밴드를 본딩하여 사용할 경우 가드 밴드를 활용할 수 있게 되어 주파수 사용 효율이 매우 좋아질 수 있다. 도 43(b)는 전송 프레임의 첫 부분에 전송되는 도 51의 프리앰블 인서팅 유닛(504)의 실시예를 나타내며, 프리앰블은 채널 본딩이 사용되어도 7.61 MHz만을 사용한다. 이것은 초기에 채널 스캐닝을 하는 튜너의 밴드위스(bandwidth)를 고려한 설계이다.

파일럿 패턴은 프리앰블 및 데이터 심볼들을 위해 존재한다. 데이터 심볼을 위해, 스캐터드(scattered) 파일럿(SP) 패턴이 사용될 수 있다. DVB-T2 시스템에서의 파일럿 패턴 5 (PP5) 및 파일럿 패턴 7 (PP7) 프리퀀시 만의 인터폴레이션에 대한 좋은 후보가 될 수 있다. PP5는 GI(guard interval)=1/64에 대해 x=12, y=4, z=48을 사용하고, PP7은 GI=1/128에 대해 x=24, y=4, z=96을 사용한다. 더 양호한 채널 추정을 위해 추가적인 타임-인터폴레이션(interpolation)이 또한 가능하다. 프리앰블에 대한 파일럿 패턴들은 최초의 채널 획득을 위한 모든 가능한 파일럿 포지션을 커버한다. 추가로, 프리앰블 파일럿 포지션들은 SP 포지션들과 일치해야 하고, 프리앰블 및 SP 모두에 대한 하나의 파일럿 패턴이 바람직하다. 프리앰블 파일럿들은 또한 타임-인터폴레이션을 위해 사용될 수 있으며, 모든 프리앰블이 동일한 파일럿 패턴을 가질 수도 있다. 이러한 요구들은 스캐닝에 있어 C2 신호검출에 중요하고, 스크램블링 시퀀스 코릴레이션을 통한 프리퀀시 오프셋 추정에 필요하다. 채널 본딩 환경에서, 파일럿 포지션들의 일치는 또한 채널 본딩을 위해 지켜져야 하는데, 이는 불연속적인 파일럿 스트럭처는 인터폴레이션 성능을 열화시킬 수도 있기 때문이다.

만약 하나의 OFDM 심볼 내에서 스캐터드 파일럿 간의 거리 z=48이라 하고, 시간 축으로 한 개의 서브 캐리어 내에서의 스캐터드 파일럿 간 거리 y=4라고 하면, 타임 인터폴레이션을 수행한 이후의 유효 거리 x=12가 된다. 이는 가드 인터벌 프랙션(fraction)이 1/64인 경우이다. 만약 GI 프랙션이 1/128이면, x=24, y=4 및 z=96이 사용될 수 있다. 만약 채널 본딩이 사용되면, 스캐터드 파일럿 스트럭처의 불연속 포인트를 발생시켜 프리앰블의 파일럿 포지션과 일치시킬 수 있다.

여기에서 프리앰블의 파일럿 위치는 데이터 심볼의 모든 SP 위치와 일치할 수 있다. 채널 본딩이 사용되면, 서비스가 전송되는 데이터 슬라이스는 8 MHz 대역폭 그래뉴래러티(granularity)와 관계없이 임의로 결정될 수 있다. 다만, 데이터 슬라이스 어드레싱을 위한 오버헤드를 줄이기 위해서 SP 위치에서 시작하고 끝나도록 전송될 수도 있다.

수신기가 이러한 SP를 수신하는 경우, 필요하다면 도 62의 채널 추정 모듈(channel estimation module; r501)이 타임 인터폴레이션을 수행해서 도 43에서 점선으로 표시된 파일럿들을 획득하고, 프리퀀시 인터폴레이션을 수행한다. 이때, 도 43에서 32로 표시되어 있는 간격의 불연속 포인트들에 대해서는, 좌/우에 대해서 별도로 서로 다른 인터폴레이션을 수행하거나, 또는 어느 한쪽에 대해서만 먼저 인터폴레이션을 수행하고 이후에 인터폴레이션이 수행된 파일럿 포지션을 12로 유지하는 위치를 기준으로 다른 한쪽에 대해서 인터폴레이션을 수행할 수 있다. 이때, 데이터 슬라이스의 폭은 7.61 MHz내에서 변할 수 있으므로, 수신기는 필요한 서브캐리어에 대해서만 채널 추정 및 디코딩을 수행하여 수신기의 전력 소모를 최소화할 수 있다.

도 44는 도 43에서와 같은 불연속적인 SP 스트럭처를 피하기 위해서, 채널 본딩을 사용하는 경우 SP간 유효 거리 x를 12로 일정하게 유지할 수 있게 SP를 배치한 구조를 나타낸다. 도 44(a)는 데이터 심볼을 위한 SP의 스트럭처를, 도 44(b)는 프리앰블 심볼을 위한 SP의 스트럭처를 나타낸다.

도 44에서 도시된 바와 같이, 채널 본딩의 경우에도 SP 간격이 일정하게 유지되면, 프리퀀시 인터폴레이션에는 문제가 없으나 데이터 심볼과 프리앰블 간의 파일럿 포지션들은 일치하지 않을 수도 있다. 다시 말하면, 이러한 경우 불연속적인 구조로 인한 별도의 채널 추정 과정을 필요로 하지 않지만, 채널 본딩에 사용된 SP의 위치가 채널마다 달라지고, 프리앰블의 파일럿 위치와도 서로 달라진다.

도 45는 채널 본딩 환경에서 상술한 두 가지 문제점을 모두 해결하기 위한 새로운 SP 스트럭처(PP5')의 실시예를 나타낸다. 특히, x=16인 파일럿 디스턴스가 상술한 문제점들을 해결할 수 있다. 파일럿 밀도를 보존하고 동일한 오버헤드를 유지하도록, PP5'는 GI=1/64에 대해 x=16, y=3, z=48의 구조를, PP7'는 GI=1/128에 대해 x=16, y=6, z=96의 구조를 사용할 수 있다. 프리퀀시 인터폴레이션 만의 인터폴레이션 성능은 여전히 유지될 수 있다. PP5와 비교하여, 파일럿 포지션들은 도 45에 도시하였다.

도 46은 채널 본딩 환경에서 새로운 SP 패턴 또는 PP5'의 스트럭처를 나타낸다. 도 46에서 나타낸 바와 같이, 싱글 채널이 사용되거나 혹은 채널 본딩이 사용될 때 모두 x=16 만큼의 유효 파일럿 간격을 제공한다. 또한, 프리앰블의 파일럿 위치와도 항상 일치하는 구조를 가지므로 SP의 불연속성이나, SP 포지션의 불일치로 인한 채널 추정 성능의 저하를 피할 수 있게 된다. 다시 말하면, 프리퀀시 인터폴레이션을 위해, 규칙적인 SP 포지션을 제공하고, 프리앰블과 SP 포지션 간의 일치가 제공된다.

결과적으로, 제안된 새로운 SP 패턴들은 싱글 채널 및 본딩된 채널 모두에서 사용될 수 있는 싱글 SP 패턴으로서, 불연속적인 파일럿 스트럭처를 피할 수 있고, 따라서 양호한 채널 추정이 가능하며, 프리앰블과 SP 파일럿 포지션이 일치하도록 유지할 수 있고, 파일럿 밀도가 PP5 및 PP7 각각에 대해 동일하게 유지할 수 있으며, 프리퀀시 만에 대한 인터폴레이션 성능 또한 유지할 수 있는 장점을 갖는다.

추가로, 제안된 프리앰블 스트럭처는, 프리앰블 파일럿 포지션은 최초 채널 획들을 위해 가능한 모든 SP 포지션들을 커버할 것, 최초 스캐닝을 위해 캐리어들의 최대수는 3409(7.61 MHz)일 것, C2 검출을 위해 정확히 동일한 파일럿 패턴들 및 스크램블링 시퀀스들이 사용될 것, T2에서 P1과 같은 검출을 위한 특정 프리앰블을 사용하지 않을 것과 같은 요구 조건들을 만족시킬 수 있다.

프레임 스트럭처와의 관계에서, 데이터 슬라이스 포지션 그래뉴래러티는 12 캐리어들보다는 16 캐리어들로 수정될 수 있고, 더 적은 포지션 어드레싱 오버헤드가 사용될 수 있으며, 데이터 슬라이스 컨디션, 널 슬롯 컨디션 등과 관련된 다른 문제점은 발생하지 않는다.

도 62의 채널 추정 모듈(channel estimation module; r501)에서, 모든 프리앰블에 포함된 파일럿들이 데이터 심볼의 SP의 타임 인터폴레이션이 수행되는 경우에 사용될 수 있다. 그러므로, 채널 획득 및 프레임 바운더리에서의 채널 추정 성능이 개선될 수 있다.

이제, 프리앰블 및 파일럿 스트럭처와 관련된 요구와 관련하여, 프리앰블 파일럿들의 포지션과 SP들은 채널 본딩이 수행되더라도 일치해야 하고, L1 블록 내의 총 캐리어들의 수는 파일럿 간격으로 나누어 떨어지는 수가 되어 밴드 에지(edge)에서의 불연속적(irregular) 구조를 피해야 하고, L1 블록들은 프리퀀시 도메인에서 반복되어야 하며, L1 블록들은 임의의 튜너 윈도우 포지션에서 항상 디코딩 가능해야 한다. 추가적인 요구로는, 파일럿 포지션들 및 패턴들은 8 MHz의 주기로 반복되어야 하며, 채널 본딩에 대해 알지 못하여도 정확한 캐리어 프리퀀시 오프셋이 추정되어야 하며, L1 디코딩(리-오더링(re-ordering))은 프리퀀시 오프셋이 보상(compensate)되기 전에는 불가능해야 하는 것이 있다.

도 47은 도 52 및 도 53에서 예시한 프리앰블 스트럭처를 사용하는 경우 프리앰블과 데이터 심볼과의 관계를 나타낸 도면이다. L1 블록은 6 MHz의 주기로 반복될 수 있다. L1 디코딩을 위해, 프리퀀시 오프셋 및 프리앰블 쉬프트 패턴이 획득되어야 한다. L1 디코딩은 채널 본딩 정보 없이 임의의 튜너 포지션에서 가능하지 않으며, 수신기는 프리앰블 쉬프트 값과 프리퀀시 오프셋을 식별할 수 없다.

따라서, 수신기는, 특히 도 63에서 도시한 프레임 헤더 리무빙 모듈(Frame header remover; r401)에서 L1 시그널 디코딩을 수행하기 위해서는 채널 본딩 스트럭처를 미리 획득하여 알고 있어야 한다. 이 경우 도 47에서 수직 방향으로 음영처리된 영역들로부터 기대되는 프리앰블 쉬프트 양을 알고 있으므로, 도 62의 타임/프리퀀시 동기화 모듈(time/freq synchronizing module; r505)이 캐리어 프리퀀시 오프셋을 추정할 수 있다. 이 추정에 기초하여, 도 64의 L1 시그널링 경로들(r308-1~r301-1)이 L1 디코딩을 수행할 수 있다.

도 48은 도 55에서 예시된 프리앰블 스트럭처를 사용했을 때의 데이터 심볼과 프리앰블 간의 관계를 나타낸 도면이다. L1 블록은 8MHz의 주기로 반복될 수 있다. L1 디코딩을 위해, 프리퀀시 오프셋만이 획득되어야 하고, 채널 본딩에 대한 정보는 요구되지 않을 수도 있다. 프리퀀시 오프셋은 PRBS(Pseudo Random Binary Sequence) 시퀀스를 사용하여 추정될 수 있다. 도 48에서 도시된 바와 같이, 프리앰블과 데이터 심볼이 정확히 정열(align)되어 있으므로, 추가적인 동기 검색은 불필요하게 된다. 따라서 수신기에서는 도 63의 프레임 헤더 리무빙 모듈(frame header remover; r401)이 L1 시그널 디코딩을 수행하기 위해서는 단지 파일럿 스크램블링 시퀀스와의 코릴레이션 피크만을 구하면 된다. 그리고 도 62의 타임/프리퀀시 동기화 모듈(time/freq sync; r505)은 피크 포지션으로부터 캐리어 프리퀀시 오프셋을 추정할 수 있다.

도 49는 케이블 채널 딜레이(delay) 프로파일의 실시예를 나타낸다.

파일럿 디자인의 관점에서, 현재 GI는 케이블 채널의 딜레이 스프레드(spread)를 초과하여 보호하고 있다. 최악의 경우, 채널 모델을 다시 디자인하는 것이 고려될 수 있다. 정확히 8 MHz마다 패턴을 반복하기 위해, 파일럿 간격은 3584 캐리어들의 약수(z=32 또는 56)가 되어야 한다. z=32인 파일럿 밀도는 파일럿 오버헤드를 증가시킬 수 있으므로, z=56이 선택될 수 있다. 케이블 채널에서 경미하게 작은 딜레이 커버리지는 중요하지 않을 수도 있다. 예를 들면, 9.3 마이크로초(PP5) 및 4.7 마이크로초(PP7)에 비교하여 PP5'에 대하여 8 마이크로초 및 PP7'에 대해 4 마이크로초가 될 수 있다. 의미있는 딜레이는 최악의 경우에도 파일럿 패턴들에 의해 커버될 수 있다. 프리앰블 파일럿 포지션의 경우, 데이터 심볼의 모든 SP 포지션들 이내로 필요할 수 있다.

-40 dB의 딜레이 경로(path)를 고려하지 않을 때, 실질적인 딜레이 스프레드는 2.5 마이크로초, 1/64 GI = 7 마이크로초, 또는 1/125 GI = 3.5 마이크로초가 될 수 있다. 이는 파일럿 거리 파라미터 z=56이 충분히 좋은 값이 됨을 나타낸다. 추가로, z=56 값은 도 48에서 도시한 프레임 스트럭처를 가능하게 하는 파일럿 패턴을 설계하기에 용이한 값이다.

도 50은 도 42의 파일럿 인서팅 모듈(Pilot Insert; 404)에서 구성되는 z=56 및 z=112를 사용한 스캐터드 파일럿 패턴을 나타낸다. PP5'(x=14, y=4, z=56) 및 PP7'(x=28, y=4, z=112)가 제안된다. 에지 캐리어들은 클로징 에지에 대해 삽입될 수 있다.

도 50에서 도시된 바와 같이, 8 MHz 밴드 에지에서 파일럿이 정열되어 위치하므로, 모든 파일럿 포지션과 패턴은 8 MHz 단위로 반복될 수 있다. 이는 도 48과 같은 프리앰블 스트럭처를 가능하게 한다. 또한, 프리앰블과 데이터 심볼에 동일한 하나의 파일럿 패턴을 적용할 수 있게 된다. 따라서, 데이터 슬라이스의 위치에 따라 정해진 윈도우 포지션에 관계없이 어떠한 불연속적인 파일럿 패턴이 발생하지 않기 때문에, 도 62의 채널 추정 모듈(r501)에서 프리앰블과 데이터 심볼에 대해서 인터폴레이션을 통해 채널 추정을 수행할 수 있다. 이때, 프리퀀시 인터폴레이션만을 이용해도 딜레이 스프레드에 대한 채널 왜곡(distortion)을 보상할 수 있다. 만약 타임 인터폴레이션이 추가로 수행되면, 더욱 정확한 채널 추정이 수행될 수 있다.

결과적으로, 본 발명에서 제안된 파일럿 패턴에서, 파일럿 포지션 및 패턴은 8 MHz의 주기로 반복될 수 있다. 하나의 파일럿 패턴이 프리앰블 및 데이터 심볼 모두에 대하여 사용될 수도 있다. L1 디코딩은 채널 본딩에 대한 지식 없이도 언제나 수행될 수 있다. 추가로, 제안된 파일럿 패턴은 T2 시스템과의 호환성에 영향을 미치지 않을 수 있는데, 이는 스캐터드 파일럿 패턴의 동일한 파일럿 패턴이 사용될 수 있고, T2 시스템이 이미 8개의 상이한 파일럿 패턴을 사용하고 있기 때문으로, 수정된 파일럿 패턴에 의해 수신기의 복잡도가 현저히 증가하지 않는다. 파일럿 스크램블링 시퀀스에 있어서, PRBS의 주기는 2047(m-시퀀스)이 될 수 있고, PRBS 생성은 3584의 주기인 8 MHz단위로 리셋될 수 있으며, 56의 파일럿 반복 주기는 또한 2047과 코-프라임(co-prime)될 수 있고, PAPR(peak-to average power ratio) 이슈는 발생하지 않을 수 있다.

도 51은 OFDM에 기초한 모듈레이터의 실시예이다. 인풋 심볼 스트림은 IFFT 모듈 (IFFT; 501)에 의해 타임 도메인으로 변환될 수 있다. 필요한 경우, PAPR은 PAPR 리듀싱 모듈(PAPR Reduce; 502)에서 감소(reduce)될 수 있다. PAPR 방식의 경우, ACE(Active constellation extension) 방법 또는 톤 리저베이션(tone reservation) 방식이 사용될 수 있다. GI 인서팅 모듈(GI insert; 503)은 유효 OFDM 심볼의 마지막 부분을 복사하여 사이클릭 프레픽스(cyclic prefix)의 형태로 가드 인터벌을 채울 수 있다.

프리앰블 인서팅 모듈(Preamble Insert; 504)은 전송 프레임의 시작 부분에 추가하여 수신기가 해당 디지털 신호 및 프레임을 검출할 수 있도록 하고, 타임/프리퀀시 오프셋 획득을 가능하게 한다. 이 경우, 프리앰블 신호는 FFT 사이즈 정보(3 비트) 및 가드 인터벌 사이즈 정보(3비트)와 같은 피지컬 레이어 시그널링을 수행할 수 있다. 프리앰블 인서팅 모듈(504)은 모듈레이터가 DVB-C2 시스템만을 위해 사용되는 경우 생략될 수도 있다.

도 52는 도 41의 프리앰블 인서팅 모듈(504)에서 생성되는 프리앰블 스트럭처의 실시예를 나타낸다. 하나의 완전한(complete) L1 블록은 임의의 7.61 MHz의 튜닝 윈도우 포지션에서 언제나 디코딩 가능하고, 튜닝 윈도우의 위치에도 불구하고 L1 시그널링의 손실은 발생하지 않는다. 도시된 바와 같이, L1 블록은 6 MHz의 단위로 반복될 수 있다. 데이터 심볼은 8MHz로 채널 본딩될 수 있다. 만약 수신기가 7.61 MHz의 대역폭을 갖는 도 61의 튜너(r603)와 같은 튜너를 사용할 때, 도 63의 프레임 헤더 리무빙 모듈(r401)에서 수행해야 할 과정은 도 53과 같이 사이클릭 쉬프팅된 형태로 수신된 L1 블록의 위치를 원래의 위치로 재정렬시키는 것이다. 이러한 재정렬은 L1 블록이 6MHz 블록의 단위로 반복되기 때문에 가능하다. 도 53a는 도 53b와 같이 재정열될 수 있다.

도 54는 더욱 최적화된 프리앰블을 설계하기 위한 과정을 나타낸다. 도 52의 프리앰블 스트럭처는 L1 디코딩을 위해 총 튜너 대역폭 7.61 MHz에서 6 MHz만을 사용하고 있다. 스펙트럼 효율성의 측면에서, 7.61 MHz의 튜너 대역폭이 모두 사용되지 않는다. 따라서, 스펙트럼 효율성의 측면에서 최적화되지 않은 면이 있다.

도 55는 도 42의 프레임 헤더 인서팅 모듈(401)에서 생성되는, 최대 스펙트럼 효율성을 갖는 프리앰블 심볼 스트럭처 또는 프리앰블 스트럭처의 다른 실시예이다. 데이터 심볼과 같이, L1 블록들은 8 MHz의 단위로 프리퀀시 도메인에서 반복될 수 있다. 하나의 완전한 L1 블록은 임의의 7.61 MHz 튜닝 윈도우 포지션에서도 언제나 디코딩 가능하다. 튜닝 이후, 7.61 MHz의 데이터는 버추얼리(vitually) 펑처링된 코드로 간주(regard)될 수 있다. 프리앰블 및 데이터 심볼들에 대하여 동일한 대역폭을 갖고, 프리앰블 및 데이터 심볼에 대하여 동일한 파일럿 스트럭처를 갖음으로써, 스펙트럼 효율이 최대화될 수 있다. 사이클릭 쉬프팅되는 성질 및 데이터 슬라이스가 없으면 L1 블록을 전송하지 않는 성질은 그대로 유지될 수도 있다. 다시 말해서, 도 57에서 도시된 바와 같이, 프리앰블 심볼의 대역폭은 데이터 심볼들의 대역폭과 동일할 수 있으며, 프리앰블 심볼들의 대역폭은 튜너의 대역폭(이 경우, 7.61 MHz)이 될 수 있다. 튜너 대역폭은 싱글 채널이 사용되는 경우 총 액티브 캐리어의 수에 해당하는 대역폭으로 정의될 수 있다. 즉, 프리앰블 심볼의 대역폭은 총 액티브 캐리어의 수(여기에서, 7.61 MHz)에 대응될 수 있다.

도 56은 버추얼리 펑처링된 코드를 나타낸다. 8 MHz의 L1 블록에서 7.61 MHz의 데이터가 펑처링된 코드로 생각될 수 있다. 도 61의 튜너(r603)는 L1 디코딩을 위해 7.61 MHz의 대역폭을 사용하고, 도 63의 프레임 헤더 리무빙 모듈(r401)은 사이클릭 쉬프팅된 형태로 수신된 L1 블록을, 도 56에서 나타낸 바와 같이 원래의 형태로 재정열할 수 있다. 이 경우, L1 디코딩은 튜너의 전체 대역폭을 사용하여 수행된다.L1 블록의 원래 사이즈는 8 MHz에 해당하므로, L1 블록을 재정열하면 도 56의 오른쪽 위 스펙트럼 그림과 같이 가운데에 블랭크 영역을 갖게 된다.

이렇게 빠진 블랭크 영역을 제로 패딩한 후, 심볼 도메인에서 디인터리빙(도 63의 프리퀀시 디인터리버(r403) 또는 도 64의 심볼 디인터리버(r308-1)를 사용하여)하거나, 비트 도메인에서 디인터리빙(도 64의 심볼 디매퍼(r-306-1), 비트 멀키플렉서(r305-1), 및 이너 디인터리버(r304-1)을 사용하여)하고 나면, 도 56의 오른쪽 아래 스펙트럼 그림처럼 펑처링되어 있는 코드로 재구성될 수 있다.

이러한 L1 블록은 펑처링/쇼트닝 디코딩 모듈(도 64의 r303-1)에 의해서 디코딩될 수 있으며, 이러한 프리앰블 스트럭처를 사용하게 되면 전체 튜너 대역폭을 모두 활용하여 스펙트럼 효율을 높이고 더 많은 코딩 게인(gain)을 얻을 수 있다. 또한, 프리앰블과 데이터 심볼에 대하여 동일한 대역폭과 파일럿 스트럭처를 사용할 수 있게 된다.

또는, 도 58에서와 같이 튜너 대역폭(일 실시예로서 7.61 MHz)에 맞게 프리앰블 대역폭을 정하게 되면, 완성된 L1 블록이 재정열에 의해 펑처링 없이도 획득될 수 있다. 다시 말해, 프리앰블 심볼들을 포함하는 프레임에서, 프리앰블 심볼들은 적어도 하나의 L1 블록을 포함하고, L1 블록은 3408 개의 액티브 서브 캐리어를 가지며, 이 3408개의 액티브 서브 캐리어들은 8 MHz의 RF(Radio Frequency) 대역의 7.61 MHz에 해당한다.

따라서, 스펙트럼 효율 및 L1 디코딩 성능이 최대화될 수 있다. 다시 말하면, 수신기에서, 디코딩은 심볼 도메인에서 디인터리빙만을 수행한 후에 도 64의 펑처링/쇼트닝 디코딩 모듈(r303-1)에서 수행될 수 있다.

결과적으로, 제안된 새로운 프리앰블 구조는, 대역폭이 다른 것을 제외하고 기존에 사용된 프리앰블과 완전히 호환되고, L1 블록들이 8 MHz의 주기로 반복되며, L1 블록은 튜너 윈도우 포지션에 상관없이 항상 디코딩 가능하고, L1 디코딩을 위해 튜너 대역폭이 최대로 사용될 수 있고, 최대 스펙트럼 효율 사용에 의해 더 많은 코딩 게인 획득이 보장될 수 있고, 완성되지 않은(incomplete) L1 블록은 펑처링된 코드로 고려될 수 있고, 프리앰블 및 데이터 모두에 대해 심플하고 동일한 파일럿 스트럭처가 사용될 수 있으며, 프리앰블 및 데이터 모두에 대해 동일한 대역폭이 사용될 수 있다.

도 59는 아날로그 프로세서의 실시예를 도시한 도면이다. DAC(Digital to Analog Converting) 모듈(DAC; 501)은 디지털 신호 입력을 아날로그 신호로 변환할 수 있다. 업-컨버팅 모듈(Up-Convert; 502)은 전송 프리퀀시 대역폭을 업-컨버팅하고, 아날로그 필터(Analog Filter; 503)는 전송할 신호를 아날로그 필터링한다.

도 60은 디지털 수신 시스템의 실시예를 도시한 도면이다. 수신된 신호는 아날로그 프로세싱 모듈(Analog Process; r105)에 의해 디지털 신호로 변환된다. 디모듈레이터(Demod; r104)는 수신 신호를 주파수 도메인의 데이터로 변환할 수 있다. 프레임 파서(Frame Parser; r103)는 파일럿 및 헤더 정보들을 제거하고, 디코딩하고자 하는 서비스의 정보들을 선택할 수 있도록 한다. BICM 디모듈레이터(BICM Demod; r102)은 전송 채널에서 발생한 오류를 정정한다. 아웃풋 프로세서(Output Processor; r101)는 전송된 서비스 스트림의 형태와 타이밍 정보를 복원할 수 있다.

도 61은 수신기에서 사용되는 아날로그 프로세서의 실시예를 나타낸 도면이다. 튜너/AGC 모듈(Tuner/AGC; r603)은 원하는 주파수 대역의 신호만을 선택할 수 있다. 다운 컨버팅 모듈(Down Convert; r602)은 입력 신호를 베이스 밴드 신호로 복원한다. ADC 모듈(ADC; r601)은 아날로그 신호를 디지털 신호로 변환할 수 있다.

도 62는 디모듈레이터의 실시예를 나타낸 도면이다. 프레임 디텍팅 모듈(Frame Detect; r506)은 전송된 프리앰블을 디텍팅(detecting)하여 해당 디지털 신호의 존재 여부를 체크하고, 프레임의 시작 부분을 디텍팅한다. 타임/프리퀀시 동기화 모듈(Time/Freq Sync; r505)은 타임 도메인 및 주파수 도메인에서 동기화 과정을 수행한다. 이때, 타임 도메인의 동기화 과정은 상술한 가드 인터벌 코릴레이션(correlation)을 사용할 수 있다. 주파수 도메인의 동기화 과정은, 상술한 코릴레이션을 사용하는 방법 외에도 주파수 도메인에서 전송되는 서브캐리어의 위상 정보로부터 오프셋을 추정(estimation)할 수도 있다. 프리앰블 리무빙 모듈(Preamble Remove; r504)은 디텍팅된 프레임의 시작 부분에 전송된 프리앰블 부분을 제거할 수 있다. GI 리무빙 모듈(GI Remove; r503)은 가드 인터벌을 제거할 수 있다. FFT 모듈(FFT; r502)은 타임 도메인의 신호를 주파수 도메인의 신호로 변환할 수 있다. 채널 추정/등화(equalization) 모듈(Channel Est/Eq; r501)은 수신된 파일럿 신호로부터 전송 채널이 왜곡을 추정하여 보상할 수 있다. 프리앰블 리무빙 모듈(r504)은 디모듈레이터가 DVB-C2 시스템에 특정된 경우 생략될 수 있다.

도 63은 프레임 파서의 실시예를 나타낸 도면이다. 파일럿 리무빙 모듈(Pilot Remove; r404)은 파일럿 심볼을 제거할 수 있다. 프리퀀시 디인터리버(Freq Deintrlv; r403)는 프리퀀시 도메인에서 디인터리빙을 수행할 수 있다. OFDM 심볼 머저(OFDM Symbol Merger; r402)는 OFDM 심볼 단위로 전송된 심볼 스트림들을 머징하여 원래의 전송 프레임 단위 데이터를 복원한다. 프레임 헤더 리무빙 모듈(Frame Header Remove; r401)은 매 전송 프레임의 시작 부분에 전송된 헤더 정보로부터 피지컬 레이어 시그널링 정보를 추출하고 헤더를 제거하여 출력한다. 추출된 정보는 수신기에서 이하에서 설명하는 프로세스에 필요한 파라미터로 사용될 수 있다.

도 64는 BICM 모듈레이터의 실시예를 도시한 도면이다. 도 64a는 데이터 경로를, 도 64b는 L1 시그널링 경로를 나타낸다. 심볼 디인터리버(Symbol Deintriv; r308)는 심볼 도메인에서 디인터리빙을 수행할 수 있다. ModCod 추출 모듈(ModCod Extract; r307)은 매 BB 프레임 시작 부분에서 전송되는 ModCod 파라미터를 추출하여 이후의 어답티브/배리어블(adaptive/variable) 디모듈레이션 및 디코딩 과정에 사용될 수 있도록 한다. 심볼 디매퍼(Symbol Demap; r306)는 심볼 스트림 입력을 비트 LLR(Log-Likelyhood Ration) 스트림 출력으로 디매핑할 수 있다. 출력 비트 LLR 스트림은 심볼 매퍼(306)에서 사용한 성상도(constellation)를 기준 포인트로 사용하여 산출될 수 있다. 이 경우, 상술한 MQAM 또는 NU-QAM을 사용하는 경우, 상술한 바와 같이 MSB로부터 첫 번째 떨어져 있는 비트 계산에서만 I축과 Q축을 모두 계산하고 나머지는 I축 또는 Q축만을 이용하여 계산하는 효율적인 심볼 디매퍼를 구성할 수 있다. 이러한 방식은 Approximate LLR, Exact LLR, Hard Decision 등 다양한 비트 계산 방식에도 적용될 수 있다.

송신단의 심볼 매퍼(306)에서 성상도 용량(capacity)과 에러 정정 코드의 코드 레이트에 따라 최적화된 성상도를 사용하는 경우, 수신단의 심볼 디매퍼(r306)는 송신단에서 전송한 코드 레이트 정보와 성상도 용량 정보를 사용하여 그에 맞는 성상도를 찾아내고 이를 사용해 비트 정보를 계산할 수 있다. 비트 멀티플렉서(Bit Mux; r305-1)는 송신단의 비트 디멀티플렉서(r305)의 역과정을 수행한다. 이너 디인터리버(Inner Deintrlv; r304) 및 아우터 디인터리버(Outer Deintrlv; r302)는 각각 송신단의 이너 인터리버(304) 및 아우터 인터리버(302)의 역과정을 수행하여 비트 스트림을 원래 순서로 복원한다. 아우터 디인터리버(r302)는 수신기가 특히 DVB-C2 시스템에 특정된 경우 생략될 수도 있다.

이너 디코더(Inner Decode; r303) 및 아우터 디코더(Outer Decode; r301)는 각각 송신단의 이너 인코더(303) 및 아우터 인코더(301)의 역과정에 해당하는 디코딩 과정을 수행하여 전송 채널 상에서 발생한 에러를 정정할 수 있다. L1 시그널링 경로에 대해서는 상술한 데이터 경로와 유사한 동작을 수행할 수 있으며, 다만 다른 파라미터들이 적용될 수 있다. 이때 앞서 프리앰블 부분에서 설명한 바와 같이, L1 시그널링 디코딩에 대해서는 쇼트닝/펑처링 디코더(Shortened/Punctured Inner Decode; r303-1)가 사용될 수도 있다.

도 65는 쇼트닝/펑처링을 사용하는 LDPC 디코딩의 실시예를 나타낸다. 입력 비트 스트림에 대해서 디멀티플렉서(r301a)는 시스테메틱(systematic) 코드의 정보 부분과 패러티(parity) 부분을 분리하여 출력한다. 정보 부분에 대해서, LDPC 디코더의 입력 비트 수에 맞게 제로 패딩(r302)이 수행되고, 패러티 부분에 대해서는 펑처링된 부분을 디펑처링(r303a)하여 LDPC 디코더의 입력 비트열을 생성한다. 생성된 비트열에 대해 LDPC 디코딩(r304a)을 수행하고, 정보 부분에 첨가된 제로를 제거(r305a)하여 출력할 수 있다.

도 66은 아웃풋 프로세서의 실시예를 나타낸 도면이다. BB 디스크램블러(BB Descramble; r209)는 송신기에서 스크램블(209)된 비트 스트림을 원래의 비트 스트림으로 복원한다. 스플리터(Splitter; r208)는 송신단에서 멀티플렉싱되어 전송된 여러 PLP에 해당하는 BB 프레임들을 각각의 PLP 경로에 맞도록 복원한다. 각각의 PLP 경로에 대하여, BB 헤더 리무빙 모듈(r201-1~n)은 BB 프레임의 시작 부분에 전성된 헤더를 제거한다. CRC 디코더(CRC Decoder; r206-1~n)는 CRC 디코딩을 수행하여 신뢰가능한(reliable) BB 프레임을 선택할 수 있도록 한다. 널 패킷 인서팅 모듈(Null Packet Insert; r205-1)은 전송 효율을 높이기 위해 제거되었던 널 패킷을 원래의 위치에 복원시킨다. 딜레이 리커버링 모듈(Delay Recover; r204-n)은 각각의 PLP 경로 간에 존재했던 딜레이를 원래대로 복원한다.

아웃풋 클락 리커버링 모듈(Output Clock Recover; r203-1~n)은 인풋 스트림 싱크 모듈(203-1~n)에서 발생시켜 전송된 타이밍 정보를 사용하여 서비스 스트림의 원래 타이밍을 복원할 수 있다. 아웃풋 인터페이스 모듈(Output Interface; r202-1)은 BB 프레임 단위로 슬라이싱되어 있던 입력 비트열로부터 원래의 TS/GS 패킷 단위의 데이터를 복원할 수 있다. 아웃풋 포스트프로세스 모듈(Out Postprocess; r201)은 필요한 경우 복수의 TS/GS 스트림들을 하나의 완전한 TS/GS로 복원할 수 있다. 도 66에서 음영처리된 블록들은 동시에 하나의 PLP만을 처리하는 경우 사용되는 블럭들을 나타내고, 나머지 블럭들은 동시에 여러 개의 PLP들을 처리할 경우 같이 사용되는 블럭들을 나타낸다.

프리앰블 파일럿 패턴들은 PAPR의 증가를 피하도록 설계되어야 하며, 이 경우 L1 반복(repetition) 레이트가 PAPR을 증가시키지 않아야 한다. L1 정보 비트들의 수는 채널 본딩, PLP들의 수 등에 따라서 다이나믹하게 변한다. 고정된 L1 블록 사이즈가 불필요한 오버헤드를 발생시킬 수도 있다. L1 시그널링은 데이터 심볼 보다 강하게 보호되어야만 한다. L1 블록의 타임 인터리빙이 임펄스(impluse) 노이즈와 같은 채널 손상에 대한 송수신의 로버스트니스(robustness)를 개선할 수 있다.

도 67에서 도시된 바와 같이 8 MHz의 L1 블록 반복 레이트에서, 최대 스펙트럼 효율(26.8 대역폭 증가)이 획득되며, 버추얼 펑처링이 존재하지만, PAPR은 L1 대역폭이 데이터 심볼의 대역폭과 동일하므로 증가할 수 있다. 8 MHz의 반복 레이트에 대해, 호환성을 위해 4K-FFT DVB-T2 프리퀀시 인터리빙이 사용될 수 있고, 인터리빙 후에 8 MHz에서 같은 패턴으로 반복될 수 있다.

도 68에서 도시된 바와 같이 6 MHz의 L1 블록 반복 레이트는, 버추얼 펑처링이 없이 감소한 스펙트럼 효율을 갖는다. 그러나 L1과 데이터 레이트 대역폭이 LCM(Least Common Multiple)=24 MHz를 공유하므로, 8MHz의 경우에서와 유사한 PAPR 문제가 발생할 수 있다. 6 MHz의 반복 레이트에 대해, 호환성을 위해 4K-FFT DVB-T2 프리퀀시 인터리빙이 사용될 수 있고, 인터리빙 후에 24 MHz에서 같은 패턴으로 반복될 수 있다.

도 69는 최대 튜너 대역폭인 7.61 MHz의 새로운 L1 블록 반복 레이트를 나타낸다. 버추얼 펑처링이 없이, 최대 스펙트럼 효율(26.8% 대역폭 증가)이 획득될 수 있다. 최대 스펙트럼 L1과 데이터 심볼 대역폭들이 LCM이 약 1704 MHz에 해당하는 대역폭을 사용하므로 PAPR 문제는 발생하지 않는다. 7.61 MHz의 반복 레이트에 대해, 호환성을 위해 4K-FFT DVB-T2 프리퀀시 인터리빙이 사용될 수 있고, 인터리빙 후에 약 1704 MHz에서 같은 패턴으로 반복될 수 있다.

도 70은 프레임 헤더를 통해 전송되는 L1 시그널링의 실시예를 나타낸다. L1 시그널링 정보에 포함된 각각의 정보는 수신기로 전송되어 디코딩 파라미터로서 사용될 수 있다. 특히, 도 64에서 도시한 L1 신호 경로에서 사용될 수 있으며, 데이터 슬라이스마다 전송되는 PLP를 통해서 PLP 마다의 로버스트니스를 확보할 수 있다.

도 72는 도 37에서 도시한 L1 시그널링 패스에 사용되는 심볼 인터리버(308-1)의 실시예 및 도 64에서 도시한 L1 시그널링 패스에 사용되는 심볼 디인터리버(r308-1)에 대한 실시예를 나타낸 도면이다. 사선으로 표시된 블럭들은 L1 블럭들을 나타내고, 단색으로 표시된 블록들은 데이터 캐리어들을 나타낸다. L1 블록들은 단지 하나의 프리앰블을 통해서만 전달되는 것이 아니라, 복수의 OFDM 블록들에 걸쳐서 전송되며, L1 블록의 사이즈에 따라서 가변적으로 인터리빙 블록의 사이즈가 달라진다. 다시 말해서, 도 72에서 num_L1_sym 및 L1 스팬은 서로 다를 수도 있다. 이 경우, 불필요한 오버헤드를 줄이기 위해서 L1 블록이 전송되는 OFDM 심볼들의 나머지 캐리어들 통해서는 데이터가 전송될 수 있다. 도 72에서, 사선 표시된 블럭들의 수는 하나의 LDPC 블록의 비트 순서를 나타낸다.

따라서, 도 72에서 도시된 바와 같이 심볼 인덱스에 따라 행(row) 방향으로 비트를 전송하고, 수신기에서 캐리어 인덱스에 따라 열(column) 방향으로 데이터를 수신하게 되면 블록 인터리빙 효과가 발생하게 된다. 다시 말해서, 하나의 LDPC 블록들은 타임 도메인 및 프리퀀시 도메인에서 인터리빙되어 전송될 수 있다. Num_L1_sym 블록은 미리 정해진 고정된 값으로 사용될 수 있으며, 예를 들면 2~4 사이의 OFDM 심볼 개수로 정의될 수 있다. 이때, L1 블록 사이즈의 특성(granularity)를 높이기 위해서 최소한의 코드 길이를 갖는 펑처링/쇼트닝된 LDPC 코드가 L1 프로텍션을 위해 사용될 수 있다.

도 73은 L1 블록 전송의 실시예를 나타낸다. 도 73은 프리퀀시 도메인에서 본 도 72를 나타낸다. 도 73a에 도시된 바와 같이, L1 블록은 전체 튜너 대역폭에서 스팬되어 L1 블록들이 전송될 수도 있고, 도 73b에 도시된 바와 같이 부분적으로 스팬되어 전송되고 나머지 캐리어들은 데이터 캐리어를 위해서 사용될 수 있다. 두 경우 모두 L1 블록의 반복 레이트는 전체 튜너 대역폭임을 알 수 있다. 또는, 프리앰블을 포함해서 L1 시그널링에 사용되는 OFDM 심볼에는 데이터 전송을 허용하지 않고, 심볼 인터리빙만을 할 수도 있다. 따라서 수신기에서도 L1 시그널링에 사용되는 OFDM 심볼에 대해서는 데이터 디코딩을 하지 않고 디인터리빙 만을 수행해서 L1 디코딩을 수행할 수 있다. 이때, L1 블록은 현재 프레임에 대한 L1 시그널링을 전송하거나 다음 프레임에 대한 L1 시그널링을 전송할 수 있다. 수신기 측에서, 도 64에서 도시한 L1 시그널링을 위한 디코딩 경로로부터 디코딩된 L1 파라미터들은 다음 프레임의 프레임 파서로부터의 데이터 경로를 위한 복호화 과정에 사용될 수 있다.

요약하면, 송신기에서, L1 영역의 인터리빙 블록은, 메모리의 블록들에 행방향으로 기입하고, 메모리에 기입된 블록들을 열방향으로 판독함으로써 수행될 수 있다. 수신기에서는, L1 영역의 디인터리빙 블록은, 메모리에 열 방향으로 블록에 기입하고, 메모리에 기입된 블록들을 행방향으로 판독함으로써 수행될 수 있다. 송신기 및 수신기의 기입 및 판독 방향은 서로 바뀔 수 있다.

T2 시스템과의 호환성을 위해 L1의 보호를 위해 CR=1이고, 16-QAM 심볼 매핑을 사용하고, 프리앰블에서 파일럿 밀도(density)는 6이고, 짧은 LDPC의 수가 펑처링/쇼트닝의 요구량을 수반(imply)하는 경우를 가정하여 시뮬레이션을 수행한 경우, 결과는 다음과 같다. 즉 L1 전송을 위한 프리앰블이 충분하지 않고, OFDM 심볼의 수는 L1 블록 사이즈의 양에 의존하며, 쇼트닝/펑처링된 코드들 중 가장 짧은 LDPC 코드워드(예를 들면 192 비트 정보)가 플랙서빌러티(flexibility)와 양호한 granularity를 위해 사용될 수도 있고, 무시할 수 있는 정도의 오버 헤드인 패딩이 필요한 경우 요구될 수도 있다. 결과들은 도 71에 요약되어 있다.

결과적으로, L1 블록 반복 레이트에 대해, 버추얼 펑처링 없는 최대 튜너 대역폭이 좋은 해결 방법이 되며, 이 경우 PAPR 문제없이 최대 스펙트럼 효율을 사용할 수 있다. L1 시그널링에 대해, 효율적인 시그널링 스트럭처가 8개의 채널 본딩, 32개의 노치, 256개의 데이터 슬라이스, 및 256개의 PLP 환경에서 최대 구성을 허용할 수 있다. L1 블록 스트럭처에서, 플렉서블한 L1 시그널링이 L1 블록 사이즈에 따라 구현될 수 있다. 타임 인터리빙은 T2와의 호환성 및 더 양호한 로버스트니스를 위해 수행될 수 있다. 더 적은 오버헤드가 프리앰블에서의 데이터 전송을 가능하게 할 수 있다.

L1 블록의 블록 인터리빙이 더 양호한 로버스트니스를 위해 수행될 수 있다. 인터리빙은 L1 심볼들의 고정된 소정의 수(num_L1_sym) 및 L1에 의해 채워지는 캐리어들의 수(L1_span)를 갖고 수행될 수 있다. DVB-T2 시스템에서 P2 프리앰블 인터리빙에 사용된 동일한 기술이 사용된다.

가변적인 사이즈의 L1 블록이 사용될 수 있다. 사이즈는 L1 시그널링 비트들의 양으로 적용가능하며, 감소한 오버헤드로 귀결될 수 있다. 최대 스펙트럼 효율이 PAPR 이슈 없이 획득될 수 있다. 7.61 MHz보다 작은 대역폭의 반복은 따라서 잉여(redundancy) 데이터가 전송되지만 사용되지 않지 않을 수 있다. PAPR 문제는 L1 블록의 반복 레이트가 7.61 MHz인 경우 해결될 수 있다.

도 74는 프레임 헤더에서 전송되는 L1 시그널링의 다른 실시예이다. 도 74가 도 70과 다른 점은 12 비트의 L1_span 필드가 두 개의 필드로 나누어진 점이다. 즉, 9 비트의 L1_column과 3비트의 L1_row로 나뉘었다. L1_column은 L1이 스팬하는 캐리어 인덱스를 나타낸다. 데이터 슬라이스가 파일럿 밀도(density)인 12 캐리어마다 시작/종료하므로 3비트의 오버헤드를 줄여서 12 비트에서 9비트로 줄일 수 있다.

L1_row는 타임 인터리빙이 적용되는 경우 몇 개의 OFDM 심볼에 걸쳐서 L1이 전송되는가를 나타낸다. 따라서, 타임 인터리빙은 L1_column × L1_row 와 같은 크기의 블록 내에서 이루어진다. 또는, 도 70의 L1_span을 타임 인터리빙이 일어나지 않을 경우에 사용할 수 있도록 전체 L1 블록의 크기를 전송할 수도 있다. 이 경우, L1 블록의 크기는 실시예의 경우 11,776×2 비트이므로 15비트로 표현될 수 있다. 따라서 L1_span 필드는 15 비트로 구성될 수 있다.

도 75는 프리퀀시 또는 타임 인터리빙/디인터리빙을 나타낸 도면이다. 도 75는 전체 전송 프레임의 부분을 나타낸다. 도 75는 또한 복수의 8 MHz 대역폭의 본딩을 나타낸다. 프레임은 L1 블록을 전송하는 프리앰블 및 데이터를 전송하는 데이터 심볼을 포함한다. 상이한 종류의 데이터 심볼들은 상이한 서비스에 대한 데이터 슬라이스를 나타낸다. 도 75에서 도시한 바와 같이, 프리앰블은 매 7.61 MHz에 대하여 L1 블록들을 전송한다.

프리앰블에서, 프리퀀시 또는 타임 인터리빙은 L1 블록 내에서만 이루어지고, L1 블록 간에는 이루어지지 않는다. 이것은 채널 본딩 시스템에서 임의의 위치로 튜너 대역폭이 이동했을 때, 튜너 윈도우 대역폭 안에 한 개의 L1 블록이 전송되어 디코딩될 수 있게 하기 위함이다.

데이터 심볼의 경우에도 임의의 튜너 윈도우 대역폭 안에서 디코딩이 가능하게 하려면, 데이터 슬라이스 간에 인터리빙이 일어나서는 안된다. 따라서, 프리퀀시 인터리빙과 타임 인터리빙 모두 데이터 슬라이스 내에서만 이루어져야 한다. 따라서 도 27의 송신단 BICM 모듈에서 데이터 경로에 해당하는 심볼 인터리버(308)는 데이터 슬라이스별로 심볼 인터리빙을 수행하고, L1 시그널링 경로에 해당하는 심볼 인터리버(308-1)는 L1 블록별로 심볼 인터리빙을 수행한다.

도 42에 나타낸 프리퀀시 인터리버(403)도 프리앰블과 데이터 심볼에 대해서 각각 다르게 처리해야 하며, 프리앰블의 경우는 L1 블록별로, 데이터 심볼의 경우에는 데이터 슬라이스별로 프리퀀시 인터리빙을 수행한다. 이때, 낮은 래이턴시(latency) 모드를 위해서 데이터 경로와 L1 시그널링 경로 각각에 대해서 타임 인터리빙이 수행되지 않을 수도 있다.

도 76은 도 37에서 도시한 바와 같은 BICM 모듈의 데이터 경로의 ModCod 헤더 인서팅 모듈(307)을 사용하여 FECFRAME 헤더에서 전송되는 L1 시그널링의 오버헤드를 분석한 표이다. 도 76에서 나타낸 바와 같이, 짧은 LDPC 블록(사이즈=16200)에 대해, 최대 3.3%의 오버헤드가 발생할 수 있으며, 이는 무시할 수 없다. 분석에서, 45 심볼들이 FECFRAME 보호를 위한 것으로, 프리앰블은 C2 프레임 특정의 L1 시그널링이고, FECFRAME 헤더는 특정 L1 시그널링(Mod, Cod, PLE 식별자)에 대한 것으로 가정하였다.

L1 오버헤드를 감소시키기 위해, 2개의 데이터 슬라이스 타입에 따른 방법을 고려할 수 있다. ACM/VCM 타입 및 복수의 PLP 케이스에서, 프레임은 FECFRAME 헤더에 대해 동일하게 유지될 수 있다. ACM/VCM 타입 및 단일의 PLP 케이스에 대해, PLP 식별자는 FECFRAME으로부터 제거될 수 있고, 결과적으로 1.8%까지의 오버헤드 감소를 달성할 수 있다. CCM 타입 및 복수의 PLP 케이스에서, Mod/Cod 필드는 FECFRAME 헤더로부터 제거될 수 있고, 1.5%까지의 오버헤드 감소를 달성할 수 있다. CCM 타입 및 단일 PLP 케이스에서, FECFRAME 헤더는 요구되지 않고, 3.3%까지의 오버헤드 감소를 달성할 수 있다.

쇼트닝된 L1 시그널링에서, Mod/Cod(7비트) 및 PLP 식별자가 전송될 수 있으나, 어떤 코딩 게인을 획득하기에는 너무 짧을 수 있다. 그러나 PLP들이 C2 전송 프레임에 정렬될 수 있으므로 동기화가 요구되지 않을 수 있으며, 각각의 PLP의 모든 ModCod가 프리앰블로 인식될 수 있으며, 특정 FECFRAME에 대해 단순한 계산으로 동기화를 할 수 있다.

도 77은 오버헤드를 최소화하는 FECFRAME 헤더의 스트럭처를 나타낸다. 도 77에서, 사선으로 표시된 블록들은 도 37의 BICM 모듈의 데이터 경로에 대한 ModCod 헤더 인서팅 모듈(307)의 세부 블럭도이다. 단색으로 표시된 블록들은 각각 도 37의 BICM 모듈의 데이터 경로에 대한 이너 인코더(303), 이너 인터리버(304), 비트 디멀티플렉서(305) 및 심볼 매퍼(306)의 실시예를 나타낸다. 이때, CCM(constant coding & modulation)의 경우는 Mod/Cod 필드가 필요하지 않고, 하나의 PLP의 경우는 PLP 식별자가 필요하지 않으므로 L1 시그널링을 쇼트닝할 수 있게 된다. 이렇게 줄어든 비트수를 가지는 L1 시그널링에 대해서 3배로 반복시키고(3X repetition), BPSK로 모듈레이션을 하면 매우 로버스트(robust(한 시그널링이 가능하게 된다. 마지막으로 이렇게 발생시킨 헤더를 ModCod 헤더 인서팅 모듈(307)에 의해 매 FEC 프레임마다 헤더로 삽입하게 된다. 도 84는 도 64에서 도시한 BICM 디모듈레이터의 데이터 경로에서의 ModCod 추출(extracting) 모듈(r307)의 실시예를 나타낸다.

도 84에서 도시한 바와 같이, 입력에 대해서 FECFRAME 헤더를 분리해내고(Header Parser; r301b), 반복된 심볼들에 대해서 같은 정보를 전송하는 심볼끼리 서로 딜레이시키고 정열(align)시켜서 더해준다(Combiner; r302b). 마지막으로 BPSK 디모듈레이팅이 수행되면(BPSK Demod; r303b), 전송된 L1 시그널 필드를 복원해낼 수 있고, 이 정보를 시스템 컨트롤러에게 전송하여 이후의 복호화 과정에 필요한 파라미터로 삼게 한다. 분리된 FECFRAME은 심볼 디매퍼로 전달된다.

도 78은 이러한 L1 프로텍션의 BER(Bit Error Rate) 성능을 나타낸다. 3배 반복에 대해 4.8 dB의 SNR 게인을 얻을 수 있음을 알 수 있다. BER이 1E-11에서 요구되는 SNR은 8.7 dB이다.

도 79는 전송 프레임 및 FEC 프레임 스트럭처의 실시예를 나타낸 도면이다. 우선, 도 79의 오른쪽 상단에 나타낸 FEC 프레임의 구조는 도 37의 ModCod 헤더 인서팅 모듈(307)에 의해서 삽입된 FECFRAME 헤더를 나타내고 있으며, CCM 또는 ACM/VCM 타입과 단일/다중 PLP 조건에 따라서 각각 다른 크기의 헤더가 삽입됨을 알 수 있다. 또한, 도 42의 프레임 빌더의 프레임 헤더 인서팅 모듈(401) 및 도 35의 인풋 프로세싱 모듈의 머저/슬라이서 모듈(208)에 의해서 전송 프레임을 구성할 때, 도 29의 좌측 하단의 도면에서와 같이 데이터 슬라이스 타입에 따라서 프레임을 구성할 수 있다. 이 경우, 오른쪽 상단에 나타낸 FECFRAME들은 데이터 슬라이스의 타입에 맞춰서 전송되며, 이렇게 함으로써 최대 3.3%의 오버헤드를 줄일 수 있게 된다. 도 79의 우측 상단에서, 4개 타입의 스트럭처들이 도시되며, 이는 당업자라면 오직 실시예들에 불과한 것이고, 다른 타입 또는 이들의 조합이 데이터 슬라이스에 대해 사용될 수 있음을 알 수 있을 것이다.

수신단에서는 도 63의 프레임 파서의 프레임 헤더 리무빙 모듈(r401) 및 도 64의 BICM 디모듈레이터의 ModCod 추출 모듈(r307)에 의해서 디코딩에 필요한 파라미터인 ModCod 필드를 추출할 수 있다. 이때, 전송 프레임 내의 데이터 슬라이스 타입에 따라서 CCM 타입의 경우 프리앰블에 의해 전송되는 L1 시그널링을 통해 얻어내고, ACM/VCM 타입의 경우는 FECFRAME 헤더로부터 해당 파라미터들을 복원해낼 수 있다.

도 79의 오른쪽 상단에서 도시된 바와 같이, FECFRAME 구조는 두 개의 그룹으로 나누어질 수 있는데, 첫 번째 그룹은 헤더를 갖는 위 3개의 프레임 스트럭처이고, 두 번째 그룹은 헤더가 없는 마지막 프레임 구조이다.

도 80은 도 42에서 도시한 프레임 빌더의 프레임 헤더 인서팅 모듈(401)에 의해서 프리앰블을 통해 전송되는 L1 시그널링의 실시예를 나타낸다. 이 L1 시그널링이 상술한 L1 시그널링과 다른 점은 L1 블록 사이즈가 비트 수로 전송되고(L1_size, 14 비트), 데이터 슬라이스에 대한 타임 인터리빙의 온/오프가 가능하며(dslice_time_intrlv, 1 비트), 데이터 슬라이스 타입을 정의하여 L1 시그널링 오버헤드를 줄였다는 점(dslice_type, 1 비트)이다. 이때, 데이터 슬라이스 타입이 CCM인 경우는 FECFRAME 헤더 대신에 프리앰블을 통해서 Mod/Cod 필드가 전송된다(plp_mod(3 비트), plp_fec_type(1 비트), plp_cod(3 비트)).

수신단에서는 프리앰블로 전송되는 L1 블록 사이즈를 정해진 길이를 갖는 첫번째 LDPC 블록에 대해서 도 64의 BICM 디모듈레이터의 쇼트닝/펑처링 이너 디코더(r303-1)를 사용하여 복호화한 데이터로부터 얻어낼 수 있다. 나머지 LDPC 블록의 개수 및 사이즈 또한 획득될 수 있다.

L1 전송을 위해 복수의 OFDM 심볼들이 필요하거나 타임 인터리빙된 데이터 슬라이스가 있는 경우 타임 인터리빙이 사용될 수 있다. 인터리빙 플래그가 있는 경우 타임 인터리빙의 플랙서블한 온/오프가 가능하다. 프리앰블 타임 인터리빙의 경우, 타임 인터리빙 플래그(1 비트) 및 인터리빙되는 OFDM 심볼들의 수(3 비트)가 요구될 수 있으며, 따라서, 총 4비트가 쇼트닝된 FECFRAME 헤더와 유사한 방식으로 보호(protecting)될 수 있다.

도 81은 도 37에서 도시한 BICM 모듈의 L1 시그널링 경로에 대한 ModCod 헤더 인서팅 모듈(307-1)로부터 전송되는 L1-프리 시그널링의 실시예를 나타낸다. 도면에서, 사선으로 표시된 블록들은 도 37의 BICM 모듈의 L1 시그널링 경로에서 ModCod 헤더 인서팅 모듈(307-1)에 대한 실시예이다. 단색 블록들은 도 42에서 나타낸 프레임 빌더의 프레임 헤더 인서팅 모듈(401)의 실시예이다.

또한, 단색으로 표시된 블록들은 도 37의 BICM 모듈의 L1 시그널링 경로에서, 쇼트닝/펑처링 이너 인코더(303-1), 이너 인터리버(304-1), 비트 디멀티플렉서(305-1) 및 심볼 디매퍼(306-1)의 실시예가 될 수 있다.

도 81에서와 같이, 프리앰블에 전송되는 L1 시그널도 쇼트닝/펑처링된 LDPC 인코딩을 통해서 프로텍션을 걸고, 관련된 파라미터들을 L1-프리의 형태로서 헤더에 삽입할 수 있다. 이때, 프리앰블에 전송되는 헤더에는 타임 인터리빙에 관련된 파라미터들만이 전송되며, 도면에서 도시된 바와 같아 더욱 강한 로버스트니스를 확보하기 위해서 4배 반복(4x Repetition) 전송할 수도 있다. 수신단에서도 프리앰블을 통해서 전송된 L1 시그널을 디코딩하기 위해서는 도 64의 BICM 디모듈레이터의 L1 시그널링 경로에 대한 ModCod 추출 모듈(r307-1)에서 도 84에서 나타낸 디코딩 모듈을 사용해야 한다. 이때, 앞서 FECFRAME 헤더를 디코딩하는 경우와 다른 점은 반복이 4번 되어 있으므로, 4번의 반복된 심볼에 대해서 동기를 맞추고 더해주는 레이크(rake) 수신 과정을 수행해야 한다는 점이다.

도 82는 도 42의 프레임 빌더의 프레임 헤더 삽입 모듈(401)에서 전송하는 L1 시그널링 블록의 구조를 나타내며, 프리앰블에 타임 인터리빙이 사용되지 않은 경우를 나타낸다. 도 82에서 나타낸 바와 같이, 다른 종류의 LDPC 블록들은 캐리어 순으로 채워져서 전송되고, 한 OFDM 심볼을 다 채우고 나면 다음 OFDM 심볼로 전송되는 순서이다. 마지막 OFDM 심볼의 경우 남은 캐리어는 데이터 전송을 위해 사용되거나, 더미 패딩될 수 있다. 이때, 프리앰블은 이 실시예의 경우 3개의 OFDM 심볼로 구성된다. 수신단에서는 도 64의 BICM 디모듈레이터의 L1 시그널링 경로에 대한 심볼 디인터리버(r308-1)가 동작하지 않고 스킵될 수 있다.

도 83은 L1 타임 인터리빙이 적용된 경우이며, 도면에서와 같이 캐리어 인덱스에 대해서 OFDM 심볼 순서로 먼저 채워지고, 다 채워지면 다음 캐리어 인덱스 순서로 전송되는 순서로 블록 인터리빙이 일어난다. 마찬가지로, 남은 캐리어의 경우 데이터 전송을 위해 사용되거나 더미 패딩될 수 있다. 수신단에서, 이 인터리빙이 없는 경우에 대해, 도 64의 BICM 디모듈레이터의 L1 시그널링 경로에 대한 심볼 디인터리버(r308-1)는 LDPC 블록 안의 숫자가 증가하는 순서로 판독함으로써 블록 인터리빙을 수행할 수 있다.

추가로, 적어도 2개 타입의 데이터 슬라이스들이 존재할 수 있다. 데이터 슬라이스 타입 1은 L1 시그널링 필드에서 dslice_type = 0의 필드 값을 갖는다. 타입 1의 데이터 슬라이스는 XFECFrame 헤더를 포함하지 않으며, 해당 mod/cod 값들은 L1 시그널링 필드에 포함된다. 데이터 슬라이스 타입 2는 L1 시그널링 필드에서 dslice_type = 1의 필드 값을 갖는다. 타입 2의 데이터 슬라이스는 XFECFrame 헤더를 포함하며, 해당하는 mod/cod 값들은 그 XFECFrame 헤더에 포함된다.

XFECFrame 헤더는 XFEC(compleX Forward Error Correction)Frame을, mod/code는 modulation type/coderate를 각각 의미한다.

수신단에서, 프레임 파서가 디모듈레이팅된 신호들로부터 프레임을 추출할 수 있다. 프레임은 데이터 심볼들을 포함하고, 데이터 심볼들은 XFECFrame 헤더를 포함하는 XFECFrame을 포함하는 제 1 타입의 데이터 슬라이스 및 XFECFrame 헤더를 포함하지 않는 XFECFrame을 포함하는 제 2 타입의 데이터 슬라이스를 포함한다. 또한, 수신기는 프리앰블 신볼들의 L1 정보로부터 프리앰블 심볼들에 타임 인터리빙이 수행되었는지 여부를 나타내는 필드를 추출할 수 있다.

송신단에서, 프레임 빌더는 프레임을 빌딩할 수 있다. 프레임의 데이터 심볼들은 XFECFrame 헤더를 포함하는 XFECFrame을 포함하는 제 1 타입의 데이터 슬라이스 및 XFECFrame 헤더를 포함하지 않는 XFECFrame을 포함하는 제 2 타입의 데이터 슬라이스를 포함한다. 추가로, 프리앰블 심볼들에 타임 인터리빙이 수행되었는지 여부를 나타내는 필드를 프리앰블 신볼들의 L1 정보에 삽입할 수 있다.

마지막으로, 도 42의 프레임 빌더의 프레임 헤더 인서팅 모듈(401)에 대한 쇼트닝/펑처링된 코드에서, 코딩 게인을 획득할 수 있는 코드 워드의 최소 사이즈가 결정되고 제 1 LDPC 블록에서 전송될 수 있다. 이러한 방식으로, 나머지 LDPC 블록 사이즈가 전송된 L1 블록 사이즈로부터 획득될 수 있다.

도 85는 도 37에서 도시한 BICM 모듈의 L1 시그널링 경로의 ModCod 헤더 인서팅 모듈(307-1)로부터 전송되는 L1-pre 시그널링의 또 다른 실시예를 나타낸다. 도 85와 다른 점은 헤더 파트에 대한 프로텍션 메커니즘이 달라진 것이다. 도 85에서와 같이, L1 블록의 크기 정보인 L1_size(14 비트)가 L1 블록으로 전송되지 않고 헤더를 통해 전송되며, 여기에 타임 인터리빙과 관련된 기존의 4비트 정보가 함께 전송된다. 총 18 비트의 입력에 대해서 45 비트의 출력을 내는 BCH(45,18) 코드가 사용되며, 두 개의 경로로 복사되어 최종적으로는 QPSK로 매핑될 수 있다. 이때, Q-path에 대해서는 다이버시티 게인을 얻기 위해 1비트 사이클릭 쉬프트를 수행하고, 싱크(sync) 워드에 해당하는 PRBS로 모듈레이팅한다. 이렇게 획득된 2개의 I/Q 경로를 입력으로 받아서 총 45개의 QPSK 심볼을 출력한다. 이때, 만약 타임 인터리빙 뎁스를 실제로 L1 블록을 전송하는데 필요한 프리앰블의 개수로 한정시킨다면, 타임 인터리빙 뎁스를 나타내는 L1_span(3 비트)는 전송하지 않을 수도 있다. 즉, 타임 인터리빙 온/오프 플래그(1비트)만 전송하게 된다. 또한, 수신단에서도 L1_span 값을 사용하지 않고 전송된 프리앰블의 개수만을 체크하여 타임 인터리빙의 뎁스로 삼을 수 있다.

도 86은 프리앰블을 통해 전송되는 L1 시그널링 블록에 대한 스케줄링의 실시예를 나타내고 있다. 먼저, 하나의 프리앰블로 전송가능한 L1 정보 사이즈를 Nmax라고 하면, L1 사이즈가 Nmax보다 작을 경우에는 하나의 프리앰블에 할당하여 전송한다. 만약 L1 사이즈가 Nmax보다 큰 경우에는, 크기를 균등하게 분배하여 분배된 L1-서브 블록이 Nmax보다 작게 만든 후에, 각각의 L1-서브 블록을 하나의 프리앰블에 할당하여 전송한다. 이때, Nmax보다 작아서 생기게 되는 사용하지 않은 캐리어에는 아무런 데이터도 전송하지 않도록 한다.

대신에, 도 88에서 도시한 바와 같이 전체 프리앰블 신호 파워가 데이터 심볼 파워와 동일하게 유지되도록, L1 블록이 전송되는 캐리어의 파워를 부스트(boost)-업한다. 사용되는 파워 부스팅 팩터(factor)는 전송되는 L1 사이즈에 따라 가변되며, 이 값은 전송단과 수신단이 똑같은 값으로 계산하여 얻어낼 수 있다. 예를 들어 전체 캐리어의 절반만이 사용된다면, 파워 부스팅 팩터는 2가 되어야 한다.

도 87은 이러한 파워 부스팅을 고려한 L1-프리 시그널링의 실시예를 나타낸다. 도 85와 비교할 때, QPSK 심볼의 파워를 부스팅하여 프리앰블 빌더에 전송함을 알 수 있다.

도 89는 도 64에서 도시된 BICM 디모듈레이터의 L1 시그널링 경로의 ModCod 검출 모듈(r307-1)의 다른 실시예를 나타낸다. 입력된 프리앰블 심볼로부터 L1 시그널링 FECFRAME 은 심볼 디매퍼로 출력하고, 헤더 파트만을 디코딩하는 과정을 수행한다.

먼저, 입력된 헤더 심볼에 대해서 QPSK 디매핑을 수행하여 LLR 값을 획득하고, Q-경로에 대해서는 싱크 워드인 PRBS로 디모듈레이팅하고 1-비트 사이클릭 쉬프팅의 역과정을 수행하여 원래의 위치로 복원시킨다.

이렇게 정열된 두 I/Q 경로 값을 결합하여 SNR 게인을 얻고, 하드 디시전 출력값을 BCH 디코더에 입력한다. BCH 디코더는 입력된 45 비트 정보로부터 18 비트의 L1-프리 비트를 복원해낸다.

도 90은 대응되는 수신기의 ModCod 추출 모듈의 구조를 나타낸다. 도 89와 비교하면, QPSK 디매퍼 입력 심볼에 대해 파워 컨트롤을 수행하여 송신단에서 부스팅한 파워 레벨을 원래의 값으로 조절한다. 이때, 파워 컨트롤 값은 하나의 프리앰블 내에서 L1 시그널링을 위해 사용된 캐리어의 개수를 고려해서, 프리앰블 파워와 데이터 심볼 파워가 동일하게 맞춰지도록 하는 파워 부스팅 팩터를 전송단과 동일하게 계산하여, 이의 역수를 이용하여 파워 컨트롤을 수행한다.

도 91은 도 64의 BICM 디모듈레이터의 L1 시그널링 경로에 대한 ModCod 추출 모듈(r307-1)에서 수행하는 L1-프리 동기화 과정의 실시예를 나타낸다. 이는 프리앰블 내에서 헤더의 시작 위치를 알아내기 위한 싱크 과정으로서, 입력된 심볼에 대해서 QPSK 디매핑을 수행하고, 출력된 Q-경로에 대해서 1 비트 사이클릭 쉬프트의 역과정을 수행하여 정열시킨 후에 두 I/Q 경로 값을 곱하여 L1-프리 시그널링에 의해 변조된 값을 복원시킨다. 따라서 곱셈기의 출력값은 싱크 워드인 PRBS 값만을 표현하게 되고, 이를 노운(known) 시퀀스인 PRBS 값과 코릴레이션 시키면, 헤더의 위치에서 코릴레이션 피크 값을 얻게 되어 시작 위치를 알 수 있다. 이 경우, 필요하다면 도 90에서처럼 송신단에서 부스팅된 파워를 원래 값으로 복원시키기 위한 파워 컨트롤을 QPSK 디매퍼 입력에 대해 수행할 수 있다.

도 92는 도 37의 BICM 모듈의 L1 시그널링 경로에 대한 ModCod 헤더 인서팅 모듈(307-1)로 전송되는 L1 블록 헤더 필드의 실시예를 나타낸다. 도 92가 도 85와 다른 점은 타임 인터리빙 뎁스를 나타내는 L1_span이 2비트로 줄어들고, 예비(reserved) 비트 1 비트가 늘어난 점이다. 수신단에서도 2비트의 L1_span을 사용하여 L1 블록의 타임 인터리빙 파라미터를 획득할 수 있다.

도 93은 L1 블록을 전송하는데 필요한 최소 개수의 프리앰블보다 더 많은 프리앰블로 타임 인터리빙이 일어날 경우, L1 블록을 실제 전송하는데 사용되는 프리앰블의 개수만큼 균등하게 나누고, 각각 헤더를 삽입하여 하나의 프리앰블에 할당하는 과정을 나타낸다. 타임 인터리빙은 프리앰블의 숫자로 수행될 수 있고, 프리앰블의 수는 L1 블록을 전송하는데 필요한 프리앰블의 최소 수보다 크다. 이는 도 37의 BICM 모듈의 L1 시그널링 경로에 대한 ModCod 헤더 인서팅 모듈(307-1)에서 수행하는 동작이다. 이때, L1 블록을 전송하고 남은 나머지 캐리어에 대해서 제로 패딩 대신에 사이클릭 반복(repetition) 패턴을 사용할 수 있다.

도 94는 도 64에서 나타낸 BICM 디모듈레이터의 심볼 디매퍼(r306-1)의 실시예를 나타낸다. 도 93에서와 같이 L1 FEC 블록들이 반복되는 경우에 각각의 시작점을 맞춰서 결합(combiner; r301f)시킨 후에, QAM 디매핑(QAM demapper; r302f)을 수행하면, 다이버시티 게인과 SNR 게인을 모두 얻을 수 있게 된다. 이때, 컴바이너(r301f)는 각 L1 FEC 블록을 정열시켜 더하고, 더해진 L1 FEC 블록을 개수 만큼으로 나누는 과정을 또한 수행한다. 다만, 도 93에서와 같이 마지막 FEC 블록의 일부분만이 반복될 경우에는 반복된 부분에 대해서만 FEC 블록 헤더의 개수 만큼으로 나누고, 나머지 부분에 대해서는 위 개수보다 하나 작은 값으로 나눈다. 즉, 나누는 수는 캐리어별로 더해진 캐리어의 개수 만큼에 해당하게 된다.

도 98은 L1 블록 스케줄링의 또 다른 실시예이다. 도 98이 도 93과 다른 점은 L1 블록이 하나의 OFDM 심볼을 채우지 못하는 경우, 제로 패딩이나 반복을 수행하는 대신 전송단에서 쇼트닝/펑처링된 코드에 대한 펑처링을 적게 하여 전체 OFDM 심볼을 패리티 리던던시로 채우는 점이다. 즉, 도 38에서 패리티 펑처링을 수행할 때, 펑처링 비율(ratio)에 따라 유효 코드레이트가 결정되므로, 위에서 언급한 제로 패딩할 비트 수 만큼 펑처링을 덜하게 되면, 유효 코드레이트가 낮아져서 코딩 게인을 얻을 수 있다. 수신단에서는 도 65에서와 같이 패리티 디펑처링 모듈(r303a)에서 동일하게 덜 펑처링된 만큼의 패리티 리던던시를 고려하여 디펑처링을 수행할 수 있다. 이때, 송신단과 수신단은 모두 전체 L1 블록 사이즈를 알고 있으므로, 펑처링 비율(ratio)을 동일하게 계산해낼 수 있다.

도 95는 L1 시그널링 필드의 다른 실시예를 나타낸다. 도 95가 도 74와 다른 점은 데이터 슬라이스 타입이 CCM(constant coding/modulation)인 경우에, PLP의 스타트 어드레스(21 비트)를 전송하는 것이다. 이는 각각 PLP의 FECFRAME이 전송 프레임의 시작 위치와 정렬되지 않아도 전송 프레임을 구성할 수 있게 하며, 이렇게 함으로써 데이터 슬라이스 폭이 매우 좁은 경우에 생길 수 있는 패딩 오버헤드를 제거할 수 있다. 수신기에서는 도 64의 BICM 디모듈레이터의 L1 시그널링 경로에서, 데이터 슬라이스 타입=CCM인 경우에 FECFRAME 헤더를 찾아서 ModCod 정보를 얻는 대신에 프리앰블로부터 해당 정보를 얻을 수 있고, 전송 프레임 내 임의의 위치에서 재핑(zapping)이 일어나는 경우에도 이미 프리앰블로부터 해당 PLP의 스타트 어드레스를 알고 있으므로 FECFRAME 동기화를 지연 없이 수행할 수 있다.

도 96은 PLP 어드레싱 오버헤드를 줄일 수 있는 L1 시그널링 필더의 다른 실시예를 나타낸다.

도 97은 모듈레이션 타입과 그에 따른 하나의 FECFRAME에 해당하는 QAM 심볼의 개수를 나타낸 도면이다. 이 경우, QAM 심볼 개수의 최대 공약수는 135이므로 Log2(135)≒7 비트의 오버헤드를 줄일 수 있다. 따라서, 도 96이 도 95와 다른 점은 PLP_start 필더의 비트수가 21비트에서 14 비트로 줄었다는 점이다. 이것은, 135 개의 심볼들을 하나의 그룹으로 고려하여, 그룹에 대한 어드레싱을 수행한 결과이다. 수신단에서는 시그널링된 PLP_start 필드 값을 얻은 후에 135를 곱하여 실제로 전송 프레임 내에서 PLP가 시작하는 OFDM 캐리어 인덱스를 획득할 수 있다.

도 99 및 도 101은 도 37의 BICM 모듈의 데이터 경로에 대한 ModCod 헤더 인서팅 모듈(307)로부터 전송되는 데이터 심볼을 타임 인터리빙하는 심볼 인터리버(308)의 실시예를 나타낸다.

도 99는 데이터 슬라이스를 기반으로 동작하는 블록 인터리버의 실시예이다. 행의 수(N)는 하나의 데이터 슬라이스 내의 4개 OFDM 심볼의 페이로드 셀들의 수를 나타낸다. OFDM 심볼 기반의 인터리빙은, 인접한 OFDM 셀들간의 셀들의 수가 바뀔 수 있으므로 가능하지 않다. 열의 수(K)는 타임 인터리빙 뎁스로서 1, 2, 4, 8 또는 16의 값이 될 수 있다. 각 데이터 슬라이스의 K 값에 대한 시그널링은 L1 시그널링에서 수행될 수 있다. 도 37에서 도시된 타임 인터리버(308)에 앞서 도 42에서 도시된 프리퀀시 인터리버(403)가 동작할 수 있다.

도 100은 도 99의 타임 인터리버의 인터리빙 성능을 나타낸다. 타임 인터리버의 열의 수는 2, 행의 수는 8, 데이터 슬라이스의 폭은 12 데이터 셀로, 데이터 슬라이스 안에는 컨티뉴얼(continual) 파일럿이 없다고 가정하였다. 도 100에서, 위의 도면은 타임 인터리빙을 수행하지 않을 때에 전송되는 OFDM 심볼 구조를 나타내고 있으며, 아래의 도면은 타임 인터리빙을 수행했을 때 전송되는 OFDM 심볼 구조를 나타낸다. 검은 색 셀들은 스캐터드(scattered) 파일럿을, 검은 색이 아닌 셀들은 데이터 셀들을 나타낸다. 다만, 데이터 셀을 OFDM 심볼별로 다른 모양으로 블록에 표기하였다. 도 100에서 한 개의 OFDM 심볼에 대항하는 데이터 셀들이 2개의 심볼에 인터리빙된다. 8개의 OFDM 심볼에 해당하는 인터리빙 메모리를 사용하고 있는데, 인터리빙 뎁스가 2개의 OFDM 심볼만에 해당하므로 충분한 인터리빙 뎁스를 얻지 못한다.

도 101은 최대 인터리빙 뎁스를 달성하기 위해 제안된 인터리빙 방법을 나타낸다. 도 101에서, 검은색 셀들은 스캐터드 파일럿들을 나타내고, 검은색이 아닌 셀들은 데이터 샐들을 나타낸다. 도 101의 타임 인터리버는 블록 인터리버의 형태로 구성되며, 데이터 슬라이스 단위로 인터리빙이 수행된다. 도 101에서, 열의 수 K는 데이터 슬라이스의 폭을 나타내며, 행의 수 N은 타임 인터리빙 뎁스를 나타내고, 이 값은 임의의 정수 값을 가질 수 있다(K=1,2,3,..). 인터리빙 과정은 데이터 셀이 행을 따라서 값을 기입하고, 이를 열에 따라 판독하는 일반적인 블록 인터리빙 과정과 같으며, 파일럿 포지션을 제외하고 수행된다. 즉, 인터리빙은 행-열 트위스티드(twisted) 방식으로 수행될 수 있다.

추가로, 송신기에서, OFDM 심볼들의 파일럿 포지션들 및 하나의 OFDM 심볼에 해당하는 인터리빙 메모리의 열방향 트위스티드 방식에서 판독되는 셀들은, 셀들을 인터리빙하는 동안 유지될 수 있다.

또한, 수신기에서, OFDM 심볼들의 파일럿 포시젼들 및 하나의 OFDM 심볼에 해당하는 인터리빙 메모리의 열방향 트위스티드 방식에서 판독되는 셀들은, 셀들을 인터리빙하는 동안 유지될 수 있다.

도 102는 도 101의 타임 인터리버의 타임 인터리빙 성능을 나타낸다. 도 99와 비교하기 위해 타임 인터리버의 행의 개수는 8, 데이터 슬라이스의 폭은 12 데이터 셀, 데이터 슬라이스 안에는 컨티뉴얼 파일럿이 없다고 가정하였다. 도 102에서, 한 개의 OFDM 심볼에 해당하는 데이터 셀들이 8개의 OFDM 심볼에 인터리빙된다. 8개의 OFDM 심볼에 해당하는 인터리빙 메모리를 사용함에 있어서, 인터리빙 뎁스가 8개의 심볼에 해당하므로 이 경우는 최대 인터리빙 뎁스를 얻을 수 있다.

도 101의 타임 인터리버는 동일한 메모리를 사용하여 최대 인터리빙 뎁스를 얻을 수 있을 뿐만 아니라, 인터리빙 뎁스를 도 99에서와 달리 플렉서블하게 가질 수 있고, 이 때문에 전송 프레임의 길이를 플렉서블하게 할 수 있다는 장점이 있다. 또한, 타임 인터리버는 프리앰블에 사용한 인터리빙 방법과 같기 때문에 유용하며, 일반적인 OFDM을 사용하는 디지털 송신 시스템과 동일하게 도 37의 타임 인터리버(308)를 거친 후에 도 42의 프리퀀시 인터리버(403)를 거친다는 점이 호환성 측면에서 장점이 된다. 수신기 복잡도 측면에서, 추가적인 어드레스 컨트롤 로직 외에 추가적인 메모리가 요구되지 않아, 매우 적은 복잡도만이 필요하게 된다.

도 103은 수신기에서 심볼 디인터리버(r308)의 실시예를 나타낸다. 심볼 디인터리버는 프레임 헤더 리무빙 모듈(r401)의 출력을 받아 디인터리빙을 수행할 수 있다. 디인터리빙 과정은 도 99와 비교할 때, 블록 인터리빙의 읽고 쓰는 과정이 반대로 바뀌게 된다. 타임 디인터리버에서는 파일럿 포지션 정보를 사용하여 파일럿 포지션에서는 인터리버 메모리를 읽거나 쓰지 않고, 데이터 셀의 포지션에서는 인터리버 메모리를 읽거나 쓰기를 함으로써 버추얼 디인터리빙이 가능하다. 디인터리빙된 정보들은 ModCod 추출 모듈(r307)로 출력될 수 있다.

도 104는 타임 인터리빙의 다른 실시예를 나타낸다. 대각 방향으로 기입하고, 판독은 행 방향으로 수행한다. 이때, 도 101에서처럼 파일럿 포지션을 고려하여 인터리빙을 수행한다. 파일럿 포지션에서는 메모리 판독/기입을 수행하지 않고 데이터 셀 위치에서만 인터리빙 메모리를 액세스한다.

도 105는 도 104에서 도시한 방법을 사용하는 인터리빙의 결과를 나타낸다. 도 102와 비교하여, 같은 패턴으로 표기된 셀들이 타임 도메인뿐만 아니라 프리퀀시 도메인으로도 고르게 분산되어 있는 것을 알 수 있다. 즉, 타임/프리퀀시 도메인 모두에서 최대 인터리빙 뎁스를 얻을 수 있다.

도 108은 대응되는 수신기의 심볼 디인터리버(r308)를 나타낸다. 프레임 헤더 리무빙 모듈(r401)의 출력을 수신하여 디인터리빙을 수행할 수 있다. 디인터리빙 과정은 도 99와 비교하여, 블록 인터리빙의 기입/판독 순서가 바뀌게 된다. 타임 디인터리버에서는 파일럿 포지션의 정보를 이용하여 파일럿 포지션에서는 인터리버 메모리를 읽거나 쓰지 않고, 데이터 셀의 포지션에서는 인터리버 메모리를 판독하거나 기입함으로써 버추얼 디인터리빙이 가능하다. 디인터리빙된 데이터는 ModCod 추출 모듈(r307)로 출력될 수 있다.

도 106은 도 105의 어드레싱 방법의 실시예이다. NT는 타임 인터리빙 뎁스를 의미하고 ND는 데이터 슬라이스의 폭을 의미한다. 행의 수 N은 8, 데이터 슬라이스의 폭은 12 데이터 셀로, 데이터 슬라이스에 컨티뉴얼 파일럿은 없는 것으로 가정하였다. 도 106은 송신기에서 타임 인터리빙을 수행할 때, 타임 인터리빙 메모리에 데이터를 기입하기 위한 주소를 발생시키는 방법이다. 첫 번째 주소 (RA=0, CA=0)에서부터 시작하여 매번 RA 및 CA를 1씩 더하는데 이때 RA는 타임 인터리버에 사용되는 OFDM 심볼의 개수로 모듈로(modulo) 연산을 취하고 CA 는 데이터 슬라이스의 폭에 해당되는 캐리어 개수로 모듈로 연산을 취한다. 그리고 데이터 슬라이스만큼의 캐리어가 메모리에 쓰여졌을 때 RA를 1만큼 증가시킨다. 메모리에 데이터를 기입하는 작업은 현재 주소의 위치가 파일럿 위치가 아닌 경우에만 이루어지고, 파일럿 위치인 경우는 주소 값만을 증가시킨다.

도 106에서, 열의 수 K는 데이터 슬라이스의 폭을 나타내고, 행의 수 N은 타임 인터리빙 뎁스를 나타내며, K는 랜덤한 정수(예를 들면, K=1,2,3...)를 나타낸다. 인터리빙 과정은, 파일럿 포지션을 제외하고, 데이터 셀에 열-트위스티드 방식으로 기입하는 과정 및 열방향으로 판독하는 과정을 포함할 수 있다. 다시 말하면, 버추얼 인터리빙 메모리는 파일럿 포지션을 포함할 수 있지만, 파일럿 포지션은 실제 인터리빙에서는 제외될 수 있다.

도 109는 도 104에서 도시한 타임 인터리빙의 역과정에 해당하는 디인터리빙을 도시한다. 대각 방향으로 기입하고 행 방향으로 판독하여 원래 시퀀스의 셀들을 복원할 수 있다.

송신기에서 사용된 어드레싱 방법은 수신기에서 사용될 수 있다. 수신기는 송신기에서와 유사한 방향으로 생성되는 파일럿 포지션 정보 및 어드레스 값을 사용하여, 수신된 데이터를 타임 인터리버 메모리에 행방향으로 기입하고, 판독할 수 있다. 또는, 기입에 사용된 파일럿 정보 및 생성된 어드레스 값들이 행방향의 기입에 사용될 수도 있다.

이러한 방법들은 L1을 전송하는 프리앰블에 적용될 수도 있다. 프리앰블을 포함하는 OFDM 심볼이 동일한 위치에 파일럿을 포함할 수 있고, 파일럿 위치를 고려한 어드레스 값을 참조하는 인터리빙 또는 파일럿 위치를 고려하지 않는 어드레스 값을 참조하는 인터리빙이 수행될 수 있다. 파일럿 위치를 참조하지 않는 어드레스 값을 참조하는 경우, 수신기는 타임 인터리빙 메모리에 매번 데이터를 저장한다. 이러한 경우, 수신기 또는 송신기에서 프리앰블에 인터리빙/디인터리빙을 수행하는데 필요한 메모리의 사이즈는 타임 인터리빙에 사용되는 OFDM 심볼들에 존재하는 페이로드 셀들의 수와 동일하게 된다.

도 107은 L1 타임 인터리빙의 다른 실시예를 나타낸다. 이 실시예에서 타임 인터리빙을 적용하지 않은 경우 한 OFDM 심볼에 위치하던 캐리어를 L1을 구성하는 OFDM 심볼 전체에 골고루 분포시키도록 한다. 예를 들면, 첫번째 OFDM 심볼에 있던 데이터의 경우 첫번째 캐리어는 원래의 자기 위치에, 두번째 캐리어는 두번째 OFDM 심볼의 두번째 캐리어 인덱스에 위치하게 된다. 다시 말해, n번째 OFDM 심볼에 있는 i번째 데이터 캐리어는 (i+n) mod N(i=0,1,2,..캐리어의 수-1, n=0,1,2...,N-1, N=L1 타임 인터리빙에 사용된 OFDM 심볼의 개수) 번째 OFDM 심볼의 i번째 캐리어에 위치하게 된다. 이러한 L1 타임 인터리빙 방법에서, 모든 OFDM 심볼들에 대한 인터리빙은 도 107에서와 같이 트위스티드 방식으로 수행될 수 있다. 파일럿 포지션들은 도 107에 도시되어 있지 않지만, 인터리빙은 파일럿 심볼들을 포함하는 모든 OFDM 심볼들에 대하여 수행될 수 있다. 다시 말해서, 인터리빙은 파일럿 포지션의 고려 없이 전체 OFDM 심볼들에 대해 수행되거나, OFDM 심볼들이 파일럿 심볼들을 포함하는지 여부와 상관없이 파일럿 포지션을 고려하지 않고 수행될 수 있다.

만약 L1에 사용되는 LDPC 블록의 사이즈가 한 OFDM 심볼의 사이즈보다 작은 경우 남는 부분은 LDPC 블록의 일부를 복사하여 붙여넣거나 제로 패딩하여 사용할 수 있다. 이때 타임 인터리빙은 상술한 방식으로 똑같이 수행될 수 있다. 유사하게, 도 107에서, 수신기는 메모리에서 L1 타임 인터리빙에 사용된 모든 블록들을 저장하고, 예를 들면 도 107에서 블록들이 기입된 순서와 같이 인터리빙에 사용된 순서로 블록들을 판독함으로써 디인터리빙을 수행할 수 있다.

도 106에서 도시된 블록 인터리버가 사용되면, 두개의 버퍼가 사용된다. 특히, 한개의 버퍼가 입력 심볼을 저장하는 동안 나머지 버퍼로부터 이전에 입력된 심볼들을 읽어나갈 수 있다. 한개의 심볼 인터리빙 블록에 대해서 이 모든 과정을 끝내면, 읽고 쓰는 버퍼의 순서를 바꿔서 메모리 액세스 충돌(conflict)이 발생하지 않도록 디인터리빙을 수행할 수 있다. 이러한 핑-퐁(ping-pong) 스타일의 디인터리빙은 어드레스 생성 로직은 매우 간단하지만, 심볼 인터리빙 메모리의 두배를 사용함으로써 하드웨어 복잡도를 증가시킬 수 있다.

도 110은 도 64에서 도시된 심볼 디인터리버(r308 또는 r308-1)의 실시예를 나타낸다. 위 문제점을 해결하기 위해서 하나의 버퍼만을 사용하여 디인터리빙을 수행하는 구조를 나타낸다. 도 110에서 어드레스 생성 로직에서 발생시키는 주소에 대하여 먼저 버퍼 메모리로부터 해당 주소의 값을 판독하여 출력하고, 동일한 주소에 입력되는 심볼을 저장함으로써 인-플레이스먼트(in-placement) 동작을 수행할 수 있다. 이런 프로세싱에 의해, 메모리를 판독하고 기입하는 동작에 대해서 메모리 엑세스 충돌을 없앨 수 있고, 단지 하나의 버퍼만을 사용하여 심볼 디인터리빙을 수행할 수 있다. 어드레스 생성 룰(rule)을 설명하기 위해 파라미터들을 정의해보면, 도 106에서와 같이 디인터리빙 메모리의 행의 수를 타임 인터리빙 뎁스 D로 정의하고, 열의 수를 데이터 슬라이스 폭 W로 정의하면, 어드레스 생성기(generator)는 이하와 같은 주소를 발생시킬 수 있다.

i- th sample on j- th block , including pilot

i=0,1,2,...,N-1;

N=D*W;

Ci ,j=i mod W;

Tw =(( Ci ,j mod D)*j) mod D;

Ri ,j=((i div W)+ Tw ) mod D;

Li ,j(1)= Ri ,j*W+ Ci ,j;

Or

Li ,j(2)= Ci ,j*D+ Ri ,j;

어드레스들은 파일럿 포지션들을 포함하고, 입력 심볼들도 파일럿 포지션들을 포함한다고 가정한다. 만약 데이터 심볼만을 포함하는 입력 심볼을 처리하려면 해당 주소를 스킵하는 컨트롤 로직이 추가로 필요하게 된다. 또는, 만약 파일럿을 포함하지 않는 데이터 심볼 도메인에서 사용되는 일반적인 블록 디인터리빙의 한 형태라고 하면, 발생되는 어드레스를 각 데이터 심볼을 액세스하는데 직접 사용할 수도 있다. 이때, i는 입력 심볼의 인덱스를 나타내고, j는 입력된 인터리빙 블록의 인덱스를 나타내며, N=D*W는 인터리빙 블록 길이이다. Mod 연산은 모듈로 연산을 나타내며, 나눗셈 후의 나머지를 계산해낸다. Div 연산은 정수 나눗셈 연산으로서 나눗셈 후의 몫을 계산한다. Ri,j 및 Ci,j는 각각 j번째 인터리빙 블록의 i번째 심볼 입력에 대한 행 어드레스와 열 어드레스이다. Tw는 각 심볼이 위치하는 주고에 대한 열 트위스팅 값을 나타내고 있다. 즉, 각 열은 Tw 값에 따라 독립적으로 트위스팅이 일어나는 버퍼로 생각할 수 있다. Li,j는 싱글 버퍼를 2차원이 아닌 1차원 시퀀셜 메모리로 구현할 경우의 주소를 나타내며, Li,j 값은 0부터 (N-1)까지의 값을 가진다. 이때 서로 다른 두 방법이 가능하고, Li,j(1)은 메모리 매트릭스를 행×행(row-by-row)까지 연결한 경우이고, Li,j(2)는 열×열(column-by-column)으로 연결한 경우이다.

도 111은 D=8, W=12인 경우의 타임 인터리빙을 위한 행 및 열 어드레스의 실시예를 나타낸다. j=0부터 시작하며, 각 j값에 대해서 첫 번째 행은 행 어드레스를 나타내고, 두 번째 행은 열 어드레스를 나타낸다. 도 111은 첫 24개의 심볼에 대한 주소만을 나타낸다. 각 열의 인덱스는 입력된 심볼의 인덱스 i와 같다.

도 113은 데이터 슬라이스를 사용하는 OFDM 전송 시스템의 실시예를 나타낸다. 도 113에서 도시한 바와 같이, 송신기는 데이터 PLP 경로, L1 시그널링 경로, 프레임 빌더 및 OFDM 모듈레이팅부를 포함한다. 데이터 PLP 경로는 수평선 및 수직선의 블록으로 나타내었다. L1 시그널링 경로는 사선의 블록으로 나타내었다. 인풋 프로세싱 모듈들(Input Process; 701-0, 701-N, 701-K, 701-M)은 도 35에서 나타낸 바와 같이 각 PLP에 대해 각각의 동작을 수행하는 인풋 인터페이스 모듈(202-1), 인풋 스트림 동기화 모듈(203-1), 딜레이 컴펜세이팅 모듈(204-1), 널 패킷 딜리팅 모듈(205-1), CRC 인코더(206-1), BB 헤더 삽입 모듈 (207-1) 및 BB 스크램블러(209)를 포함할 수 있다. FEC 모듈들(FEC LDPC/BCH; 702-0, 702-N, 702-K, 702-M)은 도 37에서 도시한 바와 같이 아우터 코더(301) 및 이너 코더(303)를 포함할 수 있다. L1 경로에 사용되는 FEC 모듈(FEC LDPC/BCH; 702-L1)은 도 37에서 도시한 바와 같이, 아우터 코더(301-1) 및 쇼트닝/펑처링 이너 코더(303-1)을 포함할 수 있다. L1 시그널링 모듈(L1 Signal; 701-L1)은 프레임을 구성하는데 필요한 L1 정보를 생성할 수 있다.

비트 인터리빙 모듈들(Bit Intrlv; 703-0, 703-N, 703-K, 703-M)은 도 37에서 도시한 바와 같이 이너 인터리버(304) 및 비트 디멀티플렉서(305)를 포함할 수 있다. L1 경로에 사용되는 비트 인터리버(703-L1)는 도 37에서 도시한 바와 같이 이너 인터리버(304-1) 및 비트 디멀티플렉서(305-1)를 포함할 수 있다. 심볼 매퍼들(Symbol Map; 704-0, 704-N, 704-K, 704-M)은 도 37에서 도시한 심볼 매퍼(306)와 동일한 동작을 수행할 수 있다. L1 경로에서 사용되는 심볼 매퍼(704-L1)는 도 37에서 도시된 심볼 매퍼(306-1)와 동일한 동작을 수행할 수 있다. FEC 헤더 모듈들(FEC Header; 705-0, 705-N, 705-K, 705-M)은 도 37에서 도시된 ModCod 헤더 인서팅 모듈(307)과 동일한 동작을 수행할 수 있다. L1 경로에서 사용되는 FEC 헤더 모듈(705-L1)은 도 37에서 도시한 ModCod 헤더 인서팅 모듈(307-1)과 동일한 동작을 수행할 수 있다.

데이터 슬라이스 매퍼(Data Slice Mapper; 706-0, 706-K)는 각 데이터 슬라이스에 할당된 PLP들에 해당하는 FEC 블록들을 해당 데이터 슬라이스에 스케줄링하여 전송할 수 있다. 프리앰블 매퍼(Preamble Mapper; 707-L1)는 프리앰블에 전송되는 L1 시그널링 FEC 블록들을 프리앰블에 스케줄링하여 전송할 수 있다. L1 시그널링 FEC 블록들은 프리앰블에 포함되어 전송된다. 타임 인터리버들(Time Intrlv; 708-0, 708-K)은 도 37에서 도시한 심볼 인터리버(308)와 동일한 동작을 수행할 수 있다. L1 경로에서 사용되는 타임 인터리버(708-L1)는 도 27의 심볼 인터리버(308-1)와 동일한 동작을 수행할 수 있다,

또는, 타임 인터리버(708-L1)는 도 37에 도시한 심볼 인터리버(308-1)와 동일한 동작을, 프리앰블 심볼들에 대하여만 수행할 수 있다.

프리퀀시 인터리버들(Freq Intrlv; 709-0, 709-K)은 데이터 슬라이스에 대해 프리퀀시 인터리빙을 수행할 수 있다. L1 경로에서 사용되는 프리퀀시 인터리버(709-L1)는 프리앰블 대역폭에 따라서 프리퀀시 인터리빙을 수행할 수 있다.

파일럿 제네래이팅 모듈(Pilot Generate; 710)은 컨티뉴얼 파일럿(CP; Continual Pilot) 및 스캐터드 파일럿(SP; Scattered Pilot), 데이터 슬라이스 에지 및 프리앰블에 맞는 파일럿들을 각각 발생시킨다. 프레임 빌더(Frame Builder; 711)는 데이터 슬라이스, 프리앰블 및 파일럿의 스케줄링에 따라 신호 프레임을 빌딩할 수 있다. IFFT 모듈(712) 및 GI 인서팅 모듈(713)은 도 51에서 도시한 IFFT 모듈(501) 및 GI 인서팅 모듈(503)과 동일한 동작을 각각 수행할 수 있다. 마지막으로, DAC 모듈(DAC; 714)은 디지털 신호를 아날로그 신호로 변환하고, 변환된 신호를 전송할 수 있다.

도 114는 데이터 슬라이스를 사용하는 OFDM 수신기의 실시예를 나타낸다. 도 114에서, 튜너(tuner, r700)는 도 61에서 도시한 튜너/AGC 모듈(r603) 및 다운 컨버팅 모듈(r602)의 동작을 수행할 수 있다. ADC 모듈(ADC; r701)은 수신한 아날로그 신호를 디지털 신호로 변환할 수 있다. 타임/프리퀀시 동기화 모듈(Time/Freq Sync; r702)은 도 62에서 도시한 타임/프리퀀시 동기화 모듈(r505)과 동일한 동작을 수행할 수 있다. 프레임 디텍팅 모듈(Frame Detect; r703)은 도 62에서 도시한 프레임 디텍팅 모듈(r506)과 동일한 동작을 수행할 수 있다.

이때, 타임/프리퀀시 동기화가 수행된 후에는 추적(tracking) 과정에서 프레임 디텍팅 모듈(r703)로부터 획득된 매 프레임마다 전송되는 프리앰블을 사용하여 동기화 성능을 향상시킬 수 있다.

GI 리무빙 모듈(GI Remove; r704) 및 FFT 모듈(FFT; r705)은 도 62에서 도시한 GI 리무빙 모듈(r503) 및 FFT 모듈(r502)과 각각 동일한 동작을 수행할 수 있다.

채널 추정 모듈(Channel Estimate; r706) 및 채널 등화 모듈(Channel EQ; r707)은 도 62에서 도시한 채널 추정/등화 모듈(r501)의 채널 추정 부분과 채널 등화 부분의 동작을 수행할 수 있다. 프레임 파서(r708)는 전송 프레임 내에서 사용자가 선택한 서비스가 전송되고 있는 데이터 슬라이스 및 프리앰블을 출력한다. 사선으로 표시된 블록들은 프리앰블을 프로세싱한다. 수평선으로 표시된 블록들은 커먼(common) PLP 및 데이터 슬라이스를 프로세싱한다. L1 경로에서 사용되는 프리퀀시 디인터리버(Freq De-Intrlv; r709-L1)는 프리앰블 대역폭 내에서 프리퀀시 디인터리빙을 수행할 수 있다. 데이터 슬라이스 경로에서 사용되는 프리퀀시 디인터리버(r709)는 데이터 슬라이스 내에서 프리퀀시 디인터리빙을 수행할 수 있다. L1 경로에서 사용되는 FEC 헤더 디코더(FEC Header Decode; r712-L1), 타임 디인터리버(Time De-Intrlv; r710-L1) 및 심볼 디매퍼(Symbol Demap; r713-L1)는 도 64에서 도시한 ModCod 추출 모듈(r307-1), 심볼 디인터리버(r308-1) 및 심볼 디매퍼(r306-1)와 동일한 동작을 수행할 수 있다.

비트 디인터리버(Bit De-Intrlv; r714-L1)는 도 64에서 도시한 비트 디멀티플렉서(r305-1) 및 이너 디인터리버(r304-1)를 포함할 수도 있다. FEC 디코더(FEC Decode BCH/LDPC; r715-L1)는 도 64에서 도시한 쇼트닝/펑처링 이너 코더(r303-1) 및 아우터 디코더(r303-1)를 포함할 수도 있다. 이때, L1 경로의 출력은 L1 시그널링 정보로서, 시스템 컨트롤러에 전달되어 필요한 데이터 슬라이스에 전송되는 PLP 데이터를 복원하는데 사용된다.

데이터 슬라이스 경로에서 사용되는 타임 인터리버(Time De-Intrlv; r710)는 도 64에서 도시한 심볼 디인터리버(r308)와 동일한 동작을 수행할 수 있다. 데이터 슬라이스 파서(Data Slice Parser; r711)는 데이터 슬라이스 내에서 사용자가 선택한 PLP를 출력하거나, 필요한 경우 사용자가 선택한 PLP와 관련된 커먼 PLP를 출력할 수 있다. FEC 헤더 디코더(FEC Header Decoder; r712-C, r713-K)는 도 64에서 도시한 ModCod 추출 모듈(r307)과 동일한 동작을 수행할 수 있다. 심볼 디매퍼(Symbol Demap; r713-C, r713-K)는 도 64에서 도시한 심볼 디매퍼(r306)와 동일한 동작을 수행할 수 있다.

비트 디인터리버(Bit De-Intrlv; r714-C, r714-K)는 도 64에서 도시한 비트 디멀티플렉서(r305) 및 이너 디인터리버(r304)를 포함할 수 있다. FEC 디코더(FEC Decode BCH/LDPC; r715-C, r715-K)는 도 64에서 도시한 이너 디코더(r303) 및 아우터 디코더(r301)를 포함할 수 있다. 그리고 아웃풋 프로세싱 모듈(r716-C, r716-K)은 도 35에서 도시한 각각의 PLP에 대해서 동작하는 BB 스크램블러(r209), BB 헤더 리무빙 모듈(r207-1), CRC 디코더(r206-1), 널 패킷 인서팅 모듈(r205-1), 딜레이 리커버링 모듈(r204-1), 아웃풋 클락 리커버링 모듈(r203-1) 및 아웃풋 인터페이스 모듈(r202-1)을 포함할 수 있다. 커먼 PLP가 사용되는 경우, 커먼 PLP와 관련된 데이터 PLP와 함께 TS 리컴바이너(recombiner)로 전송되어, 사용자가 선택한 PLP로 재구성될 수 있다.

도 114에의 수신기에서, 데이터 경로의 블록들이 송신기에서의 역순으로 위치된 것에 비해, L1 경로의 블록들은 데이터 경로에서처럼 송신기의 역순으로 위치하지 않는다. 다시 말해서, 데이터 경로에서는 프리퀀시 디인터리버(r709), 타임 디인터리버(r710), 데이터 슬라이스 파서(r711) 및 FEC 헤더 디코더(r712-C, r712-K)가 위치한다. 그러나 L1 경로에서는, 프리퀀시 디인터리버(r709-1), FEC 헤더 디코더(r712-L1) 및 타임 디인터리버(r710-L1)가 위치한다.

도 112는 파일럿을 사용하지 않는 데이터 심볼 도메인에서 일반적인 블록 인터리빙의 실시예를 나타낸다. 도 112a에서 도시된 바와 같이 검은색 부분의 모든 파일럿들이 제거된 상태로 인터리빙 메모리가 채워지며, 사각의(rectangular) 메모리를 구성하기 위해서 필요한 경우 패딩 셀이 사용된다. 도 112a의 경우 패딩 셀은 사선으로 표시된 블록으로 나타내어진다. 실시예에서, 한 개의 컨티뉴얼 파일럿이 한 종류의 스캐터드 파일럿 패턴과 위치가 겹치기 때문에, 4개의 OFDM 심볼 구간(duration) 동안 총 3개의 패딩 셀이 필요하게 된다. 도 112b에서는 인터리빙된 형태의 메모리 컨텐츠를 나타낸다.

도 112a에서와 같이 행×행(row-by-row)으로 기입하고 열 트위스팅을 수행하거나, 또는 처음부터 트위스티드 방식으로 기입을 수행할 수 있다. 인터리버의 출력은 도 112b의 메모리로부터 행×행(row-by-row)으로 판독하는 동작으로 이루어지며, 이렇게 판독된 출력 데이터는 OFDM 전송을 고려할 때, 도 112c와 같이 배치된다. 단, 설명의 편의상 프리퀀시 인터리빙 동작은 일단 무시할 수 있다. 도 112에서와 같이, 프리퀀시 다이버시티가 도 106처럼 높지는 않지만, 거의 비슷한 수준이다. 무엇보다 인터리빙과 디인터리빙을 수행하는데 필요한 메모리가 최적화되는 장점을 갖는다. 실시예에서, 메모리 크기가 W×D에서 (W-1)×D로 줄었다. 데이터 슬라이스 폭이 커질수록, 메모리 사이즈는 더 줄어들 수 있다.

수신단에서는 타임 디인터리버의 입력에 대해서 패딩 셀을 고려하여 다시 도 122b와 같은 형태의 메모리 버퍼 컨텐츠를 복원해야 한다. 기본적으로, OFDM 심볼들이 심볼 순서로 판독되어 행 순서로 저장될 수 있다. 그리고 열 트위스팅을 고려하여 디-트위스팅을 하되, 디인터리버의 출력이 도 112a의 메모리로부터 행방향으로 판독한 형태가 되도록 한다. 이렇게 함으로써, 도 106에서 도시한 방법과 비교할 때, 파일럿 오버헤드를 최소화하고, 인터리빙/디인터리빙 메모리 사이즈를 최소화할 수 있다.

도 115는 타임 인터리빙(도 115a) 및 타임 디인터리빙(도 115b)의 실시예를 나타낸다.

도 115a는 도 113에서 L1 경로에 대해 도시한 타임 인터리버(718-L1)의 실시예를 나타낸다. 도 115a에서 도시한 바와 같이, L1을 전송하는 프리앰블에 대한 타임 인터리빙은 프리앰블에 규칙적으로 전송되는 파일럿들을 제외하고, L1 데이터 셀들에 대해서만 인터리빙을 수행한다. 인터리빙을 수행하는 방식은 도 106에서 도시한 바와 같은 방식으로서, 대각선 방향(실선 표시)으로 입력 데이터를 기입하고, 행 방향(점선 표시)로 데이터를 판독하여 출력할 수 있다.

도 115b는 도 114에서 L1 경로에 대해 도시한 타임 디인터리버(r712-L1)의 실시예를 나타낸다. 도 115b에서 도시한 바와 같이, L1을 전송하는 프리앰블에 대한 타임 인터리빙은 프리앰블에 규칙적으로 전송되는 파일럿들을 제외하고, L1 데이터 셀들에 대해서만 디인터리빙을 수행한다. 디인터리빙 방식은, 도 109에서 도시한 바와 같이, 입력 데이터를 행 방향(실선 표시)으로 기입하고 대각선 방향(점선 표시)로 판독하여 출력할 수 있다. 입력 데이터가 파일럿을 포함하고 있지 않으므로, 출력 데이터도 파일럿을 포함하지 않고, L1 데이터 셀들 만을 포함한다. 수신기에서 프리앰블을 위한 타임 디인터리버로서 단일 버퍼를 사용하는 경우에도, 도 110에서 도시한 바와 같이 디인터리버 메모리와 어드레스 생성기를 사용할 수 있다.

디인터리빙(r712-L1)은 이하와 같은 어드레스를 사용하여 수행될 수 있다.

i- th sample on j- th block

i=0,1,2,..., N-1;

N=D*W;

Ci ,j=i mod W;

Tw =(( Ci ,j mod D)*j) mod D;

Ri ,j=((i div W)+ Tw ) mod D;

Li ,j(1)= Ri ,j*W+ Ci ,j;

Or

Li ,j(2)= Ci ,j*D+ Ri ,j;

상술한 어드레스에서, 행의 길이 W는 도 115에서 도시한 인터리빙 메모리의 행의 길이를 나타낸다. 열의 길이 D는, 프리앰블의 타임 인터리빙 뎁스로서, 이는 프리앰블을 전송하는데 필요한 OFDM 심볼의 개수이다.

도 116은 도 113에서 도시한 프레임 빌더(711)에서 입력된 프리앰블과 파일럿들을 스케줄링하여 OFDM 심볼들을 구성하는 실시예를 나타낸다. 도 113에서 도시한 바와 같이, 도 116의 흰색 셀들은 L1 경로의 FEC 헤더 모듈(705-L1)의 출력 신호를 나타낸다. 도 113에서 도시한 바와 같이, 도 116의 회색 셀들은 파일럿 제네레이팅 모듈(710)dptj 생성되는 프리앰블에 대한 컨티뉴얼 파일럿들을 나타낸다. 도 113에서 도시한 바와 같이, 도 116의 패턴 표시된 셀들은 프리앰블 매퍼(707-L1)의 출력 신호인 L1 시그널링 셀들을 나타낸다. 도 116a는 타임 인터리빙이 오프인 경우의 OFDM 심볼들을 나타내며, 도 116b는 타임 인터리빙이 온인 경우의 OFDM 심볼들을 나타낸다. L1 헤더가 L1 시그널링 필드의 길이와 타임 인터리빙 온/오프 플래그(flag) 정보를 전송하므로, L1 헤더는 타임 인터리빙에서 제외된다. 이는 타임 인터리빙 전에 L1 헤더가 부가되기 때문이다. 또한, 상술한 바와 같이, 타임 인터리빙은 파일럿 셀들을 배제하고 수행된다. 나머지 L1 데이터 셀들은 도 115에서 도시한 바와 같이 인터리빙될 수 있고, 그 후에 OFDM 서브케리어들로 할당될 수 있다.

도 117은 도 113에서 도시한 데이터 슬라이스를 사용하는 OFDM 송신기의 실시예에서, 데이터 경로에 대한 데이터 슬라이스 매퍼(706-0~706-K)로부터 전송되는 데이터 심볼을 인터리빙하는 타임 인터리버(708-0~708-K)의 실시예를 나타낸다. 타임 인터리빙은 각 데이터 슬라이스에 대해 수행될 수 있다. 타임 인터리빙된 심볼들은 프리퀀시 인터리버(709-0~709-K)로 출력될 수 있다.

도 117은 단일 버퍼를 사용하는 심플한 타임 인터리버의 실시예를 나타낸다. 도 117a는 타임 인터리빙 전의 OFDM 심볼들의 스트럭처를 나타낸다. 같은 패턴으로 표시된 블록들은 같은 종류의 OFDM 심볼들을 나타낸다. 도 117b 및 도 117c는 타임 인터리빙 후의 OFDM 심볼들의 스트럭처를 나타낸다. 타임 인터리빙 방법은 타입 1 및 타입 2로 분류할 수 있다. 각각의 타입은 짝수번째(even) 심볼들 및 홀수번째(odd)에 적용되어 번갈아서 수행될 수 있다. 따라서, 각각의 타입의 인터리빙 방식에 따라 수신기에서의 디인터리빙 방식도 바뀌게 된다. 이렇게 타입 1 및 타입 2의 방식을 번갈아 사용함으로써 수신기에서 타임 인터리빙 시에 단일 버퍼를 사용하여 메모리 사용을 줄일 수 있다.

도 117b는 타입 1의 인터리빙 방식을 나타낸 도면이다. 입력 심볼들은 대각선 아래 방향으로 기입되고, 가로 방향으로 판독될 수 있다. 타입 1 및 타입 2의 차이점은 입력 심볼을 기입하는 방향이 대각선 위 방향인지 아래 방향인지가 다르고, 데이터의 판독 방향은 동일하다. 두 가지 방식은 최대 타임 인터리빙 뎁스 및 최대 프리퀀시 다이버시티를 갖는 점에서는 동일하다. 그러나 전송 시스템에서 이러한 두 가지의 인터리빙 방식을 사용하기 때문에 수신기에서 동기(synchronization) 문제가 발생할 수 있다.

동기 문제에 대해 2가지 해결 방안이 존재한다. 첫 번째 해결 방안은 매 프리앰블의 다음에 오는 첫 인터리빙 블록의 인터리빙 타입 1비트를 사용하여 프리앰블의 L1 시그널링을 통해 시그널링하는 방법이다. 이 방법은 시그널링 정보를 사용하여 정확한 인터리빙을 수행할 수 있도록 한다. 두 번째 해결 방안은 한 프레임의 길이를 짝수 개의 인터리빙 블록을 포함하도록 정하는 방법이다. 이 방법의 경우 매 프레임의 첫 번째 인터리빙 블록의 타입은 항상 동일하기 때문에, 인터리빙 블록의 동기 문제를 해결할 수 있다. 예를 들면, 매 전송 프레임 안에서 첫 인터리빙 블록부터 타입 1 인터리빙을 순서대로 적용하고, 프레임의 마지막 인터리빙 블록은 타입 2 인터리빙으로 마침으로써 동기 문제를 해결할 수 있다. 이 방법은 두 인터리빙이 블록 단위로 프레임을 구성해야 하지만, 첫 번째 방법과 같이 추가적인 시그널링 정보가 필요하지 않은 장점을 갖는다.

도 122는 도 114에서 도시한 수신기의 타임 디인터리버(r710)의 스트럭처를 나타낸 도면이다. 타임 디인터리빙은 프리퀀시 디인터리버(r709)의 출력 데이터에 대하여 수행될 수 있다. 도 122의 타임 디인터리버는 도 117에서 나타낸 타임 인터리빙 과정의 역과정을 수행할 수 있다. 타임 디인터리빙은, 도 117과 비교하여 볼 때, 기입 및 판독 과정이 반대로 바뀐다. 다시 말해, 타입 1 디인터리버는 입력 심볼들을 행 방향으로 기입하고, 대각선 아래 방향으로 판독할 수 있다. 타입 2 디인터리버는 입력 심볼들을 대각선 아래 방향으로 기입하고, 행 방향으로 판독할 수 있다. 이러한 방식들은 타입 2 디인터리버의 심볼을 기입하는 방향을 타입 1 디인터리버의 방향과 같게 하여 심볼을 판독한 후에 바로 그 자리에 수신된 심볼들을 기입할 수 있게 한다. 따라서 수신기에서 단일 버퍼를 사용하여 디인터리빙이 가능하게 되고 적은 메모리로도 디인터리빙을 효율적으로 사용할 수 있게 한다. 또한, 타입 1 및 타입 2의 디인터리빙 방식이 대각선, 가로 방향의 반복적인 방법으로 심볼을 기입/판독하기 때문에 심플하게 수신기의 구현이 가능한 장점이 있다.

그러나, 송신기에서 두 가지의 인터리빙 방식을 사용하게 때문에, 수신기에서 동기 문제가 발생할 수 있다. 예를 들면, 타입 1로 인터리빙된 심볼들에 대해 타입 2의 디인터터리빙 방식을 사용하면 시스템 성능이 저하될 수 있다. 이러한 디인터리빙의 동기를 맞추기 위해, 두 가지 방법이 있다. 첫 번째 방법은, 송신기에서 전송한 L1 시그널링 정보의 인터리빙 타입 정보(1비트)를 수신하여 프리앰블 다음의 인터리빙 블록의 타입을 결정하는 것이다. 두 번째 방법은, 프레임 안의 인터리빙 블록의 개수가 짝수인 경우, 프레임 내에서 첫 번째 인터리빙 블록에 맞는 타입을 사용하여 수신기에서 디인터리빙을 수행하는 것이다. 디인터리빙된 심볼들은 데이터 슬라이스 파서(r711)로 출력될 수 있다.

도 118은 도 106에서 도시한 바와 같이 2개의 메모리 버퍼를 사용하는 블록 인터리버를 사용하는 경우, 단일 버퍼를 사용하는 경우와 동일한 방법의 어드레스 생성 로직을 나타낸다. 어드레스 생성 로직은 도 106에서 도시한 바와 동일하다. 디인터리빙 메모리의 행의 개수를 타임 인터리빙 뎁스 D로, 열의 개수를 데이터 슬라이스 폭 W로 정의하면, 어드레스 생성기는 도 118에서와 같이 어드레스를 생성한다. 어드레스는 파일럿 위치를 모두 포함하며, 만약 데이터 심볼만을 포함하는 입력 심볼을 처리하는 경우 해당 어드레스를 스킵하는 컨트롤 로직이 추가로 요구될 수 있다. 다만, 프리앰블의 인터리빙에서의 어드레스는 파일럿 위치를 포함하지 않으며, L1 블록만을 갖고 인터리빙이 수행된다. 도 118에서, i는 입력된 심볼의 인덱스를 나타내고, N=D*W는 인터리빙 블록 길이를 나타낸다. Ri 및 Ci는 각각 i번째 입력 심볼에 대한 행 어드레스와 열 어드레스를 나타낸다. Tw는 각 심볼이 위치하는 주소에 대한 열 트위스팅 값을 나타낸다. Li는 단일 버퍼를 1차원 시퀀셜 메모리로 구현할 경우의 어드레스를 나타낸다. 이 경우 서로 다른 2가지 방법이 가능하다. Li(1)은 메모리 매트릭스를 행방향으로 연결한 경우이고, Li(2)는 열방향으로 연결한 경우이다. 수신기는 도 118 과 관련하여 상술한 바와 같은 어드레스 생성 로직을 디인터리빙 과정의 심볼 판독 과정에서 적용할 수 있다.

도 119는 프리앰블의 다른 실시예를 나타낸다. 4K-FFT 사이즈의 OFDM 심볼을 7.61 MHz 대역폭에 사용하고 하나의 OFDM 심볼의 매 6번째 캐리어와 양끝의 캐리어를 파일럿으로 사용하는 경우, L1 시그널링에 사용할 수 있는 캐리어의 수를 2840 개라고 가정할 수 있다. 그리고 여러 개의 채널이 본딩된 경우 여러 개의 프리앰블 대역이 존재할 수 있다. 이 숫자는 사용할 파일럿의 형태, FFT 사이즈, 본딩된 채널의 개수 등 여러 요건에 의해 바뀔 수 있다. 도 119에서, 한 OFDM 심볼에 할당된 L1_헤더(H)와 L1 FEC 블록(L1_FEC1)을 포함하는 L1_XFEC_FRAME의 크기가 하나의 OFDM 심볼을 채우지 못하는 경우(5w-a-1), L1 헤더를 포함하는 L1_XFEC_FRAME를 반복시켜 남은 부분을 채울 수 있다(5w-a-2). 이는 상술한 도 93의 프리앰블 스트럭처와 유사하다. 수신기의 겨우 본딩된 채널 중 임의의 대역에 위치한 데이터 슬라이스를 수신하기 위해 수신기의 튜너 윈도우는 임의의 대역에 위치할 수 있다.

도 119의 5w-a-3과 같이 수신기의 튜너 윈도우가 위치한 경우 수신기는 반복된 L1_XFEC_FRAME을 다시 합치는 동작에서 잘못된 종작을 수행할 수도 있다. 도 119a는 이러한 경우의 실시예이다. 수신기는 튜너 윈도우 안에 있는 L1_XFEC_FRAME의 시작 위치를 알아내기 위해 L1_Header(H)를 찾는데 이때 찾은 L1_Header가 정보가 5w-a-4에서처럼 일부분만 있는 L1_XFEC_FRAME의 헤더가 될 수 있다. 이를 기준으로 L1_XFEC_FRAME 길이만큼 가져오고 나머지 부분(5w-a-5)을 시작 위치에서 더하게 되면 잘못된 동작으로 인해 L1 시그널링 정보를 제대로 획득할 수 없게 된다. 이러한 경우를 방지하기 위해 수신기는 완전한 L1_XFEC_FRAME의 헤더를 찾기 위해 추가적인 연산을 수행해야 한다. 도 120은 이러한 연산의 실시예이다. 이 실시예에서, 수신기는 완전한 L1_XFEC_FRAME의 헤더를 찾기 위해 프리앰블 내에 불완전한 L1_XFEC_FRAME이 존재하는 경우, 최소 2개의 L1_Header를 사용하여 L1_XFEC_FRAME을 병합하기 위한 시작 위치를 검색한다. 먼저, 수신기는 수신된 프리앰블에서 L1_Header를 검색한다(5w-b-1). 검색된 L1_Header에 있는 L1_XFEC_FRAME 길이 정보를 사용하여 현재의 OFDM 심볼 내에 있는 모든 L1_XFEC_FRAME이 완전한 블록인지를 검사(5w-b-2)하고, 그렇지 않은 경우 다른 L1_Header를 검색한다(5w-b-3). 그리고 수신기는 검색된 다른 L1_Header와 이전 L1_Header와의 거리를 사용하여 어떤 L1_XFEC_FRAME이 완전한 블록인지를 판단하고(5w-b-4), 이를 통해 완전한 L1_XFEC_FRAME의 L1_Header를 병합의 시작점으로 사용할 수 있다. 이렇게 찾아진 시작점을 기준으로 L1_XFEC_FRAME을 병합할 수 있다(5w-b-5). 이 경우 수신기는 도 119의 케이스 2와 같이 오류 없는 병합 동작을 수행할 수 있다. 이러한 동작은 도 114의 L1 시그널링 경로에서 FEC 헤더 디코더(r712-L1)에 의해 수행될 수 있다.

도 121은 상술한 수신기의 추가 연산을 제거할 수 있는 프리앰블 구성의 실시예이다. 상술한 프리앰블 스트럭처와 달리, 남는 OFDM 심볼의 공간을 채울 때 L1_XFEC_FRAME 중 L1_Header 부분을 제외한 L1_FEC1 부분만을 반복하여 채울 수 있다(5w-c-2). 이렇게 하면 수신기에서 L1_XFEC_FRAME의 병합을 위해 시작 위치를 검색할 때 완전한 L1_XFEC_FRAME의 L1_Header만을 검색하게 되므로(5w-c-4), 별도의 추가 연산 없이 검색된 L1_Header를 사용하여 L1_XFEC_FRAME의 병합을 수행할 수 있다. 즉, 도 120의 5w-b-2, 5w-b-3 및 5w-b-4의 과정을 수신기가 수행할 필요가 없어진다. 이러한 동작을 위해 송신기는 도 113의 송신기의 L1 시그널링 경로에 위치한 FEC 헤더 모듈(705-L1)에서, 수신기는 도 114의 수신기의 L1 시그널링 경로에 위치한 FEC 헤더 디코더(r712-L1)에서 상술한 동작을 수행할 수 있다.

도 114의 수신기의 L1 경로에 위치하는 타임 디인터리버(r710-L1)는 프리앰블 헤더 및 파일럿 셀들과 같은 다른 셀들을 제외한 L1 블록 셀들 또는 패턴을 갖는 셀들을 디인터리빙할 수 있다. L1 블록 셀들은 도 116에서 도시된 패턴을 갖는 셀들로 나타내어진다. 도 123은 데이터 슬라이스를 사용하는 OFDM 송신기의 다른 실시예를 나타낸다. 이 송신기는 도 113에서 도시한 송신기에서 추가/수정된 블록들을 제외하고는 동일한 구조를 갖고 동일한 동작을 수행한다. 프리앰블 매퍼(Preamble Mapper; 1007-L1)는 FEC 헤더 모듈(705-L1)에서 출력되는 L1 블록들 및 L1 블록 헤더를 전송 프레임에서 사용되는 프리앰블 심볼들로 매핑할 수 있다. 특히, L1 블록 헤더는 각각의 프레임에 대해 반복될 수 있고, L1 블록은 사용되는 프리앰블의 수만큼 분할(devide)될 수 있다. 타임 인터리버(Time Intrlv; 1008-L1)는 프리앰블로 분할된 L1 블록들을 인터리빙할 수 있다. 여기에서, L1 블록 헤더는 인터리빙에 포함될 수도 있고, 포함되지 않을 수도 있다. L1 블록 헤더가 인터리빙에 포함되느냐 여부는 L1 블록 헤더의 신호 스트럭처를 바꾸지는 않지만, L1 블록들의 인터리빙되어 전송되는 순서를 변경시킬 수 있다. L1_XFEC 리피팅(repeating) 모듈(L1-XFEC Repeat; 1015-L1)은 타임 인터리빙된 L1_XFEC 블록들을 프리앰블 대역폭 내에서 반복시킬 수 있다. 이 경우, L1 블록 헤더는 프리앰블 내에서 반복될 수도 있고, 프리앰블 내에서 반복되지 않을 수도 있다.

도 124는 데이터 슬라이스를 사용하는 OFDM 수신기의 다른 실시예를 나타낸다. 도 124의 수신기는 도 124의 수신기와 동일한 동작을 수행할 수 있으며, 다만 추가/수정된 블록에서 다른 동작을 수행할 수 있다. FEC 헤더 디코더(FEC Header Decode; r1012-L1)는 하나의 프리앰블 내에 수신된 L1 헤더에 대한 동기화를 수행하고, 반복전송된 경우 SNR 게인을 얻기 위해 결합(combining)을 수행하여 도 114의 FEC 헤더 디코더(r712-L1)가 수행한 FEC 디코딩 동작을 수행할 수 있다. 이 경우 동기화 동작은 전체 프리앰블에 대해서 헤더의 싱크(sync) 워드(word)와 코릴레이션을 수행하여 헤더의 위치를 찾아낼 수 있다. 그리고 정수배 주파수 오프셋이 있는 경우에 대비하여 코릴레이션 범위를 서큘러(circular) 어드레싱하여 결정할 수 있다.

L1_XFEC 컴바이너(L1 XFEC Combine; r1017-L1)는 반복 전송된 경우 SNR 게인을 얻을 수 있도록 하나의 프리앰블 내에서 분할된 L1 블록을 결합할 수 있다. 타임 디인터리버(Time De-Intrlv; r1010-L1)는 프리앰블 내의 L1 블록들에 대해 타임 디인터리빙을 수행할 수 있다. L1 블록 헤더가 송신단에서 타임 인터리빙에 포함된 경우 디인터리빙에도 L1 블록 헤더를 포함시키고, 송신단에서 포함되지 않은 경우에는 디인터리빙에도 포함시키지 않는다. L1 블록의 디인터리빙 순서는 L1 블록 헤더의 디인터리빙에 포함 여부에 따라 달라질 수 있다. 예를 들면, 도 116에서 타임 인터리빙이 온인 경우, 첫 번째 프리앰블 내 첫 번째 L1 블록 셀의 위치가 바뀔 수 있다. 즉, L1 블록 헤더를 디인터리빙에 포함시키지 않으면, 도 116에서 도시한 바와 같은 셀의 위치처럼 인터리빙된 수신 신호를 수신하게 된다. L1 블록 헤더를 디인터리빙에 포함시키면, 첫 번째 프리앰블 내의 첫 번째 L1 블록 헤더의 첫 번째 셀을 기준으로 대각선 방향으로 인터리빙된 신호를 디인터리빙할 수 있도록 33번 셀의 시작 주소가 변경되어야 한다. L1_FEC 머저(L1_FEC Merge; r1018-L1)는 복수의 프리앰블로 분할 전송된 L1 블록들을 하나의 L1 블록으로 머징하여 FEC 디코딩이 가능하도록 한다.

프리앰블로 전송되는 상술한 L1 시그널링 필드에서 PLP_type 필드는 1비트를 추가하여 이하와 같은 실시예를 가질 수 있다.

PLP_type = 00 (커먼 PLP)

PLP_type = 01 (노멀 데이터 PLP)

PLP_type = 10 (디멀티플렉싱된 데이터 PLP)

PLP_type = 11 (예비)

노멀 데이터 PLP는 하나의 서비스가 하나의 데이터 슬라이스로 전송되는 경우의 데이터 PLP를 나타낸. 디멀티플렉싱된(demultiplexed) PLP는 하나의 서비스가 복수의 데이터 슬라이스로 디멀티플렉싱되어 전송되는 경우의 데이터 PLP를 나타낸다. 수신기 입장에서 서비스를 변경하는 경우, L1 시그널링 정보와 L1 시그널링 정보를 모두 저장하고 있으면, 사용자가 서비스 변경을 요구하는 경우 다음에 수신될 전송 프레임 내의 L1 시그널링 정보를 기다리지 않아도 된다. 따라서 수신기는 효율적으로 서비스 변경을 수행할 수 있으며, 이는 사용자에게 서비스 변경에 따른 지연 시간의 불편함을 해소할 수 있다. 도 128은 프리앰블로 전송되는 L1 블록에 대한 타임 인터리빙 및 디인터리빙 과정에 따른 신호 스트럭처를 나타낸다. 도 128에서 도시한 바와 같이, 인터리빙 및 디인터리빙은 프리앰블 대역폭 전체가 아닌 분할된 L1 블록에 대해서만 수행됨을 알 수 있다.

도 129는 도 123에서 도시한 L1 경로의 FEC 헤더 모듈(705-L1)을 통해 전송되는 시그널링 필드 중에서 L1 타임 인터리빙 필드의 실시예를 나타낸다. 도 129에서와 같이, 타임 인터리빙 파라미터를 구성하는 방법은 1비트를 사용하는 방법 및 2비트를 사용하는 방법이 있다. 1비트를 사용하는 경우는 비트 값이 0일때 인터리빙을 수행하지 않고, 비트 값이 1일 때 프리앰블에 사용된 OFDM 심볼의 수만큼의 뎁스를 갖는 인터리빙을 수행할 수 있다. 2비트를 사용하는 경우에는 비트 값이 00인 경우 인터리빙 뎁스가 0(인터리빙 수행하지 않음)이고, 비트 값이 01인 경우에는 프리앰블에 사용된 OFDM 심볼의 개수가 인터리빙 뎁스가 될 수 있다. 비트 값이 10인 경우에는 인터리빙 뎁스가 4개의 OFDM 심볼에 해당하고, 비트 값이 11인 경우에는 인터리빙 뎁스가 8개의 OFDM 심볼에 해당할 수 있다.

수신기에서, 도 124에서 도시한 L1 경로에서 사용되는 FEC 헤더 디코더(r1012-L1)가 도 129에서 도시한 타임 인터리빙(TI) 파라미터들을 추출할 수 있다. 이 파라미터들을 사용하여 해당하는 인터리빙 뎁스만큼의 디인터리빙을 L1 경로의 타임 디인터리버(r1010-L1)가 수행할 수 있다. L1 헤더를 통해서 전송되어야 하는 파라미터는 L1 정보 사이즈(15비트), 타임 인터리빙 파라미터(최대 2비트), CRC(최대 2비트)가 있다. Reed-Muller 코드 RM(16,32)를 사용하여 L1 헤더 시그널링 필드를 인코딩하는 경우, 총 사용가능한 전송 비트 수가 16비트이므로 필요한 비트의 수보다 부족할 수 있다. 도 130은 이러한 경우 사용할 수 있는 L1 시그널링 필드, 스트럭처 또는 패딩 방법을 나타낸다.

도 130은 도 123에서 도시한 L1 경로의 FEC 헤더 모듈(705-L1)에서 수행되는 동작을 나타낸다. 도 130a에서, 시그널링 필드들 중 L1()은 L1 사이즈를 나타내고, TI는 타임 인터리빙 파라미터를 나타낸다. 먼저, 1번째 경우는 L1 사이즈(15비트), TI(1비트)만 전송하는 경우로서 별도의 패딩이 필요 없고, L1 헤더의 디코딩 성능도 어느 정도 확보되는 장점을 갖지만, 타임 인터리빙 온/오프 여부만 전송하므로 L1 블록의 길이가 짧을 경우 인터리빙 효과를 얻지 못하게 된다.

2번째 경우는 L1 사이즈를 원래 길이의 1/8로 표현하여 전송하는 것으로, 따라서 L1(12비트), TI(2비트), CRC(2비트)로 전송이 가능하다. 따라서 L1 디코딩 성능이 가장 좋고, 타임 인터리빙 효과도 좋다. 다만, L1 사이즈가 8의 배수가 아닌 경우 8의 배수로 만들어주기 위한 별도의 패딩 동작이 필요하다. 도 13b는 도 123의 L1 시그널링 모듈(L1 Signal; 700-L1)에서 수행되는 패딩 동작을 나타내며, 도시한 바와 같이 L1 블록 후단에 패딩을 위치시켜 CRC 인코딩으로 커버되도록 설계하였다. 따라서 수신단에서는 도 124의 L1 경로의 FEC 디코더(r715-L1)에서 FEC 디코딩을 모두 수행한 후에 CRC 필드를 체크하여 에러가 없으면 L1 시그널링 필드의 구조에 따라 비트 파싱(parsing)을 수행하고 나면, 나머지 비트들은 패딩 혹은 CRC32로 간주하여 파라미터에서 제외하는 과정을 포함해야 한다.

3번째 경우는 L1 사이즈를 비트의 개수가 아닌 QAM 매핑된 셀의 개수로 표현하여 필요한 비트 수를 줄인 경우이고, 4번째 경우는 전체 L1 블록의 사이즈가 아니라 한 개의 OFDM 심볼에 분할되어 할당되는 L1 사이즈를 나타내는 경우이다. 따라서 4번째 경우에 대해서 수신단에서는 한 개의 OFDM 심볼에 전송되는 L1 블록의 사이즈에 프리앰블에 사용된 OFDM 심볼의 개수를 곱하여 전체 L1 블록의 사이즈를 획득할 수 있다. 다만, 실제 L1 사이즈는 패딩을 제외하고 계산하여야 한다.

5번째 경우는 한 개의 OFDM 심볼에 할당된 L1 블록을 비트 수로 표현하지 않고 QAM 매핑된 셀의 개수로 표현하여 더욱 비트 수를 줄인 것이다. 3번~5번의 경우에 대한 TI 및 CRC 파라미터는 표에 도시하였으며, 필요한 패딩 비트 수 또한 표에 도시하였다. L1 블록 사이즈를 셀의 수로 표현한 경우에는 L1 사이즈를 비트 수로 계산하기 위해 셀만 전송되는 비트 수를 수신된 L1 사이즈에 곱해야 하며, 추가로 패딩 비트 수를 제외해야 한다.

마지막으로 6번째 경우는 두 개의 RM 코드 블록을 헤더에 사용하여 전체 전송 비트 수를 32비트로 늘린 경우이다. 각각의 RM 코드 블록마다 2비트씩 CRC 필드가 필요하기 때문에, 전체 CRC 필드는 4비트가 된다. 수신기에서는 도 124에서 L1 경로에서 사용하는 FEC 헤더 디코더(r1012-L1)가 총 2개의 FEC 블록에 대해 FEC 디코딩을 수행하여 필요한 파라미터들을 추출해야 한다. 수신단에서는 이렇게 추출된 파라미터를 사용하여 도 124의 L1 경로의 타임 인터리버(r1010-L1)가 디인터리빙을 수행할지 여부 및 디인터리빙 뎁스를 획득하여 결정할 수 있다. 그리고 FEC 디코더(r715-L1) 블록에서 FEC 디코딩을 수행하기 위한 LDPC 블록의 길이 및 쇼트닝/펑처링 파라미터들을 획득할 수 있다. 또한, 최종적으로 L1 시그널링 정보를 시스템 컨트롤러로 전송하기 위해 불필요한 패딩 필드를 제거할 수 있다.

도 125는 데이터 슬라이스 타임 인터리빙의 실시예를 나타낸다. 이 경우 파일럿들의 위치는 알고 있는 것으로 가정한다. 타임 인터리빙은 파일럿들은 제외하고 데이터 셀들 만을 출력할 수 있다. 파일럿 위치를 알고 있음으로써, 각 OFDM 심볼에 대한 정확한 수의 셀들을 출력할 수 있다. 또한, 타임 인터리빙은 수신기에서 단일 버퍼를 사용하여 구현될 수 있다.

도 126은 수신기에서 타임 디인터리버의 효율적인 구현의 실시예를 나타낸다. 도 126a는 본 발명의 실시예에 따른 4개의 디인터리빙 방식을 나타낸다. 도 126b 는 디인터리빙을 수행하는 단일 버퍼를 나타낸다. 도 126c는 2D 매트릭스 또는 1D 시퀀스에서 L1 블록을 어드레싱하는 방식의 실시예를 나타낸다.

도 126a ~ 도 126c에서 도시한 바와 같이, 단일 버퍼 알고리즘은 타임 디인터리버의 구현에 더욱 효율적일 수 있다. 알고리즘은 메모리로부터 출력 셀들을 먼저 판독하고, 아웃풋 셀들이 판독된 곳에 인풋 셀들을 기입할 수 있다. 대각 방향의 어드레싱은 각 열에서 서큘러(circular) 어드레싱으로 생각될 수 있다.

더 상세하게 설명하면, 도 126a의 4가지 기입/판독 방식은 수신기에 수신된 C2 프레임에 순차적으로 적용될 수 있다. 수신기에서 수신한 첫 번째 프레임은 도 126b의 디인터리빙 메모리에 도 126a의 0번째 블록과 같이 기입되어 1번째 블록과 같이 판독될 수 있다. 두 번째로 수신된 프레임은 도 126b의 디인터리빙 메모리에 도 126a의 1번째 블록과 같이 기입되어 2번째 블록과 같이 판독될 수 있다. 세 번째로 수신된 프레임은 도 126b의 디인터리빙 메모리에 도 126a의 2번째 블록과 같이 기입되어 3번째 블록과 같이 판독될 수 있다. 네 번째로 수신된 프레임은 도 126b의 디인터리빙 메모리에 도 126a의 3번째 블록과 같이 기입되어 0번째 블록과 같이 판독될 수 있다. 즉, 도 126a의 기입/판독 방법은 수신되는 C2 프레임에 대해 순차적으로, 사이클릭하게(cyclically) 적용될 수 있다.

타임 인터리빙(TI)은 도 127에서 도시된 바와 같이 프리앰블에 대하여 수행될 수 있다. 파일럿 포지션들은 주기적으로 쉽게 제거될 수 있고 L1 블록 헤더에 대하여 인터리빙은 필요하지 않다. 이는 프리앰블 헤더가 TI 파라미터들을 포함하며, 인터리빙의 수행 및 수행하지 않은 경우 반복으로 인해 동일한 결과를 갖기 때문이다. 따라서, L1 시그널링 셀들만이 인터리빙된다. 단일 버퍼가 데이터 슬라이스 타임 디인터리빙에 적용될 수 있다.

도 128은 프리앰블의 타임 인터리빙/디인터리빙 동작을 나타낸 도면이다. 인터리빙은 전체 프리앰블이 아닌, 하나의 L1 블록 내에서 수행된다. 송신기에서, 도 128a에서 도시한 바와 같이, (1) L1 블록은 인코딩되고, (2) L1 블록 내에서 인터리빙이 수행되고, (3) 인터리빙된 L1 블록은 프리앰블 내에서 반복될 수 있다. 수신기에서, 도 128b에서 도시한 바와 같이, (1) 반복된 L1 블록들을 포함하는 프리앰블이 수신되고, (2) L1 블록들이 결합 및 동기화되어 한 주기의 L1 블록이 획득되고, (3) 결합된 L1 블록이 디인터리빙될 수 있다.

도 129는 L1 헤더 시그널링에 포함되는 타임 인터리빙 뎁스 파라미터를 나타낸다. L1 헤더 스트럭처에서, RM(16,32)는 16 비트의 용량을 갖는다. 최대 2비트의 CRC가 RM BER 성능을 개선할 수 있다. L1 헤더의 필요한 시그널링 필드들은, 최대 5개 OFDM 심볼을 요구하는 L1_info_size (15비트) 필드 및 TI_depth (2비트 또는 1비트)이다. 그러나 총 18 또는 19 비트는 L1 헤더의 용량을 초과한다.

101: 인풋 프로세서
102: BICM 모듈
103: 프레임 빌더
104: 모듈레이터
105: 아날로그 프로세서
r101: 아웃풋 프로세서
r102: BICM 디모듈레이터
r103: 프레임 파서
r104: 디모듈레이터
r105: 아날로그 프로세서

Claims (28)

  1. L1 데이터를 BCH (Bose - Chaudhuri - Hocquenghem) 인코딩하는 단계;
    상기 인코딩된 L1 데이터에 제로(zero, 0)을 삽입하는 단계;
    상기 제로가 삽입된 L1 데이터를 LDPC (Low-density parity-check) 인코딩하는 단계;
    복수의 PLP 데이터를 인코딩하는 단계;
    상기 LDPC 인코딩된 L1 데이터 및 상기 인코딩된 복수의 PLP 데이터를 포함하는 신호 프레임을 빌딩하는 단계;
    상기 신호 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 모듈레이팅하는 단계; 및
    상기 신호 프레임을 전송하는 단계를 포함하고, 상기 L1 데이터는 상기 복수의 PLP 데이터와 관련된 타임 인터리빙 정보를 포함하는, 방송 신호 송신 방법.
  2. 제 1 항에 있어서, 상기 방송 신호 송신 방법은
    상기 LDPC 인코딩된 L1 데이터를 프리앰블 심볼들에 매핑하는 단계를 더 포함하는, 방송 신호 송신 방법.
  3. 제 2 항에 있어서,
    상기 LDPC 인코딩된 L1 데이터를 프리앰블 심볼들에 매핑하는 단계는, NU-QAM(Non Uniform-QAM)방식을 사용하는 방송 신호 송신 방법.
  4. 제 1 항에 있어서,
    상기 인코딩된 PLP 데이터를 PLP 심볼들에 매핑하는 단계를 더 포함하는
    방송 신호 송신 방법.
  5. 제 4 항에 있어서,
    상기 인코딩된 PLP 데이터를 PLP 심볼들에 매핑하는 단계는 NU-QAM(Non Uniform-QAM)방식을 사용하는 방송 신호 송신 방법.
  6. 제 1 항에 있어서,
    상기 타임 인터리빙 정보는 타임 인터리빙의 적용 여부 를 지시하는 정보 및 타임 인터리빙의 뎁스(depth)를 지시하는 정보를 더 포함하는 방송 신호 송신 방법.
  7. 제 6 항에 있어서,
    상기 타임 인터리빙의 적용여부를 지시하는 정보는 1비트의 크기를 갖는 것을 포함하는 방송 신호 송신 방법.
  8. OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 방송 신호를 디모듈레이팅하는 단계;
    상기 디모듈레이팅된 방송 신호로부터 신호 프레임을 획득하는 단계로서, 상기 신호 프레임은 프리앰블 심볼들 및 복수의 PLP 심볼들을 포함하며,
    상기 복수의 PLP 심볼들을 복수의 인코딩된 PLP 데이터로 디매핑하는 단계;
    상기 프리앰블 심볼들을 L1 데이터로 디매핑하는 단계;
    상기 L1 데이터에 제로(zero, 0)를 삽입하는 단계; 및
    상기 제로가 삽입된 L1 데이터를 LDPC (Low-density parity-check)디코딩하는 단계를 포함하고,
    상기 L1 데이터는 상기 복수의 PLP 데이터와 관련된 타임 인터리빙 정보를 포함하는, 방송 신호 수신 방법.
  9. 제 8 항에 있어서, 상기 방송 신호 수신 방법은
    BCH (Bose - Chaudhuri - Hocquenghem) 디코딩하는 단계를 포함하는, 방송 신호 수신 방법.
  10. 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 프리앰블 심볼들을 L1 데이터로 디매핑하는 단계는,
    NU-QAM(Non Uniform-QAM)방식으로 디매핑하는 방송 신호 수신 방법.
  11. 제 8 항에 있어서,
    상기 복수의 PLP 심볼들을 복수의 인코딩된 PLP 데이터로 디매핑하는 단계는,
    NU-QAM(Non Uniform-QAM)방식으로 디매핑하는 방송 신호 수신 방법.
  12. 제 8 항에 있어서,
    상기 디매핑된 복수의 인코딩된 PLP 데이터를 디코딩하는 단계를 더 포함하는, 방송 신호 수신 방법.
  13. 제 8 항에 있어서,
    상기 타임 인터리빙 정보는 타임 인터리빙의 적용 여부 를 지시하는 정보 및 타임 인터리빙의 뎁스(depth)를 지시하는 정보를 더 포함하는, 방송 신호 수신 방법.
  14. 제 13 항에 있어서,
    상기 타임 인터리빙의 적용여부를 지시하는 정보는 1비트의 크기를 갖는 것을 포함하는 방송 신호 수신 방법.
  15. L1 데이터를 BCH (Bose - Chaudhuri - Hocquenghem)인코딩하는 제 1 인코더;
    상기 인코딩된 L1 데이터에 제로(zero, 0)을 삽입하는 제로 삽입기;
    상기 제로가 삽입된 L1 데이터를 LDPC (Low-density parity-check) 인코딩하는 제 2 인코더;
    복수의 PLP 데이터를 인코딩하는 제 3 인코더;
    상기 LPDC 인코딩된 L1 데이터 및 상기 인코딩된 복수의 PLP 데이터를 포함하는 신호 프레임을 빌딩하는 프레임 빌더;
    상기 신호 프레임을 OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 모듈레이팅하는 모듈레이터; 및
    상기 신호 프레임을 전송하는 송신 유닛을 포함하고,
    상기 L1 데이터는 상기 복수의 PLP 데이터와 관련된 타임 인터리빙 정보를 포함하는, 방송 신호 송신기.
  16. 제 15 항에 있어서, 상기 방송 신호 송신기는
    상기 LDPC 인코딩된 L1 데이터를 프리앰블 심볼들에 매핑하는 제 1 매퍼를 더 포함하는, 방송 신호 송신기.
  17. 제 16 항에 있어서,
    상기 LDPC 인코딩된 L1 데이터를 프리앰블 심볼들로 매핑하는 제 1 매퍼는, NU-QAM(Non Uniform-QAM)방식을 사용하는 방송 신호 송신기.
  18. 제 15 항에 있어서,
    상기 인코딩된 PLP 데이터를 PLP 심볼들에 매핑하는 제 2 매퍼를 더 포함하는, 방송 신호 송신기.
  19. 제 18 항에 있어서,
    상기 인코딩된 PLP 데이터를 PLP 심볼들에 매핑하는 제 2 매퍼는, NU-QAM(Non Uniform-QAM)방식을 사용하는, 방송 신호 송신기.
  20. 제 15 항에 있어서,
    상기 타임 인터리빙 정보는 타임 인터리빙의 적용 여부 를 지시하는 정보 및 타임 인터리빙의 뎁스(depth)를 지시하는 정보를 더 포함하는 방송 신호 송신기.
  21. 제 20 항에 있어서,
    상기 타임 인터리빙의 적용여부를 지시하는 정보는 1비트의 크기를 갖는 것을 포함하는 방송 신호 송신기.
  22. OFDM(Orthogonal Frequency Division Multiplexing) 방법을 사용하여 방송 신호를 디모듈레이팅하는 디모듈레이터;
    상기 디모듈레이팅된 방송 신호로부터 신호 프레임을 획득하는 프레임 파서로서, 상기 신호 프레임은 프리앰블 심볼들 및 복수의 PLP 심볼들을 포함하며,
    상기 복수의 PLP 심볼들을 복수의 인코딩된 PLP 데이터로 디매핑하는 제 1 디매퍼;
    상기 프리앰블 심볼들을 L1 데이터로 디매핑하는 제 2 디매퍼;
    상기 L1 데이터에 제로(zero, 0)를 삽입하는 제로 삽입기; 및상기 제로가 삽입된 L1 데이터를 LDPC (Low-density parity-check)디코딩하는 제 1 디코더로서,
    상기 프리앰블 데이터는 상기 복수의 PLP 데이터와 관련된 타임 인터리빙 정보를 포함하는, 방송 신호 수신기.
  23. 제 22 항에 있어서, 상기 방송 신호 수신기는
    상기 LDPC 디코딩된 L1 데이터를 BCH (Bose - Chaudhuri - Hocquenghem) 디코딩하는 제 2 디코더를 포함하는, 방송 신호 수신기.
  24. 제 22 항 및 제 23 항 중 어느 한 항에 있어서,
    상기 제 2 디매퍼는, NU-QAM(Non Uniform-QAM)방식으로 디매핑하는, 방송 신호 수신기.
  25. 제 22 항에 있어서,
    상기 제 1 디매퍼는, NU- QAM(Non Uniform-QAM)방식을 사용하는 방송 신호 수신기.
  26. 제 22 항에 있어서,
    상기 디매핑된 복수의 인코딩된 PLP 데이터들을 디코딩하는 제 2 디코더를 더 포함하는, 방송 신호 수신기.
  27. 제 22 항에 있어서,
    상기 타임 인터리빙 정보는 타임 인터리빙의 적용 여부 를 지시하는 정보 및 타임 인터리빙의 뎁스(depth)를 지시하는 정보를 더 포함하는 방송 신호 수신기.
  28. 제 27 항에 있어서,
    상기 타임 인터리빙의 적용여부를 지시하는 정보는 1비트의 크기를 갖는 것을 포함하는 방송 신호 수신기.
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