KR101950839B1 - Current reference circuit - Google Patents

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Abstract

본 발명은 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로에 관한 것으로, 제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와, 상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와, 전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하는 것을 특징으로 한다.The present invention relates to a current reference circuit for outputting a constant current irrespective of changes in supply power and temperature, comprising a self bias circuit having first and second current mirrors to output a first sub-current having a first slope, And a third current mirror having a second slope and amplifying the first sub-current and the second sub-current, wherein the third and fourth current mirrors are connected to the self-bias circuit, And a start-up circuit for supplying a bias current to the self-bias circuit in response to an increase in the power supply voltage.

Figure R1020120094764
Figure R1020120094764

Description

전류 기준 회로{CURRENT REFERENCE CIRCUIT}[0001] CURRENT REFERENCE CIRCUIT [0002]

본 발명은 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로에 관한 것이다.The present invention relates to a current reference circuit that outputs a constant current irrespective of variations in supply power and temperature.

전류 기준 회로는 아날로그 집적 회로에서 바이어스 전류 및 전압을 공급하는 회로이다. 이러한 전류 기준 회로는 외부 전원 전압, 온도, 공정이 변하더라도 그것이 집적 회로에 영향을 미치지 않도록 일정한 정전류를 공급하는 것이 중요하다.The current reference circuit is a circuit that supplies bias current and voltage in an analog integrated circuit. It is important that these current reference circuits supply a constant constant current so that they do not affect the integrated circuit even if the external supply voltage, temperature, or process change.

따라서, 종래에는 공정이나 온도의 변화에 관계없이 항상 일정한 정전류를 생성하기 위해 밴드 갭 기준 회로를 이용한 전류 기준 회로가 이용되고 있다. 밴드 갭 기준 회로를 이용한 전류 기준 회로는 바이폴라 트랜지스터의 밴드 갭을 이용하여 바이어스 전류를 생성하고, 생성된 바이어스 전류에 따라 회로가 동작하여 정전류를 출력한다.Therefore, conventionally, a current reference circuit using a bandgap reference circuit is used to always generate a constant constant current irrespective of a process or temperature change. A current reference circuit using a bandgap reference circuit generates a bias current using the bandgap of the bipolar transistor, and the circuit operates according to the generated bias current to output a constant current.

그런데, 상기와 같이 밴드 갭 기준 회로를 이용한 전류 기준 회로는 바이폴라 트랜지스터를 정상적으로 동작시키기 위해 전력 소모가 크고, CMOS 제조 공정에서 바이폴라 트랜지스터를 별도로 제조함으로써 회로의 면적과 복잡도가 증가하는 문제점이 있다.However, as described above, the current reference circuit using the bandgap reference circuit has a problem that the power consumption is large in order to normally operate the bipolar transistor, and the bipolar transistor is separately manufactured in the CMOS manufacturing process, thereby increasing the area and complexity of the circuit.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항으로 구성하여 공급 전원과 온도의 변화에 관계없이 정전류를 출력하는 전류 기준 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a current reference circuit which is composed of a CMOS transistor and a resistor without using a bipolar transistor and outputs a constant current irrespective of changes in supply power and temperature.

상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 전류 기준 회로는 제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와, 상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와, 전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하는 것을 특징으로 한다.In order to achieve the above object, a current reference circuit according to an embodiment of the present invention includes a self bias circuit that includes first and second current mirrors and outputs a first sub current having a first slope, And a third sub-current having a second slope, wherein the second and third sub-currents amplify the second sub-current and the third sub-current, respectively, And a start-up circuit for supplying a bias current to the self-bias circuit in response to an increase in the power supply voltage.

상기 셀프 바이어스 회로는 상기 제1 및 제2 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제1 저항에 따라 상기 전원 전압에 무관한 상기 제1 서브 전류를 출력하는 것을 특징으로 한다.Wherein the self bias circuit outputs the first sub current regardless of the power supply voltage according to a size ratio of the plurality of CMOS transistors constituting the first and second current mirrors and a first resistance.

상기 셀프 바이어스 회로는 각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터와, 각 게이트 전극이 서로 연결되고 각 소스 전극이 접지 전압과 연결되어 상기 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 상기 제1 저항을 구비하고, 상기 제1 PMOS 트랜지스터의 드레인 전극은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제2 PMOS 트랜지스터의 게이트 전극과 드레인 전극은 상기 제2 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 전극과 드레인 전극은 서로 연결된 것을 특징으로 한다.The self bias circuit includes first and second PMOS transistors each having gate electrodes connected to each other and each source electrode connected to the power supply voltage to constitute the first current mirror, First and second NMOS transistors connected to a ground voltage to configure the second current mirror and the first resistor disposed between a source electrode of the second NMOS transistor and the ground voltage, A drain electrode of the transistor is connected to a drain electrode of the first NMOS transistor, a gate electrode and a drain electrode of the second PMOS transistor are connected to a drain electrode of the second NMOS transistor, Drain electrodes are connected to each other.

상기 온도 보상 회로는 상기 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 제2 저항에 따라 상기 제2 및 제3 서브 전류를 생성하여 상기 정전류를 출력하는 것을 특징으로 한다.Wherein the temperature compensation circuit generates the second and third sub currents according to a ratio of magnitudes of the plurality of CMOS transistors constituting the third and fourth current mirrors and a second resistance to output the constant current .

상기 온도 보상 회로는 각 게이트 전극이 상기 제1 및 제2 PMOS 트랜지스터의 게이트 전극과 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터와, 각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 접지 전압과 연결되어 상기 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터와, 게이트 전극과 드레인 전극이 상기 제3 PMOS 트랜지스터의 드레인 전극과 연결되고 소스 전극이 상기 접지 전압과 연결된 제5 NMOS 트랜지스터와, 상기 제4 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 제2 저항을 구비하고, 상기 제3 PMOS 트랜지스터의 드레인 전극은 상기 제3 NMOS 트랜지스터의 드레인 전극과 연결되고, 상기 제4 PMOS 트랜지스터의 드레인 전극은 상기 제4 NMOS 트랜지스터의 게이트 전극과 드레인 전극에 연결된 것을 특징으로 한다.The temperature compensation circuit includes third and fourth PMOS transistors each having a gate electrode connected to a gate electrode of the first and second PMOS transistors and a source electrode connected to the power supply voltage to constitute the third current mirror, Third and fourth NMOS transistors each having a gate electrode connected to each other and each source electrode connected to the ground voltage to constitute the fourth current mirror and a gate electrode and a drain electrode connected to the drain electrode of the third PMOS transistor And a source electrode connected to the ground voltage; and a second resistor disposed between the source electrode of the fourth NMOS transistor and the ground voltage, and the drain electrode of the third PMOS transistor is connected to the third The drain electrode of the fourth PMOS transistor is connected to the drain electrode of the NMOS transistor, Characterized in that connected to the drain electrode.

상기 제3 PMOS 트랜지스터의 크기는 상기 제4 PMOS 트랜지스터의 크기보다 크고, 상기 제3 NMOS 트랜지스터의 크기는 상기 제4 NMOS 트랜지스터의 크기보다 큰 것을 특징으로 한다.The size of the third PMOS transistor is larger than that of the fourth PMOS transistor, and the size of the third NMOS transistor is larger than that of the fourth NMOS transistor.

상기 제2 기울기는 상기 제1 기울기보다 작은 것을 특징으로 한다.And the second inclination is smaller than the first inclination.

상기 스타트 업 회로는 게이트 전극이 상기 접지 전압과 연결되어 상기 전원 전압을 제1 노드에 공급하는 제5 PMOS 트랜지스터와, 상기 제1 노드의 전압 상태에 따라 상기 제2 PMOS 트랜지스터의 드레인 전극과 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터와, 게이트 전극이 상기 제1 및 제2 NMOS 트랜지스터의 게이트 전극과 연결되어 상기 제1 노드와 상기 접지 전압을 연결하는 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.The start-up circuit includes a fifth PMOS transistor having a gate electrode connected to the ground voltage to supply the power supply voltage to the first node, and a fifth PMOS transistor having a drain electrode of the second PMOS transistor and the ground And a seventh NMOS transistor having a gate electrode connected to a gate electrode of the first and second NMOS transistors and connecting the first node to the ground voltage.

본 발명의 전류 기준 회로는 별도의 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항만을 이용하여 온도에 무관한 정전류를 생성한다. 따라서, 밴드 갭 기준 회로를 이용할 경우보다 전력 소모를 줄일 수 있고, 회로의 면적을 줄일 수 있다. 그리고 본 발명의 전류 기준 회로는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류를 생성하고, 그들을 차연산하여 정전류를 출력하는데, 이를 위한 온도 보상 회로는 2개의 전류 미러와 저항만으로 구성되는바, 구조가 간단하여 회로의 면적을 더 줄일 수 있다.The current reference circuit of the present invention generates a constant current independent of the temperature by using only the CMOS transistor and the resistor without using a separate bipolar transistor. Therefore, power consumption can be reduced and the area of the circuit can be reduced as compared with the case of using the bandgap reference circuit. The current reference circuit of the present invention generates second and third sub currents having first and second slopes according to the temperature and subtracts them to output a constant current. The temperature compensation circuit for this purpose includes two current mirrors It is composed of resistors only, and the structure is simple, so that the area of the circuit can be further reduced.

도 1은 본 발명의 실시 예에 따른 전류 기준 회로의 구성 블록도이다.
도 2는 본 발명의 실시 예에 다른 전류 기준 회로의 회로 구성도이다.
도 3a 내지 도 3c는 도 2에 도시된 전류 기준 회로의 동작 파형도이다.1 is a block diagram of a configuration of a current reference circuit according to an embodiment of the present invention.
2 is a circuit diagram of a current reference circuit according to an embodiment of the present invention.
3A to 3C are operation waveform diagrams of the current reference circuit shown in FIG.

이하, 본 발명의 실시 예에 따른 전류 기준 회로를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a current reference circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 전류 기준 회로의 구성 블록도이다.1 is a block diagram of a configuration of a current reference circuit according to an embodiment of the present invention.

도 1에 도시된 셀프 바이어스 회로는 셀프 바이어스 회로(10)와, 온도 보상 회로(20)와, 스타트 업 회로(30)를 구비한다.The self bias circuit shown in FIG. 1 includes a self bias circuit 10, a temperature compensation circuit 20, and a start-up circuit 30.

셀프 바이어스 회로(10)는 제1 및 제2 전류 미러를 구비하여 제1 서브 전류(I1)를 출력한다. 셀프 바이어스 회로(10)는 제1 및 제2 전류 미러의 상호 피드백 동작에 의해 제1 서브 전류(I1)가 전원 전압(VDD)과 무관하게 일정한 정전류가 되도록 한다. 그러나, 셀프 바이어스 회로(10)에서 출력되는 제1 서브 전류(I1)는 온도의 영향을 받는다. 즉, 제1 서브 전류(I1)는 온도에 따라 제1 기울기를 갖게 된다.The self bias circuit 10 includes first and second current mirrors and outputs a first sub-current I 1 . The self bias circuit 10 causes the first sub-current I 1 to be a constant current regardless of the power supply voltage VDD by the mutual feedback operation of the first and second current mirrors. However, the first sub-current outputted from the self-bias circuit (10) (I 1) is affected by temperature. That is, the first sub-current I 1 has a first slope depending on the temperature.

온도 보상 회로(20)는 온도에 따라 제1 기울기를 갖는 제1 서브 전류(I1)를 미러링하여 온도에 무관한 정전류(IOUT)를 출력한다. 구체적으로, 온도 보상 회로(20)는 제1 서브 전류(I1)보다 증폭된 제2 서브 전류(I2)와, 온도에 따라 제2 기울기를 갖는 제3 서브 전류(I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다. 이를 위해, 온도 보상 회로(20)는 셀프 바이어스 회로(10)와 연결된 제3 및 제4 전류 미러를 구비한다.The temperature compensation circuit 20 mirrors the first sub-current I 1 having the first slope according to the temperature to output a constant current I OUT independent of the temperature. Specifically, the temperature compensation circuit 20 generates a first and a sub-current of the second sub-electric current (I 2) amplification than (I 1), the third sub-current having a second tilt to the temperature (I 3) The second and third sub-currents I 2 , I 3 ) to output a constant current (I OUT ) independent of temperature. To this end, the temperature compensation circuit 20 has third and fourth current mirrors connected to the self-bias circuit 10. [

스타트 업 회로(30)는 다수의 CMOS 트랜지스터를 구비한다. 스타트 업 회로(30)는 전원 전압(VDD)의 상승에 따라 셀프 바이어스 회로(10)에 바이어스 전류를 공급함으로써 셀프 바이어스 회로(10)를 스타트-업(Start-Up)시킨다.The start-up circuit 30 includes a plurality of CMOS transistors. The start-up circuit 30 starts the self bias circuit 10 by supplying a bias current to the self bias circuit 10 in accordance with the rise of the power source voltage VDD.

본 발명은 온도 보상 회로(20)의 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 저항에 따라 제2 및 제3 서브 전류(I2, I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다.The present invention generates the second and third sub currents I 2 and I 3 according to the magnitude ratio of the plurality of CMOS transistors constituting the third and fourth current mirrors of the temperature compensation circuit 20 and the resistance, And subtracts the second and third sub currents I 2 and I 3 to output a constant current I OUT independent of the temperature.

도 2는 본 발명의 실시 예에 다른 전류 기준 회로의 회로 구성도이다. 그리고 도 3a 내지 도 3c는 도 2에 도시된 전류 기준 회로의 동작 파형도이다.2 is a circuit diagram of a current reference circuit according to an embodiment of the present invention. And FIGS. 3A to 3C are operation waveform diagrams of the current reference circuit shown in FIG.

이하, 본 발명의 전류 기준 회로를 도 2 및 도 3a 내지 도 3c를 결부하여 보다 구체적으로 설명한다.Hereinafter, the current reference circuit of the present invention will be described in more detail with reference to FIG. 2 and FIGS. 3A to 3C.

스타트 업 회로(30)는 제5 PMOS 트랜지스터(PM5)와, 제6 및 제7 NMOS 트랜지스터(NM6, NM7)를 구비한다.The start-up circuit 30 includes a fifth PMOS transistor PM5 and sixth and seventh NMOS transistors NM6 and NM7.

제5 PMOS 트랜지스터(PM5)는 게이트 전극이 접지 전압과 연결되어 전원 전압(VDD)을 제1 노드(N1)에 공급한다.The gate of the fifth PMOS transistor PM5 is connected to the ground voltage to supply the power supply voltage VDD to the first node N1.

제6 NMOS 트랜지스터(NM6)는 제1 노드(N1)의 전압 상태에 따라 셀프 바이어스 회로(10)의 제2 PMOS 트랜지스터(PM2)의 드레인 전극과 접지 전압을 연결한다.The sixth NMOS transistor NM6 couples the ground voltage to the drain electrode of the second PMOS transistor PM2 of the self-bias circuit 10 according to the voltage state of the first node N1.

제7 NMOS 트랜지스터(NM7)는 게이트 전극이 셀프 바이어스 회로(10)의 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 게이트 전극과 연결되어 제1 노드(N1)와 접지 전압을 연결한다.The seventh NMOS transistor NM7 has its gate electrode connected to the gate electrodes of the first and second NMOS transistors NM1 and NM2 of the self bias circuit 10 to connect the first node N1 to the ground voltage.

이러한 스타트 업 회로(30)는 전원 전압(VDD)의 상승에 따라 제5 PMOS 트랜지스터(PM5)와, 제6 및 제7 NMOS 트랜지스터(NM6, NM7)가 순차적으로 턴-온되어 셀프 바이어스 회로(10)를 스타트-업시킨다.The start-up circuit 30 sequentially turns on the fifth PMOS transistor PM5 and the sixth and seventh NMOS transistors NM6 and NM7 as the power supply voltage VDD rises, ).

셀프 바이어스 회로(10)는 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와, 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)와, 제1 저항(R1)을 구비한다.The self bias circuit 10 includes first and second PMOS transistors PM1 and PM2 constituting a first current mirror, first and second NMOS transistors NM1 and NM2 constituting a second current mirror, 1 resistor R1.

제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 전원 전압(VDD)과 연결된다. 제2 PMOS 트랜지스터(PM2)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.Each of the gate electrodes of the first and second PMOS transistors PM1 and PM2 is connected to each other and each of the source electrodes is connected to a power supply voltage VDD. The second PMOS transistor PM2 has a diode connection structure in which the gate electrode and the drain electrode are connected to each other.

제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 접지 전압과 연결된다. 제1 NMOS 트랜지스(NM1)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.Each of the gate electrodes of the first and second NMOS transistors NM1 and NM2 is connected to each other, and each of the source electrodes is connected to a ground voltage. The first NMOS transistor NM1 has a diode connection structure in which a gate electrode and a drain electrode are connected to each other.

제1 PMOS 트랜지스터(PM1)의 드레인 전극은 제1 NMOS 트랜지스터(NM1)의 드레인 전극과 연결되고, 제2 PMOS 트랜지스터(PM2)의 드레인 전극은 제2 NMOS 트랜지스터(NM2)의 드레인 전극과 연결된다.The drain electrode of the first PMOS transistor PM1 is connected to the drain electrode of the first NMOS transistor NM1 and the drain electrode of the second PMOS transistor PM2 is connected to the drain electrode of the second NMOS transistor NM2.

제1 저항(R1)은 제2 NMOS 트랜지스터(NM2)의 소스 전극과 접지 전압 사이에 배치된다.The first resistor R1 is disposed between the source electrode of the second NMOS transistor NM2 and the ground voltage.

이러한 셀프 바이어스 회로(10)는 제1 및 제2 전류 미러의 상호 피드백 동작에 의해 제1 서브 전류(I1)를 출력하게 된다. 이때, 제1 서브 전류(I1)는 수학식 1과 같이, 제2 NMOS 트랜지스터(NM2)의 크기와, 제1 저항(R1)에 따라 결정되며, 전원 전압(VDD)에 무관하다. 수학식 1에서 μ는 캐리어 이동도, Cox는 게이트 산화층의 두께, W는 채널 폭, L은 채널 길이를 나타낸다. 이하에서, CMOS 트랜지스터의 크기는 해당 트랜지스터의 W/L을 나타낸다.This self bias circuit 10 outputs the first sub-current I 1 by the mutual feedback operation of the first and second current mirrors. In this case, the first sub-current (I 1) is as shown in equation 1, is determined according to claim 2 NMOS transistor size, and a first resistor (R1) of (NM2), is independent of the supply voltage (VDD). In the equation (1), μ represents the carrier mobility, Cox represents the thickness of the gate oxide layer, W represents the channel width, and L represents the channel length. Hereinafter, the size of the CMOS transistor represents the W / L of the transistor.

Figure 112012069558640-pat00001
Figure 112012069558640-pat00001

그런데, 도 3a 및 도 3b에 도시한 바와 같이, 셀프 바이어스 회로(10)에서 출력되는 제1 서브 전류(I1)는 온도의 영향을 받으며, 제1 서브 전류(I1)는 온도에 따라 제1 기울기를 갖게 된다.By the way, as shown in Fig. 3a and 3b, the first sub-current outputted from the self-bias circuit (10) (I 1) is influenced by the temperature, the first sub-current (I 1) is in accordance with the temperature of the 1 slope.

온도 보상 회로(20)는 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)와, 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)와, 제3 NMOS 트랜지스터(NM3)와 접지 전압 사이에 배치된 제5 NMOS 트랜지스터(NM5)와, 제2 저항(R2)을 구비한다.The temperature compensation circuit 20 includes third and fourth PMOS transistors PM3 and PM4 constituting a third current mirror, third and fourth NMOS transistors NM3 and NM4 constituting a fourth current mirror, A fifth NMOS transistor NM5 disposed between the third NMOS transistor NM3 and the ground voltage, and a second resistor R2.

제3 및 제4 PMOS 트랜지스터(PM3, PM4)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 전원 전압(VDD)과 연결된다. 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 게이트 전극은 제1 및 제2 PMOS 트랜지스터(PM1, PM2)의 게이트 전극과 연결된다.The gate electrodes of the third and fourth PMOS transistors PM3 and PM4 are connected to each other, and the source electrodes thereof are connected to the power source voltage VDD. The gate electrodes of the third and fourth PMOS transistors PM3 and PM4 are connected to the gate electrodes of the first and second PMOS transistors PM1 and PM2.

제3 및 제4 NMOS 트랜지스터(NM3, NM4)는 각 게이트 전극이 서로 연결되고, 각 소스 전극이 접지 전압과 연결된다. 제3 NMOS 트랜지스터(NM3)의 드레인 전극은 제3 PMOS 트랜지스터(PM3)의 드레인 전극과 연결된다. 제4 NMOS 트랜지스터(NM4)는 게이트 전극과 드레인 전극이 서로 연결되는 다이오드 연결 구조를 갖는다.The gate electrodes of the third and fourth NMOS transistors NM3 and NM4 are connected to each other, and each of the source electrodes is connected to a ground voltage. The drain electrode of the third NMOS transistor NM3 is connected to the drain electrode of the third PMOS transistor PM3. The fourth NMOS transistor NM4 has a diode connection structure in which the gate electrode and the drain electrode are connected to each other.

제5 NMOS 트랜지스터(NM5)는 게이트 전극과 드레인 전극이 서로 연결되되, 제3 PMOS 트랜지스터(PM3)의 드레인 전극과 연결된다. 제5 NMOS 트랜지스터(NM5)의 소스 전극은 접지 전압과 연결된다.The fifth NMOS transistor NM5 has a gate electrode and a drain electrode connected to each other, and is connected to the drain electrode of the third PMOS transistor PM3. The source electrode of the fifth NMOS transistor NM5 is connected to the ground voltage.

제2 저항(R2)은 제4 NMOS 트랜지스터(NM4)의 소스 전극과 접지 전압 사이에 배치된다.The second resistor R2 is disposed between the source electrode of the fourth NMOS transistor NM4 and the ground voltage.

온도 보상 회로(20)는 제3 및 제4 전류 미러를 구성하는 다수의 CMOS 트랜지스터의 크기 비와, 저항에 따라 제2 및 제3 서브 전류(I2, I3)를 생성하고, 제2 및 제3 서브 전류(I2, I3)를 차연산하여 온도에 무관한 정전류(IOUT)를 출력한다. 이러한 온도 보상 회로(20)의 동작 및 방법을 구체적으로 설명하면 다음과 같다.The temperature compensation circuit 20 generates the second and third sub currents I 2 and I 3 according to the magnitude ratio and the resistance of the plurality of CMOS transistors constituting the third and fourth current mirrors, And subtracts the third sub-currents I 2 and I 3 to output a constant current I OUT independent of the temperature. The operation and the method of the temperature compensation circuit 20 will be described in detail as follows.

도 2 및 도 3a를 참조하면, 온도 보상 회로(20)의 제3 전류 미러는 셀프 바이어스 회로(10)의 제1 서브 전류(I1)를 미러링하여 제2 서브 전류(I2)를 생성한다. 제2 서브 전류(I2)는 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 크기 비에 따라 제1 서브 전류(I1)보다 증폭된 값을 갖는다. 즉, 제3 PMOS 트랜지스터(PM3)의 크기는 제4 PMOS 트랜지스터(PM4)의 크기보다 크게 설계되며, 그들의 크기 비에 따라 제2 서브 전류(I2)는 증폭된다. 도 2 및 도 3a는 제3 및 제4 PMOS 트랜지스터(PM3, PM4)의 크기 비가 N:1 인 경우를 나타낸다. 따라서, 제3 PMOS 트랜지스터(PM3)를 통해 흐르는 제2 서브 전류(I2)는 제1 서브 전류(I1)와 동일한 제1 기울기를 갖고, N배 증폭된 값을 갖는다.2 and 3A, the third current mirror of the temperature compensation circuit 20 mirrors the first sub-current I 1 of the self-bias circuit 10 to generate a second sub-current I 2 . The second sub-current I 2 has a value amplified from the first sub-current I 1 according to the ratio of magnitudes of the third and fourth PMOS transistors PM 3 and PM 4 constituting the third current mirror. That is, the size of the third PMOS transistor PM3 is designed to be larger than the size of the fourth PMOS transistor PM4, and the second sub-current I 2 is amplified according to their size ratio. FIGS. 2 and 3A show the case where the size ratio of the third and fourth PMOS transistors PM3 and PM4 is N: 1. Thus, the second sub-electric current (I 2) flowing through the PMOS transistor 3 (PM3) has the same first slope of the first sub-current (I 1), has an N-fold amplification values.

도 2 및 도 3b를 참조하면, 제4 PMOS 트랜지스터(PM4)에서 미러링된 제1 서브 전류(I1)는 제2 저항(R2)에 따라 기울기가 가변된다. 즉, 제4 NMOS 트랜지스터(NM4)를 통해 흐르는 제3 서브 전류(I2)는 온도에 따라 제1 서브 전류(I1)와 상이한 제2 기울기를 갖게 된다. 이때, 제2 저항(R2)은 제3 서브 전류(I3)의 기울기(제2 기울기)가 제1 서브 전류(I1)의 기울기(제1 기울기)보다 작도록 설계된다. 한편, 제3 서브 전류(I3)는 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)의 크기 비에 따라 증폭된다. 즉, 제3 NMOS 트랜지스터(NM3)의 크기는 제4 NMOS 트랜지스터(NM4)의 크기보다 크게 설계되며, 그들의 크기 비에 따라 제3 서브 전류(I3)는 증폭된다. 도 2 및 도 3b는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)의 크기 비가 K2:1 인 경우를 나타낸다. 따라서, 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류는 제3 서브 전류(I3)와 동일한 제2 기울기를 갖고, K2배 증폭된 값을 갖는다.Figure 2 If and FIG. 3b, the fourth slope according to the PMOS transistor of the first current mirror in the sub (PM4) (I 1) is a second resistor (R2) is varied. That is, the third sub-current I 2 flowing through the fourth NMOS transistor NM4 has a second slope different from the first sub-current I 1 according to the temperature. At this time, the second resistance (R2) has a third slope (second slope) of the sub-electric current (I 3) is designed to be smaller than the first slope (the first slope) of the sub-current (I 1). On the other hand, the third sub-current (I 3) is amplified in accordance with the size ratio of the third and fourth NMOS transistor (NM3, NM4) constituting the fourth current mirror. That is, the third size of the NMOS transistor (NM3) is designed larger than the fourth, and the size of the NMOS transistor (NM4), the third sub-current (I 3) is amplified in accordance with their size ratio. FIG. 2 and FIG. 3B show the case where the size ratio of the third and fourth NMOS transistors NM3 and NM4 is K 2 : 1. Thus, the third through the NMOS transistor (NM3) flowing current is the third sub has the same slope as the second current (I 3), has a K 2 times the amplified value.

한편, 전술한 바와 같이, 제3 PMOS 트랜지스터(PM3)의 드레인 전극은 제3 NMOS 트랜지스터(NM3)의 드레인 전극과, 제5 NMOS 트랜지스터(NM5)의 드레인 전극에 연결된다. 따라서, 제3 PMOS 트랜지스터(PM3)를 통해 흐르는 제2 서브 전류(I2)는 제3 NMOS 트랜지스터(NM3)와, 제5 NMOS 트랜지스터(NM5)로 각각 분기된다. 제3 NMOS 트랜지스터(NM3)를 통해 흐르는 전류는 제3 서브 전류(I3)와 동일한 제2 기울기를 갖고, K2배 증폭된 값을 갖고 있으므로, 제5 NMOS 트랜지스터(NM5)를 통해 흐르는 전류는 제2 서브 전류(I2)에서 K2배 증폭된 제3 서브 전류(I3)가 차감된 값을 갖는다. 이에 따라, 제5 NMOS 트랜지스터(NM5)를 통해 출력되는 전류는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류(I2, I3)를 차연산한 값을 갖게되어 온도에 무관한 정전류(IOUT)가 된다.Meanwhile, as described above, the drain electrode of the third PMOS transistor PM3 is connected to the drain electrode of the third NMOS transistor NM3 and the drain electrode of the fifth NMOS transistor NM5. Therefore, the third second sub-current flowing through the PMOS transistor (PM3) (I 2) are branched each with the third NMOS transistor (NM3) and a first NMOS transistor 5 (NM5). A third current flowing through the NMOS transistor (NM3) is the third sub-current (I 3) and it has the same second slope, has a K 2 times the amplified value, the current flowing through the 5 NMOS transistor (NM5) is And a value obtained by subtracting the third sub-current I 3 amplified by K 2 times in the second sub-current I 2 . Accordingly, the current output through the fifth NMOS transistor NM5 has a value obtained by subtracting the second and third sub currents I 2 and I 3 having the first and second slopes from each other according to the temperature, (I OUT ) which is independent of the current I OUT .

상술한 바와 같이, 본 발명의 전류 기준 회로는 별도의 바이폴라 트랜지스터를 사용하지 않고 CMOS 트랜지스터와 저항만을 이용하여 온도에 무관한 정전류(IOUT)를 생성한다. 따라서, 밴드 갭 기준 회로를 이용할 경우보다 전력 소모를 줄일 수 있고, 회로의 면적을 줄일 수 있다. 그리고 본 발명의 전류 기준 회로는 온도에 따라 제1 및 제2 기울기를 갖는 제2 및 제3 서브 전류(I2, I3)를 생성하고, 그들(I2, I3)을 차연산하여 정전류(IOUT)를 출력하는데, 이를 위한 온도 보상 회로(20)는 2개의 전류 미러(제3 및 제4 전류 미러)와 저항만으로 구성되는바, 구조가 간단하여 회로의 면적을 더 줄일 수 있다. As described above, the current reference circuit of the present invention generates a constant current (I OUT ) independent of temperature by using only a CMOS transistor and a resistor without using a separate bipolar transistor. Therefore, power consumption can be reduced and the area of the circuit can be reduced as compared with the case of using the bandgap reference circuit. And current reference circuit of the present invention generates the second and third sub-current (I 2, I 3) having first and second gradient with temperature, and they (I 2, I 3) the difference calculated by the constant current (I OUT), a temperature compensation circuit for this purpose to the output 20 has two current mirror (the third and fourth current mirror) and the bar consisting of only resistors, the structure can be simplified to reduce further the area of the circuit.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

10: 셀프 바이어스 회로 20: 온도 보상 회로
30: 스타트 업 회로 PM1~PM5: PMOS 트랜지스터
NM1~NM7: NMOS 트랜지스터10: Self bias circuit 20: Temperature compensation circuit
30: Start-up circuits PM1 to PM5: PMOS transistors
NM1 to NM7: NMOS transistors

Claims (8)

제1 및 제2 전류 미러를 구비하여 제1 기울기를 갖는 제1 서브 전류를 출력하는 셀프 바이어스 회로와,
상기 셀프 바이어스 회로와 연결된 제3 및 제4 전류 미러를 구비하여 상기 제1 서브 전류보다 증폭된 제2 서브 전류와, 제2 기울기를 갖는 제3 서브 전류를 생성하고, 상기 제2 및 제3 서브 전류를 차연산하여 온도 변화에 무관한 정전류를 출력하는 온도 보상 회로와,
전원 전압의 상승에 따라 상기 셀프 바이어스 회로에 바이어스 전류를 공급하는 스타트 업 회로를 구비하고,
상기 셀프 바이어스 회로는
각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제1 전류 미러를 구성하는 제1 및 제2 PMOS 트랜지스터와,
각 게이트 전극이 서로 연결되고 각 소스 전극이 접지 전압과 연결되어 상기 제2 전류 미러를 구성하는 제1 및 제2 NMOS 트랜지스터와,
상기 제2 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 제1 저항을 구비하고,
상기 제1 PMOS 트랜지스터의 드레인 전극은 상기 제1 NMOS 트랜지스터의 드레인 전극과 연결되고,
상기 제2 PMOS 트랜지스터의 게이트 전극과 드레인 전극은 상기 제2 NMOS 트랜지스터의 드레인 전극과 연결되고,
상기 제1 NMOS 트랜지스터의 게이트 전극과 드레인 전극은 서로 연결되며,
상기 온도 보상 회로는
각 게이트 전극이 상기 제1 및 제2 PMOS 트랜지스터의 게이트 전극과 연결되고 각 소스 전극이 상기 전원 전압과 연결되어 상기 제3 전류 미러를 구성하는 제3 및 제4 PMOS 트랜지스터와,
각 게이트 전극이 서로 연결되고 각 소스 전극이 상기 접지 전압과 연결되어 상기 제4 전류 미러를 구성하는 제3 및 제4 NMOS 트랜지스터와,
게이트 전극과 드레인 전극이 상기 제3 PMOS 트랜지스터의 드레인 전극과 연결되고 소스 전극이 상기 접지 전압과 연결된 제5 NMOS 트랜지스터와,
상기 제4 NMOS 트랜지스터의 소스 전극과 상기 접지 전압 사이에 배치된 제2 저항을 구비하고,
상기 제3 PMOS 트랜지스터의 드레인 전극은 상기 제3 NMOS 트랜지스터의 드레인 전극과 연결되고,
상기 제4 PMOS 트랜지스터의 드레인 전극은 상기 제4 NMOS 트랜지스터의 게이트 전극과 드레인 전극에 연결된 전류 기준 회로.A self bias circuit having first and second current mirrors to output a first sub-current having a first slope,
And a third current mirror having a second slope and amplifying the first sub-current and the second sub-current, wherein the third and fourth current mirrors are connected to the self-bias circuit, A temperature compensation circuit for subtracting the current and outputting a constant current irrespective of the temperature change;
And a start-up circuit for supplying a bias current to the self-bias circuit in response to an increase in the power supply voltage,
The self bias circuit
First and second PMOS transistors each having gate electrodes connected to each other and each source electrode connected to the power supply voltage to constitute the first current mirror;
First and second NMOS transistors each having gate electrodes connected to each other and each source electrode connected to a ground voltage to constitute the second current mirror;
And a first resistor disposed between the source electrode of the second NMOS transistor and the ground voltage,
A drain electrode of the first PMOS transistor is connected to a drain electrode of the first NMOS transistor,
A gate electrode and a drain electrode of the second PMOS transistor are connected to a drain electrode of the second NMOS transistor,
The gate electrode and the drain electrode of the first NMOS transistor are connected to each other,
The temperature compensation circuit
Third and fourth PMOS transistors each having a gate electrode connected to a gate electrode of the first and second PMOS transistors and each source electrode connected to the power supply voltage to constitute the third current mirror,
Third and fourth NMOS transistors each having a gate electrode connected to each other and each source electrode connected to the ground voltage to constitute the fourth current mirror,
A fifth NMOS transistor having a gate electrode and a drain electrode connected to a drain electrode of the third PMOS transistor and a source electrode connected to the ground voltage,
And a second resistor disposed between the source electrode of the fourth NMOS transistor and the ground voltage,
A drain electrode of the third PMOS transistor is connected to a drain electrode of the third NMOS transistor,
And a drain electrode of the fourth PMOS transistor is connected to a gate electrode and a drain electrode of the fourth NMOS transistor. 청구항 1에 있어서,
상기 셀프 바이어스 회로는
상기 제1 및 제2 NMOS 트랜지스터의 크기 비와, 상기 제1 저항에 따라 상기 전원 전압에 무관한 상기 제1 서브 전류를 출력하고,
상기 온도 보상 회로는
상기 제3 및 제4 PMOS 트랜지스터의 크기 비와, 상기 제3 및 제4 NMOS 트랜지스터의 크기 비와, 상기 제2 저항에 따라 상기 제2 및 제3 서브 전류를 생성하여 상기 정전류를 출력하는 전류 기준 회로.The method according to claim 1,
The self bias circuit
The first and second NMOS transistors and the first sub-current irrespective of the power supply voltage according to the first resistance,
The temperature compensation circuit
A magnitude ratio of the third and fourth PMOS transistors, a magnitude ratio of the third and fourth NMOS transistors, and a magnitude ratio of a current reference Circuit. 삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 제3 PMOS 트랜지스터의 크기는 상기 제4 PMOS 트랜지스터의 크기보다 크고,
상기 제3 NMOS 트랜지스터의 크기는 상기 제4 NMOS 트랜지스터의 크기보다 큰 전류 기준 회로.The method according to claim 1,
The size of the third PMOS transistor is larger than the size of the fourth PMOS transistor,
Wherein a magnitude of the third NMOS transistor is greater than a magnitude of the fourth NMOS transistor. 청구항 1에 있어서,
상기 제2 기울기는 상기 제1 기울기보다 작은 전류 기준 회로.The method according to claim 1,
Wherein the second slope is smaller than the first slope. 청구항 1에 있어서,
상기 스타트 업 회로는
게이트 전극이 상기 접지 전압과 연결되어 상기 전원 전압을 제1 노드에 공급하는 제5 PMOS 트랜지스터와,
상기 제1 노드의 전압 상태에 따라 상기 제2 PMOS 트랜지스터의 드레인 전극과 상기 접지 전압을 연결하는 제6 NMOS 트랜지스터와,
게이트 전극이 상기 제1 및 제2 NMOS 트랜지스터의 게이트 전극과 연결되어 상기 제1 노드와 상기 접지 전압을 연결하는 제7 NMOS 트랜지스터를 구비하는 전류 기준 회로.The method according to claim 1,
The start-up circuit
A fifth PMOS transistor having a gate electrode connected to the ground voltage to supply the power supply voltage to the first node,
A sixth NMOS transistor connected between the drain electrode of the second PMOS transistor and the ground voltage according to a voltage state of the first node;
And a seventh NMOS transistor having a gate electrode connected to a gate electrode of the first and second NMOS transistors to connect the first node to the ground voltage.
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