KR101950425B1 - 신호 부호화 방법 및 장치와 신호 복호화 방법 및 장치 - Google Patents

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한성민
박찬근
최신욱
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Abstract

송신 신호의 부호화 방법은 채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성하는 단계, 칩 길이가 확산 신호의 칩 길이와 동일하고 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 확산 신호를 스크램블링 하는 단계, 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할하는 단계, 및 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성하는 단계를 포함할 수 있다.

Description

신호 부호화 방법 및 장치와 신호 복호화 방법 및 장치{Signal encoding method and device and signal decoding method and device}
보안을 강화하고 데이터 전송 송도를 증가시키기 위한 신호 부호화 방법 및 장치와 신호 복호화 방법 및 장치에 관한 것이다.
신호를 송수신하기 위한 다양한 부호화 및 복호화 방법에 있어서, 신호를 악의적인 노드로부터의 도청을 방지하기 위한 다양한 방법이 제안되었다. 그러나 기존 스크램블링 코드를 이용하는 신호의 부호화 및 복호화 방법에 의할 때, 소정의 개수의 칩 신호들로부터 스크램블링 코드를 알아낼 수 있으므로, 도청에 취약한 문제점이 있다. 따라서, 데이터 전송 효율을 증가시키면서 도청을 방지할 수 있는 신호의 부호화 및 복호화 방법에 대한 연구가 진행 중이다.
보안을 강화하고 데이터 전송 송도를 증가시키기 위한 신호 부호화 방법 및 장치와 신호 복호화 방법 및 장치를 제공하는데 있다. 본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
일 측면에 따른, 송신 신호의 부호화 방법은 채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성하는 단계, 칩 길이가 확산 신호의 칩 길이와 동일하고 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 확산 신호를 스크램블링 하는 단계, 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할하는 단계, 및 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성하는 단계를 포함할 수 있다.
다른 일 측면에 따른, 프레임 단위의 수신 신호의 복호화 방법은, 소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득하는 단계, 칩 길이가 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할하는 단계, 복수의 서브 스크램블링 코드들을 이용하여 수신 신호를 역 스크램블링 하는 단계, 및 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산 단계를 포함할 수 있다.
또 다른 일 측면에 따른 송신 신호의 부호화 장치는 메모리, 및 프로세서를 포함하고, 프로세서는, 채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성하고, 칩 길이가 확산 신호의 칩 길이와 동일하고 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 확산 신호를 스크램블링 하고, 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할하며, 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성할 수 있다.
또 다른 일 측면에 따른 프레임 단위의 수신 신호의 복호화 장치는 소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득하는 획득부, 및 프로세서를 포함하고, 프로세서는 칩 길이가 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할하고, 복수의 서브 스크램블링 코드들을 이용하여 수신 신호를 역 스크램블링 하고, 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산 할 수 있다.
도 1은 일 실시 예에 따른 부호화 방법을 설명하기 위한 흐름도이다.
도 2는 일 실시 예에 따른 부호화 장치를 설명하기 위한 블록도이다.
도 3은 일 실시 예에 따른 복호화 방법을 설명하기 위한 흐름도이다.
도 4는 스크램블링 코드로부터 분할 된 두 개의 서브 스크램블링 신호를 이용하여 수신 신호를 복호화 하는 방법을 설명하기 위한 도면이다.
도 5는 일 실시 예에 따른 복호화 장치를 설명하기 위한 블록도이다.
도 6은 안테나의 개수를 달리하여 Ec/No(Energy per chip/Noise spectral Density)에 따른 본 개시의 제안된 방법과 기존 방법 각각의 보안 성능을 나타내는 그래프를 도시한 도면이다.
이하, 본원의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본원에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본원ㅇ 실시예의 다양한 변경(modifications), 균등물(equivalents), 및/또는 대체물(alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
본원에서, "가진다," "가질 수 있다," "포함한다," 또는 "포함할 수 있다" 등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본원에서, "A 또는 B," "A 또는/및 B 중 적어도 하나," 또는 "A 또는/및 B 중 하나 또는 그 이상"등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B," "A 및 B 중 적어도 하나," 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
본원에서 사용된 "제 1," "제 2," "첫째," 또는 "둘째,"등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 예를 들면, 제 1 사용자 기기와 제 2 사용자 기기는, 순서 또는 중요도와 무관하게, 서로 다른 사용자 기기를 나타낼 수 있다. 예를 들면, 본 문서에 기재된 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 바꾸어 명명될 수 있다.
본원에서 사용된 표현 "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, "~에 적합한(suitable for)," "~하는 능력을 가지는(having the capacity to)," "~하도록 설계된(designed to)," "~하도록 변경된(adapted to)," "~하도록 만들어진(made to)," 또는 "~를 할 수 있는(capable of)"과 바꾸어 사용될 수 있다. 용어 "~하도록 구성된(또는 설정된)"은 하드웨어적으로 "특별히 설계된(specifically designed to)" 것만을 반드시 의미하지 않을 수 있다. 대신, 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다. 예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(generic-purpose processor)(예: CPU 또는 application processor)를 의미할 수 있다.
본원에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복 수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 문서에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본원에서 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본원에서 정의된 용어일지라도 본원의 실시 예들을 배제하도록 해석될 수 없다.
이하, 첨부 도면을 참조하여, 다양한 실시예에 따른 곡면 반도체 기저의 이미지 센서가 설명된다.
도 1은 일 실시 예에 따른 신호의 부호화 방법을 설명하기 위한 흐름도이다.
통신시스템은 복수의 계층으로 분류된다. 이 때, 물리적 계층(physical layer)은 통신 매체에 대해 전기적, 기계적인 인터페이스와 관련되며, 물리적 계층에서 접속 통신 및 접속 해제를 위한 과정을 포함한 데이터가 통신 매체와 조화할 수 있는 신호로 변환된다.
채널화 코드는 상향 링크(uplink)에서, 단일 UE(user equipment)에 있어서 서로 다른 물리적 채널(physical channel)을 식별하기 위하여 사용된다. 채널화 코드는 확산 인자(spreading factor)를 가지며, 비트 레벨의 심볼을 칩 레벨의 신호로 변환하여 대역폭을 확산하기 위해 이용될 수 있다. 예를 들어, 채널화 코드는 OVSF(Orthogonal Variable Spreading Factor) 코드를 포함하나 이에 제한되지 아니한다.
스크램블링 코드는 상향 링크에서 서로 다른 송신부를 식별하기 위한 코드로서, 스크램블링 코드에 대한 보안이 보장되는 이상 도청이 불가능하다. 예를 들어, 스크램블링 코드는 골드 코드(Gold code), 의사 잡음 코드(Pseudo Noise code)를 포함하나 이에 제한되지 아니한다.
스크램블링 코드는 소정의 칩 길이를 가지는 칩 레벨의 코드일 수 있다.
칩(chip)은 전송 신호의 기초 단위로서, 예를 들어, 각각의 칩은 1 또는 -1의 크기 또는 진폭을 가지는 펄스(pulse)일 수 있다.
칩 속도(chip rate)는 단위 시간당 칩의 개수를 나타낼 수 있으며, 단위 시간 당 비트의 개수를 나타내는 비트 율(bit rate)과 구별된다.
비트 레벨(bit level)의 데이터는 소정의 확산 인자(spreading factor)에 따라 칩 레벨의 신호로 주파수 대역이 확산될 수 있다. 예를 들어, 하나의 비트는 복 수 개의 칩을 통해 전송될 수 있다.
확산 인자는 단위 시간 당 전송되는 하나 이상의 비트 들로 구성된 심볼의 개수에 대한 칩 속도의 비율, 또는, 비트 율에 대한 칩 속도의 비율을 나타낼 수 있다.
채널화 코드(channelization code)는 신호가 송수신되는 채널의 구별을 위한 코드이다. 채널화 코드는 데이터를 전송하기 위한 전용 물리 데이터 채널(Dedicated Physical Data Channel: DPDCH)에 대응하는 채널화 코드 및 채널의 제어 정보를 전송하기 위한 전용 물리 제어 채널 (Dedicated Physical Control Channel: DPCCH)에 대응하는 채널화 코드를 포함할 수 있다.
단계 110에서, 부호화 장치는 채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성할 수 있다.
부호화 장치는 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드를 이용하여, 비트 레벨의 전용 물리 데이터 채널(DPDCH)의 주파수 대역을 확산함으로써, 칩 레벨의 확산된 데이터 신호를 생성할 수 있다. 예를 들어, 부호화 장치는 전용 물리 데이터 채널(DPDCH)에 제 1 채널화 코드를 곱하여 확산된 데이터 신호를 생성할 수 있다.
상술하는 바와 같이 소정의 개수의 복수의 비트를 포함하는 프레임 단위로 신호의 부호화가 수행될 수 있다. 또한, 확산된 데이터 신호의 프레임에 포함된 칩의 개수인 칩 길이는 일정할 수 있다.
제 1 채널화 코드에 대응하는 제 1 확산 인자에 따라 전용 물리 데이터 채널(DPDCH)의 주파수 대역이 확산될 수 있다. 예를 들어, 제 1 확산 인자는 요구되는 비트 율(bit rate)에 기초하여 결정될 수 있다.
일 실시 예에 따른 부호화 장치는 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드를 이용하여, 비트 레벨의 전용 물리 제어 채널(DPCCH)의 주파수 대역을 확산함으로써, 칩 레벨의 확산된 제어 정보 신호를 생성할 수 있다. 부호화 장치는 전용 물리 제어 채널(DPCCH)에 제 2 채널화 코드를 곱하여 확산된 제어 정보 신호를 생성할 수 있다.
확산된 제어 정보 신호의 프레임에 포함된 칩의 개수인 칩 길이는 일정할 수 있다. 또한, 확산된 제어 정보 신호의 프레임의 칩 길이는 확산된 데이터 신호의 프레임의 칩 길이와 동일할 수 있다.
제 2 채널화 코드에 대응하는 제 2 확산 인자에 따라 전용 물리 제어 채널(DPCCH)의 주파수 대역이 확산될 수 있다. 예를 들어, 제 2 확산 인자는 256으로 결정될 수 있다.
일 실시 예에 따른 부호화 장치는 확산된 데이터 신호 및 확산된 제어 정보 신호를 포함하는 확산된 신호를 생성할 수 있다. 예를 들어, 부호화 장치는 위상 변이 변조(phase shift keying)를 이용하여, 확산된 데이터 신호 및 확산된 제어 정보 신호를 포함하는 복소수 신호인 확산된 신호를 생성할 수 있다. 이 때, 확산된 데이터 신호는 복소수 신호의 실수부에 포함되고, 확산된 제어 정보 신호는 허수부에 포함될 수 있다.
단계 120에서, 부호화 장치는 확산된 신호의 프레임에 포함된 칩 길이와 동일하고, 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 확산 신호를 스크램블링 할 수 있다.
스크램블링 코드는 신호를 송신하는 송신부를 식별하기 위한 코드일 수 있다. 또한, 스크램블링 코드의 칩 길이는 확산 신호의 프레임의 칩 길이와 동일할 수 있다.
부호화 장치는 확산된 신호에 스크램블링 코드를 곱하여 스클램블링 된 신호를 생성할 수 있다.
단계 130에서, 부호화 장치는 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할할 수 있다.
스크램블링 코드를 구성하는 상호간 동일한 길이를 가지고 서로 겹치지 않는 복수의 서브 스크램블링 코드들이 정의될 수 있다. 부호화 장치는 스크램블링 된 신호를 복수의 서브 스크램블링 코드들 각각에 대응하는 복수의 서브 스크램블링 신호들로 분할할 수 있다.
예를 들어, 부호화 장치는 스크램블링 된 신호를 두 개의 서브 스크램블링 신호들로 분할할 수 있다. 이 때, 두 개의 서브 스클램블링 신호들 각각은 동일한 길이를 가지는 두 개의 서브 스크램블링 코드들 중, 스크램블링 코드의 전단을 구성하는 전단 서브 스크램블링 코드 및 스크램블링 코드의 후단을 구성하는 후단 서브 스크램블링 코드 각각에 대응할 수 있다.
단계 140에서, 부호화 장치는 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성할 수 있다.
부호화 장치는 복수의 서브 스클램블링 코드들 각각에 대응하는 복수의 서브 스클램블링 신호들을 합하여 소정의 주기를 가지는 프레임 단위의 송신 신호를 생성할 수 있다. 칩 레벨의 복수의 서브 스크램블링 신호들이 합쳐짐에 따라, 간섭 효과로 인하여, 하나의 칩에 대응하는 신호의 크기의 범위가 증가할 수 있다. 그러나, 복수의 서브 스크램블링 신호들이 합쳐진 송신 신호의 칩 길이는 복수의 서브 스크램블링 신호들 각각의 칩 길이와 동일하다.
송신 신호의 프레임의 주기에 포함된 송신 신호의 칩 길이는 스크램블링 코드의 칩 길이보다 작을 수 있다. 예를 들어, 스크램블링 코드의 칩 길이는 송신 신호의 프레임의 칩 길이의 두 배일 수 있다. 또한, 송신 신호의 프레임의 칩 길이는 복수의 서브 스크램블링 코드들 각각의 칩 길이와 동일할 수 있다.
상술한 방식에 따라, 스크램블링 된 신호를 분할하지 않는 방식에 비하여, 칩 속도는 동일하지만, 동일한 개수의 복수의 비트들을 더 짧은 주기로 전송하여 데이터 전송 속도가 증가될 수 있다.
도 2는 일 실시 예에 따른 부호화 장치(200)를 설명하기 위한 블록도이다.
도 2의 부호화 장치(200)는 도 1의 방법을 수행할 수 있다. 도 2의 부호화 장치는 메모리 및 프로세서를 포함할 수 있다. 도 2의 부호화 장치(200)에는 본 실시 예와 관련된 구성요소만 도시되어 있으며, 다른 범용적 구성들이 더 포함될 수 있음은 통상의 기술자라면 이해할 수 있다
부호화 장치(200)는 데이터를 저장하기 위한 메모리(210)를 포함할 수 있다. 예를 들어, 부호화 장치(200)는 메모리(210)에 비트 레벨의 정보를 저장할 수 있다.
프로세서(220)는 채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성할 수 있다.
프로세서(220)는 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드를 이용하여, 비트 레벨의 전용 물리 데이터 채널(DPDCH)의 주파수 대역을 확산함으로써, 칩 레벨의 확산된 데이터 신호를 생성할 수 있다. 예를 들어, 프로세서(220)는 전용 물리 데이터 채널(DPDCH)에 제 1 채널화 코드를 곱하여 확산된 데이터 신호를 생성할 수 있다.
상술하는 바와 같이 소정의 개수의 복수의 비트를 포함하는 프레임 단위로 신호의 부호화가 수행될 수 있다. 또한, 확산된 데이터 신호의 프레임에 포함된 칩의 개수인 칩 길이는 일정할 수 있다.
제 1 채널화 코드에 대응하는 제 1 확산 인자에 따라 전용 물리 데이터 채널(DPDCH)의 주파수 대역이 확산될 수 있다. 예를 들어, 제 1 확산 인자는 요구되는 비트 율(bit rate)에 기초하여 결정될 수 있다.
일 실시 예에 따른 프로세서(220)는 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드를 이용하여, 비트 레벨의 전용 물리 제어 채널(DPCCH)의 주파수 대역을 확산함으로써, 칩 레벨의 확산된 제어 정보 신호를 생성할 수 있다. 프로세서(220)는 전용 물리 제어 채널(DPCCH)에 제 2 채널화 코드를 곱하여 확산된 제어 정보 신호를 생성할 수 있다.
확산된 제어 정보 신호의 프레임에 포함된 칩의 개수인 칩 길이는 일정할 수 있다. 또한, 확산된 제어 정보 신호의 프레임의 칩 길이는 확산된 데이터 신호의 프레임의 칩 길이와 동일할 수 있다.
제 2 채널화 코드에 대응하는 제 2 확산 인자에 따라 전용 물리 제어 채널(DPDCH)의 주파수 대역이 확산될 수 있다. 예를 들어, 제 2 확산 인자는 256으로 결정될 수 있다.
일 실시 예에 따른 프로세서(220)는 확산된 데이터 신호 및 확산된 제어 정보 신호를 포함하는 확산된 신호를 생성할 수 있다. 예를 들어, 프로세서(220)는 위상 변이 변조(phase shift keying)를 이용하여, 확산된 데이터 신호 및 확산된 제어 정보 신호를 포함하는 복소수 신호인 확산된 신호를 생성할 수 있다. 이 때, 확산된 데이터 신호는 복소수 신호의 실수부에 포함되고, 확산된 제어 정보 신호는 허수부에 포함될 수 있다.
프로세서(220)는 확산된 신호의 프레임에 포함된 칩 길이와 동일하고, 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 확산 신호를 스크램블링 할 수 있다.
스크램블링 코드는 신호를 송신하는 송신부를 식별하기 위한 코드일 수 있다. 또한, 스크램블링 코드의 칩 길이는 확산 신호의 프레임의 칩 길이와 동일할 수 있다.
프로세서(220)는 확산된 신호에 스크램블링 코드를 곱하여 스클램블링 된 신호를 생성할 수 있다.
프로세서(220)는 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할할 수 있다.
스크램블링 코드를 구성하는 상호간 동일한 길이를 가지고 서로 겹치지 않는 복수의 서브 스크램블링 코드들이 정의될 수 있다. 프로세서(220)는 스크램블링 된 신호를 복수의 서브 스크램블링 코드들 각각에 대응하는 복수의 서브 스크램블링 신호들로 분할할 수 있다.
프로세서(220)는 스크램블링 된 신호를 두 개의 서브 스크램블링 신호들로 분할할 수 있다. 이 때, 두 개의 서브 스클램블링 신호들 각각은 동일한 길이를 가지는 두 개의 서브 스크램블링 코드들 중, 스크램블링 코드의 전단을 구성하는 전단 서브 스크램블링 코드 및 스크램블링 코드의 후단을 구성하는 후단 서브 스크램블링 코드 각각에 대응할 수 있다.
프로세서(220)는 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성할 수 있다.
프로세서(220)는 복수의 서브 스클램블링 코드들 각각에 대응하는 복수의 서브 스클램블링 신호들을 합하여 소정의 주기를 가지는 프레임 단위의 송신 신호를 생성할 수 있다. 칩 레벨의 복수의 서브 스크램블링 신호들이 합쳐짐에 따라, 간섭 효과로 인하여, 하나의 칩에 대응하는 신호의 크기의 범위가 증가할 수 있다. 그러나, 복수의 서브 스크램블링 신호들이 합쳐진 송신 신호의 칩 길이는 복수의 서브 스크램블링 신호들 각각의 칩 길이와 동일하다.
송신 신호의 프레임의 주기에 포함된 송신 신호의 칩 길이는 스크램블링 코드의 칩 길이보다 작을 수 있다. 예를 들어, 스크램블링 코드의 칩 길이는 송신 신호의 프레임의 칩 길이의 두 배일 수 있다. 또한, 송신 신호의 프레임의 칩 길이는 복수의 서브 스크램블링 코드들 각각의 칩 길이와 동일할 수 있다.
도 2의 프로세서(220)는 디지털 시그널 프로세서(digital signal processor: DSP), 마이크로 컨트롤러(micro controller unit: MCU), 중앙 처리 장치(central processing unit: CPU), 애플리케이션　프로세서(application processor: AP) 등 연산 처리 등이 가능한 모든 연산 처리 장치를 포함할 수 있다.
도 3은 일 실시 예에 따른 수신 신호의 복호화 방법을 설명하기 위한 흐름도이다.
단계 310에서 복호화 장치는 소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득할 수 있다.
수신 신호의 프레임은 소정의 개수의 복수의 칩을 포함하는 칩 레벨의 신호일 수 있다. 수신 신호의 프레임은 소정의 주기를 가질 수 있다.
단계 320에서, 복호화 장치는 칩 길이가 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할할 수 있다.
상술한 바와 같이 스크램블링 코드는 송신부를 식별하기 위한 코드일 수 있다. 스크램블링 코드의 칩 길이는 수신 신호의 프레임의 칩 길이보다 클 수 있다.
복호화 장치는 스크램블링 코드를 동일한 길이를 가지고 서로 겹치지 않는 복수의 서브 스크램블링 코드들로 분할할 수 있다. 예를 들어, 복호화 장치는 스크램블링 코드를 순서대로 복수의 서브 스크램블링 코드들로 분할할 수 있다.
단계 330에서, 복호화 장치는 복수의 서브 스크램블링 코드들을 이용하여 수신 신호를 역 스크램블링 할 수 있다.
복호화 장치는 수신 신호에 복수의 서브 스크램블링 코드들 각각의 허미션 코드를 곱하여 복수의 역 스크램블링 신호들을 획득할 수 있다.
단계 340에서, 복호화 장치는 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산을 수행할 수 있다.
복호화 장치는 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드 및 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드를 이용하여 비트 단위의 데이터 및 제어 정보를 획득할 수 있다.
복호화 장치는 데이터를 전용 물리 데이터 채널(DPDCH)의 대역폭에 대응하는 제 1 채널화 코드를 이용하여 복수의 역 스크램블링 신호들 각각을 역 확산함으로써, 전용 물리 데이터 채널을 획득할 수 있다.
예를 들어 복호화 장치는 복수의 역 스크램블링 신호들 각각에 제 1 채널화 코드를 곱하여, 비트 레벨의 데이터를 획득할 수 있다. 또한, 복호화 장치는 복수의 역 스크램블링 신호들 각각에 제 2 채널화 코드를 곱하여, 비트 단위의 제어 정보를 획득할 수 있다.
복호화 장치는 제 1 채널화 코드가 곱하여진 복수의 역 스크램블링 된 신호들 각각에 대하여, 제 1 채널화 코드의 확산 인자에 따라 축적 연산 및 맵핑 을 수행할 수 있다. 예를 들어, 제 1 채널화 코드의 확산 인자에 대응하는 개수마다 칩 신호 값들을 합하여 산출된 축적 값을 소정의 기준에 따라 비트 값에 맵핑시켜, 비트 레벨의 데이터를 획득할 수 있다. 예를 들어 양의 축적 값은 1에 맵핑되고, 음의 축적 값은 0에 맵핑될 수 있다.
마찬가지로, 복호화 장치는 제 2 채널화 코드가 곱하여진 복수의 역 스크램블링 된 신호들 각각에 대하여, 제 2 채널화 코드의 확산 인자에 따라 축적 연산 및 맵핑 을 수행할 수 있다. 예를 들어, 제 2 채널화 코드의 확산 인자에 대응하는 개수마다 칩 신호 값들을 합하여 산출된 축적 값을 소정의 기준에 따라 비트 값에 맵핑시켜, 비트 레벨의 데이터를 획득할 수 있다. 예를 들어 양의 축적 값은 1에 맵핑되고, 음의 축적 값은 0에 맵핑될 수 있다.
칩 레벨의 복수의 역 스크램블링 신호들을 역 확산함에 따라, 복수의 역 스크램블링 신호들의 대역폭은 축소될 수 있다.
예를 들어, 스크램블링 코드의 칩 길이는 수신 신호의 프레임의 칩 길이의 두 배일 수 있다. 복호화 장치는 스크램블링 코드를 동일한 길이를 가지고 서로 겹치지 않는 두 개의 스크램블링 코드로 분할할 수 있다. 이 때, 스크램블링 코드의 전단을 구성하는 서브 스크램블링 코드는 전단 서브 스크램블링 코드, 스크램블링 코드의 후단을 구성하는 서브 스크램블링 코드는 후단 서브 스크램블링 코드로 지칭된다.
복호화 장치는 수신 신호에 전단 서브 스크램블링 코드의 허미션 코드의 1/2을 곱하여, 제 1 역 스크램블링 신호를 획득할 수 있다. 또한, 복호화 장치는 수신 신호에 후단 서브 스크램블링 코드의 현미션 코드의 1/2을 곱하여 제 2 역 스크램블링 신호를 획득할 수 있다. 이 때, 전단 서브 스크램블링 코드와 후단 서브 스크램블링 코드는 상호간에 근사 직교할 수 있다. 즉, 전단 서브 스크램블링 코드에 대응하는 벡터 및 후단 서브 스크램블링 코드에 대응하는 벡터의 공액 벡터의 내적이 0에 근사한 값을 가진다.
도 4는 스크램블링 코드로부터 분할 된 두 개의 서브 스크램블링 신호를 이용하여 수신 신호(410)를 복호화하는 방법을 설명하기 위한 도면이다.
도 4를 설명함에 있어서, 구체적인 수치는 예시적인 것으로서 본 개시의 청구범위는 도 4에서 제시된 수치에 제한되지 않는다.
도 4에서는, 소정의 주기 및 칩 길이를 가지는 프레임 단위의 수신 신호(410)의 복호화 방법을 도시한 도면이다. 수신 신호(410)의 프레임의 주기는 5ms이고, 칩 길이는 19200 chips이다.
또한, 수신 신호(410)의 프레임에 부호화된 비트 레벨의 전용 물리 데이터 채널(DPDCH)의 비트 수는 600 bit이고, 전용 물리 제어 채널(DPCCH)의 비트 수는 150 bit라고 가정한다. 또한,
수신 신호(410)는 도 1 및 도 2에 대한 설명된 방식으로 부호화된 신호일 수 있으나 이에 제한되지 아니한다.
칩 레벨의 수신 신호
Figure 112017080104601-pat00001
(410) 는 수학식 1과 같이 나타낼 수 있다.
Figure 112017080104601-pat00002
Figure 112017080104601-pat00003
인덱스 k는 칩 레벨의 수신 신호(410) 각각의 칩에 순서대로 할당된 인덱스이다. 도 4에 대한 설명에서 k는 1부터 19200까지의 범위를 가지는 정수 인덱스로 일관되게 사용된다.
Figure 112017080104601-pat00004
는 물리 계층의 상위 계층에 의하여 결정되는 상수 값이다.
Figure 112017080104601-pat00005
및
Figure 112017080104601-pat00006
는 비트 레벨의 데이터가 칩 레벨로 확산된 신호를 나타낸다. 이 때, 제 1 확산된 데이터 신호
Figure 112017080104601-pat00007
는 전용 물리 데이터 채널(DPDCH)의 비트 시퀀스 중 상위 300 개의 비트 시퀀스(이하 상위 데이터 비트 시퀀스)에 대응하며,
Figure 112017080104601-pat00008
는 전용 물리 데이터 채널(DPDCH)의 비트 시퀀스 중 하위 300개의 비트 시퀀스(이하 하위 데이터 비트 시퀀스)에 대응한다.
Figure 112017080104601-pat00009
및
Figure 112017080104601-pat00010
는 비트 레벨의 제어 정보가 칩 레벨로 확산된 신호를 나타낸다. 이 때, 제 1 확산된 제어 정보 신호
Figure 112017080104601-pat00011
는 전용 물리 제어 채널(DPCCH)의 비트 시퀀스 중 상위 75 개의 비트 시퀀스(이하 상위 제어 비트 시퀀스)에 대응하며,
Figure 112017080104601-pat00012
는 전용 물리 제어 채널(DPCCH)의 비트 시퀀스 중 하위 75개의 비트 시퀀스(이하 하위 제어 비트 시퀀스)에 대응한다.
이하 설명의 편의를 위하여 상위 데이터 비트 시퀀스와 상위 제어 정보 비트 시퀀스를 상위 비트 시퀀스로 통칭하며, 하위 데이터 비트 시퀀스와 하위 제어 정보 비트 시퀀스를 하위 비트 시퀀스로 통칭한다.
수신 신호
Figure 112017080104601-pat00013
(410)는 하기 수학식 2 및 3에 따른 두 개의 신호
Figure 112017080104601-pat00014
및
Figure 112017080104601-pat00015
가 간섭된 형태로 볼 수 있다.
Figure 112017080104601-pat00016
Figure 112017080104601-pat00017
수학식 2 및 3을 참고하면, 두 개의 신호
Figure 112017080104601-pat00018
및
Figure 112017080104601-pat00019
는 각각
Figure 112017080104601-pat00020
및
Figure 112017080104601-pat00021
가 곱해진 형태임을 알 수 있다. 이 때, 인덱스 k의 두 배 범위를 가지는 인덱스
Figure 112017080104601-pat00022
를 이용하여 하기 수학식 4와 같이 스크램블링 코드가 정의된다. k와 마찬가지로, 이하 도 4에 대한 설명에서
Figure 112017080104601-pat00023
는 1부터 38400까지의 범위를 가지는 정수 인덱스로 일관되게 사용된다.
Figure 112017080104601-pat00024
인덱스
Figure 112017080104601-pat00025
는 스크램블링 코드를 구성하는 칩 각각에 순서대로 대응하는 인덱스이다. 스크램블링 코드의 칩 길이는 인덱스
Figure 112017080104601-pat00026
의 정의에서 나타나듯이 38400개이다.
상기 수학식 4를 참고하면,
Figure 112017080104601-pat00027
는 인덱스
Figure 112017080104601-pat00028
에 대응하는 스크램블링 코드
Figure 112017080104601-pat00029
의 서브 스크램블링 코드(이하 제 1 서브 스크램블링 코드)이고,
Figure 112017080104601-pat00030
는 인덱스에
Figure 112017080104601-pat00031
에 대응하는 스크램블링 코드
Figure 112017080104601-pat00032
의 서브 스크램블링 코드(이하 제 2 서브 스크램블링 코드)이다.
즉, 제 1 스크램블링 코드
Figure 112017080104601-pat00033
및 제 2 서브 스크램블링 코드
Figure 112017080104601-pat00034
의 칩 길이는 상호간 동일하고, 스크램블링 코드 칩 길이의 반인 19200 chips이다.
제 1 스크램블링 코드
Figure 112017080104601-pat00035
및 제 2 서브 스크램블링 코드
Figure 112017080104601-pat00036
는 수학식 5와 같이 근사 직교 관계를 갖는다. 즉 제 1 스크램블링 코드
Figure 112017080104601-pat00037
및 제 2 서브 스크램블링 코드
Figure 112017080104601-pat00038
의 상관 관계는 서로 간섭된 두 개의 신호들
Figure 112017080104601-pat00039
및
Figure 112017080104601-pat00040
를 상호간 분리함에 있어서 무시할 정도로 적다.
Figure 112017080104601-pat00041
복호화 장치는 수학식 6 및 수학식 7과 같은 역 스크램블링 단계를 수행하여 제 1 역 스크램블링 신호
Figure 112017080104601-pat00042
(421) 및 제 2 역 스크램블링 신호
Figure 112017080104601-pat00043
(422)를 획득할 수 있다
Figure 112017080104601-pat00044
Figure 112017080104601-pat00045
수학식 6에서, 제 1 역 스크램블링 신호
Figure 112017080104601-pat00046
(421)는 수신 신호(410)에 제 1 서브 스크램블링 코드의 허미션 코드의 1/2를 곱하여 획득된다. 또한, 수학식 7에서 제 2 역 스크램블링 신호
Figure 112017080104601-pat00047
(422)는 수신 신호(410)에 제 2 서브 스크램블링 코드의 허미션 코드의 1/2를 곱하여 획득된다.
상술한 바와 같이 수학식 5에서 정의되는 제 1 서브 스크램블링 코드 및 제 2 서브 스크램블링 코드간의 근사 직교성에 의하여, 이후 축적 연산 과정을 통하여
Figure 112017080104601-pat00048
에 포함된 데이터 및 제어 정보와
Figure 112017080104601-pat00049
에 포함된 데이터 및 제어 정보가 분리된다.
복호화 장치는 제 1 역 스크램블링 신호
Figure 112017080104601-pat00050
(421) 및 제 2 역 스크램블링 신호
Figure 112017080104601-pat00051
(422)각각에 대하여, 수학식 8 내지 15과 같이 정의되는 역 확산을 수행한다.
복호화 장치는 제 1 역 스크램블링 신호
Figure 112017080104601-pat00052
(421)에서 제 1 확산된 데이터 신호 및 제 1 확산된 제어 정보 신호를 분리하고, 이후 축적 연산 및 맵핑을 통하여 칩 레벨의 확산된 신호를 비트 레벨로 변환시키기 위한 역 확산을 수행한다.
마찬가지로, 복호화 장치는 제 2 역 스크램블링 신호
Figure 112017080104601-pat00053
(422)에서 제 2 확산된 데이터 신호 및 제 2 확산된 제어 정보 신호를 분리하고, 이후 축적 연산 및 맵핑을 통하여 칩 레벨의 확산된 신호를 비트 레벨로 변환시키기 위한 역 확산을 수행한다.
일반적으로 알려진 바와 같이 제 1 채널화 코드 및 제 2 채널화 코드는 상호 직교 관계에 있다.
수학식 8과 같이, 복호화 장치는 제 1 역 스크램블링 신호
Figure 112017080104601-pat00054
(421)에 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드
Figure 112017080104601-pat00055
를 곱하여, 제 1 역 확산된 데이터 신호
Figure 112017080104601-pat00056
(431)를 획득할 수 있다.
Figure 112017080104601-pat00057
또한, 복호화 장치는 제 1 역 확산된 데이터 신호
Figure 112017080104601-pat00058
(431)에 대하여 수학식 9와 같이 축적 연산 및 맵핑을 수행하여, 칩 레벨에서 비트 레벨로 주파수 대역이 축소된 상위 데이터 비트 시퀀스
Figure 112017080104601-pat00059
(441)를 획득할 수 있다.
Figure 112017080104601-pat00060
수학식 9에서,
Figure 112017080104601-pat00061
은 제 1 채널화 코드
Figure 112017080104601-pat00062
의 확산 인자로서, 예를 들어, 64일 수 있다. 이에 따라, 복호화 장치는 300 bit의 데이터를 획득할 수 있다.
수학식 10과 같이, 복호화 장치는 제 1 역 스크램블링 신호
Figure 112017080104601-pat00063
(421)에 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드
Figure 112017080104601-pat00064
를 곱하여, 제 1 역 확산된 제어 정보 신호
Figure 112017080104601-pat00065
(432)를 획득할 수 있다.
Figure 112017080104601-pat00066
또한, 복호화 장치는 제 1 역 확산된 제어 정보 신호
Figure 112017080104601-pat00067
(432)에 대하여 수학식 11과 같이 축적 연산 및 맵핑을 수행하여, 칩 레벨에서 비트 레벨로 주파수 대역이 축소된 상위 제어 정보 비트 시퀀스
Figure 112017080104601-pat00068
(442)를 획득할 수 있다.
Figure 112017080104601-pat00069
수학식 11에서,
Figure 112017080104601-pat00070
는 제 2 채널화 코드
Figure 112017080104601-pat00071
의 확산 인자로서, 예를 들어, 256일 수 있다. 이에 따라, 복호화 장치는 75 bit의 데이터를 획득할 수 있다.
수학식 12과 같이, 복호화 장치는 제 2 역 스크램블링 신호
Figure 112017080104601-pat00072
에 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드
Figure 112017080104601-pat00073
를 곱하여, 제 2 역 확산된 데이터 신호
Figure 112017080104601-pat00074
(433)를 획득할 수 있다.
Figure 112017080104601-pat00075
또한, 복호화 장치는 제 2 역 확산된 데이터 신호
Figure 112017080104601-pat00076
(433)에 대하여 수학식 13와 같이 축적 연산 및 맵핑을 수행하여, 칩 레벨에서 비트 레벨로 주파수 대역이 축소된 하위 데이터 비트 시퀀스
Figure 112017080104601-pat00077
(443)를 획득할 수 있다.
Figure 112017080104601-pat00078
수학식 13에서,
Figure 112017080104601-pat00079
은 제 1 채널화 코드
Figure 112017080104601-pat00080
의 확산 인자로서, 예를 들어, 64일 수 있다. 이에 따라, 복호화 장치는 300 bit의 데이터를 획득할 수 있다.
수학식 14과 같이, 복호화 장치는 제 2 역 스크램블링 신호
Figure 112017080104601-pat00081
(422)에 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드
Figure 112017080104601-pat00082
를 곱하여, 제 2 역 확산된 제어 정보 신호
Figure 112017080104601-pat00083
(434)를 획득할 수 있다.
Figure 112017080104601-pat00084
또한, 복호화 장치는 제 2 역 확산된 제어 정보 신호
Figure 112017080104601-pat00085
(434)에 대하여 수학식 15과 같이 축적 연산 및 맵핑을 수행하여, 칩 레벨에서 비트 레벨로 주파수 대역이 축소된 하위 제어 정보 비트 시퀀스
Figure 112017080104601-pat00086
(444)를 획득할 수 있다.
Figure 112017080104601-pat00087
수학식 15에서,
Figure 112017080104601-pat00088
는 제 2 채널화 코드
Figure 112017080104601-pat00089
의 확산 인자로서, 예를 들어, 256일 수 있다. 이에 따라, 복호화 장치는 75 bit의 데이터를 획득할 수 있다.
복호화 장치는 상위 데이터 비트 시퀀스 및 하위 데이터 비트 시퀀스를 결합하여 600 bit의 데이터를 획득할 수 있다. 또한, 복호화 장치는 상위 제어 정보 비트 시퀀스 및 하위 제어 정보 비트 시퀀스를 결합하여 150 bit의 제어 정보를 획득할 수 있다.
도 5는 일 실시 예에 따른 복호화 장치(500)를 설명하기 위한 블록도이다.
도 5의 복호화 장치(500)는 도 3 및 도 4에서 상술된 방법을 수행할 수 있다. 도 5의 복호화 장치(500)는 획득부(510) 및 프로세서를 포함할 수 있다. 도 5의 복호화 장치(500)에는 본 실시 예와 관련된 구성요소만 도시되어 있으며, 다른 범용적 구성들이 더 포함될 수 있음은 통상의 기술자라면 이해할 수 있다
복호화 장치(500)는 획득부(510)를 통하여 소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득할 수 있다.
수신 신호의 프레임은 소정의 개수의 복수의 칩을 포함하는 칩 레벨의 신호일 수 있다. 수신 신호의 프레임은 소정의 주기를 가질 수 있다.
프로세서(520)는 칩 길이가 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할할 수 있다.
상술한 바와 같이 스크램블링 코드는 송신부를 식별하기 위한 코드일 수 있다. 스크램블링 코드의 칩 길이는 수신 신호의 프레임의 칩 길이보다 클 수 있다.
프로세서(520)는 스크램블링 코드를 동일한 길이를 가지고 서로 겹치지 않는 복수의 서브 스크램블링 코드들로 분할할 수 있다. 예를 들어, 프로세서(520)는 스크램블링 코드를 순서대로 복수의 서브 스크램블링 코드들로 분할할 수 있다.
프로세서(520)는 복수의 서브 스크램블링 코드들을 이용하여 수신 신호를 역 스크램블링 할 수 있다.
프로세서(520)는 수신 신호에 복수의 서브 스크램블링 코드들 각각의 허미션 코드를 곱하여 복수의 역 스크램블링 신호들을 획득할 수 있다.
프로세서(520)는 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산을 수행할 수 있다.
프로세서(520)는 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드 및 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드를 이용하여 비트 단위의 데이터 및 제어 정보를 획득할 수 있다.
프로세서(520)는 데이터를 전용 물리 데이터 채널(DPDCH)의 대역폭에 대응하는 제 1 채널화 코드를 이용하여 복수의 역 스크램블링 신호들 각각을 역 확산함으로써, 전용 물리 데이터 채널을 획득할 수 있다.
예를 들어 프로세서(520)는 복수의 역 스크램블링 신호들 각각에 제 1 채널화 코드를 곱하여, 비트 레벨의 데이터를 획득할 수 있다. 또한, 프로세서(520)는 복수의 역 스크램블링 신호들 각각에 제 2 채널화 코드를 곱하여, 비트 단위의 제어 정보를 획득할 수 있다.
프로세서(520)는 제 1 채널화 코드가 곱하여진 복수의 역 스크램블링 된 신호들 각각에 대하여, 제 1 채널화 코드의 확산 인자에 따라 축적 연산 및 맵핑 을 수행할 수 있다. 예를 들어, 제 1 채널화 코드의 확산 인자에 대응하는 개수마다 칩 신호 값들을 합하여 산출된 축적 값을 소정의 기준에 따라 비트 값에 맵핑시켜, 비트 레벨의 데이터를 획득할 수 있다. 예를 들어 양의 축적 값은 1에 맵핑되고, 음의 축적 값은 0에 맵핑될 수 있다.
마찬가지로, 프로세서(520)는 제 2 채널화 코드가 곱하여진 복수의 역 스크램블링 된 신호들 각각에 대하여, 제 2 채널화 코드의 확산 인자에 따라 축적 연산 및 맵핑 을 수행할 수 있다. 예를 들어, 제 2 채널화 코드의 확산 인자에 대응하는 개수마다 칩 신호 값들을 합하여 산출된 축적 값을 소정의 기준에 따라 비트 값에 맵핑시켜, 비트 레벨의 데이터를 획득할 수 있다. 예를 들어 양의 축적 값은 1에 맵핑되고, 음의 축적 값은 0에 맵핑될 수 있다.
칩 레벨의 복수의 역 스크램블링 신호들을 역 확산함에 따라, 복수의 역 스크램블링 신호들의 대역폭은 축소될 수 있다.
예를 들어, 스크램블링 코드의 칩 길이는 수신 신호의 프레임의 칩 길이의 두 배일 수 있다. 프로세서(520)는 스크램블링 코드를 동일한 길이를 가지고 서로 겹치지 않는 두 개의 스크램블링 코드로 분할할 수 있다. 이 때, 스크램블링 코드의 전단을 구성하는 서브 스크램블링 코드는 전단 서브 스크램블링 코드, 스크램블링 코드의 후단을 구성하는 서브 스크램블링 코드는 후단 서브 스크램블링 코드로 지칭된다.
프로세서(520)는 수신 신호에 전단 서브 스크램블링 코드의 허미션 코드의 1/2을 곱하여, 제 1 역 스크램블링 신호를 획득할 수 있다. 또한, 프로세서(520)는 수신 신호에 후단 서브 스크램블링 코드의 현미션 코드의 1/2를 곱하여 제 2 역 스크램블링 신호를 획득할 수 있다. 이 때, 전단 서브 스크램블링 코드와 후단 서브 스크램블링 코드는 상호간에 근사 직교할 수 있다. 즉, 전단 서브 스크램블링 코드에 대응하는 벡터 및 후단 서브 스크램블링 코드에 대응하는 벡터의 공액 벡터의 내적이 0에 근사한 값을 가진다.
도 5의 프로세서(520)는 디지털 시그널 프로세서(digital signal processor: DSP), 마이크로 컨트롤러(micro controller unit: MCU), 중앙 처리 장치(central processing unit: CPU), 애플리케이션　프로세서(application processor: AP) 등 연산 처리 등이 가능한 모든 연산 처리 장치를 포함할 수 있다.
도 6은 안테나의 개수를 달리하여 Ec/No(Energy per chip/Noise spectral Density)에 따른 본 개시의 제안된 방법과 기존 방법 각각의 보안 성능을 나타내는 그래프를 도시한 도면이다.
가로 축은 노이즈 대비 칩 레벨 신호의 크기를 나타내는 Ec/No(Energy per chip/Noise spectral Density)를 나타내며, 세로 축은 도청의 실패 확률
Figure 112017080104601-pat00090
을 나타낸다. 그래프를 참고하면, 안테나의 개수가 각각 1개, 5개 및 15개일 때, 본 개시의 제안된 방법과 기존 방법의 도청 성능을 비교할 수 있다. Ec/No 및 안테나 개수가 동일할 때, 본 개시의 제안된 방법에 의하여 부호화된 신호가 기존 방법에 의하여 부호화 된 신호보다 더 적은 도청 확률을 보장하여, 보안성이 강화된다.
한편, 상술한 본 발명의 실시 예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 본 발명의 실시 예에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.

Claims (11)

  1. 송신 신호의 부호화 방법에 있어서,
    채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성하는 단계;
    칩 길이가 상기 확산 신호의 칩 길이와 동일하고 상기 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 상기 확산 신호를 스크램블링 하는 단계;
    상기 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할하는 단계; 및
    상기 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 상기 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성하는 단계를 포함하며,
    상기 분할하는 단계는,
    상기 스크램블링 된 신호를 순서에 따라 서로 중첩되지 않는 복수의 서브 스크램블링 신호들로 분할하는 단계를 포함하는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 스크램블링 코드의 칩 길이는 상기 확산 신호의 프레임당 칩 길이의 두 배이고,
    상기 분할하는 단계는,
    상기 스크램블링 된 신호를 제 1 서브 스크램블링 신호 및 제 2 서브 스크램블링 신호로 분할하는 단계를 포함하는 방법.
  4. 제 3 항에 있어서,
    서브 스크램블링 코드 중 상기 제 1 서브 스크램블링 신호에 대응하는 제 1 서브 스크램블링 코드 및 상기 제 2 서브 스크램블링 신호에 대응하는 제 2 서브 스크램블링 코드는 상호간 근사 직교 관계를 가지는 방법.
  5. 제 1 항에 있어서,
    상기 복수의 채널화 코드들은 상기 전용 물리 데이터 채널(DPDCH)에 대응하는 제 1 채널화 코드 및 상기 전용 물리 제어 채널(DPCCH)에 대응하는 제 2 채널화 코드를 포함하고,
    상기 확산 신호를 생성하는 단계는,
    상기 전용 물리 데이터 채널에 상기 제 1 채널화 코드를 곱하여 획득된 제 1 확산 신호 및 상기 전용 물리 제어 채널에 상기 제 2 채널화 코드를 곱하여 획득된 제 2 확산 신호를 합하여 상기 확산 신호를 생성하는 단계를 포함하는 방법.
  6. 프레임 단위의 수신 신호의 복호화 방법에 있어서,
    소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득하는 단계;
    칩 길이가 상기 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 상기 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할하는 단계;
    상기 복수의 서브 스크램블링 코드들을 이용하여 상기 수신 신호를 역 스크램블링 하는 단계; 및
    상기 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 상기 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 상기 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산 단계를 포함하며,
    상기 분할하는 단계는,
    상기 스크램블링 코드를 코드 순서에 따라 서로 중첩되지 않는 복수의 서브 스크램블링 코드들로 분할하는 단계를 포함하는, 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 스크램블링 코드의 칩 길이는 상기 수신 신호의 프레임의 칩 길이의 두 배이고,
    상기 분할하는 단계는,
    상기 스크램블링 코드를 제 1 서브 스크램블링 코드 및 제 2 서브 스크램블링 코드로 분할하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 역 스크램블링 하는 단계는,
    상기 수신 신호의 프레임에 대하여, 상기 제 1 서브 스크램블링 코드의 허미션(Hermitian) 코드 및 상기 제 2 서브 스크램블링 코드의 허미션 코드 각각을 곱하여, 제 1 역 스크램블링 신호 및 제 2 역 스크램블링 신호 각각을 획득하는 단계를 포함하는 방법.
  10. 송신 신호의 부호화 장치에 있어서,
    메모리; 및
    프로세서를 포함하고,
    상기 프로세서는,
    채널을 식별하기 위한 복수의 채널화 코드들을 이용하여, 비트 레벨의 데이터를 전송하기 위한 전용 물리 데이터 채널(DPDCH) 및 비트 레벨의 제어 정보를 전송하기 위한 전용 물리 제어 채널(DPCCH) 각각의 주파수 대역을 소정의 확산 인자에 따라 확산함으로써, 칩 레벨의 확산 신호를 생성하고,
    칩 길이가 상기 확산 신호의 칩 길이와 동일하고 상기 송신 신호의 송신부를 식별하기 위한 스크램블링 코드를 이용하여, 상기 확산 신호를 스크램블링 하고,
    상기 스크램블링 된 신호를 칩 길이가 동일한 복수의 서브 스크램블링 신호들로 분할하며,
    상기 복수의 서브 스크램블링 신호들을 합하여 소정의 주기를 가지며, 칩 길이가 상기 스크램블링 코드의 칩 길이보다 작은 프레임 단위의 송신 신호를 생성하며,
    복수의 서브 스크램블링 코드는 상기 스크램블링 코드가 코드 순서에 따라 서로 중첩되지 않게 분할된 것을 특징으로 하는, 장치.
  11. 프레임 단위의 수신 신호의 복호화 장치에 있어서,
    소정의 주기 및 칩 길이를 가지는 프레임 단위로 칩 레벨의 수신 신호를 획득하는 획득부; 및
    프로세서를 포함하고,
    상기 프로세서는 칩 길이가 상기 수신 신호의 프레임의 칩 길이보다 큰 스크램블링 코드를 상기 수신 신호의 프레임의 칩 길이와 동일한 칩 길이를 가지는 복수의 서브 스크램블링 코드들로 분할하고,
    상기 복수의 서브 스크램블링 코드들을 이용하여 상기 수신 신호를 역 스크램블링 하고,
    상기 수신 신호의 채널을 구별하기 위한 복수의 채널화 코드들을 이용하여 상기 복수의 서브 스크램블링 코드들 각각에 대응하는 칩 레벨의 복수의 역 스크램블링 신호들을 비트 레벨로 변환함으로써, 상기 복수의 역 스크램블링 신호들의 대역폭을 축소시키는 역 확산 하며,
    상기 복수의 서브 스크램블링 코드는 상기 스크램블링 코드가 코드 순서에 따라 서로 중첩되지 않게 분할된 것을 특징으로 하는, 장치
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