KR101943710B1 - Variable resistor, non-volatile memory device using the same, and method of fabricating the same - Google Patents
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Abstract
본 발명은 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 제 1 전극; 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 초기 구조로서 상기 제 1 전극과 상기 제 2 전극을 가로질러 경사 배향되어 결정화된 브라운밀러라이트(Brownmillerite) 구조를 갖는 저항성 스위칭 층을 포함하는 가변 저항체가 제공된다.The present invention relates to a variable resistor, a nonvolatile memory device using the same, and a method of manufacturing the same. According to an embodiment of the present invention, there is provided a liquid crystal display comprising: a first electrode; A second electrode; And a resistive switching layer disposed between the first electrode and the second electrode, the resistive switching layer having a Brown-Millerite structure crystallized in an oblique orientation across the first electrode and the second electrode as an initial structure A variable resistance body is provided.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 가변 저항체, 이를 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE
최근, 디지털 카메라, 태블릿 컴퓨터 및 스마트폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속히 팽창하고 있다. 대표적인 프로그램 가능한 비휘발성 메모리 소자인 낸드(NAND) 플래시 메모리 소자는 멀티레벨 구현 및/또는 3 차원 셀 구조를 통해 저장 용량을 향상시키고 있지만 그에 수반하는 공정의 어려움과 블록 액세스 아키텍쳐에 기인하는 긴 구동 시간을 갖는 플래시 메모리 소자의 근본적 한계는 새로운 메모리 소자를 필요로 하게 되었다.Recently, the non-volatile memory market is rapidly expanding as the demand for portable digital applications such as digital cameras, tablet computers and smart phones increases. A NAND flash memory device, which is a typical programmable non-volatile memory device, improves the storage capacity through multi-level implementation and / or three-dimensional cell structure, but has difficulty in processing accompanied thereby and long driving time A fundamental limitation of a flash memory device having a new memory device is that it requires a new memory device.
낸드 플래시 메모리 소자를 대체할 수 있는 비휘발성 메모리 소자로서 가역적으로 저항 값이 변할 수 있는 가변 저항체를 이용한 저항성 메모리 소자(ReRAM)가 있다. 상기 저항성 메모리 소자는 가역적으로 스위칭 가능한 저저항 상태(LRS) 및 고저항 상태(HRS)의 물리적 특성 그 자체를 데이터 상태로서 이용할 수 있어 10 ns 이하의 빠른 스위칭이 가능하고 약 1 pJ/operation의 저전력 구동이 가능할 뿐만 아니라 셀 구성이 단순하여 스케일링 측면에서 유리하며, 최근 멀티 비트 동작까지도 구현될 수 있는 이점을 갖는다. 그러나, 상기 이점들에도 불구하고, 저항성 메모리 소자는 그 실용화를 위해 극복하여야 할 기본적인 문제점을 가지고 있다. 대표적으로, 상기 저항성 메모리 소자는 초기화 과정으로 최초 절연성 박막에 대해 소프트 절연 파괴를 유도하여 필라멘트형 도전성 경로(filamentary conducting path, 이하 도전성 필라멘트라 함)를 형성하기 위한 전기적 포밍(electroforming) 과정을 요구한다. 상기 전기적 포밍 과정은, 통상적으로 고전압(VF)을 요구하며, 이로 인하여 복잡한 회로 설계가 필요하고 상기 전기적 포밍 과정 동안 비휘발성 메모리 셀의 가변 저항체 내에 영구적 특성 변화가 발생하여 메모리 셀들마다 및/또는 메모리 소자들 마다 셋 전압, 리셋 전압, HRS 및 LRS의 저항값, 또는 내구성과 같은 스위칭 파라미터의 산포가 초래될 수 있다. There is a nonvolatile memory device which can replace a NAND flash memory device and a resistive memory device (ReRAM) using a variable resistance device whose resistance value can be reversibly changed. The resistive memory device can utilize the physical properties of the low resistance state (LRS) and the high resistance state (HRS), which can be reversibly switched, as data states, enabling fast switching of less than 10 ns and a low power of about 1 pJ / operation It is advantageous in terms of scaling since the cell configuration is simple as well as being capable of driving, and it has an advantage that multi-bit operation can be realized recently. However, despite these advantages, resistive memory devices have a fundamental problem to overcome for their practical application. Typically, the resistive memory element requires an electroforming process to induce soft insulation breakdown on the initial insulating thin film in the initialization process to form a filamentary conducting path (hereinafter referred to as a conductive filament) . The electrical forming process typically requires a high voltage (V F ), which requires a complex circuit design and a permanent property change in the variable resistor of the non-volatile memory cell during the electrical foaming process, Dissipation of switching parameters such as set voltage, reset voltage, resistance value of HRS and LRS, or durability may result for each memory element.
상기 스위칭 파라미터의 산포는 상기 전기적 포밍 과정에서 비롯하는 상기 도전성 필라멘트의 불균일하고 제어하기 어려운 형성과 파괴에 기인한다. 최근 도전성 필라멘트의 분포와 그에 따른 스위칭 파라미터의 산포를 억제하기 위해, 금속 나노도트들, 금속 이온의 임플란트, 또는 산소 스카벤쳐 층(oxygen scavenger layer)을 가변 저항체 내 또는 가변 저항체와 전극 사이에 삽입하는 연구가 제안되고 있다. 그러나, 이러한 접근은 도전성 필라멘트의 형성을 위해 추가적인 불균일성 및/또는 국지적 선호 위치(local preferential sites)를 추가하는 것이어서, 추가적인 공정(ex-situ process)을 요구하며, 이에 의해 공정 상의 어려움과 오염과 같은 추가적 문제점이 발생될 수 있다.The scattering of the switching parameters is due to the uneven and uncontrollable formation and destruction of the conductive filament resulting from the electrical foaming process. Recently, metal nano dots, metal ion implants, or an oxygen scavenger layer have been inserted between variable resistors and electrodes to suppress scattering of the distribution of conductive filaments and thus the switching parameters Research has been proposed. However, this approach adds additional non-uniformity and / or local preferential sites for the formation of conductive filaments, which requires an ex-situ process, Additional problems may arise.
본 발명이 이루고자 하는 기술적 과제는, 간단한 공정으로 가변 저항체의 전기적 포밍에 요구되는 전압이 감소되거나 0 이 되면서 동시에 스위칭 파라미터의 산포 정도를 축소하여 균일한 메모리 특성을 확보할 수 있는 저전력 구동이 가능한 신뢰성 있는 가변 저항체를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a variable resistance device capable of reducing the voltage required for electrical forming of the variable resistance element, Thereby providing a variable resistance body having a variable resistance.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 가변 저항체의 제조 방법을 제공하는 것이다.It is another object of the present invention to provide a method of manufacturing a variable resistor having the above-described advantages.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 가변 저항체를 이용한 비휘발성 메모리 소자를 제공하는 것이다.Another object of the present invention is to provide a nonvolatile memory device using the variable resistor having the above-described advantages.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 가변 저항체는, 제 1 전극; 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 초기 구조로서 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제 1 전극 및 상기 제 2 전극과 교차할 수 있도록 경사 배향된 결정면을 갖는 브라운밀러라이트 (Brownmillerite) 구조를 갖는 저항성 스위칭 층을 포함한다.
일 실시예에서, 상기 결정면은 밀러 지수 (111) 방향으로 우선 배향될 결정면일 수 있다. 또한, 상기 저항성 스위칭 층은, SrFeOx, SrCoOx Ca2Al2O5, Ca2Fe2O5, 또는 Ca2SiO4(x는 화학양론적 또는 비화학양론적 실수임)을 포함할 수 있다.
일 실시예에서, 상기 저항성 스위칭 층의 두께는 20 nm 내지 500 nm의 범위 내일 수 있다. 또한, 상기 제 1 전극 및 상기 제 2 전극 중 어느 하나는 상기 가변 저항층에 산소 이온의 공급을 위한 도전성 금속 산화물을 포함할 수도 있다. 이 경우, 상기 도전성 금속 산화물은 페로브스카이트 결정 구조를 가질 수 있다. 또한, 상기 도전성 금속 산화물은 밀러 지수 (111) 방향으로 우선 배향될 수도 있다.
일 실시예에서, 상기 제 1 전극 및 상기 제 2 전극 중 어느 하나는 페로브스카이트 결정 구조의 에피택셜 기저층을 포함할 수도 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 제 1 도전성 라인, 제 2 도전성 라인, 및 상기 제 1 도전성 라인과 상기 제 2 도전성 라인 사이의 메모리 셀의 어레이를 포함하는 비휘발성 메모리 소자이다. 상기 메모리 셀은, 상기 제 1 도전성 라인에 결합된 제 1 전극; 상기 제 2 도전성 라인에 결합된 제 2 전극; 및 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제1 전극 및 상기 제 2 전극과 교차할 수 있도록 브라운밀러라이트 구조의 4 면체 슬라브 층의 적어도 일부가 산화되어 인접하는 8 면체 슬라브 층과 함께 도전성 경로를 형성하는 경사 배향된 결정면을 갖는 저항성 스위칭 층을 포함할 수 있다.
상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항체의 제조 방법은, 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 초기 구조로서 경사 배향되어 결정화된 브라운밀러라이트 구조를 갖는 저항성 스위칭 층을 형성하는 단계; 및 상기 저항성 스위칭 층 상에 제 2 전극을 형성하는 단계를 포함할 수 있다. 일 실시예에서, 상기 경사 배향되어 결정화된 저항성 스위칭 층은, 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제1 전극 및 상기 제 2 전극과 교차할 수 있도록 브라운밀러라이트 구조의 4 면체 슬라브 층의 적어도 일부가 산화되어 인접하는 8 면체 슬라브 층과 함께 도전성 경로를 형성할 수 있다.
일 실시예에서, 상기 제 1 전극을 형성하는 단계 이전에, 페로브스카이트 결정 구조의 비도전성 에피택셜 기저층을 형성하는 단계가 더 수행될 수도 있다. 상기 페로브스카이트 결정 구조는 밀러 지수 (111) 방향으로 우선 배향될 수 있다. 또한, 상기 저항성 스위칭 층은, 인시츄 결정화될 수도 있다.According to an aspect of the present invention, there is provided a variable resistor comprising: a first electrode; A second electrode; And a crystal plane disposed between the first electrode and the second electrode and having an inclined orientation so as to intersect the first electrode and the second electrode across the first electrode and the second electrode as an initial structure And a resistive switching layer having a Brown-Millerite structure.
In one embodiment, the crystal plane may be a crystal plane to be preferentially oriented in the direction of the Miller index (111). The resistive switching layer may also include SrFeO x , SrCoO x Ca 2 Al 2 O 5 , Ca 2 Fe 2 O 5 , or Ca 2 SiO 4 where x is a stoichiometric or non-stoichiometric real number. have.
In one embodiment, the thickness of the resistive switching layer may be in the range of 20 nm to 500 nm. In addition, any one of the first electrode and the second electrode may include a conductive metal oxide for supplying oxygen ions to the variable resistance layer. In this case, the conductive metal oxide may have a perovskite crystal structure. In addition, the conductive metal oxide may be preferentially oriented in the Miller index (111) direction.
In one embodiment, either the first electrode or the second electrode may comprise an epitaxial base layer of a perovskite crystal structure.
According to another aspect of the present invention, there is provided a nonvolatile memory device including a first conductive line, a second conductive line, and an array of memory cells between the first conductive line and the second conductive line, Volatile memory device. The memory cell comprising: a first electrode coupled to the first conductive line; A second electrode coupled to the second conductive line; And a tetrahedral slab layer of a Brown-Millerite structure disposed between the first electrode and the second electrode and crossing the first electrode and the second electrode across the first and second electrodes, May comprise a resistive switching layer having a graded oriented crystal plane at least a portion of which is oxidized to form a conductive path with an adjacent octahedral slab layer.
According to another aspect of the present invention, there is provided a method of manufacturing a variable resistor, including: forming a first electrode; Forming a resistive switching layer having a brown millerite structure which is oriented in an oblique orientation on the first electrode and crystallized; And forming a second electrode on the resistive switching layer. In one embodiment, the tilted and crystallized resistive switching layer may include a tetrahedron slab of a Brown Millerite structure so as to intersect the first electrode and the second electrode across the first and second electrodes, At least a portion of the layer may be oxidized to form a conductive path with the adjacent octahedral slab layer.
In one embodiment, prior to the step of forming the first electrode, a step of forming a non-conductive epitaxial base layer of a perovskite crystal structure may be further performed. The perovskite crystal structure can be preferentially oriented in the Miller index (111) direction. The resistive switching layer may also be in-situ crystallized.
본 발명의 실시예에 따르면, 제 1 전극과 제 2 전극을 가로질러 경사 배향되어 결정화된 브라운밀러라이트 구조의 저항성 스위칭 층을 사용함으로써, 전기적 포밍 전압이 셋 전압보다 낮거나 0이 되어 전력 소모가 작은 가변 저항체가 적용될 수 있다. According to an embodiment of the present invention, by using a resistive switching layer having a Brown Millerite structure crystallized in an inclined orientation across the first electrode and the second electrode, the electric forming voltage becomes lower than or equal to the set voltage, A small variable resistor may be applied.
또한, 본 발명의 실시예에 따르면, 전술한 이점을 갖는 가변 저항체를 메모리 셀로 이용시 전기적 포밍에 요구되는 전력이 감소되고, 그에 따른 스위칭 파라미터의 산포 정도를 축소하여 균일한 메모리 특성을 확보할 수 있는 저전력 구동이 가능한 신뢰성 있는 비휘발성 메모리 소자가 제공될 수 있다. Further, according to the embodiment of the present invention, when the variable resistance body having the above-described advantages is used as a memory cell, the electric power required for the electric forming is reduced, and accordingly, the dispersion degree of the switching parameter is reduced, A reliable nonvolatile memory device capable of low-power driving can be provided.
또한, 본 발명의 실시예에 따르면 전술한 이점을 갖는 가변 저항체를 용이하고 경제적으로 제조할 수 있는 가변 저항체의 제조 방법이 제공될 수 있다. Further, according to the embodiment of the present invention, it is possible to provide a method of manufacturing a variable resistor which can easily and economically manufacture the variable resistor having the above-described advantages.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 도시하는 단면도이며, 도 1b는 비휘발성 메모리 셀을 포함하는 크로스 포인트 어레이의 비휘발성 메모리 소자의 사시도이다.
도 2a는 본 발명의 일 실시예에 따라 형성된 가변 저항체의 초기 상태를 도시하고, 도 2b는 전기적 포밍 과정에 의해 가변 저항체 내에 형성된 전도성 경로를 도시하고, 도 2c는 도 2b의 전도성 경로를 설명하기 위한 모식도이며, 도 2d는 형성된 전도성 경로가 붕괴된 상태를 도시하는 단면도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시예에 따른 가변 저항체의 제조 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 실시예에 따른 상기 에피택셜 적층 구조의 고해상도 X 선 회절 분석 결과를 도시한다.
도 5는 본 발명의 일 실시예에 따른 초기 구조의 저항성 스위칭 층인 BM SFO 박막의 원자력간 현미경(Atomic force microscope) 이미지이다.
도 6a는 본 발명의 상기 실시예에 따른 저항성 스위칭 층(RL)을 갖는 메모리 셀의 전류-전압 거동을 도시하는 그래프이며, 도 6b는 비교예에 따른 밀러 지수 (100) 방향으로 결정화된 SFO의 저항성 스위칭 층(RL')을 갖는 메모리 셀의 전류-전압 거동을 도시하는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치를 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.1A is a cross-sectional view illustrating a non-volatile memory cell according to one embodiment of the present invention, and FIG. 1B is a perspective view of a non-volatile memory device of a cross-point array including non-volatile memory cells.
FIG. 2A shows an initial state of a variable resistor formed according to an embodiment of the present invention, FIG. 2B shows a conductive path formed in the variable resistor by an electric forming process, FIG. 2C shows a conductive path of FIG. And Fig. 2D is a cross-sectional view showing a state in which the formed conductive path is collapsed. Fig.
3A and 3B are flowcharts for explaining a method of manufacturing a variable resistor according to various embodiments of the present invention.
FIG. 4 shows the results of high-resolution X-ray diffraction analysis of the epitaxial laminate structure according to an embodiment of the present invention.
FIG. 5 is an atomic force microscope image of a BM SFO thin film which is an initial structure resistive switching layer according to an embodiment of the present invention.
FIG. 6A is a graph showing the current-voltage behavior of a memory cell having a resistive switching layer RL according to the embodiment of the present invention, and FIG. 6B is a graph showing the current-voltage behavior of the SFO crystallized in the direction of the Miller
7 is a block diagram illustrating a memory system in accordance with one embodiment of the present invention.
8 is a block diagram illustrating a storage device including a solid state disk (SSD) according to one embodiment of the present invention.
9 is a block diagram illustrating a memory system in accordance with another embodiment of the present invention.
10 is a block diagram illustrating a data storage device according to another embodiment of the present invention.
11 is a block diagram illustrating a non-volatile memory device and a computing system including the non-volatile memory device according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Like numbers refer to like elements in the drawings. Also, as used herein, the term " and / or " includes any and all combinations of any of the listed items.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terms used herein are used to illustrate the embodiments and are not intended to limit the scope of the invention. Also, although described in the singular, unless the context clearly indicates a singular form, the singular forms may include plural forms. Also, the terms "comprise" and / or "comprising" used herein should be interpreted as referring to the presence of stated shapes, numbers, steps, operations, elements, elements and / And does not exclude the presence or addition of other features, numbers, operations, elements, elements, and / or groups.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다. Reference herein to a layer formed " on " a substrate or other layer refers to a layer formed directly on top of the substrate or other layer, or may be formed on intermediate or intermediate layers formed on the substrate or other layer Layer. ≪ / RTI > It will also be appreciated by those skilled in the art that structures or shapes that are " adjacent " to other features may have portions that overlap or are disposed below the adjacent features.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.As used herein, the terms "below," "above," "upper," "lower," "horizontal," or " May be used to describe the relationship of one constituent member, layer or regions with other constituent members, layers or regions, as shown in the Figures. It is to be understood that these terms encompass not only the directions indicated in the Figures but also the other directions of the devices.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.In the following, embodiments of the present invention will be described with reference to cross-sectional views schematically illustrating ideal embodiments (and intermediate structures) of the present invention. In these figures, for example, the size and shape of the members may be exaggerated for convenience and clarity of explanation, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions shown herein. In addition, reference numerals of members in the drawings refer to the same members throughout the drawings.
도 1a는 본 발명의 일 실시예에 따른 비휘발성 메모리 셀(MC)을 도시하는 단면도이며, 도 1b는 비휘발성 메모리 셀(MC)을 포함하는 크로스 포인트 어레이의 비휘발성 메모리 소자(200)의 사시도이다. 1A is a cross-sectional view illustrating a non-volatile memory cell MC according to one embodiment of the present invention, and FIG. 1B is a perspective view of a non-volatile memory device 200 of a crosspoint array including non-volatile memory cells MC. to be.
도 1a를 참조하면, 비휘발성 메모리 셀(MC)은, 제 1 전극(EL1), 제 2 전극(EL2), 및 제 1 전극(EL1)과 제 2 전극(EL2) 사이의 저항성 스위칭 층(RL)을 포함할 수 있다. 일 실시예에서, 제 1 전극(EL1)은 하부 전극이고, 제 2 전극(EL2)는 상부 전극일 수 있다. 본 명세서에서, 상기 하부 전극 및 상부 전극이라는 용어는 어떤 특정 공간 배향을 한정하는 것으로 해석되어서는 아니되며, 오직 구분을 위해서만 사용된 것임에 유의하여야 한다.1A, a nonvolatile memory cell MC includes a first electrode EL1, a second electrode EL2, and a resistive switching layer RL (first electrode) EL1 between a first electrode EL1 and a second electrode EL2. ). In one embodiment, the first electrode EL1 may be the lower electrode and the second electrode EL2 may be the upper electrode. It should be noted here that the terms lower electrode and upper electrode are not to be construed as defining any particular spatial orientation and are used for identification purposes only.
제 1 전극(EL1)과 제 2 전극(EL2)은 도 1a에 도시된 것과 같이 서로 대향하는 2차원 평면체일 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제 1 전극(EL1)과 제 2 전극(EL2) 중 적어도 어느 하나의 전극은 와이어와 같은 1 차원 형상을 갖거나 비제한적 예로서 실린더형, 돌출형, 오목형 또는 이들이 조합된 3 차원 형상을 가질 수 있고, 다른 하나의 전극은 이와 교차하거나 이를 둘러싸는 1 차원 형상을 갖거나 3 차원 형상을 가질 수 있다.The first electrode EL1 and the second electrode EL2 may be two-dimensional planes opposite to each other as shown in FIG. 1A, but the present invention is not limited thereto. For example, at least one of the electrodes of the first electrode EL1 and the second electrode EL2 may have a one-dimensional shape such as a wire, or may be a cylindrical shape, a protruding shape, a concave shape, or a combination thereof Dimensional shape, and the other electrode may have a one-dimensional shape or a three-dimensional shape that intersects or surrounds the other.
일 실시예에서, 제 1 전극(EL1)과 제 2 전극(EL2) 중 적어도 하나는 도핑된 실리콘 또는 저머늄과 같은 반도체, 텅스텐(W), 코발트(Co), 니켈(Ni), 파라듐(Pd), 백금(Pt), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 루테늄(Ru), 또는 어븀(Er)과 같은 금속, 이의 도전성 실리콘화물(예를 들면, 텅스텐실리콘화물(WSi), 티타늄실리콘화물(TiSi2), 코발트실리콘화물(CoSi2), 니켈실리콘화물(NiSi), 백금실리콘화물(PtSi2), 어븀실리콘화물(ErSi2) 또는 몰리브데늄실리콘화물(MoSi2)), 도전성 질화물(예를 들면, 티타늄 질화물(TiN) 또는 탄탈륨질화물(TaN)), 및 이의 도전성 산화물(예를 들면, 루테늄산화물(RuO2) 또는 스트론튬루테늄산화물(SrRuO3)임) 중 적어도 어느 하나를 포함할 수 있으며, 이들 재료들은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.In one embodiment, at least one of the first electrode EL1 and the second electrode EL2 is formed of a semiconductor such as doped silicon or germanium, tungsten (W), cobalt (Co), nickel (Ni), palladium Pd, platinum, titanium, tantalum, molybdenum, ruthenium or erbium, conductive silicones thereof such as tungsten silicon, (WSi), titanium silicon oxide (TiSi 2 ), cobalt silicon oxide (CoSi 2 ), nickel silicide (NiSi), platinum silicon oxide (PtSi 2 ), erbium silicon oxide (ErSi 2 ) or molybdenum silicon oxide MoSi 2)), a conductive nitride (e.g., titanium nitride (TiN) or tantalum nitride (TaN)), and its conductive oxide (e. g., ruthenium oxide (RuO 2) or a strontium ruthenium oxide (SrRuO 3) Im) And these materials are merely illustrative, and the present invention is not limited thereto.
저항성 스위칭 층(RL)은 전기적 포밍 과정 이전의 초기 구조(pristine structure)로서 브라운밀러라이트(Brownmillerite) 구조를 갖는 결정성 구조를 가질 수 있다. 상기 브라운밀러라이트 구조는, 다결정질 또는 단결정질일 수 있다. 상기 브라운밀러라이트 구조는 8 개로 배위된 격자간에 위치하는 중심 금속 원자의 b 축에 수식하는 8 면체 구조를 가지는 층과와 4 면체 구조를 가지는 층이 서로 교번하는 구조를 갖는다. 일 실시예에서, 상기 브라운밀러라이트 구조를 갖는 저항성 스위칭 층(RL)은, 비제한적 예로서 (Ba, Sr, Ca)2(Fe, Co)2O5, Ca2Al2O5, 또는 Ca2SiO4을 포함할 수 있다. 바람직하게는, 상기 브라운밀러라이트 구조는, 페로브스카이트 결정 구조로 가역적인 토포택틱 상전이(topotactic phase transition)가 가능한 재료일 수 있다. 상기 페로브스카이트 구조는 상기 브라운밀러라이트 구조 내 사면체 구조로 산소가 도핑되면서 형성되며, 예를 들면, (Ba,Sr,Ca)(Fe,Co)O2.5+x 0< x ?0.5의 화학식에서, 이상적인 페로브스카이트 구조에서는 x가 x = 0.5를 만족하는 경우이지만, x는 도핑된 산소 함량에 따라 0.25, 또는 0.375와 같이 0과 0.5 사이의 값일 수 있으며 이들 상들은 브라운밀러라이트 구조에 비해서 더 작은 저항값을 가져 도전성을 갖는다.The resistive switching layer RL may have a crystalline structure having a Brown-Millerite structure as an initial structure before the electroforming process. The Brown Millerite structure may be polycrystalline or monocrystalline. The Brown Millerite structure has a structure in which a layer having an octahedron structure and a layer having a tetrahedron structure alternate with each other. In one embodiment, the resistive switching layer (RL) having the Brown Millerite structure can be formed of a material selected from the group consisting of (Ba, Sr, Ca) 2 (Fe, Co) 2 O 5 , Ca 2 Al 2 O 5 , 2 may include a SiO 4. Preferably, the Brown Millerite structure may be a material capable of reversible topotactic phase transition to a perovskite crystal structure. The perovskite structure is formed by doping oxygen with a tetrahedral structure in the Brown Millerite structure. For example, the perovskite structure of (Ba, Sr, Ca) (Fe, Co) O 2.5 + , X may be a value between 0 and 0.5, such as 0.25, or 0.375, depending on the doped oxygen content, although in the ideal perovskite structure x satisfies x = 0.5, It has a smaller resistance value and has conductivity.
일 실시예에서, 제 1 전극(EL1) 및 제 2 전극(EL2) 중 적어도 어느 하나의 전극은 2 층 이상의 적층 구조를 가질 수 있다. 예를 들면, 도 1a에 도시된 것과 같이, 제 1 전극(EL1)은 산소 저장원인 도전성 산화물 층(OL)과 백금과 같은 금속 층(NL)의 적층 구조를 가질 수 있다.In one embodiment, at least one of the first electrode EL1 and the second electrode EL2 may have a laminated structure of two or more layers. For example, as shown in FIG. 1A, the first electrode EL1 may have a laminated structure of a conductive oxide layer OL which is an oxygen storage element and a metal layer NL such as platinum.
다른 실시예에서, 제 1 전극(EL1)의 하지에 에피택셜 기저층이 더 형성될 수 있다. 상기 에피택셜 기저층은, 저항성 스위칭 층(RL)의 소정 방향으로의 결정화를 위한 층이다. 상기 에피택셜 기저층은 저항성 스위칭 층(RL)의 증착 이전에, 즉, 저항성 스위칭 층(RL)의 하지에 형성되거나, 저항성 스위칭 층(RL)의 증착 이후에, 즉, 저항성 스위칭 층(RL)의 상부에 형성될 수도 있다. 상기 에피택셜 기저층이 저항성 스위칭 층(RL)의 하지에 형성된 경우, 저항성 스위칭 층(RL)인 인시츄로 에피택셜 성장될 수 있으며, 반대로 상기 에피택셜 기저층이 저항성 스위칭 층(RL)의 상부에 형성된 경우에는 저항성 스위칭 층(RL)의 형성 후에 열처리와 같은 추가 공정을 통해 저항성 스위칭 층(RL)이 결정화될 수 있다.In another embodiment, an epitaxial base layer may be further formed at the bottom of the first electrode EL1. The epitaxial base layer is a layer for crystallization in a predetermined direction of the resistive switching layer RL. The epitaxial base layer may be formed before the deposition of the resistive switching layer RL, i.e., at the bottom of the resistive switching layer RL, or after the deposition of the resistive switching layer RL, As shown in FIG. When the epitaxial base layer is formed on the bottom of the resistive switching layer RL, the resistive switching layer RL can be epitaxially grown in-situ. Conversely, the epitaxial base layer is formed on the resistive switching layer RL The resistive switching layer RL can be crystallized through an additional process such as heat treatment after the formation of the resistive switching layer RL.
상기 에피택셜 기저층이 도전층인 경우, 상기 에피택셜 기저층은 제 1 전극(EL1) 또는 제 2 전극(EL2)의 일부를 구성할 수 있다. 예를 들면, 상기 에피택셜 기저층은 밀러 지수 (111)로 배향된 단결정 또는 다결정질의 도전성 페로브스카이트 재료, 예를 들면 스트론튬루테늄 산화물(SRO) 박막 또는 기판일 수 있다. 상기 SRO 박막은 전술한 것과 같이, 인가된 바이어스 극성에 따라 브라운밀러라이트 구조의 저항성 스위칭 층(RL)에 산소 원자를 공급할 수 있는 산소 함유 도전성 금속 산화물이다. 이 경우, 상기 산소 함유 도전성 금속 산화물은 페로브스카이트 결정 구조를 가질 수 있다. 예를 들면, 에피택셜 기저층은, 밀러 지수 (111) 방향으로 배향된 스트론튬루테늄 산화물(SRO) 층을 포함할 수 있다. 상기 SRO 층 상에 직접 저항성 스위칭 층(RL)이 형성될 수 있다.When the epitaxial base layer is a conductive layer, the epitaxial base layer may form part of the first electrode EL1 or the second electrode EL2. For example, the epitaxial base layer may be a monocrystalline or polycrystalline conductive perovskite material, such as a strontium ruthenium oxide (SRO) thin film or substrate, oriented at a Miller index 111. The SRO thin film is an oxygen-containing conductive metal oxide capable of supplying oxygen atoms to the resistive switching layer (RL) of the Brown Millerite structure according to the applied bias polarity, as described above. In this case, the oxygen-containing conductive metal oxide may have a perovskite crystal structure. For example, the epitaxial base layer may comprise a layer of strontium ruthenium oxide (SRO) oriented in a Miller index 111 direction. A resistive switching layer (RL) may be formed directly on the SRO layer.
이와 달리, 상기 에피택셜 기저층이 전기 절연층인 경우에는, 상기 에피택셜 기저층 상에 전술한 제 1 전극(EL1)이 형성되며, 에피택셜 기저층에 의해, 제 1 전극(EL1)이 에피택셜 성장되고, 후속 형성되는 저항성 스위칭 층(RL)이 에피택셜 성장될 수 있다. 예를 들면, 상기 에피택셜 기저층은, 밀러 지수 (111) 방향의 단결정 또는 다결정질의 비도전성 페로브스카이트 물질, 예를 들면, 스트론튬티타늄산화물(STO) 박막 또는 기판일 수 있으며, 상기 에피택셜 기저층 상에 제 1 전극(EL1)으로서 밀러 지수 (111) 방향으로 에피택셜 성장 가능한 스트론튬루테늄 산화물(SRO) 층과 같은 도전성 박막을 형성할 수 있다. 이후, 제 1 전극(EL1) 상에 저항성 스위칭 층(RL)을 형성하여, 저항성 스위층 층(RL)이 밀러 지수 (111) 방향으로 에피택셜 성장 가능하도록 할 수 있다.Alternatively, when the epitaxial base layer is an electrically insulating layer, the first electrode EL1 described above is formed on the epitaxial base layer, and the first electrode EL1 is epitaxially grown by the epitaxial base layer , The resistive switching layer RL formed subsequently can be epitaxially grown. For example, the epitaxial base layer may be a monocrystalline or polycrystalline non-conductive perovskite material, such as a strontium titanium oxide (STO) thin film or substrate, in the Miller index 111 direction, and the epitaxial base layer A conductive thin film such as a strontium ruthenium oxide (SRO) layer which can be epitaxially grown in the Miller index 111 direction can be formed as a first electrode EL1 on the
제 1 전극(EL1)과 제 2 전극(EL2) 중 적어도 어느 하나는 메모리 어레이 내에서 도전성 라인들에 결합될 수 있다. 도 1a에서는, 제 1 전극(EL1)은 제 1 도전성 라인(CL1)에 결합되고, 제 2 전극(EL2)은 제 2 도전성 라인(CL2)에 결합된 것을 예시한다. 다른 실시예에서, 제 1 전극(EL1) 또는 제 2 전극(EL2) 자체가 상기 도전성 라인들의 적어도 일부를 구성할 수 있다. 일 실시예에서, 제 1 도전성 라인(CL1)은 워드 라인이고 제 2 도전성 라인(CL2)은 비트 라인일 수 있다.At least one of the first electrode EL1 and the second electrode EL2 may be coupled to the conductive lines in the memory array. 1A illustrates that the first electrode EL1 is coupled to the first conductive line CL1 and the second electrode EL2 is coupled to the second conductive line CL2. In another embodiment, the first electrode EL1 or the second electrode EL2 itself may constitute at least part of the conductive lines. In one embodiment, the first conductive line CL1 may be a word line and the second conductive line CL2 may be a bit line.
전술한 실시예들은 주로 메모리 소자를 구성하는 셀에 관하여 개시하고 있지만, 이는 예시적이며, 당업자라면, 본 발명의 실시예에 따른 제 1 전극(EL1), 저항성 스위칭 층(RL), 및 제 2 전극(EL2)은, 비제한적 예로서, 퓨즈 및 안티퓨즈, FPGA와 같은 논리 회로의 온/오프 스위칭 소자 또는 서지 감지와 같은 센서로도 응용될 수 있는 가변 저항체를 이용한 소자에 적용될 수 있음을 이해할 수 있을 것이다. Although the embodiments described above mainly disclose a cell that constitutes a memory element, this is illustrative and those skilled in the art will appreciate that the first electrode EL1, the resistive switching layer RL, It is understood that the electrode EL2 can be applied to a device using a variable resistor which can be applied not only to fuses and anti-fuses, on / off switching devices of logic circuits such as an FPGA, or sensors such as surge detection It will be possible.
저항성 스위칭 층(RL)은 전기적 포밍 과정 이전의 초기 구조(pristine structure)로서 브라운밀러라이트(Brownmillerite) 구조를 갖는 결정성 구조를 가질 수 있다. 상기 블라운밀러라이트 구조는, 다결정질 또는 단결정질일 수 있다. 상기 브라운밀러라이트 구조는 8 개로 배위된 격자간에 위치하는 중심 금속 원자의 b 축에 수식하는 8 면체 구조를 가지는 층과와 4 면체 구조를 가지는 층이 서로 교번하는 구조를 갖는다. 일 실시예에서, 상기 브라운밀러라이트 구조를 갖는 저항성 스위칭 층(RL)은, 비제한적 예로서 (Ba, Sr, Ca)2(Fe, Co)2O5, Ca2Al2O5, 또는 Ca2SiO4을 포함할 수 있다. 바람직하게는, 상기 브라운밀러라이트 구조는, 페로브스카이트 결정 구조로 가역적인 토포택틱 상전이(topotactic phase transition)가 가능한 재료일 수 있다. 상기 페로브스카이트 구조는 상기 브라운밀러라이트 구조 내 사면체 구조로 산소가 도핑되면서 형성되며, 예를 들면, (Ba,Sr,Ca)(Fe,Co)O2.5+x 0< x ?0.5의 화학식에서, 이상적인 페로브스카이트 구조에서는 x가 x = 0.5를 만족하는 경우이지만, x는 도핑된 산소 함량에 따라 0.25, 또는 0.375와 같이 0과 0.5 사이의 값일 수 있으며 이들 상들은 브라운밀러라이트 구조에 비해서 더 작은 저항값을 가져 도전성을 갖는다.The resistive switching layer RL may have a crystalline structure having a Brown-Millerite structure as an initial structure before the electroforming process. The blauille millite structure may be polycrystalline or monocrystalline. The Brown Millerite structure has a structure in which a layer having an octahedron structure and a layer having a tetrahedron structure alternate with each other. In one embodiment, the resistive switching layer (RL) having the Brown Millerite structure can be formed of a material selected from the group consisting of (Ba, Sr, Ca) 2 (Fe, Co) 2 O 5 , Ca 2 Al 2 O 5 , 2 may include a SiO 4. Preferably, the Brown Millerite structure may be a material capable of reversible topotactic phase transition to a perovskite crystal structure. The perovskite structure is formed by doping oxygen with a tetrahedral structure in the Brown Millerite structure. For example, the perovskite structure of (Ba, Sr, Ca) (Fe, Co) O 2.5 + , X may be a value between 0 and 0.5, such as 0.25, or 0.375, depending on the doped oxygen content, although in the ideal perovskite structure x satisfies x = 0.5, It has a smaller resistance value and has conductivity.
일 실시예에서, 브라운밀러라이트 구조를 갖는 초기 구조의 SrFeO2 .5의 저항성 스위칭 층(RL) 내에 산소가 도핑되면, SrFeO2 .5+ x 의 금속 산화물이 형성될 수 있다. 상기 SrFeO2 .5+x는 산소의 화학양론에 따라 SrFeOx (x = 0 ~ 0.5)에서 다양한 산소 공핍의 페로브스카이트 결정 구조를 나타낼 수 있다. X = 0.5인 SrFeO3는 격자 상수 3.851 Å의 입방형 페로브스카이트(이하, P SFO라 지칭될 수 있음) 구조의 산화물이며, 금속성 전기 전도성을 나타낸다. 또한, 상기 SrFeO3의 닐(Neel) 온도 TN 은 130 K의 반강자성(antiferromagnetic) 자성체이다. 이와 달리, X = 0인 산소 원자가 부족한 SrFeO2 .5는 FeO6의 8 면체 층과 FeO4의 사면체 층이 서로 교번하여 적층된 브라운밀러라이트(이하, BM SFO라 지칭될 수도 있음) 구조를 가질 수 있다. 상기 BM SFO는 왜곡된 사방정계(orthorhombic)의 단위 셀(크기는 a0 = 5.672 Å, b0 = 1559 Å 및 c0 = 5.527 Å임)을 갖는다. 이러한 사방정계 단위 셀은, 준정방정계 표기(즉, a/√2 =4.0107 Å, b/4 = 3.8975 Å 및 c/√2 = 3.9081 Å)에 의해서도 설명될 수 있다. 상기 BM SFO는 반강성체라는 점에서 상기 P SFO와 유사하지만, 전기 절연체라는 점에서 상기 P SFO와 완전히 구별된다.If in one embodiment, Brown, Miller, oxygen is doped in the resistive switching layer (RL) of SrFeO 2 .5 of the initial structure with a light structure, SrFeO there may be formed of metal oxide of 2 .5+ x. The SrFeO 2 .5 + x may exhibit various oxygen depletion perovskite crystal structures in SrFeO x (x = 0 to 0.5) depending on the stoichiometry of oxygen. SrFeO 3 with X = 0.5 is an oxide of a cubic perovskite (hereinafter referred to as P SFO) structure with a lattice constant of 3.851 A and exhibits metallic electrical conductivity. The Neel temperature T N of the SrFeO 3 is 130 K, which is an antiferromagnetic magnetic body. On the other hand, SrFeO 2 .5 in which X = 0 is deficient in oxygen atoms has a structure of Brown Millerite (hereinafter may be referred to as BM SFO) in which an octahedral layer of FeO 6 and a tetrahedral layer of FeO 4 are alternately stacked . The BM SFO has a distorted orthorhombic unit cell (the size is a 0 = 5.672 Å, b 0 = 1559 Å, and c 0 = 5.527 Å). This orthorhombic unit cell can also be explained by quasi-tetragonal notation (i.e., a / 2 = 4.0107 A, b / 4 = 3.8975 A and c / 2 = 3.9081 A). The BM SFO is similar to the P SFO in that it is a semi-rigid, but is completely different from the P SFO in that it is an electrical insulator.
상기 BM SFO는 다른 브라운밀러라이트 구조의 예인 SrCoOx와 같이, P SFO 와 BM SFO 사이에서 가역적인 구조적 위상 상전이를 할 수 있다. 그러나, 상기 BM SFO는 원자 층 레벨에서 평평하게 성장하지 않는 SrCoOx와 달리 층 단위 방식(layer by layer mode)으로 균일하게 성장할 수 있기 때문에(2002년판 저널 'Appl. Phys. Lett.'에 발표된 Yamada, H.등의 "Epitaxial Growth and Valence Control of Strained Perovskite SrFeO3 Films"란 제하의 논문에 개시됨), 원자 층 레벨에서 평평한 표면과 균일한 두께를 갖는다.The BM SFO can perform a reversible structural phase transition between P SFO and BM SFO, such as SrCoO x , which is another example of Brown Millerite structure. However, since BM SFO can grow uniformly in a layer by layer mode, unlike SrCoO x which does not grow evenly at the atomic layer level (published in the 2002 edition "Appl. Phys. Lett. Yamada, H. et al., "Epitaxial Growth and Valence Control of Strained Perovskite SrFeO 3 Films") discloses a flat surface and uniform thickness at the atomic layer level.
일 실시예에서, 저항성 스위칭 층(RL)의 두께는, 안정적이고 저전력의 저항성 스위칭을 얻기 위해 1 nm 내지 500 nm의 범위 내일 수 있다. 상기 저항성 스위칭 층(RL)의 두께가 1 nm 미만에서는 균일한 층을 얻기 어렵고, 500 nm를 초과하는 경우에는 전기적 포밍, 셋 또는 리셋 동작을 위한 전력 소모가 증가할 수 있다.In one embodiment, the thickness of the resistive switching layer RL may be in the range of 1 nm to 500 nm to obtain stable, low-power, resistive switching. When the thickness of the resistive switching layer RL is less than 1 nm, it is difficult to obtain a uniform layer. When the thickness is more than 500 nm, power consumption for the electric forming, setting, or reset operation may increase.
도 1b를 참조하면, 비휘발성 메모리 소자(100)는 복수의 행들과 열들로 배열된 메모리 셀들(MC)의 어레이를 포함할 수 있다. 일 세트의 도전성 전극들(여기서는 워드라인들이라 함; WL1-WL4)이 메모리 셀들(MC)의 어레이의 일 단부 상으로 연장된다. 각 워드라인은 해당 행(row)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다. 다른 세트의 도전성 전극들(여기서는 비트라인들이라 함; BL1-BL5)이 메모리 셀들(MC)의 어레이의 타 단부 상으로 연장될 수 있다. 각 비트라인은 해당 열(column)의 메모리 셀들(MC)과 전기적으로 연결될 수 있다.Referring to FIG. 1B, the
비휘발성 메모리 소자(100)에서, 각 메모리 셀(MC)은 하나의 워드라인과 하나의 비트라인의 교차점에 배치될 수 있다. 이러한 아키텍쳐는 일반적으로 크로스 포인트 구조로 지칭되기도 한다. 그러나, 이는 예시일 뿐 본 발명이 이에 한정되는 것은 아니다.In the
특정 메모리 셀(선택된 메모리 셀이라 함)의 읽기 및 쓰기 동작은, 선택된 메모리 셀과 결합된 워드라인과 비트라인을 활성화시키는 것에 의해 수행될 수 있다. 비휘발성 메모리 소자(100)는 각각의 워드라인을 통해 메모리 셀들(MC)에 결합되고 선택된 메모리 셀의 읽기 또는 기록을 위해 선택된 워드라인을 활성화시키는 워드라인 제어 회로(미도시)을 더 포함할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로는 워드라인들 중 특정 워드라인을 선택하기 위한 멀티플렉서(multiplexer, 미도시)를 더 포함할 수 있다.A read and a write operation of a specific memory cell (referred to as a selected memory cell) can be performed by activating a word line and a bit line combined with the selected memory cell. The
비휘발성 메모리 소자(100)는 각각의 비트라인들(BL1- BL5)을 통해 메모리 셀들(MC)에 결합되는 비트라인 제어 회로(미도시)를 더 포함할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로는 디멀티플렉서, 감지 회로, 입력/출력 (I/O) 패드를 포함할 수 있다. 상기 디멀티플렉서는 선택된 메모리 셀의 비트라인의 상기 감지 회로에 선택적으로 결합시키도록 구성될 수 있다.The
메모리 셀(MC)의 저항성 스위칭 층인 BM SFO 층은 초기 상태에서 높은 저항 값을 갖기 때문에 전기적으로 부도체이다. 따라서, 비휘발성 메모리 소자로 사용되기 위해서는 메모리 셀의 저항 상태가 가역적으로 변환될 수 있도록 하기 위한 전기적 포밍(electroforming) 과정을 거쳐야 한다. 각 메모리 셀이 상기 전기적 포밍 과정을 거치면, 각 메모리 셀의 저항성 스위칭 층 내에 제 1 전극과 제 2 전극을 서로 전기적으로 연결하는 도전성 필라멘트와 같은 도전성 경로가 형성되면서 저항 레벨의 가역적 변화가 가능한 상태가 된다. 이와 같이 상기 도전성 경로가 형성되면, 이후 메모리 셀에 대한 기록 및 소거 동작이 가역적으로 수행될 수 있다.The BM SFO layer, which is the resistive switching layer of the memory cell MC, is electrically nonconductive since it has a high resistance value in the initial state. Therefore, in order to be used as a non-volatile memory device, an electroforming process is required to reversibly convert the resistance state of the memory cell. When each memory cell undergoes the electric forming process, a conductive path such as a conductive filament electrically connecting the first electrode and the second electrode to each other is formed in the resistive switching layer of each memory cell, and a state in which the resistance level can be reversibly changed do. When the conductive path is formed, the write and erase operations for the memory cell can be reversibly performed.
상기 워드라인 제어 회로와 상기 비트라인 제어 회로는 선택된 메모리 셀에 결합된 해당 워드라인과 비트라인을 활성화시켜 개별적으로 메모리 셀들에 액세스할 수 있다. 기록 동작 동안 워드라인 제어 회로는 선택된 워드라인에 소정 전압을 인가함으로써 선택된 메모리 셀에 정보를 기록한다. 상기 디멀티플렉서는, 예를 들면, 선택된 메모리 셀을 접지시킴으로써 선택된 메모리 셀을 활성화시킬 수 있다. 이 경우, 선택된 메모리 셀로 메모리 셀의 특성에 영향을 미치는 전류가 흐르면서 논리 값을 기록한다.The word line control circuit and the bit line control circuit can access the memory cells individually by activating corresponding word lines and bit lines coupled to the selected memory cells. During the write operation, the word line control circuit writes information to the selected memory cell by applying a predetermined voltage to the selected word line. The demultiplexer can activate the selected memory cell, for example, by grounding the selected memory cell. In this case, a logic value is written to the selected memory cell as the current that influences the characteristics of the memory cell flows.
각각의 메모리 셀들의 저항성 스위칭 층의 저항 값의 변화에 의해 이들 논리값이 저장될 수 있으며, 저항 값의 수에 따라 멀티 비트의 논리 값 저장이 가능하다. 상기 저항 값의 상태는 후속하는 읽기 동작을 통해 검출된다. 독출된 저항 상태들이 하나 이상의 비트들을 나타내는데 사용될 수도 있다.By changing the resistance value of the resistive switching layer of each memory cell, these logic values can be stored and multi-bit logic value storage is possible according to the number of resistance values. The state of the resistance value is detected through a subsequent read operation. The read resistance states may be used to represent one or more bits.
저장된 데이터를 변경하기 위해 사용되는 프로그래밍 또는 소거 스위칭 동안, 저항성 스위칭 층(도 1a의 RL 참조)에 특정 스위칭 전압(예를 들면, 셋 전압 또는 리셋 전압)이 인가되고, 그 층을 통해 스위칭 전류를 생성함으로써 그 저항 상태를 변경한다. 이러한 전류들은 저항성 스위칭 층(RL) 내에서 및/또는 인접하는 구성 부재들 사이의 계면(예를 들면, 에피택셜 기저층(OL)과 저항성 스위칭 층(RL) 사이의 계면, 에피택셜 기저층(OL)과 제 1 전극(EL1) 사이의 계면, 또는 저항성 스위칭 층(RL)과 제 2 전극(EL2) 사이의 계면)에서 발생되는 열이 발생될 수 있다. 저항성 스위칭 층(RL)의 저항 상태를 바꾸기 위한 도전성 경로들의 생성 및 소멸에 관하여는 도 2a 내지 도 2c를 참조하여 더욱 상세히 후술될 것이다.During programming or erase switching used to modify the stored data, a specific switching voltage (e.g., a set voltage or a reset voltage) is applied to the resistive switching layer (see RL in FIG. 1A) Thereby changing its resistance state. These currents flow in the resistive switching layer RL and / or at the interface between adjacent constituent members (e.g., the interface between the epitaxial base layer OL and the resistive switching layer RL, the epitaxial base layer OL) The interface between the first electrode EL1 and the first electrode EL1 or the interface between the resistive switching layer RL and the second electrode EL2) may be generated. The generation and destruction of the conductive paths for changing the resistance state of the resistive switching layer RL will be described in more detail below with reference to FIGS. 2A to 2C.
전술한 기록 및 소거 동작에 의한 변경된 데이터 상태를 독출하기 위한 읽기 동작은, 저항성 스위칭 층 내의 도전성 경로에 실질적인 영향을 주지 않는 작은 전압 신호, 예를 들면 "READ" 전압 펄스를 통해 메모리 셀의 저항 레벨을 모니터링함으로써 수행될 수 있다. 일부 실시예에서, 메모리 셀의 전기적 포밍 및 셋/리셋 스위칭 다음에 읽기 동작이 수행될 수 있으며, 상기 전기적 포밍 및 셋/리셋 스위칭은 선택된 메모리 셀에 요구되는 저항 레벨이 달성될 때까지 해당 전압 또는 전류 신호가 인가되고 증가될 수 있다.The read operation for reading the changed data state by the write and erase operations described above is performed by applying a small voltage signal, such as " READ " voltage pulse, which does not substantially affect the conductive path in the resistive switching layer, ≪ / RTI > In some embodiments, a read operation may be performed following the electrical forming and set / reset switching of the memory cell, and the electrical forming and set / reset switching may be performed until the desired resistance level for the selected memory cell is achieved, The current signal can be applied and increased.
상기 읽기 동작 동안, 상기 워드라인 제어 회로는 선택된 워드라인에 소정 전압을 인가하고 상기 디멀티플렉서는 선택된 비트라인을 감지 회로에 결합시킨다. 감지 회로에 의해 검출된 전류의 크기로 선택된 메모리 셀의 로직 값을 검출하고, 그 결과 값은 I/O 패드로 전송될 수 있다. 메모리 셀이 고저항 상태에 있을 때, 감지 회로는 "OFF" 전류(IOFF)를 감지하고, 메모리 셀이 저저항 상태에 있을 때, 감지 회로는 "ON" 전류(ION)를 감지할 수 있다.During the read operation, the word line control circuit applies a predetermined voltage to the selected word line and the demultiplexer couples the selected bit line to the sense circuit. The logic value of the selected memory cell is detected as the magnitude of the current detected by the sense circuit, and the result can be transferred to the I / O pad. When said memory cell is in the high resistance state, the sense circuit is "OFF" sense current (I OFF), and the memory cell when it is in the low resistance state, the sense circuit to detect the "ON" current (I ON) have.
선택된 메모리 셀의 프로그램 또는 읽기를 위해 메모리 셀을 가로지르는 전압 펄스의 폭 그리고/또는 크기는 조절되고, 그에 따라 선택된 메모리 셀의 저항 값이 조절됨으로써 특정 논리 상태가 기록 또는 독출될 수 있다. 읽기 동작은 선택된 다른 메모리 셀에 인접하는 저저항 상태의 메모리 셀들에 의해 발생하는 기생 경로(sneak path) 또는 누설 전류와 같은 신호의 바이패스에 의해 영향을 받을 수 있기 때문에, 일 실시예에서, 각 메모리 셀들은 가변 저항체에 직렬 연결되는 소정 비-선형성을 갖는 소자들이 각각의 노드에 또는 각 소자에 부가되어야 한다. 일 실시예에서, 상기 비-선형성을 갖는 소자들은, 메모리 셀과 워드라인 사이 또는 메모리 셀과 비트라인 사이에 결합될 수 있다. 도 1a에 도시된 것과 같이, 제 1 도전성 라인과 메모리 셀(MC) 사이에 비-선형 소자(DI)가 제공될 수 있다.The width and / or the magnitude of the voltage pulse across the memory cell for programming or reading of the selected memory cell is adjusted such that a particular logic state can be written or read by adjusting the resistance value of the selected memory cell. Since the read operation may be affected by the bypass of the signal, such as the sneak path or the leakage current, caused by the memory cells in the low resistance state adjacent to the selected other memory cell, in one embodiment, The memory cells must be added to each node or to each element with certain non-linearities that are connected in series to the variable resistor. In one embodiment, the non-linear elements may be coupled between the memory cell and the word line or between the memory cell and the bit line. As shown in FIG. 1A, a non-linear element DI may be provided between the first conductive line and the memory cell MC.
상기 비-선형성을 갖는 소자들은 베리스터형 소자들 또는 다이오드일 수 있다. 도 1a에서는 역방향 다이오드(DI)가 예시된다. 상기 역방향 다이오드는 제너 다이오드일 수 있다. 상기 역방향 다이오드의 문턱 전압 Vth은 기록 전압보다 작은 값을 가질 수 있다. 이 경우, 선택된 메모리 셀에 기록하는 동안은 역방향 다이오드와 메모리 셀은 전류를 흐르게 되고, 인접하는 메모리 셀들에 인가되는 전압에 의해서는 역방향으로 흐르는 전류가 차단된다. 읽기 전압의 크기는 역방향 다이오드의 문턱 전압 Vth 보다 작을 수 있다. 예를 들면, 읽기 전압의 크기는 역방향 다이오드의 문턱 전압 Vth 의 절반일 수 있다. 그러나, 크로스 포인트 구조에서 메모리 셀을 선택하는 것은 하프 셀렉트 방식(half selection method)에 의해 수행될 수 있으며, 본 발명이 이러한 예에 한정되는 것은 아니다. The non-linear elements may be varistor type elements or diodes. In Fig. 1A, a reverse diode DI is illustrated. The reverse diode may be a Zener diode. The threshold voltage V th of the reverse diode may have a value smaller than the write voltage. In this case, the current flows through the reverse diode and the memory cell while writing to the selected memory cell, and the current flowing in the reverse direction is blocked by the voltage applied to the adjacent memory cells. The magnitude of the read voltage may be less than the threshold voltage V th of the reverse diode. For example, the magnitude of the read voltage may be half of the threshold voltage Vth of the reverse diode. However, the selection of the memory cell in the cross point structure can be performed by a half selection method, and the present invention is not limited to this example.
일 실시예에서, 이러한 역방향 다이오드가 갖는 정류 특성은 가변 저항체가 셀프 정류 특성을 갖는 경우 가변 저항체 자체에서 구현될 수 있으며, 이 경우, 상기 역방향 다이오드가 생략됨으로써 반도체 메모리 소자의 구성 및 제조는 더욱 단순화될 수 있다.In one embodiment, the rectifying characteristic of such a reverse diode can be realized in the variable resistor itself when the variable resistor has a self-rectifying characteristic. In this case, the configuration and manufacture of the semiconductor memory device are further simplified by omitting the reverse diode .
다른 실시예에서, 트랜지스터가 각 노드에 위치되거나 각각의 메모리 셀에 삽입되어 메모리 셀이 선택되지 않은 경우, 선택되지 않은 메모리 셀을 디커플링하는 액티브 매트릭스로서 조직될 수도 있다. 이러한 접근 방식은 비휘발성 메모리 소자의 어레이에서 발생하는 크로스토크 문제를 개선할 수 있다.In another embodiment, a transistor may be organized as an active matrix that decouples unselected memory cells if they are located at each node or inserted into each memory cell and no memory cell is selected. This approach can improve the crosstalk problem that arises in arrays of non-volatile memory devices.
전술한 실시예에 따른 비휘발성 메모리 소자는 한 층의 메모리 셀 어레이를 갖는 것에 대해 개시되고 있지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 2 이상의 메모리 셀 어레이들이 적층되어 집적화될 수 있다. 또한, 도 1b에 도시된 메모리 어레이는 기판에 대해 수평 "?袖막? 확장되어 배열되거나 상기 기판에 대해 수직 방향으로 복수의 레벨들을 갖도록 확장된 3차원 메모리 셀 어레이를 가질 수도 있다.Although the non-volatile memory device according to the above-described embodiment has been described as having a single-layer memory cell array, the present invention is not limited thereto. For example, two or more memory cell arrays can be stacked and integrated. Further, the memory array shown in FIG. 1B may have a three-dimensional memory cell array that is extended horizontally with respect to the substrate or extended to have a plurality of levels in a direction perpendicular to the substrate.
도 2a는 본 발명의 일 실시예에 따라 형성된 가변 저항체(VR)의 초기 상태를 도시하고, 도 2b는 전기적 포밍 과정에 의해 가변 저항체 내에 형성된 전도성 경로를 도시하고, 도 2c는 도 2b의 전도성 경로를 설명하기 위한 모식도이며, 도 2d는 형성된 전도성 경로가 붕괴된 상태를 도시하는 단면도이다.Fig. 2A shows an initial state of the variable resistor VR formed according to an embodiment of the present invention, Fig. 2B shows a conductive path formed in the variable resistor by an electric forming process, Fig. 2C shows a conductive path formed in the variable resistor, Fig. 2D is a cross-sectional view showing a state in which the formed conductive path is collapsed. Fig.
도 2a를 참조하면, 제 1 전극(EL1), 제 2 전극(EL2) 및 저항성 스위칭 층(RL)을 포함하는 가변 저항체(VR)가 개시되어 있다. 가변 저항체(VR)은 전술한 메모리 셀, 센서, 퓨즈 또는 논리 소자와 같은 부재로서 응용될 수 있다.Referring to FIG. 2A, a variable resistor VR including a first electrode EL1, a second electrode EL2, and a resistive switching layer RL is disclosed. The variable resistor VR can be applied as a member such as the memory cell, the sensor, the fuse or the logic element described above.
제 1 전극(EL1)과 제 2 전극(EL2) 사이의 저항성 스위칭 층(RL)은 초기 구조로서 밀러지수 (111) 방향으로 우선 배향되어 결정화된 브라운밀러라이트 구조를 갖는다. 상기 브라운밀러라이트 구조는 완전히 산화된 8 면체 구조 층(L8)과 산소 공핍의 4 면체 구조 층(L4)이 교번하는 결정 구조를 갖는다. 도시된 것은 단결정 구조이지만, 본 발명이 이에 한정되는 것은 아니며, 상기 저항성 스위칭 층은 다결정질 구조를 가질 수도 있다. 브라운밀러라이트 재료 중 전술한 스트론튬철 산화물(SFO)은 원자 층 단위의 성장이 가능하여 원자 층 레벨에서 평탄한 층을 얻을 수 있다. 일 실시예에서, 도 2a에 예시된 저항성 스위칭 층(RL)은 밀러 지수 (111) 방향으로 우선 배향된 브라운밀러라이트 구조의 SFO 층을 포함할 수 있다. 초기 구조의 브라운밀러라이트 구조의 저항성 스위칭 층은, 후술하는 리셋 동작에 의한 고저항 상태보다 더 큰 저항 값을 갖는 구조적 질서를 갖는 절연체이다.The resistive switching layer RL between the first electrode EL1 and the second electrode EL2 has a Brown Millerite structure crystallized preferentially in the direction of the Miller index 111 as an initial structure. The Brown Millerite structure has a crystal structure in which a completely oxidized octahedral structure layer (L8) and an oxygen-depleted tetrahedral structure layer (L4) alternate. Although a single crystal structure is shown, the present invention is not limited thereto, and the resistive switching layer may have a polycrystalline structure. The above-described strontium iron oxide (SFO) among the Brown Millerite materials is capable of growing in atomic layer units, so that a flat layer can be obtained at the atomic layer level. In one embodiment, the resistive switching layer RL illustrated in FIG. 2A may include a SFO layer of Brown Millerite structure preferentially oriented in the Miller index 111 direction. The resistive switching layer of the Brown Millerite structure of the initial structure is an insulator having a structural order having a larger resistance value than the high resistance state by the reset operation to be described later.
일 실시예에서, 밀러 지수 (111) 방향으로 연장된 8 면체 구조 층들(L8) 중 일부의 층들(L8s)은 제 1 전극(EL1)과 제 2 전극(EL2)을 접촉하여 가로질러 제 1 전극(EL1)과 제 2 전극(EL2)을 연결할 수 있다. 이와 같이, 제 1 전극(EL1)과 제 2 전극(EL2)을 연결하는 8 면체 구조 층들(L8s)을 본 명세서에서는 8 면체 슬라브 층들이라 한다. 브라운밀러라이트 구조의 특징으로부터, 이들 서로 인접하는 8 면체 층들(L8) 사이에는 4 면체 구조 층(L4)이 존재하며, 특히, 8 면체 슬라브 층들(L8s) 사이에도 4 면체 구조 층들(L4s)이 존재하며, 본 명세서에서는 이를 4 면체 슬라브 층이라 한다. 상기 8 면체 슬라브 층들은 적어도 1 이상의 층일 수 있으며, 반드시 복수 개일 필요는 없다. 또한, 본 명세서에서, 상기 8 면체 슬라브 층들(L8s)와 4 면체 슬라브 층들(L4s)을 집합적으로 초기 슬라브 층(Ls)이라 한다. In one embodiment, some of the layers L8s of the octahedral structure layers L8 extending in the Miller index 111 direction contact the first electrode EL1 and the second electrode EL2, The first electrode EL1 and the second electrode EL2 can be connected. As described above, the octahedral structure layers L8s connecting the first electrode EL1 and the second electrode EL2 are referred to as octahedral slab layers in this specification. From the characteristics of the Brown-Millerite structure, there is a tetrahedral structure layer L4 between these adjacent octahedral layers L8, and in particular, tetrahedral structural layers L4s are also present between the octahedral slab layers L8s And is referred to herein as a tetrahedral slab layer. The octahedral slab layers may be at least one layer and need not necessarily be plural. In the present specification, the octahedral slab layers L8s and the tetrahedral slab layers L4s are collectively referred to as an initial slab layer Ls.
슬라브 층(Ls)은 초기 구조의 저항성 스위칭 층에서 제 1 전극(EL1)과 제 2 전극(EL2)을 가로질러 연결하는 결정질 영역이며, 브라운밀러라이트 구조가 기판 또는 전극(EL1 EL2)의 주 방향에 평행하지 않는 방향, 예를 들면, 밀러 지수 (100) 방향이 아닌 밀러 지수 (111) 방향으로 배향되고, 저항성 스위칭 층(RL)이 적합한 두께를 갖는다면 하나 또는 복수의 슬라브 층(Ls)이 확보될 수 있다.The slab layer Ls is a crystalline region that is connected across the first electrode EL1 and the second electrode EL2 in the resistive switching layer of the initial structure and the Brown Millerite structure is a crystalline region connecting the main direction of the substrate EL1 EL2 One or more of the slab layers Ls are oriented in a direction not parallel to the
본 발명의 실시예에 따른 저항성 스위칭 층(RL)의 필라멘트 도전성 경로는 가변 저항체(VR)의 제 1 전극(EL1)과 제 2 전극(EL2)을 가로지르는 브라운밀러라이트 구조의 초기 슬라브 층(Ls)에서 4 면체 슬라브 층(L4s)의 적어도 일부가 산화되어 8 면체 층으로 변함으로써 제공된다. 전술한 것과 같이, 전기적 포밍 과정을 겪기 이전에 도 2a의 브라운밀러라이트 구조를 갖는 가변 저항체(RL)는 전기적으로 부도체이다. 그러나, 도 4b를 참조하면, 전기적 포밍 과정에서, 예를 들면, 제 2 전극(EL2)에 양의 포밍 전압 신호(VF)를 인가하고, 제 1 전극(EL1)을 접지하면, 제 1 전극(EL1)으로부터(이 경우, 제 1 전극(EL1) 내에 산소 공급층(도 1a의 OL 참조)이 포함될 수 있음) 저항성 스위칭 층(RL)으로 산소 음이온들이 드리프트된다. 상기 드리프트되는 산소 음이온이 저항성 스위칭 층(L) 내에 도핑되고, 이에 의해, 도 2a의 산소 공핍의 4 면체 슬라브 층들(L4s)이 산화되어 8 면체 슬라브 층(L8s)이 될 수 있다. 이때는 3 개 이상의 층 상 구조가 합쳐진 평면 형상의 도전성 필라멘트를 형성할 수도 있다.The filament conductive path of the resistive switching layer RL according to the embodiment of the present invention is formed by connecting the initial slab layer Ls of the Brown Millerite structure crossing the first electrode EL1 and the second electrode EL2 of the variable resistive element VR ), At least a part of the tetrahedral slab layer L4s is oxidized and transformed into an octahedral layer. As described above, the variable resistor RL having the Brown Millerite structure of FIG. 2A is electrically nonconductive before undergoing the electrical forming process. However, referring to FIG. 4B, when the positive forming voltage signal V F is applied to the second electrode EL2 and the first electrode EL1 is grounded in the electric forming process, for example, (In this case, the oxygen supply layer (see OL in FIG. 1A) may be included in the first electrode EL1), oxygen anions are drifted into the resistive switching layer RL. The drifting oxygen anion is doped into the resistive switching layer L so that the tetrahedral slab layers L4s of oxygen depletion in FIG. 2A can be oxidized to form the octahedral slab layer L8s. In this case, a planar conductive filament in which three or more layered structures are combined may be formed.
다른 실시예에서, 도 2c를 참조하면, 전기적 포밍 과정에서, 서로 인접하는 8 면체 슬라브 층들(L8s) 사이에 배치되는 4 면체 슬라브 층(L4s)의 일부(P8S)가 산소의 주입에 의해 8 면체 구조로 바뀌고, 8 면체 구조로 바뀐 영역(P8S)이 이웃하는 8 면체 슬라브 층들(L8s)과 결합되어 막대 형상의 도전성 필라멘트(CF)를 형성할 수도 있다. 도전성 필라멘트(CF)에 의해 제 1 전극(EL1)과 제 2 전극(EL2) 사이에 도전성 경로가 형성된 것이 도시된다.2C, in the electric forming process, a part P8S of the tetrahedral slab layer L4s disposed between the adjacent octahedral slab layers L8s is filled with an octahedron And the region P8S changed to the octahedral structure is combined with the adjacent octahedral slab layers L8s to form the rod-shaped conductive filament CF. And a conductive path is formed between the first electrode EL1 and the second electrode EL2 by the conductive filament CF.
도 2b 및 도 2c를 참조하여 설명한 도전성 필라멘트의 형상은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 또한, 이러한 도전성 필라멘트는 복수 개이거나 평면 형상과 막대 형상이 결합된 여하의 형상을 가질 수도 있다. 예를 들면, 저항성 스위칭 층(RL) 내에 서로 다른 배향의 브라운밀러라이트 결정 구조가 혼재된 경우, 2 이상의 평면 형상이 교차되거나, 2 이상의 막대 형상이 서로 교차되거나, 평면 형상과 막대 형상이 서로 결합된 복합 구조를 형성할 수도 있다. The shape of the conductive filament described with reference to FIGS. 2B and 2C is merely an example, and the present invention is not limited thereto. Further, the number of the conductive filaments may be plural or may have any shape combined with a planar shape and a rod shape. For example, when the brown millerite crystal structures of different orientations are mixed in the resistive switching layer RL, two or more planar shapes may cross each other, or two or more rod shapes may intersect each other, or a planar shape and a rod shape may be combined May be formed.
본 발명의 실시예에서, 상기 산소 공핍의 4 면체 슬라브 층들(L4s)은 다양한 산소 배위 자리를 갖기 때문에, 산화가 용이할 뿐만 아니라, 8 면체 구조로 변화되면서 발생하는 변형에 의한 응력이 수용될 수 있기 때문에 상변화가 용이하게 일어난다. 즉, 서로 인접하는 완전히 산화된 8 면체 슬라브 층(L8s)들 사이에서 산소 이온이 도핑되어 4 면체 슬라브 층들(L4s)이 부분적으로 페로브스카이트 결정 구조로 변화하는 위상 상전이(topotactic phase transition)를 통해서 도전성 필라멘트가 형성된다.In the embodiment of the present invention, since the oxygen-depleted tetrahedral slab layers (L4s) have various oxygen coordination sites, it is possible to easily oxidize the oxygen-depleted tetrahedral slab layers (L4s) So that the phase change easily occurs. That is, oxygen ions are doped between the completely oxidized octahedral slab layers L8s adjacent to each other to form a topotactic phase transition in which the tetrahedral slab layers L4s partially change to the perovskite crystal structure Conductive filaments are formed.
일 실시예에서, 상기 전기적 포밍 과정은, 제 1 전극(EL1)은 접지하고, 제 2 전극(EL2)에 바이어스를 인가하고, 이때 제 2 전극(EL2)에 인가되는 포밍 전압(VF)은 0.4 Ⅴ 내지 2 Ⅴ의 범위 내일 수 있으며, 일부 실시예에서는, 0.5 Ⅴ 내지 1 Ⅴ 일 수 있다. 그러나, 이러한 전압 범위는 예시적일 뿐, 저항성 스위칭 층(RL)의 브라운밀러라이트 구조가 실질적으로 단결정인 경우에는 별도의 전기적 포밍 과정이 없어도 가역적으로 셀 동작과 리셋 동작이 수행될 수 있으며, 이런 경우에는 포밍 전압(VF)은 필요 없을 수 있으며, 실질적으로 포밍 저압(VF)가 0 Ⅴ인 경우에 해당한다. 이와 같이, 포밍 전압(VF)이 작거나 0 인 이유는, 인접하는 8 면체 슬라브 층들 사이에 배치되는 4 면체 슬라브 층에서 적어도 막대 형상의 일부만 8 면체 구조로 전이되는 것은 거의 에너지를 필요하지 않을 정도로 쉽게 생성되기 때문이다.In one embodiment, the electrical forming process includes: grounding the first electrode EL1 and applying a bias to the second electrode EL2, wherein the forming voltage V F applied to the second electrode EL2 is 0.4 < / RTI > to 2 < RTI ID = 0.0 > V, < / RTI > However, when the Brown Millerite structure of the resistive switching layer RL is substantially single crystal, the cell operation and the reset operation can be reversibly performed without a separate electrical forming process, The forming voltage V F may not be required and substantially corresponds to the case where the low forming voltage V F is 0 V. [ As described above, the reason why the forming voltage V F is small or zero is that the transition from the tetrahedron slab layer disposed between the adjacent octahedral slab layers to at least a part of the rod shape to the octahedral structure requires almost no energy As shown in Fig.
본 발명의 실시예에 따르면, 상기 전기적 포밍 과정 전에 도전성 필라멘트(CF)의 일부를 구성하는 8 면체 슬라브 층들(L8s)이 제 1 전극(EL1)과 제 2 전극(EL2) 사이를 미리 연결하고 있고, 8 면체 슬라브 층들(L8s) 사이의 4 면체 슬라브 층(L4s)이 적어도 부분적으로 산화되는 것만으로 도전성 필라멘트(CF)가 형성되기 때문에, 전기적 포밍 과정에서 요구되는 포밍 전압(VF)은 제 1 전극(EL1)과 제 2 전극(EL2) 사이에서 상당 부분 내에서 결함들을 이동시키고 이들 결함들을 하나 이상의 초기 도전성 경로 내로 배열해서 도전성 다리를 형성해야 하는 종래의 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 이트륨 산화물, 스칸듐 산화물, 마그네슘 산화물, 크로뮴 산화물, 및 바나듐 산화물과 같은 금속 산화물을 이용한 저항성 스위칭 층에서 일어나는 종래의 필라멘트 형성 메커니즘에 비하여 상당히 저감될 수 있다. 이로써, 본 발명의 실시예에 따르면, 상기 전기적 포밍 전압이 실질적으로 셋 전압 및 리셋 전압보다 낮은 수준으로 감소되거나 0 이기 때문에, 종래의 높은 전기적 포밍 전압에서 나타나는 저항성 스위칭 층의 절연 파괴 현상이 회피될 수 있는 추가적 이점이 있다.According to the embodiment of the present invention, the octahedral slab layers L8s constituting a part of the conductive filament CF are connected in advance between the first electrode EL1 and the second electrode EL2 before the electrical forming process Since the conductive filament CF is formed only by at least partially oxidizing the tetrahedral slab layer L4s between the octahedral slab layers L8s and the octahedral slab layers L8s, the foaming voltage V F required in the electric forming process is the first Niobium oxide, titanium oxide, hafnium oxide, or the like, which must transport defects within a substantial portion between the electrode EL1 and the second electrode EL2 and arrange these defects into one or more initial conductive paths to form conductive legs. Metals such as oxides, aluminum oxides, tantalum oxides, zirconium oxides, yttrium oxides, scandium oxides, magnesium oxides, chromium oxides, and vanadium oxides It can be significantly reduced compared to the conventional filament formation mechanism occurring in the resistive switching layer with cargo. Thus, according to the embodiment of the present invention, since the electric forming voltage is substantially reduced to a level lower than the set voltage and the reset voltage or is 0, the dielectric breakdown phenomenon of the resistive switching layer occurring at the conventional high electric forming voltage is avoided There is an additional advantage to be able to.
또한, 일 실시예에서, 저항성 스위칭 층(RL)을 구성하는 박막이 SFO 층인 경우, 저항성 스위칭 층(RL)이 층 단위로(layer by layer)로 형성될 수 있으므로 원자 레벨에서 평탄한 표면과 균일한 두께로 균일하게 성장할 수 있기 때문에, 브라운밀러라이트 구조에서 일어나는 도전성 필라멘트의 연속적인(cascading) 생성이 더욱 균일하게 일어날 수 있는 이점이 있어, 가변 저항체를 메모리 소자로 응용하는 경우, 메모리 셀들간 성능의 편차가 완화될 수 있다. In addition, in one embodiment, when the thin film constituting the resistive switching layer RL is an SFO layer, the resistive switching layer RL can be formed in a layer by layer, It is advantageous that the cascading of the conductive filament occurring in the Brown Millerite structure can occur more uniformly. Therefore, when the variable resistance body is applied to a memory device, Deviations can be mitigated.
당업자라면, 전술한 실시예는 (111) 방향으로 우선 배향된 브라운밀러라이트 구조의 저항성 층에 관한 것이지만, 전기적 포밍 과정의 전력 소모를 저감시키기 위한 슬라브 층의 배향은 밀러 지수 (111) 방향에 한정되지 않고, 제 1 전극과 제 2 전극을 가로지를 수 있는 여하의 경사 방향을 가질 수 있음을 이해할 수 있을 것이며, 이 또한 본 발명의 실시예에 포함됨을 분명히 한다.Those skilled in the art will appreciate that the embodiment described above is directed to a resistive layer of the Brown Millerite structure preferentially oriented in the (111) direction, but the orientation of the slab layer to reduce power consumption in the electrical foaming process is limited to the Miller index 111 direction And may have any oblique direction that can cross the first electrode and the second electrode, and this is also included in the embodiment of the present invention.
상기 전기적 포밍 과정에서, 갑작스럽게 저항성 스위칭 층(RL)에서 전류 레벨이 증가하며, 이것이 전기적 포밍 과정의 시작에 해당되며, 저항성 스위칭 층(RL)은 바이어스가 제거되어도 형성된 도전성 필라멘트(CF)에 의해 저저항 상태(LRS)로 남게 된다. 본 발명의 실시예에서, 상기 기록 및 소거 동작은 저항성 스위칭 층(RL) 전체에 걸쳐 수행된다기 보다는 도전성 필라멘트(CF)의 일부가 부분적으로 차단되고 복원되는 것을 통해서 수행된다. 도 2d를 참조하면, 본 명세서에서, 도전성 필라멘트(CF)의 부분적으로 차단되거나 복원되는 영역을 스위칭 존(SZ)이라 지칭한다.In the electrical foaming process, the current level in the resistive switching layer RL suddenly increases, which corresponds to the beginning of the electrical forming process, and the resistive switching layer RL is formed by the conductive filament CF formed even when the bias is removed And remains in the low resistance state (LRS). In an embodiment of the present invention, the write and erase operations are performed through a part of the conductive filament CF being partially blocked and restored rather than being performed over the resistive switching layer RL. Referring to FIG. 2D, in this specification, the partially blocked or restored region of the conductive filament CF is referred to as a switching zone SZ.
슬라브 층들(L8s)을 기초로 형성된 도전성 경로(CF)는 상기 전기적 포밍의 바이어스(VF)와 반대되는 역바이어스(VRS) 조건에서 적어도 부분적으로 붕괴(rupture)될 수 있다. 역바이어스(VRS)에 의해 도전성 필라멘트(CF)에 채워진 산소 이온은 다시 제 1 전극(EL1) 측으로 드리프트된다. 이때, 저항성 스위칭 층(RL)은 전체적으로 환원되는 것은 아니며, 도전성 필라멘트(CF)의 적어도 일부영역, 즉 스위칭 존(SZ)이 환원되는 과정을 겪는다. 이에 의해 연속된 도전성 필라멘트(CF)는 붕괴되어 절단된 도전성 필라멘트(CF)의 스위칭 존(SZ) 내에는 적어도 부분적으로 환원된 클러스터 형태의 4 면체 구조의 조직이 생성될 수 있다. 이때 저항성 스위칭 층(RL)은 고저항 상태(HRS)가 된다. 이와 같이, 저저항 상태(LRS)에서 고저항 상태(HRS)로의 스위칭이 일어나는 것을 리셋 동작이라 지칭할 수 있다.The conductive path CF formed on the basis of the slab layers L8s may be at least partially ruptured under a reverse bias (V RS ) condition opposite to the bias V F of the electrical forming. The oxygen ions filled in the conductive filament CF by the reverse bias V RS are drifted toward the first electrode EL1 again. At this time, the resistive switching layer RL is not entirely reduced, but undergoes a process in which at least a portion of the conductive filament CF, that is, the switching zone SZ, is reduced. As a result, the continuous conductive filament CF can be formed into a tetrahedron structure in a cluster shape at least partially reduced in the switching zone SZ of the collapsed and cut conductive filament CF. At this time, the resistive switching layer RL becomes a high resistance state (HRS). Thus, the occurrence of switching from the low resistance state LRS to the high resistance state HRS can be referred to as a reset operation.
일 실시예에서, 제 1 전극(EL1)은 접지하고, 제 2 전극(EL2)에 음의 전압(이하, 리셋 전압 VRS 이라 함), 예를 들면, - 1 Ⅴ 내지 -3 Ⅴ의 리셋 전압, 바람직하게는, - 1.5 Ⅴ 내지 - 2.2 Ⅴ의 리셋 전압을 인가하면, 저항성 스위칭 층은 고저항 상태(HRS)가 된다.In one embodiment, the first electrode EL1 is grounded and a negative voltage (hereinafter referred to as a reset voltage V RS ) is applied to the second electrode EL2, for example, a reset voltage , Preferably, when a reset voltage of-1.5 V to-2.2 V is applied, the resistive switching layer becomes a high resistance state (HRS).
다시, 고저항 상태(LRS)의 저항성 스위칭 층(RL)에 높은 양의 바이어스를 인가하면 붕괴된 전도성 필라멘트(CF')의 적어도 일부, 예를 들면, 클러스터 형태의 4 면체 구조의 조직이 산화될 수 있으며, 이에 의해 다시 도 2b 및 도 2c에 도시된 것과 같이 전도성 필라멘트(CF)가 재건되고, 저항성 스위칭 층(RL)은 저저항 상태(LRS)가 된다. 이러한 동작을 셋 동작이라 하며, 셋 동작에 요구되는 전압을 셋 전압(VS)이라 지칭한다. 일 실시예에서, 상기 셋 전압(VS)은, 0.9 Ⅴ 내지 1.5 Ⅴ의 범위 내이다. 셀 전압(VS)은 붕괴된 8 면체 체인을 연결하는 것이어서, 전술한 전기적 포밍 전압(VF) 보다 더 높다.Again, applying a high positive bias to the resistive switching layer RL in the high resistance state LRS will cause at least some of the collapsed conductive filament CF 'to become oxidized, for example, in a tetrahedron structure in cluster form Whereby the conductive filament CF is again rebuilt as shown in Figs. 2B and 2C, and the resistive switching layer RL becomes the low resistance state LRS. This operation is referred to as a set operation, and the voltage required for the set operation is referred to as a set voltage V S. In one embodiment, the set voltage V S is in the range of 0.9 V to 1.5 V. The cell voltage V S connects the collapsed octahedral chain and is higher than the electrical foaming voltage V F described above.
선택된 메모리 셀에 인가되는 셋 전압(VS) 및 리셋 전압(VRS)에 의해 상기 선택된 메모리 셀은 도 2b에 도시된 저저항 상태(LRS)와 도 2c에 도시된 고저항 상태(RLS) 사이에서 가역적으로 스위칭될 수 있다. 전술한 실시예에서, 도전성 필라멘트(CF)를 구성하는 산화된 8 면체 슬라브 층들(L8s)은, 페로브스카이트 결정 구조, 예를 들면, SrFeO3 . 0를 가지며, 적어도 전자의 양자 가둠(quantum confinement) 효과가 발생하지 않는 범위 내의 층의 개수, 적어도 2 이상의 개수를 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 그러나, 다른 실시예에서, 도전성 필라멘트(CF)는 SrFeO2 .75 또는 SrFeO2 .875와 같이 브라운밀러라이트 구조의 SrFeO2 . 5 보다는 산소 함량이 큰 페로브스카이트 결정 구조를 가질 수도 있다.The selected memory cell is switched between the low resistance state LRS shown in FIG. 2B and the high resistance state RLS shown in FIG. 2C by the set voltage V S and the reset voltage V RS applied to the selected memory cell. Lt; / RTI > can be reversibly switched. In the embodiment described above, the conductive filament octahedral layers slab (L8s) oxide constituting the (CF) is a perovskite crystal structure, for, example, SrFeO 3. 0 , and at least the number of layers within the range where the electron quantum confinement effect does not occur, and the present invention is not limited thereto. However, in another embodiment, the conductive filament (CF) may be SrFeO 2 .75 or SrFeO 2 .875 as SrFeO 2 . 5 may have a perovskite crystal structure having a larger oxygen content.
본 발명의 실시예에 따른 가변 저항체(VR)는, 도전성 필라멘트(CF)의 스위칭 존(SZ)을 차단하는 리셋 동작과 스위칭 존(SZ)의 차단된 일부를 복원하여 도전성 필라멘트(CF)를 재건하는 셋 동작을 위해 가변 저항체(VR)에 인가되는 전류의 방향이 서로 반대인 바이폴라 스위칭 동작 특성을 갖는다. 가변 저항체(VR)의 메모리 셀로의 응용 시, 스위칭 존(SZ)은 제 1 전극(EL1)과 제 2 전극(EL2)을 가로지르는 브라운밀러라이트 구조의 8면체 슬라브층들(L8s)과 이들 사이의 4 면체 슬라브 층(L4s)의 적어도 일부 영역, 예를 들면, 제 1 전극(EL1) 또는 제 2 전극(EL2)의 근처이거나 그 전체일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 스위칭 존(SZ)의 가역적 상변화는 산소 음이온들의 이동을 제어함으로써 수행될 수 있으며, 상기 산소 음이온들의 이동에 의해 스위칭 존(SZ)을 구성하는 8 면체 층과 4 면체 층, 특히 4 면체 층의 산화·환원 반응이 제어됨으로써 메모리 셀의 전기적 포밍 과정, 정보의 기록 및 소거 동작이 제어될 수 있다.The variable resistor body VR according to the embodiment of the present invention can perform the reset operation for cutting off the switching zone SZ of the conductive filament CF and the restoring of the blocked part of the switching zone SZ to reconstruct the conductive filament CF The direction of the current applied to the variable resistor VR is opposite to the direction of the current applied to the variable resistor VR. In the application to the memory cell of the variable resistance body VR, the switching zone SZ includes the octahedral slab layers L8s of the Brown Millerite structure across the first electrode EL1 and the second electrode EL2, For example, the vicinity of the first electrode EL1 or the second electrode EL2, or the entirety thereof, and the present invention is not limited thereto. The reversible phase change of the switching zone SZ can be performed by controlling the movement of the oxygen anions, and the octahedron layer and the tetrahedron layer, particularly the tetrahedron layer constituting the switching zone SZ by the movement of the oxygen anions, By controlling the oxidation-reduction reaction, the electrical forming process of the memory cell, the recording and erasing operations of information can be controlled.
일부 실시예에서, 스위칭 존들(SZ)의 위치는 메모리 셀 어레이의 메모리 셀들 전체에 걸쳐 균일하게 적용되도록 설계되어 동일 메모리 어레이에 속한 모든 셀들이 동일한 특징을 가질 수 있다. 그러나, 이는 예시적이며, 각 메모리 셀의 스위칭 존(SZ)의 위치는 상기 전기적 포밍 과정을 제어함으로써 각 셀마다 독립적으로 선택될 수도 있다. 예를 들면, 일부 메모리 셀들의 스위칭 존(SZ)은 제 1 전극(EL1) 근처에 형성될 수 있고, 다른 메모리 셀들의 스위칭 존(SZ)은 제 2 전극(EL2) 근처에 형성될 수도 있을 것이다.In some embodiments, the locations of the switching zones SZ are designed to apply uniformly throughout the memory cells of the memory cell array so that all cells belonging to the same memory array can have the same characteristics. However, this is illustrative, and the location of the switching zone SZ of each memory cell may be independently selected for each cell by controlling the electrical forming process. For example, the switching zone SZ of some memory cells may be formed near the first electrode EL1, and the switching zone SZ of other memory cells may be formed near the second electrode EL2 .
다른 실시예에서, 스위칭 존(SZ)의 위치는 초기에 하나의 특정된 위치에 형성되고, 그 후에 전기적 제어를 통해 변경되어 다른 위치로 이동할 수도 있을 것이다. 이를 통해, 메모리 셀 내에 서로 다른 동작 특성이나 데이터 저장 특성을 갖는 메모리 셀 영역을 제공할 수 있을 것이다. 스위칭 존(SZ)의 위치 설계 및 변경은, 산소 음이온의 이동을 제어함으로써 달성될 수 있다. 상기 산소 음이온의 이동 제어는 사용되는 전기적 신호의 극성, 세기, 및/또는 지속 시간을 제어함으로써 달성될 수 있다.In another embodiment, the location of the switching zone SZ may be initially formed at one specified location, and then altered through electrical control to move to another location. Accordingly, it is possible to provide a memory cell region having different operation characteristics or data storage characteristics in the memory cell. The design and modification of the position of the switching zone SZ can be achieved by controlling the movement of the oxygen anion. The movement control of the oxygen anion can be achieved by controlling the polarity, intensity, and / or duration of the electrical signal used.
도 3a 및 도 3b는 본 발명의 다양한 실시예에 따른 가변 저항체의 제조 방법을 설명하기 위한 순서도이다.3A and 3B are flowcharts for explaining a method of manufacturing a variable resistor according to various embodiments of the present invention.
도 3a를 참조하면, 기판 상에 제 1 전극이 형성된다(S10). 상기 제 1 전극을 형성하는 것은 스퍼터링 또는 레이저 융발법과 같은 물리적 기상 증착, 화학적 기상 증착, 또는 원자층 증착 방법과 같은 도전성 박막 형성 공정이 적용될 수 있다. 상기 제 1 전극 상에 저항성 스위칭 층이 형성된다(S20). 이후, 상기 저항성 스위칭 층 상에 제 2 전극이 형성된다(S30).Referring to FIG. 3A, a first electrode is formed on a substrate (S10). The first electrode may be formed by a conductive thin film forming process such as physical vapor deposition such as sputtering or laser blasting, chemical vapor deposition, or atomic layer deposition. A resistive switching layer is formed on the first electrode (S20). Thereafter, a second electrode is formed on the resistive switching layer (S30).
일 실시예에서, 상기 제 1 전극을 형성하는 단계(S10)는, 도 3b에 도시된 것과 같이, 상기 기판 상에 에피택셜 기저층을 형성하는 단계(S10a)를 포함할 수 있다. 이 경우, 상기 제 1 전극은, 에피택셜 기저층만으로 구성되거나, 도핑된 결정질의 실리콘, 티타늄 또는 텅스텐과 같은 제 1 도전층 상에 상기 에피택셜 기저층을 형성하여 적층 구조체의 형태로 제공될 수도 있다. 또한, 일 실시예에서, 상기 제 1 전극을 형성하는 단계(S10)는 상기 에피택셜 기저층 상에 산소 공급층을 형성하는 단계(S10b)가 더 수행될 수도 있다. 이 경우, 상기 에피택셜 기저층과 상기 산소 공급층은 적층 구조의 도전성 층으로서 상기 제 1 전극의 적어도 일부를 구성할 수 있다. 상기 산소 공급층은 상기 에피택셜 기저층에 의해 소정 방향으로 우선 배향되어 결정화될 수 있다.In one embodiment, forming the first electrode (S10) may include forming an epitaxial base layer (S10a) on the substrate, as shown in Figure 3b. In this case, the first electrode may be composed of only an epitaxial base layer, or may be provided in the form of a laminated structure by forming the epitaxial base layer on a first conductive layer such as doped crystalline silicon, titanium or tungsten. Also, in one embodiment, forming the first electrode (S10) may further include forming an oxygen supply layer (S10b) on the epitaxial base layer. In this case, the epitaxial base layer and the oxygen supply layer may constitute at least a part of the first electrode as a conductive layer of a laminated structure. The oxygen supply layer may be preferentially oriented in a predetermined direction by the epitaxial base layer and crystallized.
상기 에피택셜 기저층은, 도 1a를 참조하여 전술한 것과 같이, 밀러 지수 (111) 방향으로 배향된 페로브스카이트계 도전층일 수 있다. 예를 들면, 상기 에피택셜 기저층은 스트론튬루테늄 산화막일 수 있다. 상기 도전성 에피택셜 기저층이 산소 공급층으로서 기능하는 경우, 상기 도전성 에피택셜 기저층만으로 상기 제 1 전극이 제공될 수도 있다. 상기 에피택셜 기저층은 후속 형성되는 선택적인 산소 공급층과 브라운밀러라이트 구조의 저항성 스위칭 층이 밀러 지수 (111) 방향으로 우선 배향되어 결정화되도록 하는 헤테로에피택셜 성장을 가능하게 한다.The epitaxial base layer may be a perovskite-based conductive layer oriented in the Miller index 111 direction, as described above with reference to FIG. 1A. For example, the epitaxial base layer may be a strontium ruthenium oxide film. When the conductive epitaxial base layer functions as an oxygen supply layer, the first electrode may be provided only with the conductive epitaxial base layer. The epitaxial base layer enables hetero epitaxial growth in which a selective oxygen supply layer to be formed subsequently and a resistive switching layer of a Brown Millerite structure are preferentially oriented in the Miller index (111) direction to crystallize.
상기 에피택셜 기저층은 비도전성 페로브스카이트계 재료, 예를 들면, 스트론튬티타늄 산화막을 포함할 수 있으며, 이 경우, 비도전성 페로브스카이트계 재료 층 상에, 스트론튬루테늄 산화막 또는 루테늄 산화막과 같은 제 1 전극이 형성될 수 있다. 이 경우, 에피택셜 기저층인 밀러 지수 (111) 방향의 스트론튬티타늄 산화막 상에 형성되는 스트론튬루테늄 산화막과 브라운밀러라이트 구조의 저항성 스위칭 층은 모두 밀러 지수 (111) 방향으로 헤테로에피택셜 결정화될 수 있다. 상기 헤테로에피택셜 결정화는 제 1 전극과 저항성 스위칭 층이 증착될 때, 인시츄로 달성되거나, 후속의 열처리를 통해서 달성될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. The epitaxial base layer may include a non-conductive perovskite-based material, for example, a strontium titanium oxide film. In this case, on the non-conductive perovskite material layer, a first strontium ruthenium oxide film or a first An electrode can be formed. In this case, both the strontium ruthenium oxide film formed on the strontium titanium oxide film in the direction of the Miller index (111) as the epitaxial base layer and the resistive switching layer having the Brown Millerite structure can be heteroepitaxially crystallized in the Miller index (111) direction. The heteroepitaxial crystallization may be accomplished in situ when the first electrode and the resistive switching layer are deposited, or may be achieved through a subsequent heat treatment, and the present invention is not limited thereto.
전술한 에피택셜 기저층은, 기판과 같은 벌크 형태로 제공되거나 펄스 레이저 융발법, 스퍼터링, 화학기상증착 또는 원자층 증착과 같은 기상 증착법에 의해 형성된 결정질 박막일 수 있다. The aforementioned epitaxial base layer may be a crystalline thin film provided in the same bulk form as the substrate or formed by a vapor deposition method such as pulsed laser deposition, sputtering, chemical vapor deposition or atomic layer deposition.
제 1 전극 상에 형성되는 저항성 스위칭 층은 브라운밀러라이트 구조를 갖는 가변 저항층이다. 일 실시예에서, 상기 저항성 스위칭 층은 펄스 레이저 융발법에 의해 형성될 수 있다. 예를 들면, 상기 기판은 약 500 ℃ 내지 800 ℃의 범위 내로 가열되고, 0.1 mTorr 내지 100 mTorr의 압력 하에서, 1 J·cm-2 내지 10 J·cm-2 의 레이저 플루언스와 1 Hz 내지 103 Hz의 반복률의 펄스형 레이저 융발법을 통해 상기 저항성 스위칭 층이 형성될 수 있다. 상기 펄스형 레이저 융발법을 위해 상기 저항성 스위칭 층의 구성 원소를 함유하는 고순도의 세라믹 타겟이 출발 재료로서 사용될 수 있다. 그러나, 상기 펄스형 레이저 융발법은, 예시적이며, 스퍼터링, 화학기상증착, 원자층 증착법, 또는 분자빔 에피택시와 같은 다른 기상 증착법이 적용될 수도 있다. 상기 저항성 스위칭 층은 브라운밀러라이트 구조를 가지며, 하지의 에피택셜 기저층에 의해 밀러 지수 (111) 방향으로 우선 배향되어 결정화될 수 있다. The resistive switching layer formed on the first electrode is a variable resistance layer having a Brown Millerite structure. In one embodiment, the resistive switching layer may be formed by pulsed laser fusing. For example, the substrate is heated to a temperature in the range of about 500 ° C. to 800 ° C. and is heated to a pressure of from 0.1 mTorr to 100 mTorr under a pressure of 1 J · cm -2 to 10 J · cm -2 , The resistive switching layer can be formed by pulsed laser melting with a repetition rate of 3 Hz. A high purity ceramic target containing the constituent elements of the resistive switching layer for the pulsed laser fusion method can be used as a starting material. However, the pulsed laser fusing method is illustrative and other vapor deposition methods such as sputtering, chemical vapor deposition, atomic layer deposition, or molecular beam epitaxy may be applied. The resistive switching layer has a Brown Millerite structure and is preferentially oriented in the direction of the Miller index (111) by an underlying base layer of the base, and can be crystallized.
상기 저항성 스위칭 층의 결정화는 이의 박막 증착과 함께 인시츄로 또는 후속 열처리를 통한 엑스시츄로 달성될 수 있다. 이후, 상기 저항성 스위칭 층 상에 제 2 전극을 형성함으로써 가변 저항체가 제공될 수 있다(S30). 가변 저항체를 형성한 후, 전기적 포밍 과정을 통해 상기 저항성 스위칭 층 내에 도전성 필라멘트를 형성하여 가역적으로 저항값 레벨의 스위칭이 가능한 가변 저항체가 제공될 수 있다.Crystallization of the resistive switching layer may be accomplished in situ with its thin film deposition or through an after-heat treatment. Thereafter, a variable resistor may be provided by forming a second electrode on the resistive switching layer (S30). A variable resistance body capable of reversibly changing the resistance value level can be provided by forming the variable resistance body and forming conductive filaments in the resistive switching layer through an electric foaming process.
실험예 Experimental Example
본 발명의 실시예에 따른 저항성 스위칭 층을 제조하여 그 특성이 분석되었다. 상기 저항성 스위칭 층의 제조를 위해, 순도 99.9%의 다결정질의 스트론튬철 산화물(SFO) 타겟이 사용되었다. 상기 스트론튬철 산화물 타겟은 출발 재료로서, SrCo3 와 Fe2O3를 화학양론적으로 혼합하여 900 ℃에서 12 시간 동안 하소한 후, 12 시간 동안 약 1000 ℃에서 소결하, 제조되었다.A resistive switching layer according to an embodiment of the present invention was fabricated and its characteristics were analyzed. For the fabrication of the resistive switching layer, a polycrystalline strontium iron oxide (SFO) target of 99.9% purity was used. The strontium iron oxide target was prepared by stoichiometrically mixing SrCo 3 and Fe 2 O 3 as a starting material, calcining at 900 ° C for 12 hours, and sintering at about 1000 ° C for 12 hours.
제 1 전극으로서, 스트론튬루테늄 산화물(SRO) 막이 형성되었다. 이때, 스트론튬 루테늄 산화물(SRO) 막의 결정 배향을 (111)로 하기 위해 에피택셜 기저층으로서 밀러 지수 (111)로 배향된 페로브스카이트 결정 구조를 갖는 스트론튬티타늄 산화물(STO) 기판이 사용되었다. 이에 의해, 스트론튬루테늄 산화물(SRO) 막은, 상기 기판 상에서 에피택셜 성장하여, 밀러 지수 (111)로 배향된 결정성을 갖는다. 상기 제 1 전극은 KrF 엑시머 레이저(반복률: 4 Hz, 플루언스: ~ 2.5 J·cm-2)를 이용한 펄스 레이저 증발법에 의해 형성되었으며, 상기 기판의 온도는 750 ℃ 이다. 상기 스트론튬 루테늄 산화물(SRO) 막은 약 3.95 Å의 면외 격자 상수(out of plane lattice constant)를 갖는다.As the first electrode, a strontium ruthenium oxide (SRO) film was formed. At this time, a strontium titanium oxide (STO) substrate having a perovskite crystal structure oriented with a Miller index 111 as an epitaxial base layer was used to make the crystal orientation of the strontium ruthenium oxide (SRO) film to (111). Thereby, a strontium ruthenium oxide (SRO) film epitaxially grows on the substrate and has a crystallinity oriented in a Miller index (111). The first electrode was formed by a pulse laser evaporation method using a KrF excimer laser (repetition rate: 4 Hz, fluence: ~2.5 J · cm -2 ), and the temperature of the substrate was 750 ° C. The strontium ruthenium oxide (SRO) film has an out-of-plane lattice constant of about 3.95 A.
상기 스트론튬루테늄 산화물(SRO) 막 상에 저항성 스위칭 층으로서 브라운밀러라이트 구조의 스트론튬 철 산화물(SFO) 막이 형성되었다. 상기 SFO 막은 약 10 mTorr 압력 하에서 기판의 온도가 약 650 ℃에서 KrF 엑시머 레이저(반복률: 4 Hz, 플루언스: ~ 2.1 J·cm- 2)의 펄스 레이저 증발법에 의해 증착되었다. 상기 스트론튬루테늄 산화물(SRO) 막의 두께는 약 80 nm이다.A strontium iron oxide (SFO) film of Brown Millerite structure was formed as a resistive switching layer on the strontium ruthenium oxide (SRO) film. The SFO film about 10 mTorr the temperature of the substrate under pressure at about 650 ℃ KrF excimer laser was deposited by pulsed laser evaporation (repetition rate:: 4 Hz, fluence ~ 2.1 J · cm 2) method. The thickness of the strontium ruthenium oxide (SRO) film is about 80 nm.
이후, 제 2 전극으로서, 전자빔 증발법에 의해 약 80 nm 두께의 금(Au) 박막을 형성하였다. 이에 의해 Au 박막(제 2 전극)/ BM SFO (111) 박막(저항성 스위칭 층)/SRO (111) 박막(제 1 전극)/ STO (111) (에피택셜 기저층)의 에피택셜 적층 구조가 제조되었으며, 이의 구조적 및 전기적 특성 평가가 수행되었다.Thereafter, a gold (Au) thin film having a thickness of about 80 nm was formed as the second electrode by an electron beam evaporation method. An epitaxial laminated structure of an Au thin film (second electrode) / BM SFO 111 thin film (resistive switching layer) / SRO 111 thin film (first electrode) / STO 111 (epitaxial base layer) , Its structural and electrical properties were evaluated.
도 4는 본 발명의 실시예에 따른 상기 에피택셜 적층 구조의 고해상도 X 선 회절 분석 결과를 도시한다.FIG. 4 shows the results of high-resolution X-ray diffraction analysis of the epitaxial laminate structure according to an embodiment of the present invention.
도 4를 참조하면, 에피택셜 기저층인 STO 박막으로부터 배수 관계의 초격자(superstructure)인 밀러 지수 (222) 회절 피크가 검출되었으며, 이로부터 상기 에피택셜 기저층은 밀러 지수 (111) 방향으로 배향된 결정질을 가짐을 알 수 있다. 유사하게, 저항성 스위칭 층인 BM SFO 박막으로부터 밀러 지수 (222) 회절 피크가 검출되었으며, 이로부터 상기 BM SFO 박막도 밀러 지수 (111) 방향으로 우선 배향되어 결정화됨을 알 수 있다. 형성된 BM SFO 박막의 평균 격자 상수는 3.988 Å이다. 다른 브래그 회절 피크가 관찰되지 않은 것으로 보아, 상당히 순수한 결정질을 가짐을 알 수 있다.Referring to FIG. 4, a Miller index (222) diffraction peak, which is a superstructure of a drainage relationship, was detected from an STO thin film as an epitaxial base layer, from which the epitaxial base layer was crystallized . ≪ / RTI > Similarly, a Miller index (222) diffraction peak was detected from the BM SFO thin film as the resistive switching layer, and the BM SFO thin film was preferentially oriented in the direction of the Miller index (111) and crystallized. The average lattice constant of the formed BM SFO thin film was 3.988 Å. It can be seen that other Bragg diffraction peaks are not observed and that they have considerably pure crystals.
상기 실시예에서는 BM SFO 박막이 열처리 과정이 없이 인시츄로 결정질이 되지만, 본 발명이 이에 한정되는 것은 아니며, SFO 박막의 형성 후 후속 열처리를 통하여 증착된 STO 박막이 브라운밀러라이트 구조로 결정화될 수 있다. 또한, 에피택셜 기저층은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제 1 전극을 구성하는 도전성 박막이 (111) 방향으로 배향된 페로브스카이트 결정 구조를 갖는 도전체 박막으로서 에피택셜 기저층을 대체하거나 에피택셜 기저층으로서 다른 페로브스카이트 결정 구조를 갖는 박막이 사용될 수도 있다.In this embodiment, the BM SFO thin film is crystallized in situ without heat treatment, but the present invention is not limited thereto. The STO thin film deposited through the subsequent heat treatment after the formation of the SFO thin film may be crystallized into the Brown Millerite structure have. In addition, the epitaxial base layer is only an example, and the present invention is not limited thereto. For example, as a conductive thin film having a perovskite crystal structure in which the conductive thin film constituting the first electrode is oriented in the (111) direction, an epitaxial base layer may be substituted or another perovskite crystal structure may be formed as an epitaxial base layer May be used.
도 5는 본 발명의 일 실시예에 따른 초기 구조의 저항성 스위칭 층인 BM SFO 박막의 원자력간 현미경(Atomic force microscope) 이미지이다. FIG. 5 is an atomic force microscope image of a BM SFO thin film which is an initial structure resistive switching layer according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 실시예에 따른 BM SFO 박막은 원자 레벨에서 평탄한 표면을 가지며, 스텝 테라스(step terrace) 구조로 형성됨을 알 수 있다. 평균적으로 0.4 nm의 높이의 스텝과 약 400 nm 폭의 테라스 구조가 관찰되었으며, 이로써 본 발명의 실시예에 따른 BM SFO 박막은 스텝 플로우 성장 모드(step flow growth mode)로 형성됨을 추측할 수 있다. 그러나, 이러한 성장 모드에 본 발명이 한정되는 것은 아니며, 이는 예시적일 뿐이다.Referring to FIG. 5, it can be seen that the BM SFO thin film according to the embodiment of the present invention has a flat surface at an atomic level and is formed into a step terrace structure. On the average, a step of 0.4 nm height and a terrace structure of about 400 nm width were observed. Thus, it can be assumed that the BM SFO thin film according to the embodiment of the present invention is formed in a step flow growth mode. However, the present invention is not limited to this growth mode, which is merely exemplary.
도 6a는 본 발명의 상기 실시예에 따른 저항성 스위칭 층(RL)을 갖는 메모리 셀의 전류-전압 거동을 도시하는 그래프이며, 도 6b는 비교예에 따른 밀러 지수 (100) 방향으로 결정화된 SFO의 저항성 스위칭 층(RL')을 갖는 메모리 셀의 전류-전압 거동을 도시하는 그래프이다.FIG. 6A is a graph showing the current-voltage behavior of a memory cell having a resistive switching layer RL according to the embodiment of the present invention, and FIG. 6B is a graph showing the current-voltage behavior of the SFO crystallized in the direction of the
도 6a를 참조하면, 측정용 메모리 셀은 도 6a에 내에 삽입된 그림과 구조로 제 1 전극(EL1; 예를 들면, 산소 이온 공급이 가능한 SRO 전극임)는 공통 전극으로 하고, 제 2 전극(EL2; 예를 들면, Au 전극임)을 형성되어 제조되었다. I-V 스윕은 제 2 전극(EL2)에 가변 바이어스를 인가하고, 제 1 전극(EL1)은 접지시킨 상태에서 수행되었다.Referring to FIG. 6A, a memory cell for measurement includes a first electrode EL1 (for example, an SRO electrode capable of supplying oxygen ions) as a common electrode and a second electrode EL2; for example, an Au electrode). The I-V sweep was performed while applying a variable bias to the second electrode EL2 and grounding the first electrode EL1.
본 발명의 실시예에 따르면, 전기적 포밍 과정 없이 양극성 이력 특성이 구현될 수도 있음이 관찰되었다. 초기 구조를 갖는 가변 저항체에 대해 곡선 NC로 나타낸 것과 같이, 전압 스윕을 화살표 1과 같이 음의 방향을 먼저 수행한 경우, 그대로 화살표 2의 경로를 따라 저항성 스위칭 특성이 발현되지 않는다. 이로부터 본 발명의 실시예에 따른 도전성 필라멘트는, 제 1 전극(EL1)으로부터 공급되는 산소 이온에 의해 형성됨을 알 수 있다. 또한, 이러한 극성에 대한 선택성으로부터, 본 발명의 메모리 셀은 특성 극성에서만 전류가 흐르는 셀프-정류 효과를 가질 수 있으며, 이를 이용하여 선택 소자가 생략된 더욱 간소한 메모리 셀 어레이를 구현할 수도 있다.It has been observed, according to embodiments of the present invention, that bipolar hysteresis characteristics may be implemented without an electrical foaming process. When the voltage sweep is performed in the negative direction first as shown by the
곡선 SC를 참조하면, 화살표 3과 같이 양의 바이어스를 증가시키는 경우, 별도의 전기적 포밍 과정이 없었음에도 셋(SET) 동작이 일어나 저항성 스위칭 층(RL)은 저저항 상태(LRS)가 되며, 화살표 4로 나타낸 것과 같이 양의 바이어스가 감소되다가 화살표 5로 나타낸 것과 같이 음의 전압이 인가되면 리셋(RESET) 동작이 일어나면, 저항성 스위칭 층(RL)은 화살표 6으로 나타낸 것과 같이 고저항 상태(HRS)의 거동을 한다.Referring to the curve SC, when the positive bias is increased as indicated by
도 6b를 참조하면, 비교예에 따른 메모리 셀은, 본 발명의 실시예와 달리, 화살표 1로 나타낸 것과 같이 낮지만 약 0.6 Ⅴ의 전압 VF에서 전기적 포밍 과정을 필요로 한다. 이에 의해 저항성 스위칭 층(RL')은 저저항 상태(LRS)가 된다. 저저항 상태(LRS)에서 인가된 전압을 감소시키면 화살표 2로 나타낸 경로를 따른다.Referring to FIG. 6B, the memory cell according to the comparative example, unlike the embodiment of the present invention, requires an electric forming process at a voltage V F of about 0.6 V, which is low as shown by
이후, 음의 바이어스에서 화살표 3으로 나타낸 것과 같이 리셋 동작이 수행된다. 메모리 셀은 화살표 4로 지칭된 것과 같이 고저항 상태(HRS)가 된다. 이후, 양의 바이어스가 인가되면 화살표 5로 나타낸 것과 같이 셋 동작이 수행되며, 메모리 셀은 다시 저저항 상태(LRS)로 스위칭 된다. 비교예에 따른 메모리 셀에서도 전형적인 양극성 이력 특성이 나타나며, 전기적 포밍 전압(VF)은 셋 전압 VS보다 낮다.Thereafter, a reset operation is performed as indicated by
본 발명의 실시예에 따른 가변 저항체는 초기 구조로서 제 1 전극과 제 2 전극을 가로질러 경사 배향되어 결정화된 브라운밀러라이트 구조의 저항성 스위칭 층을 사용함으로써, 전기적 포밍 과정이 실질적으로 없이 양극성 특성을 갖는 가변 저항체가 제공될 수 있다. 또한, 도 6a에 도시된 여러 메모리 셀들에서 I-V 특성을 평가한 결과, 본 발명의 실시예에 따르면, 메모리 셀들간 특성 편차가 거의 없음이 확인되었다. 따라서, 본 발명의 실시예에 따르면, 전력 소모가 작고, 비휘발성 메모리 소자로 적용시 메모리 셀들간 성능 편차가 완화되고, 우수한 신뢰성을 갖는 고집적 비휘발성 메모리 소자가 제공될 수 있을 것이다.The variable resistance body according to the embodiment of the present invention uses a resistive switching layer of Brown Millerite structure crystallized by inclining and orienting across the first and second electrodes as an initial structure so that the electrical forming process is substantially free of bipolar characteristics May be provided. As a result of evaluating I-V characteristics in the various memory cells shown in FIG. 6A, it was confirmed that according to the embodiment of the present invention, there is almost no characteristic deviation between memory cells. Therefore, according to the embodiment of the present invention, it is possible to provide a highly integrated nonvolatile memory element having a small power consumption, a performance deviation between memory cells when applied to a nonvolatile memory element, and an excellent reliability.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 비휘발성 메모리 소자는 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 소자가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.The various non-volatile memory devices disclosed with reference to the drawings attached hereto may be implemented as a single memory device or may be implemented in other wafer devices in different devices such as a logic processor, May be implemented in the form of a system on chip (SOC). In addition, a wafer chip on which a non-volatile memory device is formed and another wafer chip on which a heterogeneous device is formed may be formed in a single chip form by bonding using an adhesive, soldering, or wafer bonding technique.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(500)을 도시하는 블록도이다.FIG. 7 is a block diagram illustrating a
도 7을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 비휘발성 메모리 소자(520)를 포함한다. 메모리 컨트롤러(510)는 비휘발성 메모리 소자(520)에 대해 에러정정코드를 수행할 수 있다. 메모리 컨트롤러(510)는 외부로부터의 명령어와 어드레스를 참조하여 비휘발성 메모리 소자(520)를 제어할 수 있다. 7, the
메모리 컨트롤러(510)는 호스트로부터 쓰기 요청을 수신하면, 쓰기 요청된 데이터에 대한 에러 정정 인코딩을 수행할 수 있다. 또한, 메모리 컨트롤러(510)는 상기 인코딩된 데이터를 제공된 어드레스에 대응하는 메모리 영역에 프로그램하도록 비휘발성 메모리 소자(520)를 제어할 수 있다. 또한, 메모리 컨트롤러(510)는 읽기 동작시 비휘발성 메모리 소자(520)로부터 출력된 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 상기 에러 정정 디코딩에 의해서 출력 데이터에 포함되는 에러가 정정될 수 있다. 상기 에러의 검출 및 정정을 수행하기 위하여 메모리 컨트롤러(510)는 에러 정정 블록(515)을 포함할 수 있다.When the
비휘발성 메모리 소자(520)는 메모리 셀 어레이(521) 및 페이지 버퍼(523)를 포함할 수 있다. 메모리 셀 어레이(521)는 싱글 레벨 메모리 셀 또는 2 이상의 비트의 멀티 레벨 메모리 셀의 어레이를 포함할 수 있다. 메모리 컨트롤러(510)는 프로그램 명령을 수신하면, 전술한 실시예들에 따라, 프린징 필드의 분산이 제한되어, 전하 트랩 저장층의 메모리 셀 사이의 영역에 누적되는 프로그램 전하를 감소 또는 억제할 수 있다.The
도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.8 is a block diagram illustrating a
도 8을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.Referring to FIG. 8, a
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.The
비휘발성 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 비휘발성 메모리 소자(1230)는 전술한 실시예에 따른 저항성 스위칭 층을 갖는 메모리 셀을 포함할 수 있다. 또 다른 예에서, 비휘발성 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. The
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다. 9 is a block diagram illustrating a
도 9을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 비휘발성 메모리 소자(2100)를 포함할 수 있다. 비휘발성 메모리 소자(2100)는 도 1 내지 도 6을 참조하여 개시한 가변 저항체를 포함할 수 있다. 메모리 컨트롤러(2200)는 비휘발성 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 비휘발성 메모리 소자(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 메모리 소자(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.Referring to FIG. 9, a
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 타블렛(tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.The
도 10은 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.10 is a block diagram illustrating a
도 10은 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 비휘발성 메모리(3100) 및 메모리 컨트롤러(3200)를 포함할 수 있다. 메모리 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 비휘발성 메모리(3100)를 제어할 수 있다. 비휘발성 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 또는 수직형 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.Referring to FIG. 10, a
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.The
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.FIG. 11 is a block diagram illustrating a
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 비휘발성 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.11, a
도 11에 도시된 비휘발성 메모리 소자(4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 비휘발성 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.The
본 발명에 따른 비휘발성 메모리 소자 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 소자 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.The non-volatile memory device and / or memory controller according to the present invention can be implemented using various types of packages. For example, the nonvolatile memory device and / or the memory controller according to the present invention can be used as a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers -Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, COB, Ceramic Dual In-Line Package, Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP) (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi-Chip Package (MCP), Wafer-level Fabricated Package Stack Package (WSP).
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be clear to those who have knowledge.
Claims (16)
제 2 전극; 및
상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제 1 전극 및 상기 제 2 전극과 교차할 수 있도록 8 면체 슬라브층들과 상기 8 면체 슬라브층들 사이의 4 면체 슬라브층의 적층 구조가 경사 배향된 결정면을 가지며, 상기 경사 배향된 결정면이 (100) 방향 대비 포밍 전압을 감소 또는 0이 되도록 (111) 방향으로 우선 배향된 도전성 경로를 형성하는 저항성 스위칭 층을 포함하는 가변 저항체.A first electrode;
A second electrode; And
An octahedral slab layer disposed between the first electrode and the second electrode so as to intersect the first electrode and the second electrode across the first electrode and the second electrode, The laminated structure of the tetrahedral slab layer between the layers has a sloped crystal plane, and the sloped oriented crystal plane forms a preferential oriented conductive path in the (111) direction so as to decrease or equal to the foaming voltage with respect to the (100) The variable resistor comprising a resistive switching layer.
상기 저항성 스위칭 층은, (Ba, Sr, Ca)2(Fe, Co)2O5, Ca2Al2O5, 또는 Ca2SiO4을 포함하는 가변 저항체.The method according to claim 1,
Wherein the resistive switching layer comprises (Ba, Sr, Ca) 2 (Fe, Co) 2 O 5 , Ca 2 Al 2 O 5 , or Ca 2 SiO 4 .
상기 제 1 전극 및 상기 제 2 전극 중 어느 하나는 상기 저항성 스위칭 층에 산소 이온의 공급을 위한 도전성 금속 산화물을 포함하는 가변 저항체.The method according to claim 1,
Wherein one of the first electrode and the second electrode includes a conductive metal oxide for supplying oxygen ions to the resistive switching layer.
상기 도전성 금속 산화물은 밀러 지수 (111) 방향으로 우선 배향된 가변 저항체.8. The method of claim 7,
And the conductive metal oxide is preferentially oriented in the Miller index (111) direction.
상기 제 1 전극 및 상기 제 2 전극 중 어느 하나는 페로브스카이트 결정 구조의 에피택셜 기저층을 포함하는 가변 저항체.The method according to claim 1,
Wherein one of the first electrode and the second electrode comprises an epitaxial base layer of a perovskite crystal structure.
상기 메모리 셀은,
상기 제 1 도전성 라인에 결합된 제 1 전극;
상기 제 2 도전성 라인에 결합된 제 2 전극; 및
상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제 1 전극 및 상기 제 2 전극과 교차할 수 있도록 8 면체 슬라브층들과 상기 8 면체 슬라브층들 사이의 4 면체 슬라브층의 적층 구조가 경사 배향된 결정면을 가지며, 상기 경사 배향된 결정면이 (100) 방향 대비 포밍 전압을 감소 또는 0이 되도록 (111) 방향으로 우선 배향된 도전성 경로를 형성하는 저항성 스위칭 층을 포함하는 비휘발성 메모리 소자.A non-volatile memory device comprising a first conductive line, a second conductive line, and an array of memory cells between the first conductive line and the second conductive line,
The memory cell includes:
A first electrode coupled to the first conductive line;
A second electrode coupled to the second conductive line; And
An octahedral slab layer disposed between the first electrode and the second electrode so as to intersect the first electrode and the second electrode across the first electrode and the second electrode, The laminated structure of the tetrahedral slab layer between the layers has a sloped crystal plane, and the sloped oriented crystal plane forms a preferential oriented conductive path in the (111) direction so as to decrease or equal to the foaming voltage with respect to the (100) Wherein the non-volatile memory element comprises a resistive switching layer.
상기 제 1 전극 상에 초기 구조로서 경사 배향되어 결정화된 브라운밀러라이트 구조를 갖는 저항성 스위칭 층을 형성하는 단계; 및
상기 저항성 스위칭 층 상에 제 2 전극을 형성하는 단계를 포함하며,
상기 저항성 스위칭 층은, 상기 제 1 전극과 상기 제 2 전극을 가로질러 상기 제 1 전극 및 상기 제 2 전극과 교차할 수 있도록 8 면체 슬라브층들과 상기 8 면체 슬라브층들 사이의 4 면체 슬라브층의 적층 구조가 경사 배향된 결정면을 가지며, 상기 경사 배향된 결정면이 (100) 방향 대비 포밍 전압을 감소 또는 0이 되도록 (111) 방향으로 우선 배향된 도전성 경로를 형성하는 가변 저항체의 제조 방법.Forming a first electrode;
Forming a resistive switching layer having a brown millerite structure which is oriented in an oblique orientation on the first electrode and crystallized; And
And forming a second electrode on the resistive switching layer,
The resistive switching layer may include an octahedral slab layer and a tetrahedral slab layer between the octahedral slab layers so as to intersect the first electrode and the second electrode across the first electrode and the second electrode. Wherein the laminated structure of the variable resistance body has an inclined crystal plane, and the inclined oriented crystal plane forms a conductive path preferentially oriented in the (111) direction so as to decrease or equal to the (100) direction forming voltage.
제 1 전극을 형성하는 단계 이전에, 페로브스카이트 결정 구조의 비도전성 에피택셜 기저층을 형성하는 단계를 더 포함하는 가변 저항체의 제조 방법.14. The method of claim 13,
Forming a non-conductive epitaxial base layer of a perovskite crystal structure, prior to the step of forming the first electrode.
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