KR101928307B1 - 반도체 발광 소자 및 이의 제조방법 - Google Patents
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Abstract
본 개시는, 반도체 발광 소자의 제조 방법에 있어서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층 사이에 절연 영역을 형성하여 제1 발광영역을 갖는 제1 발광부와 제2 발광영역을 갖는 제2 발광부로 분리하는 단계; 절연 영역 및 제2 반도체층의 적어도 일부분에 빛흡수 방지막을 형성하는 단계; 활성층 및 나머지 제2 반도체층의 일부를 메사 식각하여 빛흡수 방지막을 덮도록 투광성 도전막을 형성하는 단계; 이웃하는 제1 및 제2 발광부들을 전기적을 연결하는 연결 전극을 형성하는 단계; 복수의 반도체층 및 연결전극을 덮도록 반사층을 형성하는 단계; 그리고 반사층 위에 형성되어 복수의 반도체층과 전기적으로 연결되는 전극부를 형성하는 단계;를 포함하는 반도체 발광소자의 제조 방법에 관한 것이다.
Description
본 개시(Disclosure)는 전체적으로 반도체 발광소자 및 이의 제조방법에 관한 것으로, 특히 광 추출 효율을 향상시킨 반도체 발광소자 및 이의 제조방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art). 또한 본 명세서에서 상측/하측, 위/아래 등과 같은 방향 표시는 도면을 기준으로 한다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면이다. 3족 질화물 반도체 발광소자는 기판(10; 예; 사파이어 기판), 기판(10) 위에 성장되는 버퍼층(20), 버퍼층(20) 위에 성장되는 n형 3족 질화물 반도체층(30), n형 3족 질화물 반도체층(30) 위에 성장되는 활성층(40), 활성층(40) 위에 성장되는 p형 3족 질화물 반도체층(50), p형 3족 질화물 반도체층(50) 위에 형성되는 전류확산 전도막(60), 전류확산 전도막(60) 위에 형성되는 p측 본딩 패드(70), p형 3족 질화물 반도체층(50)과 활성층(40)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(30) 위에 형성되는 n측 본딩 패드(80), 그리고 보호막(90)을 포함한다.
버퍼층(20)은 기판(10)과 n형 3족 질화물 반도체층(30) 사이의 격자 상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 3족 질화물 반도체층(30)의 성장에 앞서 도핑되지 않는 GaN층이 성장되며, 이는 버퍼층(20)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(30)의 일부로 보아도 좋다.
전류확산 전도막(60)은 p형 3족 질화물 반도체층(50) 전체로 전류가 잘 공급되도록 하기 위해 구비된다. 전류확산 전도막(60)은 p형 3족 질화물 반도체층(50)의 거의 전면에 걸쳐서 형성되며, 예를 들어, ITO, ZnO 또는 Ni 및 Au를 사용하여 투광성 전도막으로 형성되거나, Ag를 사용하여 반사형 전도막으로 형성될 수 있다.
p측 본딩 패드(70)와 n측 본딩 패드(80)는 전류의 공급과 외부로의 와이어 본딩을 위한 메탈 전극으로서, 예를 들어, 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐, 몰리브덴으로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 조합을 사용하여 형성될 수 있다.
보호막(90)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
도 2는 미국 등록특허공보 제6,547,249호에 개시된 직렬연결된 LED(A,B)의 일 예를 나타내는 도면이다. 여러 가지 장점 때문에 도 2에 도시된 것과 같이 복수의 LED(A,B)가 직렬연결되어 사용된다. 예를 들어, 복수의 LED(A,B)를 직렬연결하면 외부 회로와 와이어 연결의 개수가 감소하며, 와이어로 인한 광흡수 손실이 감소된다. 또한, 직렬연결된 LED(A,B) 전체의 동작전압이 상승하기 때문에 전원 공급 회로가 보다 단순화될 수 있다. 단일 기판 위에 복수의 LED(A,B)가 직렬로 연결되는 경우, 개별적인 반도체 발광소자를 직렬로 연결하는 것과 비교했을 때, 점유하는 면적이 작아 설치 밀도를 향상시킬 수 있고, 따라서, 반도체 발광소자를 포함하는 조명 장치 등을 구성할 때 소형화가 가능하다.
한편, 복수의 LED(A,B)를 직렬연결하기 위해서 인터커넥터(34)를 증착하여 이웃한 LED(A,B)의 p측 전극(32)과 n측 전극(32)을 연결한다. 그러나 복수의 LED (A,B)를 전기적으로 절연하는 분리(isolation) 공정에서 사파이어 기판(20)이 노출되도록 복수의 반도체층을 식각해야 하는데, 그 식각 깊이가 깊어서 시간이 오래 걸리고 단차가 크기 때문에 인터커넥터(34)를 형성하기가 어렵다. 절연체(30)를 사용하여 도 2에 도시된 것과 같이 인터커넥터(34)를 완만한 경사를 이루도록 형성하는 경우 LED(A,B)들 사이 간격이 증가하여 집적도 향상에 문제가 있다.
도 3은 미국 등록특허공보 제6,547,249호에 개시된 직렬연결된 LED의 다른 예를 나타내는 도면이다. 복수의 LED(A,B)를 절연(isolation)하는 다른 방법으로 복수의 LED(A,B) 사이의 하부 반도체층(22; 예를 들어, n형 질화물 반도체층)을 식각하지 않고 이온 주입(ion implantation)을 하여 복수의 LED(A,B) 사이를 절연하면 인터커넥터(34)의 단차가 감소된다. 그러나 하부 반도체층(22)에 깊게 이온 주입하는 것이 어렵고 공정 시간이 길어서 문제가 된다.
도 4는 미국 등록특허공보 제7,417,259호에 개시된 엘이디 어레이의 예를 나타내는 도면으로서, 고전압(high drive voltage), 저전류 구동을 위해 절연기판 위에 2차원 배열된 엘이디 어레이가 형성되어 있다. 절연기판은 사파이어모노리식(monolithically) 기판이 사용되었고, 기판 위에 2개의 엘이디 어레이가 역방향으로 병렬연결되어 있다. 따라서, AC 전원이 직접 구동전원으로 사용될 수 있다.
도 5는 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 위에 성장되는 n형 반도체층(300), n형 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 반도체층(500), p형 반도체층(500) 위에 형성되는 반사막으로 기능하는 전극(901,902,903) 그리고 식각되어 노출된 n형 반도체층(300) 위에 형성되는 n측 본딩 패드(800)를 포함한다.
이러한 구조의 칩, 즉 기판(100)의 일 측에 전극(901,902,903) 및 전극(800) 모두가 형성되어 있고, 전극(901,902,903)이 반사막으로 기능하는 형태의 칩을 플립 칩(filp chip)이라 한다. 전극(901,902,903)은 반사율이 높은 전극(901; 예: Ag), 본딩을 위한 전극(903; 예: Au) 그리고 전극(901) 물질과 전극(903) 물질 사이의 확산을 방지하는 전극(902; 예: Ni)으로 이루어진다. 이러한 금속 반사막 구조는 반사율이 높고, 전류 확산에 이점을 가지지만, 금속에 의한 빛흡수라는 단점을 가진다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광 소자의 제조 방법에 있어서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층 사이에 절연 영역을 형성하여 제1 발광영역을 갖는 제1 발광부와 제2 발광영역을 갖는 제2 발광부로 분리하는 단계; 절연 영역 및 제2 반도체층의 적어도 일부분에 빛흡수 방지막을 형성하는 단계; 활성층 및 나머지 제2 반도체층의 일부를 메사 식각하여 빛흡수 방지막을 덮도록 투광성 도전막을 형성하는 단계; 이웃하는 제1 및 제2 발광부들을 전기적을 연결하는 연결 전극을 형성하는 단계; 복수의 반도체층 및 연결전극을 덮도록 반사층을 형성하는 단계; 그리고 반사층 위에 형성되어 복수의 반도체층과 전기적으로 연결되는 전극부를 형성하는 단계;를 포함하는 반도체 발광소자의 제조 방법이 제공된다.
본 개시에 따른 다른 일 태양에 의하면(According to another aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층을 구비하는 제1 및 제2 발광부; 이웃하는 제1 및 제2 발광부들을 전기적으로 연결하는 연결 전극; 그리고 제2 발광부의 제2 반도체층에 전류를 공급하는 투광성 도전막;을 포함하고, 투광성 도전막은 제1 발광부와 이웃하는 제2 발광부의 측면에서, 연결 전극 아래에 위치하며 연결 전극과 접촉되는 반도체 발광소자가 제공된다.
이에 대하여 '발명을 실시하기 위한 구체적인 내용'의 후단에 기술한다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 미국 특허 제6,547,249호에 개시된 직렬연결된 LED의 일 예를 나타내는 도면,
도 3은 미국 특허 제6,547,249호에 개시된 직렬연결된 LED의 다른 예를 나타내는 도면,
도 4는 미국 등록특허공보 제7,417,259호에 개시된 엘이디 어레이의 일 예를 나타내는 도면,
도 5는 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면,
도 6은 본 개시에 따른 반도체 발광소자의 일 예를 보여주는 도면,
도 7은 본 개시에 따른 반도체 발광소자에 구비된 투광성 도전막의 형성 구조에 대한 장점을 설명하기 위한 도면,
도 8은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 보여주는 도면.
도 2는 미국 특허 제6,547,249호에 개시된 직렬연결된 LED의 일 예를 나타내는 도면,
도 3은 미국 특허 제6,547,249호에 개시된 직렬연결된 LED의 다른 예를 나타내는 도면,
도 4는 미국 등록특허공보 제7,417,259호에 개시된 엘이디 어레이의 일 예를 나타내는 도면,
도 5는 미국 등록특허공보 제7,262,436호에 개시된 반도체 발광소자의 일 예를 나타내는 도면,
도 6은 본 개시에 따른 반도체 발광소자의 일 예를 보여주는 도면,
도 7은 본 개시에 따른 반도체 발광소자에 구비된 투광성 도전막의 형성 구조에 대한 장점을 설명하기 위한 도면,
도 8은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 보여주는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 6은 본 개시에 따른 반도체 발광소자의 일 예를 보여주는 도면으로서, 도 6(a)는 평면도 상에서 본 반도체 발광소자를 나타내는 도면이고, 도 6(b)는 도 6(a)의 A-A선을 따라 절단한 단면의 일 예를 설명하기 위한 도면이다.
반도체 발광소자는 기판(10), 제1 발광부(101), 제2 발광부(102), 제3 발광부(103), 제4 발광부(104), 연결부(90), 반사층(95), 제1 전극부(70) 및 제2 전극부(80)를 포함한다.
본 개시에서, 반도체 발광소자는 발광 영역(11)과 절연 영역(12)을 포함하며, 발광 영역(11)과 절연 영역(12)은 서로 교대로 복수개로 구비되는 것이 바람직하다. 예를 들어, 제1 발광부(101), 제2 발광부(102), 제3 발광부(103) 및 제4 발광부(104)는 발광 영역(11)에 위치하고, 제1 발광부(101), 제2 발광부(102), 제3 발광부(103) 및 제4 발광부(104)가 위치한 발광 영역(11) 사이에는 절연 영역(12)이 위치한다. 제1 내지 제4 발광부(101, 102, 103, 104)는 직렬로 배열되어 있지만, 이에 한정되지 않고 병렬로 배열될 수도 있다. 여기서 제1 내지 제4 발광부(101, 102, 103, 104)은 기판(10)을 공유하도록 동일한 기판(10) 위에 위치한다.
발광 영역(11)에 위치하는 제1 발광부(101), 제2 발광부(102), 제3 발광부(103) 및 제4 발광부(104)는 각각 제1 반도체층(30), 활성층(40) 및 제2 반도체층(50)이 기판(10) 위에 순차로 적층된 복수의 반도체층(30, 40, 50), 빛흡수 방지막(45) 및 투광성 도전막(60)을 포함한다. 이하, 3족 질화물 반도체 발광소자를 예로 하여 설명한다.
기판(10)으로 주로 사파이어, SiC, Si, GaN 등이 이용되며, 기판(10)은 최종적으로 제거될 수 있다.
복수의 반도체층(30, 40, 50)은 기판(10) 위에 형성된 제1 반도체층(30) 활성층(40) 및 제2 반도체층(50)을 포함한다. 제1 반도체층(30)과 제2 반도체층(50)은 그 위치가 바뀔 수 있으며, 3족 질화물 반도체 발광소자에 있어서 주로 GaN으로 이루어진다.
제1 반도체층(30)은 제1 도전성을 가지며, 제2 반도체층(50)은 제1 도전성과 다른 제2 도전성을 가진다. 본 개시에서는 제1 반도체층(30)은 n형 질화물 반도체층(30; 예를 들어, n형 GaN층)으로, 제2 반도체층(50)은 p형 질화물 반도체층(50; 예를 들어, p형 GaN층)으로 예를 들어 설명한다.
활성층(40; 예: InGaN/(In)GaN 다중양자우물구조)은 제1 반도체층(30)과 제2 반도체층(50) 사이에 형성되며, 빛이 발생한다. 복수의 반도체층(30, 40, 50) 각각은 다층으로 이루어질 수 있다. 또한, 기판(10)과 제1 반도체층(30) 사이에 버퍼층(미도시)이 형성될 수 있지만, 이에 한정하지 않고 생략될 수 있다.
활성층(40) 및 제2 반도체층(50)은 메사 식각되어 제1 반도체층(30)의 일부가 노출된다. 메사 식각의 순서는 변경될 수 있으며, 본 개시에서는 빛흡수 방지막(45) 및 투광성 도전막(60)이 형성된 이후에 활성층(40) 및 제2 반도체층(50)이 메사 식각된다. 메사 식각의 순서가 변경되어 발생되는 효과에 대해서는 후술한다.
빛흡수 방지막(45)은 제2 전극부(80)에 대응하여 제2 반도체층(50) 상면 및 절연 영역(12)에 형성된다. 빛흡수 방지막(45)은 활성층(40)에서 발생된 빛의 일부 또는 전부를 반사하여 투광성 도전막(60)에서의 빛 흡수를 방지한다. 또한 빛흡수 방지막(45)은 제2 전극부(80)의 바로 아래로 전류가 흐르지 못하도록 하는 기능(current blocking)을 가질 수 있다. 빛흡수 방지막(45)은 생략될 수 있다.
빛흡수 방지막(45)은 제2 반도체층(50)보다 굴절률이 낮은 투광성 물질로 된 단일층(예: SiO2), 다층막(예: SiO2/TiO2/SiO2), 분포 브래그 리플렉터, 단일층과 분포 브래그 리플렉터의 결합 등으로 이루어질 수 있다. 또한 빛흡수 방지막(45)은 비도전성 물질(예: SiOx, TiOx와 같은 유전체 막)로 이루어질 수 있다.
투광성 도전막(60)은 제2 반도체층(50)의 전체면으로 전류가 잘 공급되기 위해 전류 확산 기능을 수행하여 빛의 균일성을 향상시키기 위해 구비되며, 빛흡수 방지막(45)을 덮도록 형성된다. 투광성 도전막(60)이 너무 얇게 형성되는 경우 전류 확산에 불리하여 구동 전압이 높아지고, 너무 두껍게 형성되는 경우 빛흡수로 인해 광추출 효율이 감소될 수 있다. 예를 들어, 투광성 도전막(160)은 ITO, ZnO 또는 Ni 및 Au를 사용하여 투광성 도전막으로 형성되거나, 이와 달리 Ag를 사용하여 반사형 도전막으로도 형성될 수 있다.
본 개시에서, 투광성 도전막(60)은 빛흡수 방지막(45)이 형성된 제2 반도체층(50) 상면 및 절연 영역(12)에 형성된다. 특히, 제2 반도체층(50)이 p형 GaN으로 이루어지는 경우 전류 확산 능력이 떨어지므로, 투광성 도전막(60)이 형성되는 것이 바람직하다. 예를 들어, 도 7(a)를 참고하면 제2 전극(83)으로부터 전류가 확산될 때 제2 반도체층(50) 위에 빛흡수 방지막(45)이 형성되어 있으므로, 빛흡수 방지막(45)을 피해 제2 반도체층(50)으로 전류가 원활히 확산될 수 있도록 빛흡수 방지막(45) 위에 투광성 도전막(60)이 위치하는 것이 바람직하다.
한편, 복수의 발광부가 직렬로 연결된 경우, 이웃하는 발광부의 제1 반도체층(30)에서 이웃하는 발광부의 제2 반도체층(50)으로 전류가 전송될 때, 도 7(b)에 도시된 바와 같이, 투광성 도전막(60)이 제2 반도체층(50) 위 형성된 빛흡수 방지막(45)에만 형성되기 때문에 절연 영역(12)에서 전류의 끊김 또는 전송 경로의 축소에 의해 전류의 흐름 및 전류 확산이 원활하지 못해 제1 반도체층(30)에서 제2 반도체층(50)으로 전류가 일정하게 전송되지 못하는 경우가 있을 수 있다. 전류가 균일하게 공급되지 못하여 동작전압이 상승되어 전류의 흐름이 원활하지 않다. 더욱이, 이런 경우 장시간 작동하면, 반도체 발광소자의 손상이나 내구성이 좋지 않게 된다.
이에, 본 개시에서는 도 7(c)에 도시된 바와 같이, 투광성 도전막(60)이 절연 영역(12)에 형성됨으로써, 이웃하는 발광부의 제1 반도체층(30)에서 이웃하는 발광부의 제2 반도체층(50)으로 전류가 전송되는 경우, 투광성 도전막(60)에 의해 이웃하는 발광부의 측면에서 확산된 전류가 이웃하는 발광부로 확산되어 공급됨으로써, 전류 확산이 원활하게 이루어져 전류가 균일하게 공급된다. 이에 따라, 동작전압이 상승되는 것을 방지하여 전류의 흐름이 좋아져 광 추출 효율이 더욱 향상될 수 있다.
연결부(90)는 서로 마주하는 발광부들을 전기적으로 연결한다. 연결부(90)의 일측 끝단은 제2 반도체층(50)과 전기적으로 연통되고, 타측 끝단은 제2 반도체층(50)과 활성층(40)이 식각되어 노출된 제1 반도체층(30)과 전기적으로 연통된다. 따라서, 제1 내지 제4 발광부(101, 102, 103, 104)는 연결부(90)에 의해 직렬 연결되며, 하나의 발광부보다 High-Voltage로 구동된다.
구체적으로, 연결부(90)는 제1 발광부(101)의 제2 반도체층(50)과 제2 발광부(102)의 제1 반도체층(30)을 전기적으로 연결하는 제1 연결전극(91)과, 제2 발광부의 제2 반도체층(50)과 제3 발광부(103)의 제1 반도체층(30)을 전기적으로 연결하는 제2 연결전극(92)과, 제2 발광부(101)의 제2 반도체층(50)과 제4 발광부(104)의 제1 반도체층(30)을 전기적으로 연결하는 제3 연결전극(93)을 포함한다. 본 개시에서, 연결부(90)는 절연 영역(12)에 형성된 투광성 도전막(60) 및 제2 반도체층(50) 위에 형성된 빛흡수 방지막(45) 위에 형성된 투광성 도전막(60)을 덮도록 형성된다.
반사층(95)은 활성층(40)에서 생성된 빛을 제1 반도체층(30) 측으로 반사하도록 제1 내지 제4 발광부(101, 102, 103, 104) 및 연결부(90)를 덮도록 형성되며, 유전체로 형성될 수 있다.
본 예에서, 반사층(95)은 절연성을 가지며, 반사층(95)을 관통하는 전기적연결(an electrical connection)(72, 82)에 의해 복수의 반도체층(30, 40, 50)과 전기적으로 연통되는 플립칩(flip chip)이다.
예를 들어, 반사층(95)은 금속 반사막에 의한 빛흡수 감소를 위해 적어도 반사층(95)의 빛을 반사하는 측은 절연성 물질로 형성되며, 바람직하게는 DBR(Distributed Bragg Reflector) 또는 ODR(Omni-Directional Reflector)을 포함하는 다층 구조일 수 있다. 여기서 절연성이라는 의미는, 반사층(95)이 전기적 도통의 수단으로 사용되지 않는다는 의미이며, 반드시 반사층(95) 전체가 비도전성 물질로만 이루어져야 한다는 의미는 아니다.
제1 전극부(70)는 제1 발광부(101)에 대응하여 반사층(95) 위에 형성되고, 제2 전극부(80)는 제4 발광부(104)에 대응하여 반사층(95) 위에 형성되며, 제1 전극부(70)와 제2 전극부(80) 사이에는 금속층이 위치하지 않는다. 본 개시에서, 제2 및 제3 발광부(102, 103)의 일부분 위에 금속층이 위치하지 않는 것으로 도시하였으나, 이에 한정하지 않고, 제2 발광부(102)의 위에만 또는 제3 발광부(103)의 위에만 또는 제2 및 제3 발광부(102, 103)의 전체 위에 또는 제2 발광부(102)의 일부분 위에 및 제3 발광부(103)의 전체 위에 또는 제2 발광부(102)의 전체 위에 및 제3 발광부(103)의 일부분 위에 금속층이 위치하지 않을 수 있다. 즉, 제1 전극부(70) 및 제2 전극부(80)는 복수의 발광부가 구비되면, 복수의 발광부 중 양쪽 끝단에 위치하는 발광부 위에만 형성된다.
본 개시에서, 제1 상부 전극(73)과 제2 상부 전극(83)은 약 200㎛ 거리(D)만큼 떨어져 위치하는 것이 바람직하다.
제1 전극부(70)는 제1 발광부(101)의 제1 반도체층(30)과 전기적으로 연결되며, 전자와 정공 중 하나를 공급하고, 제2 전극부(80)는 제4 발광부(104)의 제2 반도체층(50)과 전기적으로 연결되며, 전자와 정공 중 나머지 하나를 공급한다.
제1 전극부(70)는 제1 오믹 전극(71), 제1 전기적연결(72) 및 제1 상부 전극(73)을 포함한다.
제1 상부 전극(73)은 반사층(95) 위에 구비되며, 제1 도전성을 가지며, 본 개시에서는 n-type으로 기재하였지만, 이에 한정되지 않는다.
제1 오믹 전극(71)은 하부 전극으로서, 제1 반도체층(30)과 전기적으로 연결되며, 제1 반도체층(30)과 접촉할 수 있다.
제1 전기적연결(72)은 반사층(95)을 관통하여 제1 오믹 전극(71)과 제1 상부 전극(73)을 연결한다.
제2 전극부(80)는 제2 오믹 전극(81), 제2 전기적연결(82) 및 제2 상부 전극(83)을 포함한다.
제2 상부 전극(83)은 반사층(95) 위에 구비되며, 제2 도전성을 가지며, 본 개시에서는 p-type으로 기재하였지만, 이에 한정되지 않는다.
제2 오믹 전극(81)은 하부 전극으로서, 제2 반도체층(50)과 전기적으로 연결되며, 제2 반도체층(50)과 접촉할 수 있다. 제2 오믹 전극(81)은 투광성 도전막(60)과 제2 전기적연결(82) 사이의 접촉 저항 감소와 안정적 전기적 연결을 위해 형성되며, 생략할 수도 있다.
제2 전기적연결(82)은 반사층(95)을 관통하여 제2 오믹 전극(81)과 제2 상부 전극(83)을 연결한다.
제1 전극(73) 및 제2 전극(83)은 외부 전극과의 전기적연결용 전극으로서, 외부 전극과 유테틱 본딩되거나, 솔더링되거나 또는 와이어 본딩도 가능하다. 외부 전극은 서브마운트에 구비된 도통부, 패키지의 리드 프레임, PCB에 형성된 전기 패턴 등일 수 있으며, 반도체 발광소자와 독립적으로 구비된 도선이라면 그 형태에 특별한 제한이 있는 것은 아니다. 제1 전극(73) 및 제2 전극(83)은 어느 정도 면적을 가지도록 형성되어 있어서 방열 통로가 된다.
앞서 살펴본 바와 같이, 제1 발광부(101)에 대응하여 반사층(95) 위에 위치하는 제1 상부 전극(73)과 제4 발광부(104)에 대응하여 반사층(95) 위에 위치하는 제2 상부 전극(83) 사이의 반사층(95) 위에는 금속층이 위치하지 않는다.
제1 상부 전극(73)과 제2 상부 전극(83) 사이에 금속층이 위치하지 않음으로써, 반사층(95) 면적에 대한 제1 상부 전극(73) 및 제2 상부 전극(83)의 비율을 감소 시킬 수 있다. 이에 따라, 반사층(95) 위에 형성된 금속층에 의한 광흡수 손실이 감소되어 휘도가 향상될 수 있다.
본 개시에서, 제1 상부 전극(73)과 제2 상부 전극(83)은 약 200㎛ 거리(D)만큼 떨어져 위치하는 것이 바람직하다.
도 8은 본 개시에 따른 반도체 발광소자의 제조 방법의 일 예를 보여주는 도면이다.
반도체 발광소자의 제조 방법에 있어서, 도 8(a)를 참고하면, 우선 기판(110) 위에 제1 반도체층(130), 활성층(140) 및 제2 반도체층(150)을 순차적으로 형성한 후, 기판(110)이 노출되도록 아이솔레이션(isolation) 공정을 수행하여 절연 영역(112)을 형성하여 기판(110) 위에 위치하는 복수의 반도체층(130, 140, 150)을 복수의 발광 영역(111)으로 분리한다. 복수의 반도체층(130, 140, 150)을 아이솔레이션하여 절연 영역(112)을 형성하는 공정은 공지된 기술로서 당업자에게 잘 알려져 있다. 예를 들어, 도시하지 않았지만, 복수의 반도체층(130, 140, 150) 위에 절연 영역(112)에 대응되는 부분이 노출된 패턴을 갖는 포토레지스트를 형성한 후, 포토레지스트 패턴에 따라 기판(110)을 제외한 복수의 반도체층(130, 140, 150)을 식각한 후, 포토레지스트를 제거한다. 이때, 포토레지스트를 발광 영역(111) 및 절연 영역(112)에 대응하도록 정해진 패턴으로 노광하는 단계들이 선행된다.
본 개시에서, 복수의 발광 영역(111)은 3개의 절연 영역(112)에 의해 4개의 발광부(1010, 1020, 1030, 1040)를 갖도록 도시하였지만, 이에 한정하는 것은 아니다.
다음으로, 도 8(b)를 참고하면, 제2 반도체층(150) 및 절연 영역(112)에 빛흡수 방지막(145)을 형성한다. 도시하지 않았지만, SiO2로 이루어진 빛흡수 방지막(145)을 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition), sputtering, E-beam evaporation, thermal evaportation 등을 이용하여 발광 영역(111) 및 절연 영역(112)으로 분리된 복수의 발광부(1010, 1020, 1030, 1040)의 상면 전체면에 증착한 후, 제2 반도체층(150) 및 절연 영역(112)의 일부분이 노출된 패턴을 갖는 포토레지스트를 배치한 후, 포토레지스트 패턴에 따라 노출된 빛흡수 방지막(145)을 식각한 후, 포토레지스트를 제거한다. 포토레지스트 패턴에 따라 제1 발광부(1010)의 제2 반도체층(150) 및 제1 발광부(1010)와 접촉되는 절연 영역(112), 제2 발광부(1020)의 제2 반도체층(150) 및 제2 발광부(1020)와 접촉되는 절연 영역(112), 제3 발광부(1030)의 제2 반도체층(150) 및 제3 발광부(1030)와 접촉되는 절연 영역(112), 그리고 제2 상부 전극(183)에 대응하는 제4 발광부(1040)의 제2 반도체층(150)에 빛흡수 방지막(145)이 형성된다. 여기서, 빛흡수 방지막(145)은 2 반도체층(150)의 일부분에만 형성되는 것이 바람직하다.
다음으로, 도 8(c)를 참고하면, 메사 식각하여 빛흡수 방지막(145)이 형성된 제2 반도체층(150) 상면 및 절연 영역(112)에 투광성 도전막(160)을 형성한다.
구체적으로, 스퍼터링(Sputtering)법, 전자빔 증작법(E-beam Evaporation), 열증착법 등을 사용하여 투광성 도전막(160)을 발광 영역(111) 및 절연 영역(112)에 증착한 후, 메사 식각될 부분이 노출된 패턴을 갖는 포토레지스트를 형성한 후, 포토레지스트 패턴에 따라 투광성 도전막(160)을 식각한 후, 포토레지스트를 제거한다. 포토레지스트 패턴에 따라 제1 내지 제4 발광부(1010, 1020, 1030, 1040)의 제1 반도체층(130)의 일부분이 노출되고, 노출된 제1 반도체층(130)을 제외한 제2 반도체층(150) 및 빛흡수 방지막(145) 위에 투광성 도전막(160)이 형성된다. 이때, 제1 반도체층(130)의 일부분을 노출시키기 위해 복수의 반도체층(130, 140, 150)을 제거하는 방법으로 건식식각 방법, 예를 들어 ICP(Inductively Coupled Plasma)이 사용될 수 있다.
다음으로, 도 8(d)를 참고하면, 서로 마주하는 제1 내지 제4 발광부(1010, 1020, 1030, 1040)가 전기적으로 연결되도록 연결부(190)와 제1 및 제2 하부 전극(171, 181)을 형성한다. 연결부(190)와 제1 및 제2 하부 전극(171, 181)에 대응되는 부분이 노출된 포토레지스트를 배치한 후, 포토레지스트 위에 금속성 물질을 증착한 후, 포토레지스트와 포토레지스트의 상면에 형성된 금속성 물질을 동시에 제거한다. 포토레지스트 패턴에 따라 제1 발광부(1010)의 제1 반도체층(130)위에 제1 하부 전극(171)과, 제1 발광부(1010)의 제2 반도체층(150)과 제2 발광부(1020)의 제1 반도체층(130)을 전기적으로 연결하는 제1 연결 전극(191)과, 제2 발광부(1020)의 제2 반도체층(150)과 제3 발광부(1030)의 제1 반도체층(130)을 전기적으로 연결하는 제2 연결 전극(192)과, 제3 발광부(1030)의 제2 반도체층(150)과 제4 발광부(1040)의 제1 반도체층(130)을 전기적으로 연결하는 제3 연결 전극(193)과, 제4 발광부의 제2 반도체층(150) 위에 제2 하부 전극(81)을 형성한다.
다음으로, 도 8(e)를 참고하면, 제1 내지 제4 발광부(1010, 1020, 1030, 1040)와, 연결부(190)와 제1 및 제2 하부 전극(171, 181)을 덮도록 반사층(195)을 형성한다. 반사층(195)은 스퍼터링(Sputtering)법, 전자빔 증작법(E-beam Evaporation), 열증착법 등의 방법을 이용하여 형성되는 것이 바람직하다.
다음으로, 도 8(f)를 참고하면, 제1 하부 전극(171)과 전기적으로 연결되는 제1 상부 전극(173)과 제2 하부 전극(181)과 전기적으로 연결되는 제2 상부 전극(183)을 반사층(195) 위에 형성한다. 제1 상부 전극(173)은 반사층(195)을 관통하는 제1 전기적 연결(172)에 의해 제1 하부 전극(171)과 연결되고, 제2 상부 전극(183)은 반사층(195)을 관통하는 제2 전기적 연결(182)에 의해 제2 하부 전극(181)과 연결된다. 제1 및 제2 상부 전극(173, 183)은 스퍼터링(Sputtering)법, 전자빔 증작법(Ebeam Evaporation), 열증착법 등의 방법을 이용하여 형성될 수 있다.
구체적으로, 제1 및 제2 하부 전극(171, 181)에 대응하는 부분이 노출된 패턴을 갖는 포토레지스트를 반사층(195) 위에 형성한 후, 포토레지스트 패턴에 따라 응하여 노출된 패턴을 갖는 반사층(195)을 식각한다. 이에 따라, 제1 및 제2 하부 전극(171, 181)이 반사층(195)으로부터 노출된다.
다음, 제1 및 제2 상부 전극(173, 183)에 대응되는 부분이 노출된 패턴을 갖는 포토레지스트를 반사층(195) 위에 형성한 후, 전자빔 증착법을 이용하여 도전성 물질을 형성하여 제1 및 제2 전기적 연결(172, 182)과 제1 및 제2 상부 전극(173, 183)을 동시에 형성한 후, 포토레지스트를 제거한다.
일반적으로, 복수의 반도체층을 형성한 후, 메사 형태로 제2 반도체층 및 활성층을 식각하여 제1 반도체층을 노출한 후, 복수의 발광부를 전기적으로 분리한 후, 제2 반도체층 위에 빛흡수 방지막 및 빛흡수 방지막을 감싸도록 투광성 도전막을 형성하였다. 메사 식각이 선행된 후, 절연 영역, 빛흡수 방지막, 투광성 도전막이 순차적으로 형성되므로, 절연 영역에 빛흡수 방지막 및 투광성 도전막이 형성되지 않아 절연 영역에서 전류의 끊김 또는 전송 경로의 축소에 의해 전류의 흐름이 원활하지 못해 제1 반도체층에서 제2 반도체층으로 전류가 일정하게 전송되지 못하는 경우가 있을 수 있었다.
이와 달리, 본 개시에서는 같이 절연 영역(112)을 먼저 형성한 후, 빛흡수 방지막(145)을 형성하고, 투광성 도전막(160) 형성시 메사 식각을 동시에 진행함으로써, 절연 영역(112)에 빛흡수 방지막(145) 및 투광성 도전막(160)이 형성된다. 이에 따라, 이웃하는 발광부의 제1 반도체층(130)에서 이웃하는 발광부의 제2 반도체층(150)으로 전류가 전송되는 경우, 투광성 도전막(160)에 의해 이웃하는 발광부의 측면에서 확산된 전류가 이웃하는 발광부로 확산되어 공금됨으로써, 전류가 균일하게 공급되어 동작전압이 상승되는 것을 방지하여 전류의 흐름이 좋아진다.
(1) 반도체 발광 소자의 제조 방법에 있어서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층 사이에 절연 영역을 형성하여 제1 발광영역을 갖는 제1 발광부와 제2 발광영역을 갖는 제2 발광부로 분리하는 단계; 절연 영역 및 제2 반도체층의 적어도 일부분에 빛흡수 방지막을 형성하는 단계; 활성층 및 나머지 제2 반도체층의 일부를 메사 식각하여 빛흡수 방지막을 덮도록 투광성 도전막을 형성하는 단계; 이웃하는 제1 및 제2 발광부들을 전기적을 연결하는 연결 전극을 형성하는 단계; 복수의 반도체층 및 연결전극을 덮도록 반사층을 형성하는 단계; 그리고 반사층 위에 형성되어 복수의 반도체층과 전기적으로 연결되는 전극부를 형성하는 단계;를 포함하는 반도체 발광소자의 제조 방법.
(2) 제1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고,
제1 내지 제4 발광부는 직렬로 배열되어 위치하는 반도체 발광소자의 제조 방법.
(3) 1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고, 제3 발광부 또는 제4 발광부 중 적어도 하나의 발광부 위에 금속층이 위치하지 않는 반도체 발광소자의 제조 방법.
(4) 제1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고, 전극부는, 제1 발광부의 제1 반도체층과 전기적으로 연결되며, 전자와 정공 중 하나를 공급하는 제1 전극부; 및 제2 발광부의 제2 반도체층과 전기적으로 연결되며, 전자와 정공 중 나머지 하나를 공급하는 제2 전극부;를 포함하며, 제1 전극부와 제2 전극부 사이에는 금속층이 없는 반도체 발광소자의 제조 방법.
(5) 제1 전극부와 제2 전극부 사이의 거리는 200㎛인 반도체 발광소자의 제조 방법.
(6) 제1 전극부 및 제2 전극부는, 제1 및 제2 반도체층 위에 형성되는 하부 전극; 반사층 위에 형성되는 상부 전극; 및 반사층을 관통하여 하부 전극과 상부 전극을 전기적으로 연결하는 전기적연결;을 포함하는 반도체 발광소자의 제조 방법.
(7) 반사층은 분포 브래그 리플렉터(Distributed Bragg Reflector) 및 ODR(Omni-Directional Reflector) 중 하나를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
(8) 반도체 발광소자에 있어서, 제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층을 구비하는 제1 및 제2 발광부; 이웃하는 제1 및 제2 발광부들을 전기적으로 연결하는 연결 전극; 그리고 제2 발광부의 제2 반도체층에 전류를 공급하는 투광성 도전막;을 포함하고, 투광성 도전막은 제1 발광부와 이웃하는 제2 발광부의 측면에서, 연결 전극 아래에 위치하며 연결 전극과 접촉되는 반도체 발광소자.
(9) 제1 및 제2 발광부는 절연 영역에 의해 서로 분리되며, 제1 및 제2 발광부는 직렬로 배열되어 위치하는 반도체 발광소자.
(10) 투광성 도전막은 절연 영역에서 연결 전극 아래에 위치하며 연결 전극과 접촉되는 반도체 발광소자.
본 개시에 의하면, 복수의 발광부를 형성하는 경우, 복수의 발광부 사이 영역에 투광성 도전막이 형성됨으로써, 이웃하는 발광부의 측면에서 확산된 전류가 이웃하는 발광부로 확산되어 공급되어 균일하게 공급될 수 있다. 이에 따라, 동작전압이 상승되는 것을 방지하여 전류의 흐름이 좋아져 광 추출 효율이 더욱 향상될 수 있다.
본 개시에 의하면, 복수의 발광부 중 반사층 위에 금속층이 없는 적어도 하나의 발광부를 구비함으로써, 반사층의 면적에 대한 전극의 비율을 감소시킬 수 있다. 이에 따라, 반사층 위에 형성된 금속층에 의한 광흡수 손실이 감소되어 휘도가 향상될 수 있다.
101, 102, 103, 104 : 발광부
11 : 발광 영역 12 : 절연 영역
90 : 연결부 60 : 투광성 도전막
11 : 발광 영역 12 : 절연 영역
90 : 연결부 60 : 투광성 도전막
Claims (10)
- 반도체 발광 소자의 제조 방법에 있어서,
제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층 사이에 절연 영역을 형성하여 제1 발광영역을 갖는 제1 발광부와 제2 발광영역을 갖는 제2 발광부로 분리하는 단계;
절연 영역 및 제2 반도체층의 적어도 일부분에 빛흡수 방지막을 형성하는 단계;
빛흡수 방지막 위에 투광성 도전막을 형성하는 단계;로서, 절연 영역에서는 빛흡수 방지막의 폭보다 좁게 형성하고 발광영역에서는 빛흡수 방지막의 폭보다 넓게 형성하는 투광성 도전막을 형성하는 단계;
활성층 및 제2 반도체층의 일부를 메사 식각하여 제1 반도체층의 일부를 노출하는 단계;
이웃하는 제1 및 제2 발광부들을 전기적으로 연결하는 연결 전극을 투광성 도전막 위에 형성하는 단계;로서, 연결 전극의 폭이 투광성 도전막보다 좁게 형성되도록 연결 전극을 투광성 도전막 위에 형성하는 단계;
복수의 반도체층 및 연결전극을 덮도록 반사층을 형성하는 단계; 그리고
반사층 위에 형성되어 복수의 반도체층과 전기적으로 연결되는 전극부를 형성하는 단계;를 포함하는 반도체 발광소자의 제조 방법. - 제1항에 있어서,
제1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고,
제1 내지 제4 발광부는 직렬로 배열되어 위치하는 반도체 발광소자의 제조 방법. - 제1항에 있어서,
제1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고,
제3 발광부 또는 제4 발광부 중 적어도 하나의 발광부 위에 금속층이 위치하지 않는 반도체 발광소자의 제조 방법. - 제1항에 있어서,
제1 및 제2 발광부 사이에 위치하는 제3 및 제4 발광부를 더 포함하고,전극부는,
제1 발광부의 제1 반도체층과 전기적으로 연결되며, 전자와 정공 중 하나를 공급하는 제1 전극부; 그리고
제2 발광부의 제2 반도체층과 전기적으로 연결되며, 전자와 정공 중 나머지 하나를 공급하는 제2 전극부;를 포함하며,
제1 전극부와 제2 전극부 사이에는 금속층이 없는 반도체 발광소자의 제조 방법. - 제4항에 있어서,
제1 전극부와 제2 전극부 사이의 거리는 200㎛인 반도체 발광소자의 제조 방법. - 제4항에 있어서,
제1 전극부 및 제2 전극부는,
제1 및 제2 반도체층 위에 형성되는 하부 전극;
반사층 위에 형성되는 상부 전극; 그리고
반사층을 관통하여 하부 전극과 상부 전극을 전기적으로 연결하는 전기적연결;을 포함하는 반도체 발광소자의 제조 방법. - 제1항에 있어서,
반사층은 분포 브래그 리플렉터(Distributed Bragg Reflector) 및 ODR(Omni-Directional Reflector) 중 하나를 포함하는 것을 특징으로 하는 반도체 발광소자의 제조 방법. - 반도체 발광소자에 있어서,
제1 도전성을 가지는 제1 반도체층, 전자와 정공의 재결합을 통해 빛을 생성하는 활성층 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층이 순차적으로 적층된 복수의 반도체층이 절연 영역으로 분리된 제1 발광영역을 갖는 제1 발광부 및 제2 발광영역을 갖는 제2 발광부;
이웃하는 제1 및 제2 발광부들을 전기적으로 연결하는 연결 전극;
연결 전극 아래에 위치하는 투광성 도전막;
투광성 도전막 아래에 위치하는 빛흡수 방지막; 그리고,
제1 발광부, 제2 발광부 및 연결전극을 덮는 반사층;을 포함하며,
연결 전극의 폭은 투광성 도전막의 폭보다 좁으며,
절연영역에서 투광성 도전막의 폭은 빛흡수 방지막의 폭보다 좁지만 제1 발광영역에서는 투광성 도전막의 폭이 빛흡수 방지막의 폭보다 넓으며,
제2 발광부의 제1 반도체층은 반사층과 접하도록 노출된 적어도 일부분을 포함하며,
빛흡수 방지막 및 투광성 도전막이 제2 발광부의 제1 반도체층 중 반사층과 접하도록 노출된 부분에는 형성되지 않는 반도체 발광소자. - 제8항에 있어서,
제1 및 제2 발광부는 직렬로 배열되어 위치하는 반도체 발광소자. - 삭제
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