KR101926517B1 - Light emitting device and manufacturing method of the same - Google Patents

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Abstract

본 발명은 광효율을 향상시킬 수 있는 발광소자 및 그의 제조방법을 제공하기 위한 것으로, 기판; 상기 기판 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 광전층; 상기 제2 반도체층 상에 투명도전성물질로 형성되는 오믹접촉층; 상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층 각각의 적어도 일부를 관통하여 형성되고, 상기 제1 반도체층의 제1 영역을 노출시키는 제1 홈; 상기 제1 홈의 하부면 중 적어도 일부에 이어진 상기 제1 반도체층의 적어도 일부를 관통하여 형성되고, 상기 제1 반도체층의 제2 영역을 노출시키는 적어도 하나의 제2 홈; 상기 적어도 하나의 제2 홈에서 적어도 상기 제1 반도체층의 제2 영역 상에 접하여 형성되는 제1 전극; 및 상기 오믹접촉층의 다른 일부 상에 형성되는 제2 전극을 포함하는 발광소자를 제공한다.The present invention provides a light emitting device capable of improving light efficiency and a method of manufacturing the same, comprising: a substrate; A photoelectric layer including a first semiconductor layer, an active layer, and a second semiconductor layer which are sequentially stacked on the substrate; An ohmic contact layer formed on the second semiconductor layer with a transparent conductive material; A first groove formed through at least a part of each of the ohmic contact layer, the second semiconductor layer, and the active layer, the first groove exposing a first region of the first semiconductor layer; At least one second groove formed through at least a portion of the first semiconductor layer that extends to at least a portion of a lower surface of the first groove and exposes a second region of the first semiconductor layer; A first electrode formed in contact with at least the second region of the first semiconductor layer in the at least one second groove; And a second electrode formed on another portion of the ohmic contact layer.

Description

발광소자 및 그의 제조방법{LIGHT EMITTING DEVICE AND MANUFACTURING METHOD OF THE SAME}TECHNICAL FIELD [0001] The present invention relates to a light emitting device,

본 발명은 전기에너지를 광에너지로 변환하는 발광소자에 관한 것으로, 특히, 광방출면에 나란하게 배치된 제1 및 제2 전극을 포함하는 래터럴 발광소자(Lateral Light Emitting Device: Lateral LED) 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting device for converting electric energy into light energy, and more particularly to a light emitting device including a first light emitting element and a second light emitting element, And a manufacturing method thereof.

발광소자(Light Emitting Device: LED)는 p-n 접합된 복수의 반도체층으로 이루어진 광전층을 포함하여, 전기에너지를 광에너지로 변환하여 광을 방출하는 광전소자의 일종이다. 2. Description of the Related Art A light emitting device (LED) is a type of photoelectric device that includes a photoelectric layer composed of a plurality of p-n junction semiconductor layers and converts electric energy to light energy to emit light.

이러한 발광소자는, 광을 방출하는 다른 장치에 비해, 저전압으로 고휘도의 광을 방출할 수 있어 높은 에너지효율을 갖는 장점이 있다. 특히, 광전층이 질화갈륨(GaN)계 질화물반도체로 형성되는 경우, 발광소자는 적외선 내지 적외선을 포함하는 광범위한 파장영역의 광을 방출할 수 있다. 이에 따라, 발광소자는 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전제품 등의 각종 자동화 기기에 다양하게 응용될 수 있고, 비소(As), 수은(Hg) 등의 환경 유해 물질을 포함하지 않으므로, 차세대 광원으로 각광받고 있다.Such a light emitting device is advantageous in that it can emit light of a high luminance at a low voltage and has a high energy efficiency as compared with other devices that emit light. In particular, when the photoelectric layer is formed of a gallium nitride (GaN) based nitride semiconductor, the light emitting device can emit light in a wide wavelength range including infrared rays or infrared rays. Accordingly, the light emitting device can be applied to various automation devices such as a backlight unit of a liquid crystal display device, an electric sign board, a display device, a home appliance, and the like, and can be applied to various environmentally harmful substances such as arsenic (As) It is popular as a next generation light source.

일반적인 발광소자는 기판 상에 순차적으로 적층되는 n-형 반도체층, 활성층 및 p-형 반도체층을 포함하는 광전층, p-형 반도체층 상에 형성되는 오믹접촉층, n-형 반도체층에 전자를 주입하는 제1 전극, p-형 반도체층에 정공을 주입하는 제2 전극을 포함한다. Typical light emitting devices include an n-type semiconductor layer sequentially stacked on a substrate, a photoelectric layer including an active layer and a p-type semiconductor layer, an ohmic contact layer formed on the p-type semiconductor layer, And a second electrode for injecting holes into the p-type semiconductor layer.

이러한 발광소자는 광방출면에 수직한 방향으로 배치된 제1 및 제2 전극을 포함하는 버티컬 타입(Vertical Type, 이하, "수직형 발광소자"로 지칭함)과, 광방출면에 수평한 방향으로 나란히 배치된 제1 및 제2 전극을 포함하는 래터럴 타입(Lateral Type, 이하, "래터럴 발광소자"로 지칭함)으로 구분될 수 있다. Such a light emitting device includes a vertical type (hereinafter referred to as a "vertical type light emitting device") including first and second electrodes arranged in a direction perpendicular to the light emitting surface, And a lateral type (hereinafter referred to as "lateral light emitting element") including first and second electrodes arranged side by side.

이 중, 래터럴 발광소자는 오믹접촉층, p-형 반도체층 및 활성층의 일부영역을 제거하여 노출된 n-형 반도체층에 형성되는 제1 전극, 및 오믹접촉층 상에 형성되는 제2 전극을 포함한다. The lateral light emitting element includes a first electrode formed on the exposed n-type semiconductor layer by removing the ohmic contact layer, the p-type semiconductor layer, and a part of the active layer, and a second electrode formed on the ohmic contact layer .

즉, 래터럴 발광소자에서, 제1 전극은 오믹접촉층, p-형 반도체층 및 활성층의 적어도 일부영역을 제거해야만 형성될 수 있다. 이에, 제1 전극과 n-형 반도체층 사이의 접촉면적이 증가되기 위해서는, n-형 반도체층의 노출영역이 증가하여야 하고, 이를 위해 오믹접촉층, p-형 반도체층 및 활성층이 더 많이 제거되어야 한다. 이때, 오믹접촉층, p-형 반도체층 및 활성층이 제거되는 만큼, 정공과 전자의 재결합이 발생되는 영역이 감소됨에 따라, 광효율(여기서, "광효율"은 주입된 전하량 대비 소자에서 방출된 광량의 비율에 해당함)이 저하되는 문제점이 있다.That is, in the lateral light emitting element, the first electrode can be formed only by removing at least a part of the ohmic contact layer, the p-type semiconductor layer and the active layer. In order to increase the contact area between the first electrode and the n-type semiconductor layer, the exposed region of the n-type semiconductor layer must be increased. For this, the ohmic contact layer, the p-type semiconductor layer, . In this case, as the ohmic contact layer, the p-type semiconductor layer, and the active layer are removed, the region where the recombination of holes and electrons is generated is reduced, so that the light efficiency (here, "light efficiency" Ratio) is lowered.

또한, 저항은 면적에 반비례하므로, 제1 전극과 n-형 반도체층 사이의 접촉면적이 작을수록, 제1 전극과 n-형 반도체층 사이의 접촉저항이 높아진다. 이로 인해, 제1 전극을 통해 주입된 전하가 제1 전극과 n-형 반도체층 사이의 계면에서 소실되는 양이 높아져서, 광효율의 저하를 초래하는 문제점이 있다.Further, since the resistance is inversely proportional to the area, the smaller the contact area between the first electrode and the n-type semiconductor layer, the higher the contact resistance between the first electrode and the n-type semiconductor layer. As a result, the amount of charge injected through the first electrode is lost at the interface between the first electrode and the n-type semiconductor layer, which increases the light efficiency.

본 발명은 제1 반도체층 상부에 적층된 활성층, 제2 반도체층 및 오믹접촉층의 제거영역을 증가시키기 않고서도, 제1 반도체층과 전극 사이의 접촉면적을 증가시켜 접촉저항을 감소시킴으로써, 광효율을 증가시킬 수 있는 발광소자 및 그의 제조방법을 제공하기 위한 것이다.The present invention can reduce the contact resistance by increasing the contact area between the first semiconductor layer and the electrode without increasing the removal area of the active layer, the second semiconductor layer and the ohmic contact layer stacked on the first semiconductor layer, And a method of manufacturing the same.

이와 같은 과제를 해결하기 위하여, 본 발명은 기판; 상기 기판 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 광전층; 상기 제2 반도체층 상에 투명도전성물질로 형성되는 오믹접촉층; 상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층 각각의 적어도 일부를 관통하여 형성되고, 상기 제1 반도체층의 제1 영역을 노출시키는 제1 홈; 상기 제1 홈의 하부면 중 적어도 일부에 이어진 상기 제1 반도체층의 적어도 일부를 관통하여 형성되고, 상기 제1 반도체층의 제2 영역을 노출시키는 제2 홈; 적어도 상기 제2 홈에서, 적어도 상기 제1 반도체층의 제2 영역 상에 접하여 형성되는 제1 전극; 및 상기 오믹접촉층의 다른 일부 상에 형성되는 제2 전극을 포함하는 발광소자를 제공한다.In order to solve the above problems, the present invention provides a semiconductor device comprising: a substrate; A photoelectric layer including a first semiconductor layer, an active layer, and a second semiconductor layer which are sequentially stacked on the substrate; An ohmic contact layer formed on the second semiconductor layer with a transparent conductive material; A first groove formed through at least a part of each of the ohmic contact layer, the second semiconductor layer, and the active layer, the first groove exposing a first region of the first semiconductor layer; A second groove formed through at least a part of the first semiconductor layer extending to at least a part of the lower surface of the first groove and exposing a second region of the first semiconductor layer; A first electrode formed at least in the second groove, at least in contact with a second region of the first semiconductor layer; And a second electrode formed on another portion of the ohmic contact layer.

그리고, 본 발명은 기판 상에 제1 반도체층, 활성층 및 제2 반도체층을 순차적으로 적층하여, 광전층을 형성하는 단계; 상기 제2 반도체층 상에 투명도전성물질을 적층하여, 오믹접촉층을 형성하는 단계; 상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층 각각의 적어도 일부를 제거하여, 상기 제1 반도체층의 제1 영역을 노출시키는 제1 홈을 형성하는 단계; 상기 제1 홈의 하부면 중 적어도 일부에 이어진 상기 제1 반도체층의 적어도 일부를 제거하여, 상기 제1 반도체층의 제2 영역을 노출시키는 제2 홈을 형성하는 단계; 및 적어도 상기 제2 홈에서 적어도 상기 제1 반도체층의 제2 영역과 접하는 제1 전극, 및 상기 오믹접촉층의 다른 적어도 일부와 접하는 제2 전극을 형성하는 단계를 포함하는 발광소자의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a photoelectric layer by sequentially laminating a first semiconductor layer, an active layer, and a second semiconductor layer on a substrate; Depositing a transparent conductive material on the second semiconductor layer to form an ohmic contact layer; Removing at least a portion of each of the ohmic contact layer, the second semiconductor layer, and the active layer to form a first groove exposing a first region of the first semiconductor layer; Removing at least a portion of the first semiconductor layer that extends to at least a portion of a bottom surface of the first trench to form a second trench exposing a second region of the first semiconductor layer; And forming at least a first electrode in contact with at least the second region of the first semiconductor layer in the second groove and a second electrode in contact with at least another part of the ohmic contact layer, to provide.

이상과 같이, 본 발명에 따른 발광소자는 오믹접촉층, 제2 반도체층, 활성층의 적어도 일부를 관통하여, 제1 반도체층의 제1 영역을 노출시키는 제1 홈, 제1 홈의 하부면 중 적어도 일부에 이어진 제1 반도체층의 적어도 일부를 관통하여, 제1 반도체층의 제2 영역을 노출시키는 제2 홈 및 적어도 제2 홈에서 제1 반도체층의 제2 영역 상에 접하여 형성되는 제1 전극을 포함한다.As described above, the light emitting device according to the present invention includes a first groove that penetrates at least a part of the ohmic contact layer, the second semiconductor layer, and the active layer and exposes the first region of the first semiconductor layer, A second groove exposing at least a portion of the first semiconductor layer at least partially and exposing a second region of the first semiconductor layer and a second groove exposing at least a portion of the first groove formed in contact with the second region of the first semiconductor layer in the at least second groove, Electrode.

이와 같이, 본 발명에 따르면, 제1 전극은 제1 홈의 하부면에서 제1 반도체층의 제1 영역 상에 접하여 평평하게 형성되는 것이 아니라, 적어도 제2 홈을 따라 적어도 제1 반도체층의 제2 영역 상에 접하여, 3차원적으로 형성된다. As described above, according to the present invention, the first electrode is not formed in contact with the first region of the first semiconductor layer on the lower surface of the first groove to be flat, but is formed at least along the second groove, 2, and is formed three-dimensionally.

이에 따라, 오믹접촉층, 제2 반도체층 및 활성층의 제거 영역, 즉, 제1 홈의 너비를 증가시키지 않고서도, 제1 반도체층과 제1 전극 사이의 접촉면적이 증가될 수 있다. 이로써, 활성층의 제거 영역 증가에 따른 광효율의 저하를 방지할 수 있다.Thus, the contact area between the first semiconductor layer and the first electrode can be increased without increasing the width of the removed region of the ohmic contact layer, the second semiconductor layer, and the active layer, that is, the width of the first groove. As a result, it is possible to prevent a decrease in light efficiency due to an increase in the removal region of the active layer.

이 뿐만 아니라, 제1 반도체층과 제1 전극 사이의 접촉면적을 증가시켜 접촉저항을 감소시킴으로써, 제1 반도체층과 제1 전극 사이의 계면에서 전하가 소실되는 양을 줄일 수 있으므로, 전류주입효율을 향상시킬 수 있다. In addition, since the contact area between the first semiconductor layer and the first electrode is increased to reduce the contact resistance, the amount of charge lost at the interface between the first semiconductor layer and the first electrode can be reduced, Can be improved.

그리고, 제1 전극에서 활성층 사이의 전하 이동 경로가 평면에서 평면으로의 형태가 아닌, 측면에서 평면으로의 형태로 됨에 따라, 제1 전극과 활성층 사이의 경로에서 전하가 소실되는 양을 줄일 수 있다. The charge transfer path between the first electrode and the active layer is not a planar plane, but a side-to-planar shape, so that the amount of charge lost in the path between the first electrode and the active layer can be reduced .

이와 같이 전하가 소실되는 양이 감소됨에 따라, 광효율이 향상될 수 있다.As the amount of charge loss is reduced in this way, the light efficiency can be improved.

도 1은 본 발명의 실시예에 따른 발광소자의 단면도이다.
도 2는 도 1의 A 부분을 나타낸 단면사시도이다.
도 3은 본 발명의 실시예에 따른 발광소자의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5a 내지 도 5c는 도 1의 A 부분에 대한 다른 예들을 나타낸 단면도이다.
도 6a 내지 도 6d는 도 1의 A 부분에 대한 또 다른 예들을 나타낸 단면도이다.
도 7은 본 발명의 실시예에 따른 발광소자의 제조방법을 나타낸 순서도이다.
도 8a 내지 도 8e은 도 7에 도시한 발광소자의 제조방법을 나타낸 공정도이다.
도 9a 및 도 9b는 도 3의 제 1 전극 형성 영역을 구체적으로 도시한 사시도이다.
도 10a 및 도 10b는 도 3의 제 1 전극 형성 영역을 구체적으로 도시한 다른 사시도이다.1 is a cross-sectional view of a light emitting device according to an embodiment of the present invention.
2 is a cross-sectional perspective view showing part A of FIG.
3 is a plan view of a light emitting device according to an embodiment of the present invention.
4 is a cross-sectional view of II-II 'of FIG.
5A to 5C are cross-sectional views showing other examples of the portion A of FIG.
6A to 6D are cross-sectional views showing still another example of the portion A in FIG.
7 is a flowchart illustrating a method of manufacturing a light emitting device according to an embodiment of the present invention.
8A to 8E are process drawings showing a manufacturing method of the light emitting device shown in Fig.
9A and 9B are perspective views showing the first electrode formation region of FIG. 3 in detail.
FIGS. 10A and 10B are another perspective views showing the first electrode formation region of FIG. 3 in detail.

이하, 본 발명의 실시예에 따른 발광소자 및 그의 제조방법에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a light emitting device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 1 내지 도 4, 도 5a 내지 도 5c 및 도 6a 내지 도 6d를 참조하여, 본 발명의 실시예에 따른 발광소자에 대해 설명한다.First, a light emitting device according to an embodiment of the present invention will be described with reference to Figs. 1 to 4, 5A to 5C, and 6A to 6D.

도 1은 본 발명의 실시예에 따른 발광소자의 단면도이다. 도 2는 도 1의 A 부분을 나타낸 단면사시도이고, 도 3은 본 발명의 실시예에 따른 발광소자의 평면도이며, 도 4는 도 3의 Ⅱ-Ⅱ'를 나타낸 단면도이다. 그리고, 도 5a 내지 도 5c는 도 1의 A 부분에 대한 다른 예들을 나타낸 단면도이고, 도 6a 내지 도 6d는 도 1의 A 부분에 대한 또 다른 예들을 나타낸 단면도이다. 참고로, 도 1은 도 3의 Ⅰ-Ⅰ'를 나타낸 단면도이다.1 is a cross-sectional view of a light emitting device according to an embodiment of the present invention. FIG. 2 is a cross-sectional perspective view showing part A of FIG. 1, FIG. 3 is a plan view of a light emitting device according to an embodiment of the present invention, and FIG. 4 is a sectional view of II-II 'of FIG. 5A to 5C are cross-sectional views showing other examples of the portion A of FIG. 1, and FIGS. 6A to 6D are cross-sectional views showing still another examples of the portion A of FIG. 1 is a cross-sectional view taken along line I-I 'of FIG.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 발광소자(100)는 기판(110), 기판(110) 상에 형성된 버퍼층(120), 버퍼층(120) 상에 적층되는 언도프반도체층(130), 언도프반도체층(130) 상에 순차적으로 적층된 제1 반도체층(141), 활성층(142) 및 제2 반도체층(143)을 포함하는 광전층(140), 제2 반도체층(143) 상에 투명도전성물질로 형성되는 오믹접촉층(150)을 포함한다. 그리고, 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142)의 적어도 일부를 관통하여 형성되고, 제1 반도체층(141)의 제1 영역을 노출시키는 제1 홈(160), 제1 홈의 하부면 중 적어도 일부에 이어진 제1 반도체층(141)의 적어도 일부를 관통하여 제1 반도체층의 제2 영역을 노출시키는 적어도 하나의 제2 홈(170), 적어도 제2 홈에서 적어도 제1 반도체층의 제2 영역 상에 접하여 형성되는 제1 전극(181) 및 오믹접촉층(150)의 다른 일부 상에 형성되는 제2 전극(182)을 포함한다.1, a light emitting device 100 according to an embodiment of the present invention includes a substrate 110, a buffer layer 120 formed on the substrate 110, an undoped semiconductor layer 110 formed on the buffer layer 120, A photoelectric layer 140 including a first semiconductor layer 141, an active layer 142 and a second semiconductor layer 143 sequentially stacked on the undoped semiconductor layer 130; And an ohmic contact layer 150 formed of a transparent conductive material on the ohmic contact layer 143. A first groove 160 is formed through at least a part of the ohmic contact layer 150, the second semiconductor layer 143 and the active layer 142 and exposes a first region of the first semiconductor layer 141. At least one second groove (170) through at least a portion of the first semiconductor layer (141) extending to at least a portion of the lower surface of the first groove to expose a second region of the first semiconductor layer, And a second electrode 182 formed on another portion of the ohmic contact layer 150. The first electrode 181 is formed on at least a second region of the first semiconductor layer.

기판(110)은 GaN과 동종물질인 GaN계, 및 GaN과 유사한 결정구조를 가진 Al2O3(Sapphire: 사파이어), SiC 및 AlN 중에서 선택될 수 있다. 특히, 기판(110)은, 저가인 장점, 알칼리 또는 산에 의한 변형율이 낮은 장점 및 열에 의한 변형율이 낮은 장점이 있는 사파이어(Al2O3)기판으로 선택될 수 있다.The substrate 110 may be selected from GaN based materials similar to GaN and Al 2 O 3 (sapphire), SiC, and AlN having a crystal structure similar to GaN. Particularly, the substrate 110 can be selected as a sapphire (Al 2 O 3 ) substrate having advantages of low cost, low alkali or acid-induced deformation rate, and low heat distortion rate.

버퍼층(120)은 기판(110)과 광전층(130) 사이의 격자상수 및 열팽창계수 차이로 인해 발생되는 광전층(130)의 결정결함을 줄이기 위한 완충층이다. 즉, 버퍼층(120)은 기판(110)과 광전층(130)을 동일재료로 선택하지 않는 경우, 광전층(130)을 형성하는 반도체물질의 격자상수 및 열팽창계수가 기판(110)의 재료와 일치하지 않으므로, 기판(110) 상에 성장되는 반도체물질에 결정결함이 발생되는 것을 최소화하기 위한 것이다. 이에, 기판(110)이 광전층(140)과 동종물질로 선택하는 경우에는 버퍼층(120)을 포함하지 않을 수 있다. 이러한 버퍼층(120)은 듬성듬성하게 적층된 SiOx 또는 SiNx, 또는 저온성장된 반도체물질 등으로 형성될 수 있다.The buffer layer 120 is a buffer layer for reducing crystal defects of the photoelectric layer 130 due to a difference in lattice constant and thermal expansion coefficient between the substrate 110 and the photoelectric layer 130. That is, when the substrate 110 and the photoelectric layer 130 are not made of the same material, the lattice constant and the thermal expansion coefficient of the semiconductor material forming the photoelectric layer 130 are different from the material of the substrate 110 So as to minimize the occurrence of crystal defects in the semiconductor material grown on the substrate 110. [ Accordingly, when the substrate 110 is selected from the same material as the photoelectric layer 140, the buffer layer 120 may not be included. The buffer layer 120 may be formed of SiOx or SiNx, or a low-temperature grown semiconductor material or the like.

언도프반도체층(130)은 버퍼층(120) 상에 불순물이 도핑되지 않은 반도체물질을 적층하여 형성된다.The undoped semiconductor layer 130 is formed by laminating a semiconductor material not doped with an impurity on the buffer layer 120.

제1 반도체층(141)은 n-형 불순물로 도핑되어 전자이동도를 높인 n-형 반도체를 언도프반도체층(130) 상에 적층하여 형성된다. 이때, n-형 불순물은 Si일 수 있다.The first semiconductor layer 141 is formed by laminating an n-type semiconductor doped with an n-type impurity to increase electron mobility on the undoped semiconductor layer 130. At this time, the n-type impurity may be Si.

활성층(142)은 양자우물구조의 반도체를 제1 반도체층(141) 상에 적층하여 형성된다. 이러한 활성층(142)에서, 제1 전극(181)과 제2 전극(182)을 통해 주입된 전자와 정공이 만나 재결합하여 여기자가 생성되고, 이때의 여기자가 대기상태로 떨어지면서 발생된 여분의 에너지로부터 광이 생성된다. The active layer 142 is formed by laminating a semiconductor having a quantum well structure on the first semiconductor layer 141. In the active layer 142, electrons and holes injected through the first electrode 181 and the second electrode 182 meet and recombine to generate excitons. At this time, the excitons fall into the atmospheric state, Light is generated.

예를 들어, 광전층(140)을 형성하는 반도체물질이 질화갈륨(GaN)계인 경우, 활성층(142)은 Inx(AlyGa(1-y))N의 장벽층과 Inx(AlyGa(1-y))N의 우물층으로 이루어진 단일 양자우물 구조 또는 다중 양자우물구조(MQW)로 형성될 수 있다. 이때, 장벽층과 우물층의 질화물반도체(InGaN, GaN)가 갖는 조성비에 따라, 발광소자에서 방출되는 광의 파장영역이 장파장에서 AlN(~6.4eV) 밴드갭을 갖는 단파장까지 자유롭게 결정된다.For example, if the semiconductor material forming the photoelectric layer 140, gallium nitride (GaN) sealed, the active layer 142 is In x (Al y Ga (1-y)) barrier layers of N and In x (Al y Ga (1-y) ) N, or a multiple quantum well structure (MQW). At this time, the wavelength region of the light emitted from the light emitting device is freely determined from a long wavelength to a short wavelength having an AlN (~ 6.4 eV) band gap according to the composition ratio of the nitride semiconductor (InGaN, GaN) of the barrier layer and the well layer.

제2 반도체층(143)은 p-형 불순물로 도핑되어 정공이동도를 높인 p-형 반도체를 활성층(142) 상에 적층하여 형성된다. 이때, p-형 불순물은 Mg일 수 있다.The second semiconductor layer 143 is formed by laminating a p-type semiconductor doped with a p-type impurity to increase hole mobility on the active layer 142. At this time, the p-type impurity may be Mg.

한편, 언도프반도체층(130) 및 광전층(140)은 MOCVD(Metal Organic Chemical Vapor Deposition) 방식을 이용하여 반도체물질을 성장시켜서, 형성될 수 있다. Meanwhile, the undoped semiconductor layer 130 and the photoelectric layer 140 may be formed by growing a semiconductor material using a metal organic chemical vapor deposition (MOCVD) method.

오믹접촉층(150)은 제2 전극(182)을 통해 주입된 정공을 제2 반도체층(143)에 되도록 넓게 확산시키기 위한 것으로써, 제2 반도체층(143) 상에 투명도전성물질로 형성된다. 이때, 오믹접촉층(150)을 형성하는 투명도전성물질은 SnO2, ZnO, In2O3 및 TiO2 중 어느 하나의 금속산화물 및 이들 금속산화물에 F, Sn, Al, Fe, Ga 및 Nb 중 적어도 하나가 도핑된 물질로 선택될 수 있다.The ohmic contact layer 150 is formed of a transparent conductive material on the second semiconductor layer 143 to diffuse the holes injected through the second electrode 182 as wide as possible into the second semiconductor layer 143 . At this time, the transparent conductive material forming the ohmic contact layer 150 is a metal oxide selected from the group consisting of SnO 2 , ZnO, In 2 O 3 and TiO 2 , and a metal oxide such as F, Sn, Al, Fe, Ga, and Nb At least one may be selected as the doped material.

제1 홈(160)은 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142) 각각의 일부를 관통하도록 형성되어, 제1 반도체층(141)의 제1 영역을 노출시킨다. 이때, 제1 홈(160)이 제1 반도체층(141)의 상부면에 맞닿도록 형성된 경우, 제1 반도체층(141)의 제1 영역은 제1 홈(160) 하부면에 의해 외부로 노출되는 면들을 의미한다. 또는, 제1 홈(160)이 제1 반도체층(141)의 일부를 더 관통하도록 형성되는 경우, 제1 반도체층(141)의 제1 영역은 제1 홈(160) 측부면의 적어도 일부와 제1 홈(160) 하부면에 의해 외부로 노출되는 면들을 의미한다.The first groove 160 is formed to penetrate a part of each of the ohmic contact layer 150, the second semiconductor layer 143 and the active layer 142 to expose the first region of the first semiconductor layer 141. The first region of the first semiconductor layer 141 may be exposed to the outside by the lower surface of the first groove 160. In this case, . The first region of the first semiconductor layer 141 may be formed to cover at least a part of the side surface of the first groove 160 and the second region of the first semiconductor layer 141. [ Means a surface exposed to the outside by the lower surface of the first groove 160.

제2 홈(170)은 제1 홈(160) 하부면 중 적어도 일부에 이어진 제1 반도체층(141)의 적어도 일부를 관통하도록 형성되어, 제1 반도체층(141)의 제2 영역을 노출시킨다. 이때, 제2 홈(170)이 제1 반도체층(141)만을 관통하도록 형성된 경우, 제1 반도체층(141)의 제2 영역은 제2 홈(170) 측부면 및 하부면에 의해 외부로 노출되는 면들을 의미한다. 또는, 제2 홈(170)이 제1 반도체층(141) 및 언도프반도체층(130) 각각의 일부를 관통하도록 형성된 경우, 제1 반도체층(141)의 제2 영역은 제2 홈(170) 측부면에 의해 외부로 노출되는 면들을 의미하고, 제1 전극(181)은 제1 반도체층(141)의 제2 영역 및 제2 홈(170)에 의해 노출된 언도프반도체층(130)의 일부영역에 접하여 형성된다.The second groove 170 is formed to penetrate at least a part of the first semiconductor layer 141 extending to at least a part of the lower surface of the first groove 160 to expose a second region of the first semiconductor layer 141 . In this case, when the second groove 170 is formed to penetrate only the first semiconductor layer 141, the second region of the first semiconductor layer 141 is exposed to the outside by the side surface and the lower surface of the second groove 170 . Alternatively, when the second groove 170 is formed to penetrate a part of each of the first semiconductor layer 141 and the undoped semiconductor layer 130, the second region of the first semiconductor layer 141 is electrically connected to the second groove 170 The first electrode 181 is formed on the undoped semiconductor layer 130 exposed by the second region of the first semiconductor layer 141 and the second groove 170, As shown in FIG.

이러한 제1 홈(160) 및 제2 홈(170)에 대해서는 이하에서 더욱 상세히 설명하기로 한다.The first groove 160 and the second groove 170 will be described in more detail below.

제1 전극(181)은 적어도 제2 홈(170)에서 제1 반도체층(141)의 제2 영역 상에 접하여 형성된다. 또는, 제1 전극(181)은 제2 홈(170)에 의한 제1 반도체층(141)의 제2 영역 뿐만 아니라, 제1 홈(160) 측부면 또는 하부면에서 제1 반도체층(141)의 제1 영역 중 일부 상에 더 접하여 형성될 수 있다. 또는, 제2 홈(170)이 제1 반도체층(141) 및 언도프반도체층(130) 각각의 일부를 관통하도록 형성된 경우, 제1 전극(181)은 제2 홈(170)에 의해 노출된 언도프반도체층(130)의 일부영역에 더 접하여 형성될 수 있다.The first electrode 181 is formed in contact with the second region of the first semiconductor layer 141 at least in the second groove 170. Alternatively, the first electrode 181 may be formed on the first semiconductor layer 141 on the side surface or the bottom surface of the first groove 160 as well as the second region of the first semiconductor layer 141 by the second groove 170, May be formed in contact with a part of the first region of the substrate. Alternatively, when the second groove 170 is formed to penetrate a part of each of the first semiconductor layer 141 and the undoped semiconductor layer 130, the first electrode 181 is exposed by the second groove 170 Doped semiconductor layer 130 may be formed in contact with a part of the undoped semiconductor layer 130.

즉, 도 2에 도시된 바와 같이, 제1 전극(181)은, 제1 홈(160)의 하부면에서 제1 반도체층(141)의 제1 영역 상에 접하여 2차원적으로 평평하게 형성되는 종래와 달리, 적어도 제2 홈(170)을 따라서 적어도 제1 반도체층(141)의 제2 영역 상에 접하여 3차원적으로 형성된다. 2, the first electrode 181 is formed two-dimensionally flat on the lower surface of the first groove 160 in contact with the first region of the first semiconductor layer 141 Dimensionally adjacent to at least the second region of the first semiconductor layer 141 along at least the second groove 170, unlike the prior art.

이에 따라, 제1 홈(160)의 너비와 관계없이, 제1 반도체층(141)과 제1 전극(181) 사이의 접촉면적이 증가되고, 그에 반비례하여, 둘 사이의 계면에서 접촉저항이 감소된다. 이와 같이, 접촉저항의 감소로 인해, 제1 반도체층(141)과 제1 전극(181) 사이의 계면에서, 제1 전극(181)을 통해 주입된 전하가 소실되는 양이 감소될 수 있다. 이러한 전류주입효율의 향상으로부터, 광효율이 향상될 것을 기대할 수 있다.Accordingly, the contact area between the first semiconductor layer 141 and the first electrode 181 is increased irrespective of the width of the first groove 160, and the contact resistance is decreased in the inverse proportion to the contact area between the first semiconductor layer 141 and the first electrode 181 do. As described above, the amount of charge injected through the first electrode 181 is lost at the interface between the first semiconductor layer 141 and the first electrode 181 due to the reduction of the contact resistance. From the improvement of the current injection efficiency, it is expected that the light efficiency is improved.

또한, 제1 전극(181) 측부면을 통해 주입된 전하는 제1 반도체층(141)에 더욱 넓게 확산될 수 있다. 더불어, 전하의 이동경로가, 평면의 제1 전극에서 활성층으로 향하는 형태만으로 발생되는 종래와 달리, 제1 전극의 측부면 및 하부면 각각과 활성층 사이의 다양한 형태로 발생될 수 있어, 이동경로에 의한 전하 소실율이 감소될 수 있으므로, 광효율이 향상될 것을 기대할 수 있다.In addition, charges injected through the side surface of the first electrode 181 can be diffused more widely to the first semiconductor layer 141. In addition, unlike the prior art in which the movement path of charge is generated only from the first electrode toward the active layer in the planar direction, it can be generated in various forms between each of the side surface and the bottom surface of the first electrode and the active layer, It is possible to expect that the light efficiency can be improved.

다시 도 1을 이어서 설명하면, 제2 전극(182)은 오믹접촉층(150)의 다른 일부 상에 형성된다. 이때, 제2 전극(182)은 오믹접촉층(150)을 통해 제2 반도체층(143)과 전기적으로 연결될 수 있고, 또는 오믹접촉층(150)을 관통하는 콘택홀(미도시)을 통해 제2 반도체층(143)과 직접 연결될 수도 있다.1 again, the second electrode 182 is formed on another part of the ohmic contact layer 150. [ At this time, the second electrode 182 may be electrically connected to the second semiconductor layer 143 through the ohmic contact layer 150, or may be electrically connected to the second semiconductor layer 143 through a contact hole (not shown) 2 < / RTI > semiconductor layer < RTI ID = 0.0 > 143.

그리고, 도 3에 도시한 바와 같이, 제1 전극(181)은 제1 전극패드(181p)에서 연장된 복수의 가지 형태로 형성되고, 제2 전극(182)은 제2 전극패드(182p)에서 연장된 복수의 가지 형태로 형성된다. 이러한 제1 및 제2 전극(181, 182)은 광전층(130)의 적층면에 수평한 면에서, 서로 교번하여 배치됨으로써, 둘 사이의 수평경로를 감소시킨다. 3, the first electrode 181 is formed in a plurality of branches extended from the first electrode pad 181p, and the second electrode 182 is formed in the second electrode pad 182p And is formed into a plurality of extended branches. The first and second electrodes 181 and 182 are alternately disposed on the horizontal surface of the photoelectric layer 130 so as to reduce a horizontal path therebetween.

더불어, 도 4에 도시한 바와 같이, 제2 전극패드(182p)는 오믹접촉층(150)을 관통하는 콘택홀(182h)을 통해 제2 반도체층(143)과 직접 접하도록 형성될 수 있다. 4, the second electrode pad 182p may be formed so as to be in direct contact with the second semiconductor layer 143 through the contact hole 182h passing through the ohmic contact layer 150. In addition,

제1 및 제2 전극(181, 182)은 서로 동일하거나 상이한 도전성 재료로 형성될 수 있는데, 특히, Ni, Au, Pt, Ti, Al 및 Cr 중 어느 하나의 금속 또는 둘 이상을 포함하는 적층구조 또는 합금으로 선택될 수 있다. 이때, 제1 및 제2 전극패드(181p, 182p)는 제1 및 제2 전극(181, 182)의 일부로 각각 이루어지며, 외부와 연결되기 위한 본딩부분으로 마련된다.The first and second electrodes 181 and 182 may be formed of the same or different conductive materials. In particular, the first and second electrodes 181 and 182 may be formed of any one of Ni, Au, Pt, Ti, Al, Or an alloy. The first and second electrode pads 181p and 182p are formed as a part of the first and second electrodes 181 and 182, respectively, and are provided as bonding parts for connecting to the outside.

한편, 제1 홈(160)의 깊이는, 제1 홈(160)의 하부면에서 제1 반도체층(141)의 제1 영역을 노출할 수 있도록, 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142) 각각의 깊이를 합한 제1 깊이 이상이고, 제1 홈(160)의 하부면 및 측부면에서 제1 반도체층(141)의 제1 영역을 노출할 수 있도록, 제1 깊이와 제1 반도체층(141)의 깊이를 합한 제2 깊이 이하로 결정된다. The depth of the first trenches 160 may be set such that the ohmic contact layer 150 and the second semiconductor layer 141 may be formed on the lower surface of the first trench 160 to expose the first region of the first semiconductor layer 141. [ And the first depth of the first semiconductor layer 141 is equal to or greater than a first depth which is the sum of the depths of the first semiconductor layer 143 and the active layer 142, 1 depth of the first semiconductor layer 141 and the depth of the first semiconductor layer 141.

그리고, 제1 홈(160)과 제2 홈(170) 각각의 깊이를 합한 제3 깊이는, 제2 홈(170)의 하부면 및 측부면에서 제2 반도체층(141)의 제2 영역을 노출할 수 있도록, 제1 깊이 초과이고, 제2 홈(170)의 하부면 및 측부면에서 언도프반도체층(130)의 일부를 더 노출할 수 있도록, 오믹접촉층(150), 광전층(140) 및 언도프반도체층(130) 각각의 깊이를 합한 제4 깊이 미만으로 결정된다.The third depth of the first groove 160 and the second groove 170 is greater than the depth of the second region of the second semiconductor layer 141 from the lower surface and the side surface of the second groove 170 The ohmic contact layer 150, the photoelectric layer (not shown), and the ohmic contact layer 150 are formed on the lower surface and the side surface of the second trench 170, 140 and the undoped semiconductor layer 130, respectively.

더불어, 광전층(140)의 적층면에 수직한 면을 기준으로, 제1 홈(160)은 역사다리꼴, 사다리꼴 및 직사각형 중 어느 하나의 단면을 갖고, 제2 홈(170)은 역사다리꼴, 사다리꼴, 직사각형 및 역삼각형 중 어느 하나의 단면을 갖는다. 이때, 제1 홈(160)과 제2 홈(170)은 서로 동일 또는 상이한 단면을 가질 수 있다.In addition, the first groove 160 has a cross section of any one of an inverted trapezoidal shape, a trapezoidal shape, and a rectangular shape with respect to a plane perpendicular to the laminated surface of the photoelectric layer 140, and the second groove 170 has an inverted trapezoidal shape, , A rectangle, and an inverted triangle. At this time, the first groove 160 and the second groove 170 may have the same or different cross-sections.

또한, 제2 홈(170) 상부면의 너비는 제1 홈(160) 하부면의 너비 이하로 결정된다. 즉, 제2 홈(170) 상부면은 제1 홈(160)의 하부면과 동일한 너비로 이루어져서, 제1 홈(160)에 바로 이어지는 형태를 가질 수도 있고, 또는 제1 홈(160)의 하부면보다 작은 너비로 이루어져서, 제1 홈(160) 하부면 중 양측 일부가 그대로 유지되도록 이루어질 수도 있다. The width of the upper surface of the second groove 170 is determined to be less than the width of the lower surface of the first groove 160. That is, the upper surface of the second groove 170 may be formed to have the same width as the lower surface of the first groove 160 and may be directly connected to the first groove 160, And a portion of both sides of the lower surface of the first groove 160 may be maintained as it is.

예를 들어, 도 1 및 도 2에 도시한 바와 같이, 제1 홈(160)은 역사다리꼴의 단면, 및 제1 깊이를 초과하고 제2 깊이 미만인 깊이로 제1 반도체층(141)의 중부까지 노출하도록 형성되고, 제2 홈(170)은 제1 홈(160)의 하부면보다 작은 너비의 상부면, 역사다리꼴의 단면, 및 오믹접촉층(150)과 광전층(140) 각각의 깊이를 합한 제5 깊이 미만인 깊이로 제1 반도체층(141) 까지만 노출하도록 형성될 수 있다.1 and 2, the first trench 160 may have an inverted trapezoidal cross-section, and may extend to the middle of the first semiconductor layer 141 at a depth greater than the first depth and less than the second depth, for example, And the second groove 170 is formed to have a width smaller than the lower surface of the first groove 160 and a depth of each of the ohmic contact layer 150 and the photoelectric layer 140 And may be formed to expose only the first semiconductor layer 141 to a depth less than the fifth depth.

이와 달리, 도 5a에 도시한 바와 같이, 제1 홈(160a)은 제1 깊이로 그 하부면에서 제1 반도체층(141)의 상부를 노출하도록 형성될 수 있고, 도 5b에 도시한 바와 같이, 제1 홈(160b)은 직사각형의 단면으로 형성될 수 있으며, 도 5c에 도시한 바와 같이, 제1 홈(160c)은 사다리꼴의 단면으로 형성될 수도 있다.5A, the first groove 160a may be formed to expose the upper portion of the first semiconductor layer 141 at a first depth and on the lower surface thereof, and as shown in FIG. 5B, , The first groove 160b may have a rectangular cross section, and the first groove 160c may have a trapezoidal cross section as shown in FIG. 5C.

또한, 도 6a에 도시한 바와 같이, 제2 홈(170a)은 제5 깊이 초과이고 제4 깊이 미만인 깊이로 그 하부면에서 언도프반도체층(130)을 노출하도록 형성될 수 있고, 도 6b에 도시한 바와 같이, 제2 홈(170b)은 제1 홈(160)과 다른 역사다리꼴의 단면, 및 제1 홈(160)의 하부면과 동일한 너비의 상부면을 가져서, 제1 홈(160)에 바로 이어지도록 형성될 수 있으며, 도 6c에 도시한 바와 같이, 제2 홈(170c)은 역삼각형의 단면으로 형성될 수 있다. 6A, the second groove 170a may be formed to expose the undoped semiconductor layer 130 at a lower surface thereof to a depth greater than the fifth depth and less than the fourth depth, and as shown in FIG. 6B As shown in the figure, the second groove 170b has an inverted trapezoidal cross-section different from that of the first groove 160 and a top surface of the same width as the lower surface of the first groove 160, And the second groove 170c may be formed to have an inverted triangular cross section as shown in FIG. 6C.

더불어, 도 6d에 도시한 바와 같이, 제2 홈(170d)은 제1 홈(160)에 이어진 형태로, 제1 홈(160)과 제2 홈(170)이 일체인 것처럼 형성될 수도 있다.In addition, as shown in FIG. 6D, the second grooves 170d may be formed in a manner that the first grooves 160 and the second grooves 170 are integrated with the first grooves 160.

다음, 도 7 및 도 8a 내지 도 8e를 참고하여, 본 발명의 실시예에 따른 발광소자의 제조방법에 대해 설명한다.Next, a method of manufacturing a light emitting device according to an embodiment of the present invention will be described with reference to FIGS. 7 and 8A to 8E. FIG.

도 7은 본 발명의 실시예에 따른 발광소자의 제조방법을 나타낸 순서도이고, 도 8a 내지 도 8e은 도 7에 도시한 발광소자의 제조방법을 나타낸 공정도이다.FIG. 7 is a flowchart illustrating a method of manufacturing a light emitting device according to an embodiment of the present invention, and FIGS. 8A to 8E are process diagrams illustrating a method of manufacturing the light emitting device shown in FIG.

도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 발광소자의 제조방법은 기판 상에 제1 반도체층, 활성층 및 제2 반도체층을 순차적으로 적층하여, 광전층을 형성하는 단계(S100), 제2 반도체층 상에 투명도전성물질을 적층하여, 오믹접촉층을 형성하는 단계(S110), 오믹접촉층, 제2 반도체층 및 활성층 각각의 일부를 제거하여, 제1 반도체층의 제1 영역을 노출시키는 제1 홈을 형성하는 단계(S120) 및 제1 홈의 하부면 중 적어도 일부에 이어진 제1 반도체층의 적어도 일부를 제거하여, 제1 반도체층의 제2 영역을 노출시키는 제2 홈을 형성하는 단계(S130)를 포함한다. 그리고, 적어도 제2 홈에서 적어도 제1 반도체층의 제2 영역과 접하는 제1 전극 및 오믹접촉층의 다른 적어도 일부와 접하는 제2 전극을 형성하는 단계(S140)를 포함한다.7, a method of manufacturing a light emitting device according to an embodiment of the present invention includes forming a photoelectric layer by sequentially laminating a first semiconductor layer, an active layer, and a second semiconductor layer on a substrate (S100) A step S110 of forming an ohmic contact layer by laminating a transparent conductive material on the second semiconductor layer, a step of removing a part of each of the ohmic contact layer, the second semiconductor layer and the active layer, (S120) for exposing a second region of the first semiconductor layer, and removing at least a portion of the first semiconductor layer extending over at least a portion of the lower surface of the first groove to expose a second region of the first semiconductor layer (S130). And forming a second electrode that is in contact with at least another portion of the ohmic contact layer and at least a first electrode that is in contact with at least a second region of the first semiconductor layer in the second groove (S140).

도 8a에 도시한 바와 같이, 광전층(140)을 형성하는 단계(S100)는 기판(110) 상에 n-형 불순물이 도핑된 n-형 반도체로 제1 반도체층(141)을 형성하는 단계, 제1 반도체층(141) 상에 양자우물구조의 질화물반도체로 활성층(142)을 형성하는 단계 및 활성층(142) 상에 p-형 불순물이 도핑된 p-형 반도체로 제2 반도체층(143)을 형성하는 단계를 포함한다. 8A, forming the photoelectric layer 140 (S100) includes forming a first semiconductor layer 141 with an n-type semiconductor doped with an n-type impurity on the substrate 110 A step of forming an active layer 142 of a nitride semiconductor having a quantum well structure on the first semiconductor layer 141 and a step of forming a p-type semiconductor doped with a p-type impurity on the active layer 142, ). ≪ / RTI >

그리고, 기판(110)과 광전층(130)이 이종재료인 경우, 광전층(130)을 형성하는 단계(S100) 이전에, 버퍼층(120)을 형성하는 단계 및 버퍼층(120) 상에 불순물로 도핑되지 않은 반도체물질을 성장시켜서 언도프반도체층(130)을 형성하는 단계를 더 포함할 수 있다. 여기서, 버퍼층(120)을 형성하는 단계는 반도체물질을 성장면에 수평한 방향을 따라 주로 성장시키는 저온의 열을 포함하는 분위기에서 실시될 수 있다. In the case where the substrate 110 and the photoelectric layer 130 are different materials, the step of forming the buffer layer 120 and the step of forming impurities on the buffer layer 120 may be performed before the step S100 of forming the photoelectric layer 130. [ And then forming an undoped semiconductor layer 130 by growing an undoped semiconductor material. Here, the step of forming the buffer layer 120 may be performed in an atmosphere containing low-temperature heat, which mainly grows the semiconductor material along the horizontal direction on the growth surface.

그리고, 언도프반도체층(130)을 형성하는 단계, 제1 반도체층(141)을 형성하는 단계, 활성층(142)을 형성하는 단계 및 제2 반도체층(143)을 형성하는 단계 각각은, 반도체물질을 성장면에 수직한 방향을 따라 주로 성장시키는 고온의 열을 포함하는 분위기에서 실시된다. 예를 들어, 광전층(140)을 형성하는 단계(S100)가 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 실시되는 경우, 고온은 섭씨 700도 내지 섭씨 1200도에 해당하고, 저온은 섭씨 500도 내지 섭씨 700도에 해당될 수 있다.Each of the step of forming the undoped semiconductor layer 130, the step of forming the first semiconductor layer 141, the step of forming the active layer 142, and the step of forming the second semiconductor layer 143, Is carried out in an atmosphere containing high temperature heat which mainly grows the material along the direction perpendicular to the growth surface. For example, when the step S100 of forming the photoelectric layer 140 is performed by a metal organic chemical vapor deposition (MOCVD) method, the high temperature corresponds to 700 degrees Celsius to 1200 degrees Celsius, and the low temperature corresponds to 500 deg. 700 degrees Celsius.

도 8b에 도시한 바와 같이, 제2 반도체층(143) 상에 투명도전성물질을 적층하여, 오믹접촉층(150)을 형성한다 (S110). 8B, a transparent conductive material is laminated on the second semiconductor layer 143 to form an ohmic contact layer 150 (S110).

도 8c에 도시한 바와 같이, 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142)의 일부를 제거하여, 제1 반도체층(141)의 제1 영역을 노출시키는 제1 홈(160)을 형성한다 (S120). A part of the ohmic contact layer 150, the second semiconductor layer 143 and the active layer 142 is removed to expose the first region of the first semiconductor layer 141, (S120).

그리고, 도 8d에 도시한 바와 같이, 제1 홈(160)의 하부면 중 적어도 일부에 이어서, 제1 반도체층(141)의 적어도 일부를 제거하여, 제1 반도체층(141)의 제2 영역을 노출시키는 제2 홈(170)을 형성한다 (S130).8D, at least a part of the first semiconductor layer 141 is removed following at least a part of the lower surface of the first groove 160, so that the second region 141 of the first semiconductor layer 141, (S130). The second groove (170) exposes the second groove (170).

이후, 도 8e에 도시한 바와 같이, Ni, Au, Pt, Ti, Al 및 Cr 중 어느 하나의 금속 또는 둘 이상을 포함하는 적층구조 또는 합금으로 선택되는 금속층을 적층하고, 이를 패턴하여, 적어도 제1 반도체층(141)의 제2 영역에 접하는 제1 전극(181) 및 오믹접촉층(150)의 다른 일부에 접하는 제2 전극(182)을 형성한다 (S140). Thereafter, as shown in FIG. 8E, a metal layer selected from a laminated structure or an alloy containing any one metal of Ni, Au, Pt, Ti, Al and Cr or two or more metals is laminated, A first electrode 181 in contact with a second region of the first semiconductor layer 141 and a second electrode 182 in contact with another portion of the ohmic contact layer 150 are formed at step S140.

이때, 제1 전극(181)은 3차원의 형태를 띄되, 제2 홈(170)에서 제1 반도체층(141)의 제2 영역에 접하도록 형성되거나, 또는 제1 홈(160)에서 제1 반도체층(141)의 제1 영역 중 일부와 제2 영역에 접하도록 형성된다.In this case, the first electrode 181 has a three-dimensional shape and is formed to contact the second region of the first semiconductor layer 141 in the second groove 170, And is formed in contact with a part of the first region of the semiconductor layer 141 and the second region.

다음으로, 도 9a 및 9b와, 도 10a 및 도 10b를 각각 참조하여 본 발명의 다른 실시 예에 따른 발광소자에 대해 설명하면 다음과 같다. Next, a light emitting device according to another embodiment of the present invention will be described with reference to FIGS. 9A and 9B and FIGS. 10A and 10B, respectively.

도 9a 및 도 9b는 도 3의 제 1 전극 형성 영역을 구체적으로 도시한 사시도이다. 그리고, 도 10a 및 도 10b는 도 3의 제 1 전극 형성 영역을 구체적으로 도시한 다른 사시도이다. 9A and 9B are perspective views showing the first electrode formation region of FIG. 3 in detail. FIGS. 10A and 10B are perspective views specifically illustrating the first electrode formation region of FIG. 3. FIG.

먼저 상술하였던 실시예의 동일 구성요소(여기서, 도 1 내지 도 8e로 도시된 동일 구성요소는 하기 설명에서도 동일 도면 부호로 기재)를 참조하여, 도 9a 내지 도 10b의 발광소자를 살펴보면, 발광소자는 기판(110), 기판(110) 상에 형성된 버퍼층(120), 버퍼층(120) 상에 적층되는 언도프반도체층(130), 언도프반도체층(130) 상에 순차적으로 적층된 제1 반도체층(141), 활성층(142) 및 제2 반도체층(143)을 포함하는 광전층(140), 제2 반도체층(143) 상에 투명도전성물질로 형성되는 오믹접촉층(150)을 포함한다. 그리고, 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142)의 적어도 일부를 관통하여 형성되고, 제1 반도체층(141)의 제1 영역을 노출시키는 제1 홈(160), 제1 홈의 하부면 중 적어도 일부에 이어진 제1 반도체층(141)의 적어도 일부를 관통하여 제1 반도체층의 제2 영역을 노출시키는 복수의 제2 홈(170), 복소의 제2 홈에서 상기 제1 반도체층의 제2 영역 상에 접하여 형성되는 제1 전극(181) 및 오믹접촉층(150)의 다른 일부 상에 형성되는 제2 전극(182)을 포함한다.Referring to the light emitting devices of FIGS. 9A to 10B, first, with reference to the same components of the above-described embodiments (the same components as those shown in FIGS. 1 to 8E will be denoted by the same reference numerals in the following description) A substrate 110, a buffer layer 120 formed on the substrate 110, an undoped semiconductor layer 130 stacked on the buffer layer 120, a first semiconductor layer 130 sequentially stacked on the undoped semiconductor layer 130, A photoelectric layer 140 including a first semiconductor layer 141, an active layer 142 and a second semiconductor layer 143 and an ohmic contact layer 150 formed of a transparent conductive material on the second semiconductor layer 143. A first groove 160 is formed through at least a part of the ohmic contact layer 150, the second semiconductor layer 143 and the active layer 142 and exposes a first region of the first semiconductor layer 141. A plurality of second grooves 170 which penetrate at least a part of the first semiconductor layer 141 extending to at least a part of the lower surface of the first groove to expose a second region of the first semiconductor layer, And a second electrode 182 formed on another portion of the ohmic contact layer 150. The first electrode 181 is formed on the second region of the first semiconductor layer in the second semiconductor layer.

상술한 바와 같이, 도 1 내지 도 8e로 도시된 동일 구성요소는 하기 설명에서도 동일 도면 부호로 기재하기로 하며, 도 9a를 참조하면 각각의 제1 홈(160)은 오믹접촉층(150), 제2 반도체층(143) 및 활성층(142) 각각의 일부를 관통하도록 형성되어, 제1 반도체층(141)의 제1 영역을 노출시킨다. 이때, 제1 홈(160)이 제1 반도체층(141)의 상부면에 맞닿도록 형성된 경우, 제1 반도체층(141)의 제1 영역은 제1 홈(160) 하부면에 의해 외부로 노출되는 면들을 의미한다. 또는, 제1 홈(160)이 제1 반도체층(141)의 일부를 더 관통하도록 형성되는 경우, 제1 반도체층(141)의 제1 영역은 제1 홈(160) 측부면의 적어도 일부와 제1 홈(160) 하부면에 의해 외부로 노출되는 면들을 의미한다.As described above, the same components as those shown in FIGS. 1 to 8E will be denoted by the same reference numerals in the following description. Referring to FIG. 9A, each first groove 160 includes an ohmic contact layer 150, The second semiconductor layer 143 and the active layer 142 to expose the first region of the first semiconductor layer 141. [ The first region of the first semiconductor layer 141 may be exposed to the outside by the lower surface of the first groove 160. In this case, . The first region of the first semiconductor layer 141 may be formed to cover at least a part of the side surface of the first groove 160 and the second region of the first semiconductor layer 141. [ Means a surface exposed to the outside by the lower surface of the first groove 160.

복수의 제2 홈(170)은 하나의 제1 홈(160) 하부면 중 적어도 일부에 이어진 제1 반도체층(141)의 적어도 일부를 관통하도록 각각 형성되어, 제1 반도체층(141)의 제2 영역을 노출시킨다. 이때, 복수의 제2 홈(170) 각각이 제1 반도체층(141)만을 관통하도록 형성된 경우, 제1 반도체층(141)의 제2 영역은 복수의 제2 홈(170) 측부면 및 하부면에 의해 외부로 노출되는 면들을 의미한다. 또는, 제2 홈(170)이 제1 반도체층(141) 및 언도프반도체층(130) 각각의 일부를 관통하도록 형성된 경우, 제1 반도체층(141)의 제2 영역은 복수의 제2 홈(170) 측부면에 의해 외부로 노출되는 면들을 의미하고, 제1 전극(181)은 제1 반도체층(141)의 제2 영역 및 복수의 제2 홈(170)에 의해 노출된 언도프반도체층(130)의 일부영역에 접하여 형성된다. The plurality of second grooves 170 are formed to penetrate at least a part of the first semiconductor layer 141 extending to at least part of the lower surface of the first groove 160, 2 area. In this case, when each of the plurality of second grooves 170 is formed so as to penetrate only the first semiconductor layer 141, the second region of the first semiconductor layer 141 may include a plurality of second grooves 170, Which are exposed to the outside. Alternatively, when the second trenches 170 are formed to penetrate a part of each of the first semiconductor layer 141 and the undoped semiconductor layer 130, the second region of the first semiconductor layer 141 may have a plurality of second grooves The first electrode 181 is exposed to the outside by the side surface of the first semiconductor layer 141 and the first electrode 181 is exposed by the second region of the first semiconductor layer 141 and the second groove 170, And is formed in contact with a part of the region of the layer 130.

이에, 도 9b와 같이 제1 전극(181)은 복수의 제2 홈(170)에서 제1 반도체층(141)의 제2 영역 상에 접하여 형성된다. 또는, 제1 전극(181)은 복수개의 제2 홈(170)에 의한 제1 반도체층(141)의 제2 영역뿐만 아니라, 제1 홈(160) 측부면 또는 하부면에서 제1 반도체층(141)의 제1 영역 중 일부 상에 더 접하여 형성될 수 있다. 또한 제1 전극(181)은 복수개의 제2 홈(170)이 제1 반도체층(141) 및 언도프반도체층(130) 각각의 일부를 관통하도록 형성된 경우, 제1 전극(181)은 복수개의 제2 홈(170)에 의해 노출된 언도프반도체층(130)의 일부영역에 더 접하여 형성될 수 있다. 즉, 제1 전극(181)은 복수개의 제2 홈(170)을 따라서 적어도 제1 반도체층(141)의 제2 영역 상에 접하여 3차원적으로 형성도리 수 있다. 9B, the first electrode 181 is formed in contact with the second region of the first semiconductor layer 141 in the plurality of second trenches 170. As shown in FIG. Alternatively, the first electrode 181 may be formed on the first semiconductor layer 141 on the side surface or the bottom surface of the first groove 160, as well as the second region of the first semiconductor layer 141 by the plurality of second grooves 170 141 of the first region. When the plurality of second grooves 170 are formed to penetrate a part of each of the first semiconductor layer 141 and the undoped semiconductor layer 130, the first electrode 181 may include a plurality of And may be formed in contact with a part of the undoped semiconductor layer 130 exposed by the second trench 170. That is, the first electrode 181 may be formed three-dimensionally in contact with at least the second region of the first semiconductor layer 141 along the plurality of second grooves 170.

이에 따라, 제1 홈(160)의 너비와 관계없이, 제1 반도체층(141)과 제1 전극(181) 사이의 접촉면적이 증가되고, 그에 반비례하여, 둘 사이의 계면에서 접촉저항이 감소된다. 이와 같이, 접촉저항의 감소로 인해, 제1 반도체층(141)과 제1 전극(181) 사이의 계면에서, 제1 전극(181)을 통해 주입된 전하가 소실되는 양이 감소될 수 있다. 이러한 전류주입효율의 향상으로부터, 광효율이 향상될 것을 기대할 수 있다.Accordingly, the contact area between the first semiconductor layer 141 and the first electrode 181 is increased irrespective of the width of the first groove 160, and the contact resistance is decreased in the inverse proportion to the contact area between the first semiconductor layer 141 and the first electrode 181 do. As described above, the amount of charge injected through the first electrode 181 is lost at the interface between the first semiconductor layer 141 and the first electrode 181 due to the reduction of the contact resistance. From the improvement of the current injection efficiency, it is expected that the light efficiency is improved.

또한, 제1 전극(181) 측부면을 통해 주입된 전하는 제1 반도체층(141)에 더욱 넓게 확산될 수 있다. 더불어, 제1 전극의 측부면 및 하부면 각각과 활성층 사이의 다양한 형태로 발생될 수 있어, 이동경로에 의한 전하 소실율이 감소될 수 있으므로, 광효율이 향상될 것을 기대할 수 있다. In addition, charges injected through the side surface of the first electrode 181 can be diffused more widely to the first semiconductor layer 141. In addition, it can be generated in various forms between each of the side surface and the bottom surface of the first electrode and the active layer, and the charge loss rate due to the movement path can be reduced, so that the light efficiency can be expected to be improved.

더불어, 광전층(140)의 적층면에 수직한 면을 기준으로, 제1 홈(160)은 역사다리꼴, 사다리꼴 및 직사각형 중 어느 하나의 단면을 갖고, 복수개씩 형성된 제2 홈(170)은 역사다리꼴, 사다리꼴, 직사각형 및 역삼각형 중 어느 하나의 단면을 갖는다. 이때, 제1 홈(160)과 제2 홈(170)은 서로 동일 또는 상이한 단면을 가질 수 있다. 이를 위해, 제2 홈(170) 상부면의 너비는 제1 홈(160) 하부면의 1/2 너비 미만으로 각각 결정되어 복수개씩 제2 홈(170)이 형성되도록 한다. In addition, the first grooves 160 have any one of an inverted trapezoidal shape, a trapezoidal shape, and a rectangular shape with respect to a plane perpendicular to the laminated surface of the photoelectric layer 140, and the second grooves 170, A trapezoid, a trapezoid, a rectangle, and an inverted triangle. At this time, the first groove 160 and the second groove 170 may have the same or different cross-sections. For this, the width of the upper surface of the second groove 170 is determined to be less than a half width of the lower surface of the first groove 160 so that a plurality of second grooves 170 are formed.

특히, 도 10a 및 10b로 각각 도시된 바와 같이, 제2 홈(170) 상부면이 제1 홈(160)의 하부면의 1/2 너비 미만으로 각각 이루어지되, 어느 한 변의 길이가 긴 직사각형 형태로 복수개씩 이루어지도록 구성될 수 있다. 이 경우, 복수의 제 2 홈(170)은 복수개 슬릿 형태로 구성되어 제1 홈(160) 하부면 중 양쪽 측면부가 그대로 각각의 제 2 홈(170)의 측변까지 유지되도록 이루어질 수도 있다. 10A and 10B, the upper surface of the second groove 170 is formed to be less than a half width of the lower surface of the first groove 160, As shown in FIG. In this case, the plurality of second grooves 170 may be formed in a plurality of slits so that both side portions of the lower surface of the first grooves 160 are maintained as they are to the side of each second groove 170.

이상과 같이, 본 발명의 실시예에 따른 발광소자는, 복수개의 제2 홈(170)을 통해 또는 제1 홈(160)과 제2 홈(170)을 통해, 제1 반도체층(141)과 3차원적으로 접하여 형성되는 제1 전극(181)을 포함함에 따라, 광효율을 향상시킬 수 있다. As described above, the light emitting device according to the embodiment of the present invention includes the first semiconductor layer 141 and the first semiconductor layer 141 through the plurality of second trenches 170 or through the first trenches 160 and the second trenches 170, By including the first electrode 181 formed in contact with three dimensions, the light efficiency can be improved.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes may be made without departing from the technical spirit of the present invention.

100: 발광소자 110: 기판
120: 버퍼층 130: 언도프반도체층
140: 광전층 141: 제1 반도체층
142: 활성층 143: 제2 반도체층
150: 오믹접촉층 160: 제1 홈
170: 제2 홈 181, 182: 제1 및 제2 전극
181p, 182p: 제1 및 제2 전극패드
182h: 콘택홀100: light emitting device 110: substrate
120: buffer layer 130: undoped semiconductor layer
140: photoelectric layer 141: first semiconductor layer
142: active layer 143: second semiconductor layer
150: ohmic contact layer 160: first groove
170: second grooves 181, 182: first and second electrodes
181p, 182p: first and second electrode pads
182h: Contact hole

Claims (17)

기판 상에 위치하고, 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 광전층;
상기 제2 반도체층 상에 위치하고, 투명도전성물질을 포함하는 오믹접촉층;
상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층을 관통하여 상기 제1 반도체층의 제1 영역을 노출시키는 제1 홈;
상기 제1 반도체층의 상기 제1 영역 내에 위치하고, 상기 제1 반도체층의 제2 영역을 노출시키는 적어도 하나의 제2 홈;
상기 제2 홈 내에 위치하고, 상기 제1 반도체층의 상기 제2 영역과 접촉하는 제1 전극; 및
상기 오믹접촉층 상에 위치하는 제2 전극을 포함하되,
상기 제2 영역은 상기 제2 홈의 측부면에 의해 노출된 상기 제1 반도체층의 영역을 포함하고,
상기 제2 홈부의 측부면은 정테이퍼의 경사를 갖는 발광소자.A photoelectric layer on the substrate, the photoelectric layer including a first semiconductor layer, an active layer, and a second semiconductor layer which are sequentially stacked;
An ohmic contact layer located on the second semiconductor layer and including a transparent conductive material;
A first groove through the ohmic contact layer, the second semiconductor layer, and the active layer to expose a first region of the first semiconductor layer;
At least one second groove located in the first region of the first semiconductor layer and exposing a second region of the first semiconductor layer;
A first electrode located in the second groove and in contact with the second region of the first semiconductor layer; And
And a second electrode located on the ohmic contact layer,
Wherein the second region includes a region of the first semiconductor layer exposed by a side surface of the second groove,
And the side surface of the second groove portion has an inclination of a constant taper. 제1항에 있어서,
상기 제1 전극과 상기 제2 전극은 각각 제1 전극패드와 제2 전극패드에서 연장되는 복수의 가지 형태이고, 상기 광전층에 수평한 면에서 서로 교번하여 배치되는 발광소자.The method according to claim 1,
Wherein the first electrode and the second electrode have a plurality of branch shapes extending from the first electrode pad and the second electrode pad, respectively, and are alternately disposed on the horizontal plane of the photoelectric layer. 제1항에 있어서,
상기 제2 홈의 상부면의 너비는 상기 제1 홈의 하부면의 너비 이하인 발광소자.The method according to claim 1,
Wherein a width of an upper surface of the second groove is equal to or less than a width of a lower surface of the first groove. 제1항에 있어서,
상기 제1 전극은 상기 제1 홈에 의해 노출된 상기 제1 반도체층의 상기 제1 영역과 접촉하는 영역을 포함하는 발광소자.The method according to claim 1,
Wherein the first electrode includes a region in contact with the first region of the first semiconductor layer exposed by the first groove. 제1항에 있어서,
상기 기판과 상기 광전층 사이에 위치하고, 불순물이 도핑되지 않은 반도체물질로 이루어진 언도프반도체층을 더 포함하고,
상기 제2 홈은 상기 언도프반도체층의 내측으로 연장하여, 상기 언도프반도체층의 일부영역을 노출시키고,
상기 제1 전극은 상기 언도프반도체층의 일부영역과 접촉하는 발광소자.The method according to claim 1,
Further comprising an undoped semiconductor layer disposed between the substrate and the photoelectric layer and made of a semiconductor material not doped with an impurity,
The second groove extends to the inside of the undoped semiconductor layer to expose a part of the undoped semiconductor layer,
Wherein the first electrode is in contact with a part of the undoped semiconductor layer. 제1항에 있어서,
상기 광전층의 적층면에 수직한 면을 기준으로, 상기 제1 홈은 역사다리꼴, 사다리꼴 및 직사각형 중 어느 하나의 단면을 갖고,
상기 광전층의 적층면에 수직한 면을 기준으로, 상기 적어도 하나의 제2 홈은 역사다리꼴 및 역삼각형 중 어느 하나의 단면을 가지며,
상기 제1 홈과 제2 홈은 서로 동일 또는 상이한 단면을 갖는 발광소자.The method according to claim 1,
Wherein the first groove has one of an inverted trapezoidal shape, a trapezoidal shape, and a rectangular shape with respect to a plane perpendicular to the laminated surface of the photoelectric layer,
Wherein the at least one second groove has one of an inverted trapezoid and an inverted triangle with respect to a plane perpendicular to the laminated surface of the photoelectric layer,
Wherein the first groove and the second groove have the same or different cross-sections. 삭제delete 제5항에 있어서,
상기 제1 홈의 깊이는 상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층 각각의 깊이를 합한 제1 깊이 이상, 상기 제1 깊이와 상기 제2 반도체층의 깊이를 합한 제2 깊이 이하이고,
상기 제1 홈과 상기 적어도 하나의 제2 홈의 깊이를 합한 제3 깊이는, 상기 제1 깊이 초과, 상기 오믹접촉층, 상기 광전층 및 상기 언도프반도체층 각각의 깊이를 합한 제4 깊이 미만인 발광소자.6. The method of claim 5,
The depth of the first groove is equal to or greater than a first depth equal to or greater than a depth of each of the ohmic contact layer, the second semiconductor layer, and the active layer,
The third depth, which is the sum of the depth of the first groove and the depth of the at least one second groove, is less than the first depth, the depth of each of the ohmic contact layer, the photoelectric layer, Light emitting element. 제1항에 있어서,
상기 제1 홈과 상기 적어도 하나의 제2 홈은 일체의 형태를 띄는 발광소자.The method according to claim 1,
Wherein the first groove and the at least one second groove have an integral shape. 제1항에 있어서,
상기 제1 반도체층은 제1 불순물이 도핑된 n-형 질화물반도체로 형성되고,
상기 활성층은 양자우물구조의 질화물반도체로 형성되며,
상기 제2 반도체층은 제2 불순물이 도핑된 p-형 질화물반도체로 형성되는 발광소자.The method according to claim 1,
The first semiconductor layer is formed of an n-type nitride semiconductor doped with a first impurity,
Wherein the active layer is formed of a nitride semiconductor having a quantum well structure,
And the second semiconductor layer is formed of a p-type nitride semiconductor doped with a second impurity. 기판 상에 제1 반도체층, 활성층 및 제2 반도체층을 순차적으로 적층하여, 광전층을 형성하는 단계;
상기 제2 반도체층 상에 투명도전성물질을 적층하여, 오믹접촉층을 형성하는 단계;
상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층을 관통하여 상기 제1 반도체층의 제1 영역을 노출시키는 제1 홈을 형성하는 단계;
상기 제1 홈에 의해 노출된 상기 제1 반도체층의 상기 제1 영역 내에 위치하고, 상기 제1 반도체층의 제2 영역을 노출시키는 적어도 하나의 제2 홈을 형성하는 단계; 및
상기 제2 홈 내에 상기 제1 반도체층의 제2 영역과 접촉하는 제1 전극 및 상기 오믹접촉층 상에 위치하는 제2 전극을 형성하는 단계를 포함하되,
상기 제2 영역은 상기 제2 홈의 측부면에 의해 노출된 상기 제1 반도체층의 영역을 포함하고,
상기 제2 홈의 측부면은 정테이퍼의 경사를 갖는 발광소자의 제조방법.Forming a photoelectric layer by sequentially laminating a first semiconductor layer, an active layer, and a second semiconductor layer on a substrate;
Depositing a transparent conductive material on the second semiconductor layer to form an ohmic contact layer;
Forming a first groove through the ohmic contact layer, the second semiconductor layer, and the active layer to expose a first region of the first semiconductor layer;
Forming at least one second groove in the first region of the first semiconductor layer exposed by the first groove and exposing a second region of the first semiconductor layer; And
Forming a first electrode in the second groove in contact with a second region of the first semiconductor layer and a second electrode located on the ohmic contact layer,
Wherein the second region includes a region of the first semiconductor layer exposed by a side surface of the second groove,
And the side surface of the second groove has an inclination of a constant taper. 제11항에 있어서,
상기 제1 및 제2 전극을 형성하는 단계에서,
상기 제1 전극과 상기 제2 전극은 각각 제1 전극패드와 제2 전극패드에서 연장되는 복수의 가지 형태이고, 상기 광전층의 적층면에 수평한 면에서 서로 교번하여 배치되는 발광소자의 제조방법.12. The method of claim 11,
In forming the first and second electrodes,
Wherein the first electrode and the second electrode have a plurality of branch shapes extending from the first electrode pad and the second electrode pad, respectively, and are alternately arranged on a horizontal plane on the laminated surface of the photoelectric layer . 제11항에 있어서,
상기 제1 전극은 상기 제1 홈에 의해 노출된 상기 제1 반도체층의 상기 제1 영역과 접촉하는 영역을 포함하는 발광소자의 제조방법.12. The method of claim 11,
Wherein the first electrode includes a region in contact with the first region of the first semiconductor layer exposed by the first groove. 제11항에 있어서,
상기 광전층을 형성하는 단계 이전에, 상기 기판 상에 불순물이 도핑되지 않은 반도체물질을 적층하여 언도프반도체층을 형성하는 단계를 더 포함하고,
상기 제2 홈은 상기 언도프반도체층의 내측으로 연장하여 상기 언도프반도체층의 일부영역을 노출시키며,
상기 제1 전극은 상기 제2 홈에 의해 노출된 상기 언도프반도체층의 상기 일부영역과 접촉하는 발광소자의 제조방법.12. The method of claim 11,
Further comprising the step of forming an undoped semiconductor layer by laminating a semiconductor material not doped with an impurity on the substrate before the step of forming the photoelectric layer,
The second groove extends to the inside of the undoped semiconductor layer to expose a part of the undoped semiconductor layer,
And the first electrode is in contact with the partial region of the undoped semiconductor layer exposed by the second groove. 제11항에 있어서,
상기 제1 홈을 형성하는 단계에서, 상기 제1 홈은 상기 광전층의 적층면에 수직한 면을 기준으로, 역사다리꼴, 사다리꼴 및 직사각형 중 어느 하나의 단면을 갖고,
상기 적어도 하나의 제2 홈을 형성하는 단계에서, 상기 적어도 하나의 제2 홈은 상기 광전층의 적층면에 수직한 면을 기준으로, 역사다리꼴 및 역삼각형 중 어느 하나의 단면을 가지며,
상기 제1 홈과 상기 제2 홈은 서로 동일 또는 상이한 단면을 갖는 발광소자의 제조방법.12. The method of claim 11,
Wherein the first groove has one of an inverted trapezoidal shape, a trapezoidal shape, and a rectangular shape with respect to a plane perpendicular to the laminated surface of the photoelectric layer,
Wherein the at least one second groove has one of an inverted trapezoid and an inverted triangle with respect to a plane perpendicular to the laminated surface of the photoelectric layer,
Wherein the first groove and the second groove have the same or different cross-sections. 제11항에 있어서,
상기 제1 홈을 형성하는 단계에서, 상기 제1 홈의 깊이는 상기 오믹접촉층, 상기 제2 반도체층 및 상기 활성층 각각의 깊이를 합한 제1 깊이 이상, 상기 제1 깊이와 상기 제2 반도체층의 깊이를 합한 제2 깊이 미만이고,
상기 적어도 하나의 제2 홈을 형성하는 단계에서, 상기 제1 홈과 상기 적어도 하나의 제2 홈 각각의 깊이를 합한 제3 깊이는, 상기 제1 깊이 초과, 상기 오믹접촉층 및 상기 광전층 각각의 깊이를 합한 제4 깊이 미만인 발광소자의 제조방법.12. The method of claim 11,
Wherein the depth of the first groove is equal to or greater than a first depth which is the sum of the depths of the ohmic contact layer, the second semiconductor layer, and the active layer, Is less than the second depth,
In forming the at least one second groove, the third depth, which is the sum of the depths of the first groove and the at least one second groove, is greater than the first depth, the ohmic contact layer and the photoelectric layer Is less than the fourth depth. 제11항에 있어서,
상기 제1 홈을 형성하는 단계와 상기 적어도 하나의 제2 홈을 형성하는 단계는 동시에 실시되는 발광소자의 제조방법.12. The method of claim 11,
Wherein the step of forming the first groove and the step of forming the at least one second groove are simultaneously performed.
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