KR101900833B1 - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 디스클리네이션(disclination) 불량을 개선함과 동시에 투과율을 향상시킬 수 있는 액정표시장치가 개시된다.
개시된 액정표시장치는 기판과, 기판상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와, 화소영역에 형성된 화소 전극과, 데이터 라인과 중첩되는 공통전압 공급라인과, 공통전압 공급라인과 일정 간격 이격되어 화소 전극과 중첩되는 공통 전극 및 게이트 라인, 데이터 라인 및 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴을 포함하고, 공통전압 공급라인과 공통 전극은 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 디스클리네이션(disclination) 불량을 개선함과 동시에 투과율을 향상시킬 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
액정표시장치(liquid crystal display device)는 경량, 박형, 저소비 전력 구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이러한 추세에 따라, 상기 액정표시장치는 사무자동화 기기, 오디오/비디오 기기 등에 이용되고 있다.
액정표시장치는 인가 전압에 따라 액체와 결정의 중간 상태 물질인 액정(liquid crystal)의 광투과도가 변화하는 특성을 이용하여, 전기 신호를 시각 정보로 변화시켜 영상을 표시한다. 통상의 액정표시장치는 전극이 구비된 두 개의 기판과 두 기판 사이에 개재된 액정 층으로 구성된다. 이와 같은 액정표시장치는 동일한 화면 크기를 가지는 다른 표시장치에 비하여 무게가 가볍고 부피가 작으며 작은 전력으로 동작한다.
액정표시장치는 후면의 광원에서 발생한 빛을 전면에 있는 액정표시패널의 각 화소가 일종의 광 스위치 역할을 하여 선택적으로 투과시킴으로 인하여 화상을 디스플레이하는 장치이다. 즉, 종래의 음극선관(CRT: cathode ray tube)이 전자선의 세기를 조절하여 휘도를 제어하는데 반하여, 액정표시장치는 광원에서 발생한 광의 세기를 제어하여 화면이 디스플레이된다.
이상에서와 같은 액정표시장치의 액정표시패널은 컬러필터가 형성된 컬러필터 기판(상부기판)과 박막 트랜지스터(TFT: Thin Film Transistor)가 형성된 박막 트랜지스터 기판(하부기판)이 액정 층을 사이에 두고 합착된 구조로 이루어진다.
일반적인 액정표시패널의 박막 트랜지스터 기판은 게이트 라인과 데이터 라인이 교차되고, 상기 게이트 라인과 데이터 라인의 교차영역에 박막 트랜지스터(TFT)가 형성된다.
박막 트랜지스터는 게이트 절연층을 사이에 두고 게이트 전극, 소스/드레인 전극을 포함하고, 드레인 전극은 화소전극과 전기적으로 연결된다.
소스/드레인 전극 및 화소전극을 포함한 게이트 절연층 상에 보호층이 형성되고, 보호층 상에 공통전극 배선 및 공통전극 패턴이 형성된다.
이상에서와 같이, 일반적인 액정표시장치에 포함된 박막 트랜지스터 기판에는 게이트 라인 및 데이터 라인 상에 공통전극 공급라인이 형성되고, 화소전극 상에 상기 공통전극 공급라인으로부터 분기된 공통전극이 형성된다.
일반적인 액정표시장치는 단위 화소를 기준으로 화소영역 내에 면 타입의 화소 전극이 형성되고, 상기 화소 영역의 가장자리를 감싸는 공통전압 공급라인이 형성되고, 상기 공통전압 공급라인으로부터 분기되어 일정한 간격 이격되어 복수개루 구비되어 상기 화소 전극 상에 공통 전극이 형성된 구조를 가진다.
이와 같이, 면 타입의 화소 전극과 복수의 공통 전극은 프린지 필드(fringe field)를 발생시켜 넓은 시야각을 구현할 수 있는 장점을 가진다.
그러나, 일반적인 프린지 필드 방식의 액정표시장치는 화소 전극의 가장자리르 따라 프린지 필드가 형성되지 않으므로 화소 전극의 가장자리를 따라 디스클리네이션(disclination) 불량이 발생될 수 있다.
일반적인 프린지 필드 방식의 액정표시장치는 화소 전극의 가장자리와 중첩되도록 컬러필터 기판의 블랙 매트릭스 패턴의 영역을 확대하여 상기 디스클리네이션(disclination) 불량을 개선할 수 있으나, 상기 블랙 매트릭스 패턴의 면적을 확대할 수록 투과율이 저하되는 문제가 있었다.
본 발명은 디스클리네이션(disclination) 불량을 개선함과 동시에 투과율을 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 일 실시예에 따른 액정표시장치는,
기판; 상기 기판 상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역; 상기 복수의 게이트 라인 및 상기 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 상기 화소영역에 형성된 화소전극; 상기 데이터 라인과 중첩되는 공통전압 공급라인: 상기 공통전압 공급라인과 일정 간격 이격되어 상기 화소 전극과 중첩되는 공통 전극; 및 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴을 포함하고,
상기 공통전압 공급라인과 상기 공통 전극은 상기 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된다.
본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은,
제1 기판상에 게이트 전극 및 게이트 라인이 형성되는 단계; 상기 게이트 전극 및 상기 게이트 라인을 포함한 상기 제1 기판상에 게이트 절연층이 형성되는 단계; 상기 게이트 절연층 상에 반도체 패턴이 형성되는 단계; 화소영역의 상기 게이트 절연층 상에 화소전극이 형성되는 단계; 상기 반도체 패턴을 포함한 상기 게이트 절연층 상에 소스/드레인 전극 및 데이터 라인이 형성되는 단계; 상기 박막 트랜지스터, 상기 게이트 라인, 상기 데이터 라인 및 상기 화소전극 상에 보호층이 형성되는 단계; 상기 데이터 라인과 중첩되는 공통전압 공급라인과 상기 화소 전극과 중첩되는 공통 전극을 형성하는 단계; 및 제2 기판상에 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴이 형성되는 단계를 포함하고,
상기 공통전압 공급라인과 상기 공통 전극은 서로 일정 간격 이격되고, 상기 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된다.
본 발명의 박막 트랜지스터 기판은 공통전압 공급라인과 상기 공통 전극이 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 화소 전극의 가장자리에서 발생되는 디스클리네이션(disclination) 불량이 개선할 수 있고, 이에 따라, 게이트 라인과 중첩되는 블랙 매트릭스 패턴의 면적을 줄여 투과율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 컬러필터 기판의 블랙 매트릭스의 단위 화소를 도시한 평면도이다.
도 4a는 일반적인 액정표시장치의 게이트 라인 영역을 도시한 단면도이고,
도 4b는 도 3의 Ⅱ-Ⅱ'라인을 따라 절단한 게이트 라인 영역을 도시한 단면도이다.
도 5a 내지 도 9b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
본 발명은 기판과, 기판상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역과, 복수의 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터와, 화소영역에 형성된 화소 전극과, 데이터 라인과 중첩되는 공통전압 공급라인과, 공통전압 공급라인과 일정 간격 이격되어 화소 전극과 중첩되는 공통 전극 및 게이트 라인, 데이터 라인 및 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴을 포함하고, 공통전압 공급라인과 공통 전극은 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된다.
첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.
본 발명의 일 실시예는 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 하기 위함이다. 따라서, 이하에서 설명하는 실시예에 한정되지 않고, 본 발명의 기술 사상을 기초로 다른 실시예들은 얼마든지 추가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이고, 도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 컬러필터 기판의 블랙 매트릭스의 단위 화소를 도시한 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 복수의 게이트 라인(150)과 복수의 데이터 라인(140)이 서로 교차하여 화소 영역을 정의하고, 상기 게이트 라인(150)과 데이터 라인(140)의 교차부에 액정 셀을 구동하기 위한 박막 트랜지스터(TFT)가 형성된다.
상기 게이트 라인(150) 및 데이터 라인(140)은 서로 교차하여 화소 영역을 정의한다. 여기서, 상기 화소 영역에는 화소 전극(160)이 형성된다.
도면에는 도시되지 않았지만, 상기 게이트 라인(150)의 일측 끝단에는 게이트 라인(150)과 전기적으로 연결된 게이트 패드(미도시)가 형성되고, 상기 데이터 라인(140)의 일측 끝단에는 데이터 라인(140)과 전기적으로 연결된 데이터 패드(미도시)가 형성된다.
상기 박막 트랜지스터(TFT)는 베이스 기판(100) 상에 형성된 게이트 전극(121)과, 상기 게이트 전극(121) 및 베이스 기판(100) 상에 게이트 절연층(122)이 형성되고 상기 게이트 절연층(122) 상에 형성된 반도체 패턴(123)과, 상기 반도체 패턴(123) 상에 형성된 소스/드레인 전극(125, 127)을 포함한다.
상기 게이트 전극(121)은 상기 게이트 라인(150) 상에 형성되고, 상기 게이트 라인(150)보다 넓은 폭을 가진다.
상기 드레인 전극(127)은 상기 화소 전극(160)과 전기적으로 접속된다.
상기 드레인 전극(127)은 상기 화소 전극(160)이 형성된 후에 형성될 수 있다. 즉, 상기 드레인 전극(127)은 상기 화소 전극(160)의 일부분과 중첩되고, 별도의 컨택홀을 형성하지 않고, 상기 화소전극(160)상에 직접 접촉될 수 있다.
상기 반도체 패턴(123)은 비정질 실리콘으로 형성된 활성 패턴(123a)과, 상기 활성 패턴(123a) 상에 배치되며 불순물이 주입된 비정질 실리콘으로 형성된 오믹콘택 패턴(123b)을 포함한다.
상기 소스/드레인 전극(125, 127), 화소 전극(160), 데이터 라인(140) 및 게이트 절연층(122) 상에는 보호층(170)이 형성된다.
상기 데이터 라인(140)을 포함하여 화소 영역의 가장자리를 따라 공통전압 공급라인(181)이 형성된다.
상기 공통전압 공급라인(181)은 상기 데이터 라인(140)과 중첩되고, 상기 데이터 라인(140)으로부터 화소 영역 방향으로 연장되어 형성된다.
상기 공통전압 공급라인(181)은 상기 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 연장된다. 여기서, 제1 방향은 도면을 기준으로 상하 방향으로 정의할 수 있다.
상기 공통전압 공급 라인(181)은 서로 일정 간격 이격되어 형성된다.
상기 공통전압 공급라인(181)은 상기 화소 전극(160)으로부터 일정거리 이격된다. 즉, 상기 공통전압 공급라인(181)과 상기 화소 전극(160)은 서로 중첩된 영역을 가지지 않는다.
상기 공통전압 공급라인(181)은 상기 게이트 라인(150)이 형성된 제2 방향으로 일정 간격 이격되어 형성된다. 즉, 서로 인접한 공통전압 공급라인(181)은 일정 간격 이격되어 형성될 수 있다. 여기서, 제2 방향은 도면을 기준으로 좌우 방향으로 정의할 수 있다.
상기 공통전압 공급라인(181)은 상기 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 제1 방향으로 배열된 화소들을 모두 공유한다.
상기 화소 영역에는 상기 화소 전극(160)과 중첩된 복수의 공통 전극(183)이 형성된다.
상기 공통 전극(183)은 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성된다.
상기 공통 전극(183)은 서로 일정 간격 이격되어 형성된다.
상기 공통 전극(183)은 상기 화소 전극(160)과 중첩된 영역에서 서로 일정 간격 이격되어 형성된다.
상기 공통 전극(183)은 상기 공통전압 공급라인(181)으로부터 일정 간격 이격되어 형성된다.
상기 공통 전극(183)은 상기 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 제1 방향으로 배열된 화소들을 모두 공유한다.
단위 화소 영역내에 서로 인접한 공통 전극(183) 간의 간격은 일정하게 형성될 수 있다.
또한, 서로 인접한 상기 공통전압 공급라인(181)과 상기 공통 전극(183) 간의 간격은 일정하게 형성될 수 있다.
단위 화소 영역내에 서로 인접한 공통 전극(183) 간의 간격과, 서로 인접한 상기 공통전압 공급라인(181)과 상기 공통 전극(183) 간의 간격은 일정하게 형성될 수 있다.
이상에서와 같이, 본 발명의 상기 공통전압 공급라인(181)과 상기 공통 전극(183)은 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성되고, 서로 일정한 간격 이격된다. 즉, 상기 공통전압 공급라인(181)과 상기 공통 전극(183)은 상기 다수의 화소를 포함하는 액정표시패널을 기준으로 제2 방향을 따라 일정 간격 이격되고, 제1 방향으로 끊어짐 없이 형성된 구조를 가진다.
도 3을 참조하면, 본 발명의 박막 트랜지스터 기판 상에 구비되는 컬러필터 기판에는 상기 화소 영역의 가장자리를 따라 블랙 매트릭스 패턴(BM)이 형성된다.
이때, 본 발명의 상기 공통전압 공급라인(181)과 상기 공통 전극(183)은 제1 방향으로 끊어짐 없이 형성됨으로써, 상기 화소 전극(160)의 상하 가장자리에서 발생되는 디스클리네이션(disclination) 불량이 개선되어 게이트 라인(150)과 중첩되는 블랙 매트릭스 패턴(BM)의 면적을 줄여 투과율을 향상시킬 수 있다.
도 4a는 일반적인 액정표시장치의 게이트 라인 영역을 도시한 단면도이고, 도 4b는 도 3의 Ⅱ-Ⅱ'라인을 따라 절단한 게이트 라인 영역을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 일반적인 액정표시장치는 화소 내에서 슬릿 패턴을 가지는 공통전극 및 공통전압 공급라인에 의해 화소 전극 가장자리와 중첩되는 영역까지 컬러필터 기판의 블랙 매트릭스 패턴(15)이 형성된다. 즉, 상기 블랙 매트릭스 패턴(15)은 박막 트랜지스터와 인접한 게이트 라인(50)을 포함하여 주변 영역까지 형성되어 투과율이 저하된다.
즉, 일반적인 액정표시장치의 블랙 매트릭스 패턴(15)은 상기 게이트 라인(50)과 중첩되고, 상기 게이트 라인(50)의 주변 영역까지 연장된 제1 영역(a1)을 가진다.
도면 부호 11은 컬러필터 기판의 투명 베이스 기판이고, 도면 부호 13은 컬러필터 기판의 컬러필터 패턴으로 정의할 수 있다.
도면 부호 10은 박막 트랜지스터 기판의 투명 베이스 기판이고, 도면 부호 22는 게이트 절연층이고, 도면 부호 70은 보호층으로 정의할 수 있다.
도 4b에 도시된 바와 같이, 본 발명의 액정표시장치는 공통전압 공급라인(도3의 181)과 상기 공통 전극(도3의 183)은 제1 방향으로 끊어짐 없이 형성됨으로써, 화소 전극의 가장자리 영역에서 발생하는 디스클리네이션(disclination) 불량이 개선되어 박막 트랜지스터와 인접한 게이트 라인(150)의 주변영역의 블랙 매트릭스 패턴(115)을 삭제함으로써, 투과율을 향상시킬 수 있다.
본 발명의 블랙 매트릭스 패턴(115)은 게이트 라인(150)과 중첩된 제2 영역(a2)을 가진다.
상기 게이트 라인(150)과 중첩되는 상기 블랙 매트릭스 패턴(115)의 폭은 상기 게이트 라인(150)의 폭과 대응된다.
따라서, 본 발명은 일반적인 액정표시장치의 제1 영역(도4a의 a1)과 대비하여 좁은 면적을 가지는 제2 영역(a2)에 의해 그 차이만큼 화소마다 투과율이 향상될 수 있다.
도면 부호 110은 컬러필터 기판의 투명 베이스 기판이고, 도면 부호 113은 컬러필터 기판의 컬러필터 패턴으로 정의할 수 있다.
도면 부호 100은 박막 트랜지스터 기판의 투명 베이스 기판이고, 도면 부호 122는 게이트 절연층이고, 도면 부호 170은 보호층으로 정의할 수 있다.
도 5a 내지 도 9b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 투명 베이스 기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 후, 제1 마스크 공정을 통해 식각 공정을 진행한다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제1 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 게이트 전극(121) 및 게이트 라인(150)을 형성한다.
상기 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 게이트 전극(121) 및 게이트 라인(150)을 포함한 투명 베이스 기판(100) 상에 게이트 절연층(122)이 형성되고, 상기 게이트 절연층(122) 상에 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층을 형성한 후, 제2 마스크 공정을 통해 식각 공정을 진행한다.
상기 반도체층 상에는 감광성 물질인 포토레지스트를 형성하고, 투과 영역 및 비투과 영역을 포함하는 마스크를 이용한 제2 마스크 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 반도체층을 식각하여, 게이트 전극(121) 상에 반도체 패턴(123)을 형성한다.
도 7a 및 도 7b를 참조하면, 상기 반도체 패턴(123), 게이트 전극(121) 및 게이트 라인(150)을 포함한 게이트 절연층(122) 상에 투명한 금속막을 스퍼터링 방식으로 증착한 후, 제3 마스크 공정을 통해 식각 공정을 진행한다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제3 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 화소 영역 내에 화소 전극(160)을 형성한다. 여기서, 상기 화소 전극(160)은 화소마다 면 타입으로 형성될 수 있다. 또한, 화소 전극(160)은 ITO, ZnO, IZO와 같은 투명한 금속물질로 이루어질 수 있다.
도 8a 및 도 8b를 참조하면, 상기 반도체 패턴(123), 게이트 전극(121), 게이트 라인(150) 및 화소 전극(160)을 포함한 게이트 절연층(122) 상에 금속막을 스퍼터링 방식으로 증착한 후, 제4 마스크 공정을 통해 식각 공정을 진행한다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제4 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 소스/드레인 전극(125, 127) 및 데이터 라인(140)을 형성한다.
상기 소스/드레인 전극(125, 127) 및 데이터 라인(140)을 형성하기 위한 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 소스/드레인 전극(125, 127), 화소 전극(160) 및 데이터 라인(140)을 포함한 게이트 절연층(122) 상에 보호층(170)이 증착되고, 상기 보호층(170) 상에 투명한 금속막을 스퍼터링 방식으로 증착한 후, 제5 마스크 공정을 통해 식각 공정을 진행한다.
도면에서는 구체적으로 도시되지 않았지만, 상기 제5 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 포토레지스트를 형성한 후, 투과 영역 및 비투과 영역을 가지는 마스크를 이용하여 노광 및 현상 공정을 진행하여 포토레지스트 패턴을 형성한다.
그런 다음, 상기 포토레지스트 패턴을 마스크로 이용하여 금속막을 식각하여, 데이터 라인(140)과 중첩되는 공통전압 공급라인(181)과, 화소 영역 내에 화소 전극(160)과 중첩되는 공통 전극(183)을 형성한다. 여기서, 상기 공통전압 공급라인(181) 및 공통 전극(183)은 데이터 라인(140)이 형성된 제1 방향을 따라 끊어짐 없이 형성된다.
상기 공통전압 공급라인(181)은 상기 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 제1 방향으로 배열된 화소들을 모두 공유한다.
상기 공통 전극(183)은 상기 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 제1 방향으로 배열된 화소들을 모두 공유한다.
단위 화소 영역내에 서로 인접한 공통 전극(181) 간의 간격은 일정하게 형성될 수 있다.
또한, 서로 인접한 상기 공통전압 공급라인(181)과 상기 공통 전극(183) 간의 간격은 일정하게 형성될 수 있다.
단위 화소 영역내에 서로 인접한 공통 전극(183) 간의 간격과, 서로 인접한 상기 공통전압 공급라인(181)과 상기 공통 전극(183) 간의 간격은 일정하게 형성될 수 있다.
상기 공통전압 공급라인(181) 및 상기 공통 전극(183)은 ITO, ZnO, IZO와 같은 투명한 금속물질로 이루어질 수 있다.
본 발명의 상기 공통전압 공급라인(181)과 상기 공통 전극(183)은 데이터 라인(140)이 형성된 제1 방향으로 끊어짐 없이 형성됨으로써, 상기 화소 전극(160)의 상하 가장자리에서 발생되는 디스클리네이션(disclination) 불량이 개선할 수 있고, 이에 따라 게이트 라인(150)과 중첩되는 블랙 매트릭스 패턴의 면적을 줄여 투과율을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
160: 화소 전극 181: 공통전압 공급라인
183: 공통 전극 BM, 15, 115: 블랙 매트릭스 패턴

Claims (14)

  1. 제1 기판;
    상기 제1 기판상에 복수의 게이트 라인 및 데이터 라인의 교차되어 정의되는 화소영역;
    상기 복수의 게이트 라인 및 상기 데이터 라인의 교차영역에 형성된 박막 트랜지스터;
    상기 화소영역에 형성된 화소전극;
    상기 데이터 라인과 중첩되는 공통전압 공급라인:
    상기 공통전압 공급라인과 일정 간격 이격되어 상기 화소 전극과 중첩되는 공통 전극; 및
    제2 기판상에 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴을 포함하고,
    상기 공통전압 공급라인과 상기 공통 전극은 상기 화소영역 내에서 서로 연결되지 않으면서 서로 일정 간격 이격되고, 상기 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된 액정표시장치.
  2. 제1 항에 있어서,
    상기 공통전압 공급라인은 상기 데이터 라인으로부터 화소 영역으로 연장되고, 상기 화소 전극과 일정 간격 이격된 액정표시장치.
  3. 제1 항에 있어서,
    상기 공통전압 공급라인과 인접한 상기 공통 전극의 간격은 일정하고, 상기 공통 전극은 적어도 2 이상의 바 형상으로 이루어지고, 서로 인접한 상기 공통 전극 간의 간격은 일정한 액정표시장치.
  4. 제1 항에 있어서,
    상기 공통전압 공급라인과 인접한 상기 공통 전극의 간격은 서로 인접한 상기 공통 전극 간의 간격과 대응되는 액정표시장치.
  5. 제1 항에 있어서,
    상기 게이트 라인과 중첩되는 상기 블랙 매트릭스 패턴의 폭은 상기 게이트 라인의 폭과 대응되는 액정표시장치.
  6. 제1 항에 있어서,
    상기 공통전압 공급라인은 서로 일정한 간격 이격되어 형성된 액정표시장치.
  7. 제1 항에 있어서,
    상기 공통 전극은 서로 일정한 간격 이격되어 형성된 액정표시장치.
  8. 제1 기판상에 게이트 전극 및 게이트 라인이 형성되는 단계;
    상기 게이트 전극 및 상기 게이트 라인을 포함한 상기 제1 기판상에 게이트 절연층이 형성되는 단계;
    상기 게이트 절연층 상에 반도체 패턴이 형성되는 단계;
    화소영역의 상기 게이트 절연층 상에 화소전극이 형성되는 단계;
    상기 반도체 패턴을 포함한 상기 게이트 절연층 상에 소스/드레인 전극 및 데이터 라인이 형성되는 단계;
    박막 트랜지스터, 상기 게이트 라인, 상기 데이터 라인 및 상기 화소전극 상에 보호층이 형성되는 단계;
    상기 데이터 라인과 중첩되는 공통전압 공급라인과 상기 화소 전극과 중첩되는 공통 전극을 형성하는 단계; 및
    제2 기판상에 상기 게이트 라인, 상기 데이터 라인 및 상기 박막 트랜지스터와 중첩되는 블랙 매트릭스 패턴이 형성되는 단계를 포함하고,
    상기 공통전압 공급라인과 상기 공통 전극은 상기 화소영역 내에서 서로 연결되지 않으면서 서로 일정 간격 이격되고, 상기 데이터 라인이 형성된 제1 방향으로 끊어짐 없이 연장된 액정표시장치의 제조방법.
  9. 제8 항에 있어서,
    상기 공통전압 공급라인은 상기 데이터 라인으로부터 화소 영역으로 연장되고, 상기 화소 전극과 일정 간격 이격된 액정표시장치의 제조방법.
  10. 제8 항에 있어서,
    상기 공통전압 공급라인과 인접한 상기 공통 전극의 간격은 일정하고, 상기 공통 전극은 적어도 2 이상의 바 형상으로 이루어지고, 서로 인접한 상기 공통 전극 간의 간격은 일정한 액정표시장치의 제조방법.
  11. 제8 항에 있어서,
    상기 공통전압 공급라인과 인접한 상기 공통 전극의 간격은 서로 인접한 상기 공통 전극 간의 간격과 대응되는 액정표시장치의 제조방법.
  12. 제8 항에 있어서,
    상기 게이트 라인과 중첩되는 상기 블랙 매트릭스 패턴의 폭은 상기 게이트 라인의 폭과 대응되는액정표시장치의 제조방법.
  13. 제8 항에 있어서,
    상기 공통전압 공급라인은 서로 일정한 간격 이격되어 형성된 액정표시장치의 제조방법.
  14. 제8 항에 있어서,
    상기 공통 전극은 서로 일정한 간격 이격되어 형성된 액정표시장치의 제조방법.
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