KR101898479B1 - 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법 - Google Patents

복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법 Download PDF

Info

Publication number
KR101898479B1
KR101898479B1 KR1020160053448A KR20160053448A KR101898479B1 KR 101898479 B1 KR101898479 B1 KR 101898479B1 KR 1020160053448 A KR1020160053448 A KR 1020160053448A KR 20160053448 A KR20160053448 A KR 20160053448A KR 101898479 B1 KR101898479 B1 KR 101898479B1
Authority
KR
South Korea
Prior art keywords
circuit pattern
carrier substrate
metal layer
cavity
forming
Prior art date
Application number
KR1020160053448A
Other languages
English (en)
Other versions
KR20170123990A (ko
Inventor
장군식
이종태
김민성
Original Assignee
주식회사 심텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 심텍 filed Critical 주식회사 심텍
Priority to KR1020160053448A priority Critical patent/KR101898479B1/ko
Publication of KR20170123990A publication Critical patent/KR20170123990A/ko
Application granted granted Critical
Publication of KR101898479B1 publication Critical patent/KR101898479B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법에 대하여 개시한다.
본 발명에 따른 인쇄회로기판 제조 방법은 (a) 제1 캐리어 기판 상에 제1 회로패턴, 절연층 및 제2 회로패턴을 순차적으로 구현하는 단계; (b) 상기 제2 회로패턴 상에 제2 캐리어 기판을 접착하는 단계; (c) 상기 제1 캐리어 기판을 제거한 후 제1 회로패턴과 전기적으로 연결되도록 반도체 칩을 포함하는 몰드를 배치하는 단계; 및 (d) 제2 캐리어 기판을 제거하는 단계;를 포함하고, 상기 제2 회로패턴 상에 제2 캐리어 기판 접착시 제2 캐리어 기판의 가장자리 영역에 캐비티를 형성하고, 상기 캐비티에 접착 부재를 배치하여 제2 캐리어 기판과 제2 회로패턴의 가장자리가 접착 부재에 의해 접착되는 것을 특징으로 한다.

Description

복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법 {METHOD OF MANUFACTURING PRINTED CIRCUIT BOARD USING MULTI CARRIER SUBSTRATES}
본 발명은 인쇄회로기판 제조 기술에 관한 것으로, 보다 상세하게는, 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법에 관한 것이다.
전기 및 전자 제품의 경량화 및 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지고 있다.
이러한 경향에 따라 인쇄회로기판 역시 미세 패턴 및 박형으로 구현하고자 하는 많은 연구가 수행되고 있다. 미세하면서도 박형의 인쇄회로기판을 제작하기에는 얇은 절연층(w/o glass : 깨지기 쉬움)을 사용해야 되는데, 그 사용에 따른 공정 진행 중 제품 파손 문제로 인해 개발에 제한이 따르고 있는 상황이다.
전통적인 인쇄회로기판 제조 방법은 절연층의 일면 또는 양면에 동박을 부착하고, 이 동박을 식각하여 회로패턴을 형성하는 것이다. 그러나, 이 방법의 경우, 박판 기판 두께 구현에 한계가 있는 문제점이 있다.
이에 최근에는 캐리어 기판을 이용한 인쇄회로기판 제조 방법이 많이 이용되고 있다.
도 1a 내지 도 1d는 종래의 캐리어 기판을 이용한 인쇄회로기판 제조 방법을 개략적으로 나타낸 단면도로서, 보다 구체적으로는 하나의 캐리어 기판을 이용한 인쇄회로 기판을 제조하는 과정을 나타낸 것이다.
도 1a 내지 도 1d를 참조하면, 종래의 캐리어 기판을 이용한 인쇄회로기판 제조 방법은 다음과 같다.
우선, 도 1a에 도시된 예와 같은 절연층(111)의 일면 또는 양면에 동박(112)이 형성된 캐리어 기판(110)의 동박(112) 상에, 도 1b에 도시된 예와 같이 베이스 구리층(121), 베이스 구리층 상의 제1 회로 패턴층(122), 제1 회로 패턴층 상의 절연층(123), 절연층 상의 제2 회로패턴층(124), 제2 회로패턴 표면을 보호하는 제2 솔더 레지스트층(125)을 포함하는 적층 구조물(120)을 형성한다.
이후, 도 1c에 도시된 예와 같이, 몰드(131)에 반도체 칩(132)이 내장된 몰드 구조물(130)과 적층 구조물(120)이 형성된 결과물을 솔더볼 등(135)을 이용하여 패키징한다.
이후, 도 1d에 도시된 예와 같이, 에칭을 이용하여, 베이스 구리층(121) 및 캐리어 기판(110)을 제거한다.
상기 방법에 의하면, 패기징 후에, 캐리어 기판(110)을 제거하고, 캐리어 기판(110)의 제거와 동시에 혹은 캐리어 기판(110)의 제거 후에 잔류하는 베이스 구리층(121)을 에칭에 의해 제거하고, 제1 회로패턴층(122)을 보호하는 제1 솔더 레지스트층(미도시)을 형성한다.
이 방법에 의하면 패키징 공정 후에 베이스 구리를 제거하기 위해 추가로 에칭 공정이 필요하고, 에칭 공정으로 인해 패키징 부품 신뢰성을 저하시킬 수 있는 문제점을 안고 있다.
본 발명에 관련된 배경 기술로는 특허문헌 1 에 개시된 인쇄회로기판 제조용 캐리어와 그 제조 방법 및 이를 이용한 인쇄회로기판의 제조방법이 있다.
상기 특허문헌 1에는 2개의 캐리어 기판을 이용한다. 제1 캐리어기판은 제1 절연층, 상기 제1 절연층의 적어도 일면에 형성된 제1 금속층, 및 상기 제1 금속층의 외측에 형성된 접합층을 포함한다. 제2 캐리어 기판은 제3 금속층에 제1 보호층을 형성하고 상기 제1 보호층의 외측에 제2 금속층을 포함한다.
이때, 상기 특허문헌1의 경우, 제1 캐리어 기판의 접합층과 제2 캐리어 기판의 제2 금속층이 접합되는 구조로서, 인쇄회로기판 제조 과정에서 별개의 캐리어 기판들을 이용하는 것은 아니다.
특허문헌 1 : 대한민국 공개특허공보 제10-2011-0052280호 (2011.05.18. 공개)
본 발명의 하나의 목적은 미세 인쇄회로기판을 제조할 수 있으며, 패키징 공정 후에 베이스 구리층을 에칭할 필요가 없는 2개의 캐리어 기판을 이용한 인쇄회로기판 제조 방법을 제공하는 것이다.
상기 하나의 목적을 달성하기 위한 본 발명의 실시예에 따른 인쇄회로기판 제조 방법은 (a) 제1 캐리어 기판 상에 제1 회로패턴, 절연층 및 제2 회로패턴을 순차적으로 구현하는 단계; (b) 상기 제2 회로패턴 상에 제2 캐리어 기판을 접착하는 단계; (c) 상기 제1 캐리어 기판을 제거한 후 제1 회로패턴과 전기적으로 연결되도록 반도체 칩을 포함하는 몰드를 배치하는 단계; 및 (d) 제2 캐리어 기판을 제거하는 단계;를 포함하고, 상기 제2 회로패턴 상에 제2 캐리어 기판 접착시 제2 캐리어 기판의 가장자리 영역에 캐비티를 형성하고, 상기 캐비티에 접착 부재를 배치하여 제2 캐리어 기판과 제2 회로패턴의 가장자리가 접착 부재에 의해 접착되는 것을 특징으로 한다.
이때, 상기 (a) 단계는 (a1) 제1 절연층의 적어도 일면에 제1 금속층이 형성되어 있는 제1 캐리어 기판의 상기 제1 금속층 상에 제2 금속층을 형성하고, 상기 제2 금속층 상에 제1 회로패턴을 형성하는 단계; (a2) 상기 제1 회로 패턴이 형성된 제2 금속층 상에 제2 절연층을 형성하고, 제2 절연층 상에 제3 금속층을 형성하고, 비아 홀을 가공하는 단계; 및 (a3) 상기 제3 금속층 상에 제2 회로패턴을 형성하면서 비아 홀을 통하여 제1 회로 패턴과 제2 회로 패턴이 전기적으로 연결되도록 하고 제2 회로 패턴 상에 제2 솔더 레지스트를 형성하는 단계를 포함할 수 있다.
또한, 상기 (b) 단계는 제3 절연층의 일면의 가운데 영역에 제4금속층이 형성되어 있고 가장자리 영역에 캐비티가 형성되어 있는 제2 캐리어 기판을 상기 캐비티에 배치되는 접착 부재를 매개로 하여 상기 솔더 레지스트가 형성된 제2 회로패턴 상에 접착하는 단계를 포함할 수 있다.
또한, 상기 (c) 단계는 (c1) 상기 제1 캐리어 기판을 제거하는 단계; (c2) 상기 제1 캐리어 기판의 제거에 의해 노출되는 제2 금속층을 제거하고 제1 회로패턴의 일부분을 노출시키고, 노출된 제1 회로패턴 상에 제1 솔더 레지스트를 형성하는 단계; 및 (c3) 솔더링을 포함하여 반도체 칩을 포함하는 몰드를 제1 솔더 레지스트가 형성된 제1 회로기판 상에 배치하는 단계를 포함할 수 있다.
또한, 상기 캐비티 및 접착 부재는 펀칭, 로우터(Router), 레이저 또는 에칭을 이용한 방법으로 형성될 수 있다.
또한, 상기 접착 부재는 폴리프로필렌글리콜(PPG) 및 실리콘계 접착제 중에서 선택되는 재질로 형성될 수 있다.
또한, 상기 캐비티가 형성되어 있지 않은 부분은 유닛, 스트립 또는 패널의 형태가 될 수 있다.
또한, 상기 제2 회로패턴과 제2 캐리어 기판 서로 직접 접착되지 않으며, 상기 접착 부재가 존재하는 부분에만 상기 제2 회로패턴과 제2 캐리어 기판의 접착이 수행되어, 제2 회로패턴과 제2 캐리어 기판 사이에 접착 부분과 비접착 부분이 공존할 수 있다.
또한, 상기 (c) 단계 이후에, 쏘잉을 통하여 가장자리 영역을 제거하는 단계를 추가로 포함할 수 있다. 이때, 상기 쏘잉은 접착 부재를 포함하는 영역보다 더 내측에서 수행되어, 쏘잉에 의해 상기 (d) 단계가 자동으로 수행될 수 있다.
상기 목적을 달성하기 위한 본 발명의 가장 바람직한 실시예에 따른 인쇄회로기판 제조 방법은 제1 절연층의 적어도 일면에 제1 금속층이 형성되어 있는 제1 캐리어 기판의 상기 제1 금속층 상에 제2 금속층을 형성하고, 상기 제2 금속층 상에 제1 회로패턴을 형성하는 단계; 상기 제1 회로 패턴이 형성된 제2 금속층 상에 제2 절연층을 형성하고, 제2 절연층 상에 제3 금속층을 형성하고, 비아 홀을 가공하는 단계; 상기 제3 금속층 상에 제2 회로패턴을 형성하면서 비아 홀을 통하여 제1 회로 패턴과 제2 회로 패턴이 전기적으로 연결되도록 하고 제2 회로 패턴 상에 제2 솔더 레지스트를 형성하는 단계; 가장자리 영역에 캐비티가 형성되어 있는 제2 캐리어 기판을 상기 캐비티에 배치되는 접착 부재를 매개로 하여 상기 솔더 레지스트가 형성된 제2 회로패턴 상에 접착하는 단계; 상기 제1 캐리어 기판을 제거하는 단계; 상기 제1 캐리어 기판의 제거에 의해 노출되는 제2 금속층을 제거하고 제1 회로패턴의 일부분을 노출시키고, 노출된 제1 회로패턴 상에 제1 솔더 레지스트를 형성하는 단계; 솔더링을 포함하여 반도체 칩을 포함하는 몰드를 제1 솔더 레지스트가 형성된 제1 회로기판 상에 배치하는 단계; 쏘잉을 통하여 접착 부재를 포함하는 영역을 제거하는 단계; 및 제2 캐리어 기판을 제거하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법에 의하면, 제1 캐리어 기판을 이용하여 미세하면서도 박형의 인쇄회로기판을 용이하게 제작한 후, 제1 회로패턴이 형성된 반대면에 제2 캐리어 기판을 배치하여 베이스 구리층을 에칭할 수 있기 때문에 기존의 ETP (Embedded Trace Pattern)을 적용할 수가 있어 Fine pattern도 가능하여 디자인 자유도를 향상 시킬 수 있다.
아울러, 본 발명의 경우, 핸들링이 어려운 미세하면서도 박형의 인쇄회로기판을 원활하게 패키징 할 수 있을 뿐만 아니라 패키징 후의 베이스 구리층의 에칭 공정을 없앨 수 있어 패키징 의 신뢰성을 향상시킬 수 있는 장점이 있다.
또한, 본 발명의 가장 큰 효과는 스트립 상태에서 패키징 후, 부품 절단만으로 제2 캐리어 기판이 자동으로 분리될 수 있어, 패키징 공정을 단순화할 수 있다.
도 1a 내지 도 1d는 종래의 하나의 캐리어 기판을 이용한 인쇄회로기판 제조 방법을 개략적으로 나타낸 단면도이다.
도 2는 본 발명에 따른 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법을 개략적으로 나타낸 순서도이다.
도 3a 내지 도 3l은 도 2에 도시된 인쇄회로기판 제조 방법의 각 과정을 개략적으로 나타낸 순서도이다.
도 4는 제2 캐리어 기판 및 접착 부재의 예를 나타낸 것이다.
도 5는 본 발명에 따른 방법으로 제조된 인쇄회로기판을 개략적으로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법에 대하여 설명하기로 한다.
도 2는 본 발명에 따른 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법을 개략적으로 나타낸 순서도이다. 또한, 도 3a 내지 도 3l은 도 2에 도시된 인쇄회로기판 제조 방법의 각 과정을 개략적으로 나타낸 순서도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 인쇄회로기판 제조 방법은 제1 캐리어 기판 상에 인쇄회로기판 구현 단계(S210), 접착 부재를 이용한 제2 캐리어 기판 접착 단계(S220), 제1 캐리어 기판 제거 및 패키징 단계(S230) 및 제2 캐리어 기판 제거 단계(S240)를 포함한다. 한편, 도 2에는 도시하지 않았지만, 제2 캐리어 기판 접착 단계 이후 쏘잉 단계(도 3k)를 더 포함할 수 있다.
우선, 제1 캐리어 기판 상에 인쇄회로기판 구현 단계(S210)에서는, 도 3a 내지 도 3d에 도시된 예와 같이, 제1 캐리어 기판(110) 상에 베이스 구리층(제2 금속층)(121), 제1 회로패턴(122), 절연층(123) 및 제2 회로패턴(124)을 순차적으로 구현한다. 이외에도, 도 3c 및 도 3d에 도시된 예와 같이, 제2 회로패턴(124)을 형성하기 위한 또다른 베이스 구리층(제3 금속층)(126), 제1 회로패턴(122)과 제2 회로패턴(124)의 상하 통전을 위한 비아 홀(127)과 비아 홀 회로패턴(129), 그리고 제2 회로패턴(124)을 보호하기 위한 제2 솔더 레지스트(125)를 형성할 수 있다.
보다 구체적으로 본 단계는 다음과 같은 과정으로 수행될 수 있다.
우선, 도 3a에 도시된 예와 같은 제1 절연층(111)의 적어도 일면에 제1 금속층(112)이 형성되어 있는 제1 캐리어 기판(110)의 제1 금속층(112) 상에, 도 3b에 도시된 예와 같이, 제2 금속층(121)을 형성하고, 제2 금속층(121) 상에 제1 회로패턴(122)을 형성한다.
본 발명에서 제1 금속층(112), 제2 금속층(121)을 비롯한 금속층들을 바람직하게는 구리로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 또한, 제1 절연층(111)을 비롯한 본 발명에 적용되는 절연층들은 예를 들어 폴리이미드, 폴리에틸렌, 폴리프로필렌 등과 같은 고분자 재질 혹은 이러한 고분자를 포함하는 복합 재질로 형성될 수 있다.
본 발명에서, 제1 회로패턴(122)은 인쇄회로기판 상부에 실장되는 반도체 패키지 등에 연결되는 부분으로, 복수의 회로를 포함한다. 반면, 제2 회로패턴(도 3d의 124)은 외부에 연결되는 회로에 해당한다.
이후, 도 3c에 도시된 예와 같이, 제1 회로 패턴(122)이 형성된 제2 금속층(121) 상에 제2 절연층(123)을 형성하고, 제2 절연층(123) 상에 제3 금속층(126)을 형성하고, 상하 통전을 위하여 비아 홀(127)을 가공한다.
이후, 도 3d에 도시된 예와 같이, 제3 금속층(126) 상에 제2 회로패턴(124)을 형성하고, 제1 회로 패턴과 제2 회로 패턴이 전기적으로 연결되도록 비아 홀 회로 패턴(129)을 형성한 후, 제2 회로 패턴(124) 상에 제2 솔더 레지스트(125)를 형성한다.
이러한 제1 캐리어 기판(110)을 이용하여 미세하면서도 박형의 인쇄회로기판을 용이하게 제작할 수 있다.
다음으로, 접착 부재를 이용한 제2 캐리어 기판 접착 단계(S220)에서는 도 3e 및 도 3f에 도시된 예와 같이, 제2 회로패턴(124), 그리고 제2 솔더 레지스트(125) 상에 제2 캐리어 기판(310)을 접착한다.
이때, 제2 캐리어 기판(310) 접착시 제2 캐리어 기판(310)의 가장자리 영역에 캐비티(317)를 형성하고, 상기 캐비티(317)에 접착 부재 (320)를 형성하여 제2 캐리어 기판(310)과 제2 회로패턴이 형성된 적층 구조물 상부의 가장자리가 접착 부재(320)에 의해 접착되는 것이 본 발명의 큰 특징이다.
즉, 본 단계는 제3 절연층(310)의 일면의 가운데 영역에 제4 금속층(315)이 형성되어 있고 가장자리 영역에 캐비티가 형성되어 있는 제2 캐리어 기판(310)을 상기 캐비티(317)에 배치되는 접착 부재(320)를 매개로 하여, 제2 솔더 레지스트(125)가 형성된 제2 회로패턴(124) 상에 접착한다. 도 3e에는 제3 절연층(310) 및 제4 금속층(315)을 포함하는 다층 구조의 제2 캐리어 기판의 예가 나타나 있으나, 제2 캐리어 기판은 금속, 고분자 등의 단층 구조로도 형성될 수 있다. 제2 캐리어 기판에 구현된 캐비티의 깊이는 접착 부재(320)의 두께와 거의 동일할 수 있다.
이때, 상기 캐비티 및 접착 부재는 펀칭, 로우터(Router), 레이저 등의 물리적 방법이나 에칭 등의 화학적 방법에 의해 형성될 수 있다.
도 4는 제2 캐리어 기판 및 접차 부재의 예를 나타낸 것이다.
제2 캐리어 기판에 있어서, 캐비티(317)는 도 4에 도시된 예와 같이 가장자리 부분에 형성된다. 그리고, 접착 부재(320)는 캐비티(317)에 대응하는 형상을 가질 수 있다. 예를 들어, 접착 부재(320)는 최초 시트 상의 접착 부재가 펀칭 등에 의해 가공되어 도 4에 도시된 형태로 될 수 있다. 한편, 제4 금속층(315)과 같이 캐비티가 형성되어 있지 않은 부분은 유닛(unit), 스트립 또는 패널의 형태가 될 수 있다.
상기 접착 부재(320)는 폴리프로필렌글리콜(PPG) 및 실리콘계 접착제 중에서 선택되는 재질로 형성될 수 있다.
한편, 본 단계에 있어서, 제2 회로패턴(124)과 제2 캐리어 기판(310)이 서로 직접 접착되지 않으며, 접착 부재(320)가 존재하는 부분에만 제2 회로패턴(124)과 제2 캐리어 기판(310)의 접착이 수행된다. 이에 따라, 제2 회로패턴(124)과 제2 캐리어 기판(310) 사이에 접착 부분과 비접착 부분이 공존할 수 있다.
다음으로, 패키징 단계(S230)에서는 제1 캐리어 기판(110)을 제거한 후 제1 회로패턴과 전기적으로 연결되도록 반도체 칩을 포함하는 몰드를 배치한다.
보다 구체적으로, 본 단계는 다음과 같은 과정으로 수행될 수 있다.
우선, 도 3g 및 도 3h에 도시된 예와 같이, 제1 캐리어 기판(110)을 제거한다.
이후, 도 3i에 도시된 예와 같이, 제1 캐리어 기판(110)의 제거에 의해 노출되는 제2 금속층(121)을 제거하고 제1 회로패턴(122)의 일부분을 노출시키고, 노출된 제1 회로패턴(122) 상에 제1 솔더 레지스트(128)를 형성한다.
이후, 도 3j에 도시된 예와 같이, 솔더볼(135) 등을 이용한 솔더링을 포함하여 반도체 칩(132)을 포함하는 몰드(131)를 제1 솔더 레지스트가 형성된 제1 회로기판 상에 배치하는 패키징 공정을 수행한다.
본 발명의 경우, 제1 회로패턴(122)이 형성된 반대면에 제2 캐리어 기판(310)을 배치한 상태에서, 베이스 구리층(제2 금속층)(121)을 에칭할 수 있기 때문에 기존의 ETP(Embedded Trace Pattern)을 적용할 수가 있어 미세 패턴도 가능하여 디자인 자유도를 향상 시킬 수 있다.
아울러, 본 발명의 경우, 핸들링이 어려운 미세하면서도 박형의 인쇄회로기판을 원할하게 패키징할 수 있다. 특히, 본 발명의 경우, 베이스 구리층의 에칭이 패키징 전에 수행될 수 있어 패키징 후의 베이스 구리층의 에칭 공정을 없앨 수 있다. 이에 따라, 패키징의 신뢰성을 향상시킬 수 있는 장점이 있다.
다음으로, 제2 캐리어 기판 제거 단계(S240)에서는 패키징 공정 후에, 도 3l에 도시된 예와 같이 제2 캐리어 기판을 제거하여 도 5에 도시된 예와 같은 최종 인쇄회로기판을 제조할 수 있다.
한편, 도 3k에 도시된 예와 같이, 쏘잉 라인(A, B)이 접착 부재가 형성된 영역 보다 더 내측에 있는 경우, 제2 회로패턴이 형성된 면과 직접 접합되지 않은 제2 패키지 기판은 쏘잉에 의하여 자동으로 제거될 수 있다.
즉, 패키징 후, 더미 영역에 해당하는 가장자리 부분의 절단만으로 제2 캐리어 기판이 자동으로 분리될 수 있어, 패키징 공정을 단순화할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
110 : 제1 캐리어 기판
111 : 절연층(제1 절연층)
112 : 제1 금속층
121 : 베이스 구리층(제2 금속층)
122 : 제1 회로패턴
123 : 절연층(제2 절연층)
124 : 제2 회로패턴
125 : 제2 솔더 레지스트
126 : 베이스 구리층(제3 금속층)
127 : 비아 홀
128 : 제1 솔더 레지스트
129 : 비아 홀 회로패턴
310 : 제2 캐리어 기판
317 : 캐비티
320 : 접착 부재
315 : 제4 금속층

Claims (11)

  1. (a) 제1 캐리어 기판 상에 제1 회로패턴, 절연층 및 제2 회로패턴을 순차적으로 구현하는 단계;
    (b) 상기 제2 회로패턴 상에 제2 캐리어 기판을 접착하는 단계;
    (c) 상기 제1 캐리어 기판을 제거한 후 제1 회로패턴과 전기적으로 연결되도록 반도체 칩을 포함하는 몰드를 배치하는 단계; 및
    (d) 제2 캐리어 기판을 제거하는 단계;를 포함하고,
    상기 제2 회로패턴 상에 제2 캐리어 기판 접착시 제2 캐리어 기판의 가장자리 영역에 캐비티를 형성하고, 상기 캐비티에 접착 부재를 배치하여 제2 캐리어 기판과 제2 회로패턴의 가장자리가 접착 부재에 의해 접착되고,
    상기 (a) 단계는,
    (a1) 제1 절연층의 적어도 일면에 제1 금속층이 형성되어 있는 제1 캐리어 기판의 상기 제1 금속층 상에 제2 금속층을 형성하고, 상기 제2 금속층 상에 제1 회로패턴을 형성하는 단계;
    (a2) 상기 제1 회로 패턴이 형성된 제2 금속층 상에 제2 절연층을 형성하고, 제2 절연층 상에 제3 금속층을 형성하고, 비아 홀을 가공하는 단계; 및
    (a3) 상기 제3 금속층 상에 제2 회로패턴을 형성하면서 비아 홀을 통하여 제1 회로 패턴과 제2 회로 패턴이 전기적으로 연결되도록 하고 제2 회로 패턴 상에 제2 솔더 레지스트를 형성하는 단계를 포함하며,
    상기 (b) 단계는,
    상기 가장자리 영역에 캐비티가 형성되어 있는 제2 캐리어 기판을 상기 캐비티에 배치되는 접착 부재를 매개로 하여 상기 제2 솔더 레지스트가 형성된 제2 회로패턴 상에 접착하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 캐리어 기판은 제3 절연층의 일면의 가운데 영역에 제4금속층이 형성되어 있고 가장자리 영역에 캐비티가 형성되어 있는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  4. 제1항에 있어서,
    상기 (c) 단계는
    (c1) 상기 제1 캐리어 기판을 제거하는 단계;
    (c2) 상기 제1 캐리어 기판의 제거에 의해 노출되는 제2 금속층을 제거하고 제1 회로패턴의 일부분을 노출시키고, 노출된 제1 회로패턴 상에 제1 솔더 레지스트를 형성하는 단계;
    (c3) 솔더링을 포함하여 반도체 칩을 포함하는 몰드를 제1 솔더 레지스트가 형성된 제1 회로기판 상에 배치하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  5. 제1항에 있어서,
    상기 캐비티 및 접착 부재는 펀칭, 로우터(Router), 레이저 또는 에칭을 이용한 방법으로 형성되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  6. 제1항에 있어서,
    상기 접착 부재는 폴리프로필렌글리콜(PPG) 및 실리콘계 접착제 중에서 선택되는 재질로 형성되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  7. 제1항에 있어서,
    상기 캐비티가 형성되어 있지 않은 부분은 유닛, 스트립 또는 패널의 형태인 것을 특징으로 하는 인쇄회로기판 제조 방법.
  8. 제1항에 있어서,
    상기 제2 회로패턴과 제2 캐리어 기판 서로 직접 접착되지 않으며, 상기 접착 부재가 존재하는 부분에만 상기 제2 회로패턴과 제2 캐리어 기판의 접착이 수행되어, 제2 회로패턴과 제2 캐리어 기판 사이에 접착 부분과 비접착 부분이 공존하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  9. 제1항에 있어서,
    상기 (c) 단계 이후에, 쏘잉을 통하여 가장자리 영역을 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 쏘잉은 접착 부재를 포함하는 영역보다 더 내측에서 수행되어, 쏘잉에 의해 상기 (d) 단계가 자동으로 수행되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  11. 삭제
KR1020160053448A 2016-04-29 2016-04-29 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법 KR101898479B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160053448A KR101898479B1 (ko) 2016-04-29 2016-04-29 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160053448A KR101898479B1 (ko) 2016-04-29 2016-04-29 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20170123990A KR20170123990A (ko) 2017-11-09
KR101898479B1 true KR101898479B1 (ko) 2018-09-14

Family

ID=60385480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160053448A KR101898479B1 (ko) 2016-04-29 2016-04-29 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법

Country Status (1)

Country Link
KR (1) KR101898479B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013138115A (ja) * 2011-12-28 2013-07-11 Kinko Denshi Kofun Yugenkoshi 支持体を有するパッケージ基板及びその製造方法、並びに支持体を有するパッケージ構造及びその製造方法
JP2013229280A (ja) * 2012-03-06 2013-11-07 Freesia Makurosu Kk キャリア付き金属箔

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101067063B1 (ko) 2009-11-12 2011-09-22 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
KR101101496B1 (ko) * 2009-11-30 2012-01-03 삼성전기주식회사 배선기판 제조용 캐리어 및 이를 이용한 배선기판의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013138115A (ja) * 2011-12-28 2013-07-11 Kinko Denshi Kofun Yugenkoshi 支持体を有するパッケージ基板及びその製造方法、並びに支持体を有するパッケージ構造及びその製造方法
JP2013229280A (ja) * 2012-03-06 2013-11-07 Freesia Makurosu Kk キャリア付き金属箔

Also Published As

Publication number Publication date
KR20170123990A (ko) 2017-11-09

Similar Documents

Publication Publication Date Title
JP6527640B2 (ja) キャリア超薄型基板
US20110079349A1 (en) Method of manufacturing printed circuit board
JP2002353473A5 (ko)
CN103311204A (zh) 倒装芯片封装技术和配置
EP1993333A2 (en) Method for manufacturing tag integrated circuit flexible board and structure of the same
KR101590593B1 (ko) 반도체패키지의 스퍼터링 방법
WO2014184873A1 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
KR101055495B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판 제조방법
KR100917126B1 (ko) 코어리스 기판 가공을 위한 캐리어 제작 방법 및 이를이용한 코어리스 기판
KR101898479B1 (ko) 복수 캐리어 기판을 이용한 인쇄회로기판 제조 방법
KR20170044219A (ko) 캐비티 회로기판 제조방법
CN108172561B (zh) 承载基板与其封装结构，及半导体封装元件的制作方法
JP5302927B2 (ja) 多層配線基板の製造方法
JP4361325B2 (ja) 実装基板の製造方法、電子部品の実装方法、実装済基板の検査方法、実装済基板の分割方法、補強用基板および積層基板
KR101119380B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
US7504320B2 (en) Method for manufacturing a tag integrated circuit flexible board
JPH08222838A (ja) 厚銅回路基板の製造方法
JP2009099834A (ja) 可撓性基板
JP6908196B2 (ja) 集合基板及びその製造方法
JP2008103503A (ja) 回路基板の製造方法
CN105742257A (zh) 电子器件和制造电子器件的方法
KR101067152B1 (ko) 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
KR100280085B1 (ko) 가요성회로기판 구조와 이를 이용한 반도체패키지 및 그제조방법
CN114449774A (zh) 一种导电线路的制作工艺
JPH07142823A (ja) 多連状の電子部品搭載用基板及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)