KR101888103B1 - 분산형 부트스트랩 스위치 - Google Patents

Abstract

아날로그-디지털 변환기(ADC)용 입력 회로는, 적어도 하나의 커패시터(C; 304)의 제1 단자에 전기 전원(VDD)을 접속하기 위한 적어도 하나의 제1 스위치(SW1; 308); 상기 적어도 하나의 커패시터의 제2 단자를 샘플링 대상 신호(VIN)에 접속하기 위한 적어도 하나의 제2 스위치(SW2; 310); 상기 적어도 하나의 커패시터의 제1 단자를 적어도 하나의 샘플링 네트워크 입력 스위치(306)의 제어 게이트(309)에 접속하기 위한 적어도 하나의 제3 스위치(SW3; 312); 상기 적어도 하나의 샘플링 네트워크 입력 스위치(306)를 기판에 접속하기 위한 적어도 하나의 제4 스위치(SW4; 314); 및 상기 적어도 하나의 커패시터의 제2 단자를 상기 기판에 접속하기 위한 적어도 하나의 제5 스위치(SW3; 312)를 포함하는 적어도 하나의 부트스트랩 회로를 포함한다.

Description

분산형 부트스트랩 스위치{DISTRIBUTED BOOTSTRAP SWITCH}

본 발명은 "분산형 부트스트랩된 스위치"라는 발명의 명칭으로 2011년 6월 7일 출원된 미국 가 특허출원 61/494,179의 우선권 이익을 주장하고, 여기에서 그 전체가 참고로 통합된다.

본 발명은 스위치들에 관한 것으로, 특히 금속 산화 반도체(MOS) 스위치들에 관한 것이다.

클럭 부트스트랩핑("부트스트랩핑(bootstrapping)")은 금속 산화 반도체(MOS) 스위치들의 선형성을 향상하는데 사용되는 기술이다. 부트스트랩핑을 통해 온 상태 동안의 MOS 스위치의 게이트 전압은 공급전압 보다 큰 일정 전압으로 설정되거나, 또는 입력 신호에 대한 일정 오프셋 값으로 설정되는데, 위의 두 전압은 큰 게이트 오버드라이브 전압(게이트 소스 전압 마이너스 스위치 온/오프 임계 전압)을 달성한다. 전자의 경우에는 게이트 오버드라이브 전압은 가변인 반면에 후자의 경우에는 그 게이트 오버드라이브 전압은 일정하다(신호 독립적이다). 그 결과는 낮고 보다 선형적인 스위치 임피던스가 되어 아날로그 신호를 보다 큰 정밀도로 샘플링할 수 있다.

고속 파이프라인 아날로그-디지털 변환기들(ADC)은 부트스트랩핑 기술을 사용할 수 있다. 파이프라인 아날로그-디지털 변환기들(ADC)은 몇 단계들에서 신호가 간격이 넓게 양자화되고, 그 후에 다른 단계들의 결과들이 정확도가 높은 수준의 양자화 정밀도를 달성하도록 조합된다.

도 1a를 참조하면, 전형적인 파이프라인 ADC(10)는 복수의 스테이지들(12, 14,...,L)을 포함한다. 제1 스테이지(12)에서, 입력(V_in)은 플래쉬 ADC(도시 않음)를 이용하여 변환되고 후속 스테이지들(14, 16,...,L)로부터의 결과들과 조합되어 출력을 형성한다. 각 스테이지에서의 에러는 디지털-아날로그 변환기를 이용하여 그 스테이지의 출력을 변환하여 결정된다. 스테이지의 입력과 에러 사이의 차이가 "유수(residue)"이다. 각 스테이지의 유수는 증폭되어 다음 스테이지로 공급되고, 다음 스테이지에서 같은 방식으로 변환된다. 최종 스테이지(L)의 출력은 최종 비트들을 처리하는 후단 ADC(16)에 공급된다. 모든 출력들은 시간 정렬 및 디지털 에러 정정(20)에 제공될 수 있다.

도 1b에 도시한 바와 같이, 파이프라인 ADC의 전형적인 스테이지는 입력 신호 샘플링 네트워크(103a), 자신의 샘플링 네트워크(103b)를 구비하는 코스(coarse) 플래쉬 ADC(1020, DAC(1040 및 증폭기(106)를 포함한다. 상기 샘플링 네트워크 및 플래쉬 ADC(102)는 스위치(101a, 101b)에 의해 제1 입력 신호(108)를 동시에 샘플링한다. ADC(102)는 신호의 디지털 버전을 DAC(104)에 제공한다. DAC(104)는 신호의 디지털 버전을 다시 아날로그 형태로 변환하여 제1 입력 신호(108)를 감산하는(110) 제2 신호를 제공한다. 그 결과는 유수이고, 전형적으로 그리고 에러들이 없이 다음 스테이지의 일부 범위 예를 들어 하프 범위를 점유하도록 증폭된다. 이상적으로 유수는 양자화 노이즈만으로 구성된다.

샘플링 네트워크(103a) 및 플래쉬 ADC(102)가 같은 값의 제1 입력 신호(108)를 샘플링하지 않는 경우, 유수는 양자화 에러 대신 신호 종속 성분을 포함한다. 이 에러 항은 입력 신호 주파수에 따라 변화하고(증가하고), 이 에러 항이 증폭기 출력 범위의 부분을 점유하므로, 이 에러 항이 ADC(102)의 조기 오버로드를 유도할 수 있다.

따라서 플래쉬 ADC 내에서 상기 에러 항에 상기 메인 샘플링 네트워크를 정합시키는 것이 바람직하다. 이 "정합(matching)"이란 샘플링 시간 순간들의 정합 뿐만 아니라 시정수의 정합을 의미한다. 최적의 가능한 정합을 이루기 위해서 2 개의 네트워크들은 거의 동일해야 하거나 또는 하나는 (기생용량을 포함함) 다른 하나의 거의 선형적으로 규모화된 버전이어야 하고, 스위치들(101a, 101b)은 동일하게 구동되어야 한다. 샘플링 시간은 스위치를 폐쇄하는 동작으로부터 유수 과도현상 효과들을 제거하도록 최대화 되므로, 입력 신호(108)에 대한 보다 정확한 추적을 제공한다. 이는 ADC(102) 클럭속도가 300MHz를 초과하는 경우 보다 중요할 수 있다.

도 2a 및 도 2b는 스위치 게이트 소스 전압이 일정한 종래 기술의 부트스트래핑 기술의 일례의 실시예들을 도시한다. ("럼프드(lumped)" 부트스트랩핑이라고 하는) 도 2a에 도시한 기술에서, 단일 부트스트랩핑 회로(202)가 입력 및 플래쉬 ADC 샘플링 네트워크들(103a, 103b)에 있는 스위치들(101a, 101b)을 구동한다. 상기 회로는 또한 커패시터들(C1, C2)과 스위치들(204a-204d) 및 스위치들(206a, 206b)을 포함한다. 스위치들은 위상 1, 위상 2라고 하는 주기적 클럭들에 의해 구동된다. 위상 1이 참이면 위상 2는 거짓이고, 그 역도 성립한다. 위상 1이 참이면, 커패시터들(C1, C2)은 전압(Vin)으로 충전된다. 위상 2가 참이면, 상기 커패시터들은 샘플링 네트워크들에 접속된다.

("분산형" 부트스트랩핑이라고 하는) 도 2b의 기술에서, 각 스위치(101a, 101b)는 그 자신의 부트스트랩핑 회로(202a, 202b)가 각각 제공된다. 상기 회로는 또한 커패시터들(C3, C4)과 스위치들(208a-208d) 및 스위치들(210a, 210b)을 포함한다. 일반적으로, 상기 회로는 도 2a의 회로와 유사하게 커패시터들(C3, C4)을 충전하는 기능을 한다.

부트스트랩핑 회로들은 전형적으로 파괴되지 않고 대전압(공급 전압 이상)들을 처리하도록 특정 위치들에 후막 산화물 장치들을 사용한다. 이러한 장치들은 저전압 장치들에 실시되는 최소 치수들보다 훨씬 큰 물리적 치수들을 필요로 한다. 후막 산화물 장치들은 또한 높은 임계 전압과 낮은 트랜스컨덕턴스 값들을 가질 수 있다. 이러한 이유들로 인해 후막 산화물 장치들은 동작중의 장치들과 스위치들 둘다 열악하게 동작한다. 후막 산화물 장치들이 부트스트랩핑 회로들에 사용되는 경우, 이들은 스위치들로서 기능한다.

종래 기술의 이들 및 기타 결점들은 본 발명의 실시예들에 따른 시스템과 방법에 의해 대부분 해소된다.

여기에 기술된 여러 실시예들은 여러 가지 이점들 예를 들어, 신호 독립적 로딩, 정합된 샘플링, 및 최대 샘플링 시간을 제공한다. 본 발명의 개념은 분산형 부트스트랩핑의 보다 효율적인 구현을 개시한다. 청구된 실시예들에 따른 부트스트랩된 스위치의 성능을 개선하기 위한 회로는, 커패시터의 제1 단자에 전기 전원을 접속하기 위한 제1 스위치; 상기 커패시터의 제2 단자를 샘플링 대상 신호(a signal to be sampled)에 접속하기 위한 제2 스위치; 상기 커패시터의 상기 제1 단자를 샘플링 네트워크 입력 스위치의 제어 게이트에 접속하기 위한 제3 스위치; 상기 샘플링 네트워크 입력 스위치를 기판에 접속하기 위한 제4 스위치; 및 상기 커패시터의 상기 제2 단자를 상기 기판에 접속하기 위한 제5 스위치를 포함한다. 아날로그-디지털 변환기(ADC)용 입력 회로는, 적어도 하나의 부트스트랩 회로를 포함하고, 상기 부트스트랩 회로는, 적어도 하나의 커패시터의 제1 입력 단자에 전기 전원을 접속하가 위한 적어도 하나의 제1 스위치; 상기 적어도 하나의 커패시터의 제2 단자를 샘플링 대상 신호(a signal to be sampled)에 접속하기 위한 적어도 하나의 제2 스위치; 상기 적어도 하나의 커패시터의 상기 제1 단자를 적어도 하나의 샘플링 네트워크 입력 스위치의 제어 게이트에 접속하기 위한 적어도 하나의 제3 스위치; 상기 적어도 하나의 샘플링 네트워크 입력 스위치를 기판에 접속하기 위한 적어도 하나의 제4 스위치; 및 상기 적어도 하나의 커패시터의 제2 단자를 상기 기판에 접속하기 위한 적어도 하나의 제5 스위치를 포함한다.

부트스트랩된 스위치의 성능을 개선하기 위한 방법은, 제1 스위치를 통해 전기 전력을 커패시터의 제1 단자에 접속하는 단계; 제2 스위치를 통해 상기 커패시터의 제2 단자를 샘플링 대상 신호에 접속하는 단계; 제3 스위치를 통해 상기 커패시터의 상기 제1 단자를 상기 샘플링 네트워크 입력 스위치의 제어 게이트에 접속하는 단계; 제4 스위치를 통해 샘플링 네트워크 입력 스위치를 기판에 접속하는 단계; 및 제5 스위치를 통해 상기 커패시터의 상기 제2 단자를 상기 기판에 접속하는 단계를 포함한다.

본 발명에 의하면, 종래 기술의 이들 및 기타 결점들은 본 발명의 실시예들에 따른 시스템과 방법에 의해 대부분 해소된다.

도 1a는 일례의 파이프라인 아날로그-디지털 변환기(ADC)를 도시한다.
도 1b는 파이프라인 ADC의 일례의 스테이지를 도시한다.
도 2a 및 도 2b는 파이프라인 ADC 스테이지들을 위한 일례의 부트스트랩핑을 도시한다.
도 3은 일례의 개선된 부트스트랩핑 기술을 도시한다.

본 발명은 첨부 도면을 참조하면 보다 잘 이해될 수 있을 것이며, 그 여러 가지 목적들, 특징들 및 장점들은 첨부도면을 참조하면 당업자들에게 명확해질 것이다. 다른 도면들에서 동일 참조 부호들의 사용은 유사하거나 동일한 부분을 나타낸다.

여러 실시예들을 첨부 도면을 참조하여 상세히 기술한다. 가능한 한, 도면 전체에 걸쳐서 동일하거나 유사한 부분들을 가리키는데 동일한 참조 번호들을 부여했다. 설명의 편의상 특정 예들 및 구현들을 참조했지만, 본 발명이나 또는 청구범위들의 영역을 한정하고자 하는 것은 아니다.

본 발명의 개념은 분산형 부트스트랩핑의 보다 효율적인 구현을 개시한다. 개시는 고속 파이프라인 아날로그-디지털 변환기들(ADC)과 관련되고, 다른 응용기기 및 ADC 구조로도 확장될 수 있다. 예를 들어, 분산형 부트스트랩핑은 순환형 ADC들이라고도 하는 알고리즘 ADC들, 델타-시그마 ADC들, SAR ADC들 등에 적용될 수 있다. 여기에 개시된 여러 가지 실시예들은 많은 이점들 예를 들어, 신호 독립적 로딩, 정합된 샘플링, 및 최대 샘플링 시간을 제공한다.

도 3은 입력 샘플링 네트워크에서 입력 스위치들과 함께 사용된 일정 게이트 소스 전압을 제공하는 여기에 개시된 본 발명의 개념의 원리들에 따른 부트스트랩핑 회로(300)의 일례를 도시한다. 파이프라인 ADC에서 유사한 부트스트랩핑 회로가 플래쉬 ADC 샘플링 네트워크와 함게 사용된다. 상기 부트스트랩핑 회로(300)는 럼프드(lumped) 또는 분산형 부트스트랩핑 구현에 사용될 수 있다.

회로(300)는 커패시터 C(304), 및 스위치들 SW1(308), SW2(310), SW3(312), SW4(314), 및 SW5(316)을 포함한다. MOS 트랜지스터(306)는 샘플링 네트워크 입력 스위치(도 2a, 도 2b의 101a에 대응)로서 기능한다. 일부 실시예들에서, 스위치(SW3)는 후막 산화물 스위치이다.

제1 위상에서는, SW1(308), SW4(314) 및 SW5(316)를 폐쇄하면 커패시터 C(304)가 VDD로 예비충전되고 입력 스위치(306)의 게이트(309)가 그라운드된다. 제2 위상에서는, SW1(308), SW4(314) 및 SW5(316)가 개방되고, 이어서 SW2(310) 및 SW3(312)가 폐쇄되어 커패시터 C(314)가 입력 신호(Vin)과 입력 스위치(306)의 게이트(309) 사이에 접속되어 게이트 전압을 Vin+VDD로 상승시킨다.

일 측면에서 게이트 소스 전압은 (Vin+VDD)-Vin = VDD이고, 이는 입력 신호와 무관하다. 이것이 참인 범위는 기생 커패시턴스 Cp(318)(입력 스위치 고유 커패시턴스를 포함)의 값에 의존한다. 도 3의 간략한 도면을 고려하면 게이트 전압은 다음과 같이 이상적으로 결정된다:

Vg = [C/(C+Cp)](Vin+VDD). [EQ 1]

상기 회로의 효율은 Cp(318)의 값을 낮추거나 C(304)의 값을 상승시키거나 또는 일부 실시예에서는 이들 둘 다를 이용함으로써 개선될 수 있다. 전체 게이트 및 기생 커패시턴스들이 제로인 이상적인 경우에는 커패시터 C(304)가 게이트에 접속되는 경우 기본적으로 입력으로부터 인출되는 전류는 없음을 주목할 필요가 있다.

럼프드 부트스트랩핑 회로가 사용되는 일 측면에 있어서, Cp(318)은 매우 클 수 있는데, 이는 이 커패시턴스가 스위치 게이트 커패시턴스들 자체 이외에 모든 입력 스위치 게이트들을 접속하는 추적 기생 커패시턴스들을 포함하고 있기 때문이다. 따라서 커패시터 C(304)의 값은 효율을 개선하도록 증가되어야 한다. 또한, 입력 신호와 입력 스위치 게이트들 사이의 전류 경로(302)가 후막 산화물 스위치(SW3 312)를 통해 흐르기 때문에, 상기 후막 산화물 스위치(312)는 스위치 게이트에서의 전압 상승을 가속하여 샘플링에 이용할 수 있는 시간을 최대화하기 위하여 저저항을 제공하도록 설계되어야 한다. 일 예에서, DC 온의 감소는 폭-길이(W/L) 비율을 증가시킴으로써 이루어질 수 있다. 그러나 이 방법은 스위치 단말들에서 부트스트랩핑 효율을 효과적으로 감소하고 시정수를 증가하는 추가 기생 커패시턴스를 초래한다. 후막 산화물 장치들의 추가적인 고속 스위칭을 추가로 방해하는 다른 기본적인 제약들이 있다. 최적화는 수확 체감(diminishing returns)의 비선형 문제가 있다.

따라서 고속 클럭 속도에서 초 대 부하들을 구동하는 효과적이고 경제적인 부트스트랩핑 회로돌을 설계하기가 어렵다. 큰 용량성 부하로 인해, 이러한 회로는 신호 종속을 가져오는 큰 지연들을 나타낸다. 동일한 이유로, 상기 회로는 왜곡을 일으키는 신호 종속적인 전류(이상적인 부트스트랩핑 회로에서 제로)를 인출한다. 이 문제들은 300MHz에 가깝거나 또는 이를 초과하는 클럭 속도들에서 특히 심각하다.

분산형 부트스트랩핑 방법에서 본 개시의 원리에 따라 각 스위치는 무시할만한 기생 커패시터 부하를 갖는 전용 부트스트랩핑 회로를 갖는다. 커패시터 C(304) 및 후막 산화물 스위치 SW3(312)는 보다 작을 수 있으며 시정수 또한 보다 작을 수 있다. 이는 지연을 줄이고, 스위칭 속도들을 높여서, 입력 신호를 샘플링하는 시간이 늘어나고 신호 종속 또는 과도현상 효과들을 제거한다. 이 결과 입력 신호의 보다 양호한 정합 및 보다 정확한 샘플링을 가져온다. 기생 커패시턴스(Cp)가 훨씬 더 낮기 때문에, 동적 전류 소모 역시 감소한다.

이동 컴퓨팅 장치의 특정 구현 및 하드웨어/소프트웨어 구성을 기술했지만, 다른 구현들 및 하드웨어 구성들도 가능하고, 특정 구현 또는 하드웨어/소프트웨어 구성도 필요치 않음을 주목해야 한다. 따라서 여기에 개시된 방법들을 구현하기 위한 이동 컴퓨팅 장치에는 도시된 모든 부품들이 필요한 것은 아닐 수도 있다.

여기에서 사용되는 바와 같이, 위의 상세한 설명 또는 이하의 청구범위에 있어서, 용어 "포함하는", "구비하는", "지니는", "갖는", "함유하는", "망라하는" 등은 개방형(open-ended)으로 해석되어야 즉, 한정되지 않는 것으로 해석되어야 한다. 단지 청구범위에 기재된 변천적인 구 "이루어진" 및 "필수적으로 이루어진"은 특허 심사 절차의 미국 특허청 매뉴얼의 함축적인 변천구로 해석되어야 한다.

청구범위에서 청구범위의 요소를 변경하기 위한 "제1", "제2", "제3" 등의 순서적인 용어들의 임의의 사용은 그 자체로 다른 청구범위의 요소에 대한 하나의 청구범위의 임의의 우선순위, 선행 또는 순서 혹은 방법의 행위들이 실행되는 일시적인 순서를 암시하지 않는다. 이보다는 다르게 기술하지 않는한, 그러한 순서적인 용어들은 단순히 동일한 명칭을 갖는 다른 요소로부터 임의의 명칭을 갖는 하나의 청구범위의 요소를 구별하기 위한 라벨(서수 용어의 사용이 아니라면)로서 사용된다.

Claims (19)

1. 아날로그-디지털 변환기용 분산형 부트스트랩 입력 회로로서,
   제1 부트스트랩 회로 및 제2 부트스트랩 회로를 포함하고,
   상기 제1 부트스트랩 회로는 입력 샘플링 네트워크에 대한 입력 신호를 수신하며, 상기 제2 부트스트랩 회로는 플래시 아날로그-디지털 변환기 네트워크에 대한 상기 입력 신호를 수신하고,
   각각의 부트스트랩 회로는,
   적어도 하나의 커패시터의 제1 단자에 전원을 연결하기 위한 적어도 하나의 제1 스위치;
   상기 적어도 하나의 커패시터의 제2 단자를 샘플링될 신호에 연결하기 위한 적어도 하나의 제2 스위치;
   상기 적어도 하나의 커패시터의 상기 제1 단자를 적어도 하나의 샘플링 네트워크 입력 스위치의 제어 게이트에 연결하기 위한 적어도 하나의 제3 스위치 - 상기 제3 스위치는 두꺼운 산화물 반도체 스위치임 -;
   상기 적어도 하나의 샘플링 네트워크 입력 스위치의 벌크(bulk) 연결부를 접지에 연결하기 위한 적어도 하나의 제4 스위치; 및
   상기 적어도 하나의 커패시터의 상기 제2 단자를 접지에 연결하기 위한 적어도 하나의 제5 스위치를 포함하고,
   각각의 부트스트랩 회로는 무시될 수 있는 기생 용량형 부하를 포함하고, 상기 적어도 하나의 커패시터와 상기 적어도 하나의 제3 스위치는 작은 시정수(time constant)를 제공하도록 구성되는, 입력 회로.
2. 제1항에 있어서,
   상기 적어도 하나의 제1, 제4 및 제5 스위치들은 제1 위상에 따라 스위칭하고, 그리고 상기 적어도 하나의 제2 및 제3 스위치들은 상기 제1 위상과 반대인 제2 위상에 따라 스위칭하는, 입력 회로.
3. 제1항에 있어서,
   상기 적어도 하나의 샘플링 네트워크 입력 스위치는 MOS 스위치인, 입력 회로.
4. 제1항에 있어서,
   상기 스위치들은 300MHz를 초과하는 주파수에 의해 클록킹되는, 입력 회로.
5. 제1항에 있어서,
   상기 제3 스위치의 폭 길이 비는 저저항값을 제공하도록 구성되는, 입력 회로.
6. 입력 샘플링 네트워크 및 플래시 아날로그-디지털 변환기 네트워크를 포함하는 아날로그-디지털 변환기로서,
   제1항 내지 제5항 중 어느 한 항에 따른 입력 회로를 더 포함하는, 아날로그-디지털 변환기.
7. 부트스트랩된 스위치의 성능을 개선하기 위한 방법으로서,
   입력 샘플링 네트워크용 제1 부트스트랩 회로와 플래시 아날로그-디지털 변환기 네트워크용 제2 부트스트랩 회로에 의해 입력 신호를 수신하는 것을 포함하고,
   상기 방법은 각각의 부트스트랩 회로에 있어서,
   제1 스위치를 통해 전원을 커패시터의 제1 단자에 연결하는 것;
   제2 스위치를 통해 상기 커패시터의 제2 단자를 샘플링될 신호에 연결하는 것;
   제3 스위치를 통해 상기 커패시터의 상기 제1 단자를 샘플링 네트워크 입력 스위치의 제어 게이트에 연결하는 것 - 상기 제3 스위치는 두꺼운 산화물 반도체 스위치이고, 각각의 부트스트랩 회로는 무시될 수 있는 기생 용량형 부하를 포함하고, 상기 커패시터와 상기 제3 스위치는 작은 시정수를 제공하도록 구성됨 -;
   제4 스위치를 통해 상기 샘플링 네트워크 입력 스위치의 벌크 연결부를 접지에 연결하는 것; 그리고
   제5 스위치를 통해 상기 커패시터의 상기 제2 단자를 접지에 연결하는 것을 포함하는, 방법.
8. 제7항에 있어서,
   제1 위상에 따라 상기 제1, 제4 및 제5 스위치들을 연결하는 것, 그리고 상기 제1 위상과 반대인 제2 위상에 따라 상기 제2 및 제3 스위치들을 연결하는 것을 포함하는 방법.
9. 제7항에 있어서,
   상기 스위치들은 300MHz를 초과하는 주파수에 의해 클록킹되는, 방법.
10. 제7항에 있어서,
    상기 제3 스위치의 폭 길이 비는 저저항값을 제공하도록 구성되는, 방법.
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