KR101885619B1 - 출구 재귀 모델을 이용한 웨이퍼 제조 공정 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법 - Google Patents

출구 재귀 모델을 이용한 웨이퍼 제조 공정 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 시뮬레이션 장치는 포토리소그래피 클러스터 장치 시뮬레이션을 위한 출구 재귀 모델(EXIT RECURTION MODEL)을 결정하는 장치 모델 결정부; 상기 결정된 출구 재귀 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하여, 웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공한다.

Description

출구 재귀 모델을 이용한 웨이퍼 제조 공정 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법{AN EXIT RECURSION MODEL OF AN APPARATUS OF CLUSTERED PHOTOLITHOGRAPHY FOR ACHIEVING FAB(WAFER FABRICATION FACILITIES)-LEVEL SIMULATION, AND A METHOD FOR SIMULATING USING IT}
본 발명은 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법에 관한 것이다.
더욱 빠르고 복잡한 회로를 제작하기 위하여, 반도체 산업은 회로 소자들의 크기를 최소화하는 노력을 지속하고 있다. 리소그래피는 이러한 노력을 실현하기 위한 방법 중에 하나이다.
특히, 포토리소그래피(Photolithography)는 원하는 회로설계를 유리판 위에 금속패턴으로 만들어 놓은 마스크(mask)라는 원판에 빛을 쬐어 생기는 그림자를 웨이퍼 상에 전사시켜 복사하는 기술이며, 반도체의 제조 공정에서 설계된 패턴을 웨이퍼 상에 형성하는 가장 중요한 공정이다. Lithography는 라틴어의lithos(돌)+graphy(그림, 글자)의 합성어인 석판화 기술로서 인쇄기술로 쓰이다가 현재는 반도체 노광공정 기술을 통칭하는 이름으로 쓰이고 있으며 반도체 미세화의 선도 기술이다.
보다 구체적으로, 리소그래피는 소정의 형상으로 패턴화된 마스크를 통하여 광을 조사하고 이를 투과한 광을 기판 상에 적층된 복사 감지성 물질인 포토 레지스트에 조사함으로써 포토 레지스트의 화학적으로 변형시키고, 노광된 영역을 열적, 화학적 처리를 통하여 제거함으로써 소정의 패턴을 형성시키는 프린팅 방법을 이용하고 있다.
특히, 이와 같은 포토리소그래피 장치를 이용한 반도체 웨이퍼 제조 공정은 고정밀 공정으로서, 매우 작은 변수까지도 고려하여야 하는 작업이 수반된다. 따라서, 이와 같은 웨이퍼 제조 공정의 개선은 시뮬레이션을 통해 이루어지고 있다.
실제 장비와 마찬가지로, 포토리소그래피 장치를 이용하는 웨이퍼 제조 공정 시뮬레이션을 위한 변수 및 요소는 매우 다양하며, 최근에는 공정 사이클, 웨이퍼 배출 정책, 생산 제어 정책, 묶음(batch), 셋업(setup) 및 혼합 생산 등을 포함하는 변수들을 고려하여 웨이퍼 제조 공정 시뮬레이션을 보다 실제와 같이 예측하기 위한 시도들이 제안되고 있다.
특히, 포토리소그래피 장치를 이용하여 웨이퍼의 표면에 여러 종류의 막을 형성시킨 뒤, 이미 만든 마스크를 이용해 특정 부분을 선택적으로 깎아 내는 작업을 되풀이함으로써 전자회로를 구성해 나가는 전체 과정은 웨이퍼 제조 공정(Wafer Fabrication Facilities, fab, 펩)이라 하며 공정률 개선을 위하여는 상기 팹(FAB) 수준의 정확한 공정 시뮬레이션이 필요한 실정이다. 이에 따라, 반도체 장비의 모델링과 반도체 장비 내에서의 웨이퍼 투입 스케줄링을 위한 시스템 모델링의 개선이 요구되고 있다.
또한, 웨이퍼의 단위 묶음을 클러스터로 분류하여 효율적으로 처리하는 포토리소그래피 클러스터 장치(Clustered Photolithography Tools, CPT)는 팹 공정에서의 병목현상을 줄임으로써 공정 사이클 시간을 최소화하는데 일조하고 있다.
다만, 포토리소그래피 클러스터 장치의 경우 이를 시뮬레이션하여 생산 결과를 예측하기 위한 시스템 모델링이 용이하지 않은 문제점이 있다. 이를 해결하기 위해 고정된 수율을 가정한 리니어(LINEAR) 모델, 초기 웨이퍼 딜레이를 고려한 아핀(AFFINE) 모델, 특정 세부 행동이 포함된 플로우 라인(FLOW LINE) 모델, 버퍼, 셋업, 핸들링 로봇, 제어 정책을 반영하는 세부 모델(DETAILED MODEL)등이 제안되고는 있으나, 모두 예측 정확도가 높을수록 복잡도와 연산량 및 연산 시간이 증가하게 되는 근본적인 문제점을 내포하고 있다.
특히, 플로우 라인(FLOW LINE) 모델에 있어서, 실제 포토리소그래피 클러스터 장치의 로그 데이터를 이용하는 경험적 플로우 라인 모델(Empirical Flow line, EFL)의 경우, 정확한 예측을 하는데는 유리할 수 있으나, 그 연산량과 복잡도가 다른 모델들에 비해 매우 높은 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 경험적 플로우 라인 모델의 개선에 따라, 정확도는 유지하면서도 그 연산량을 감축시킬 수 있는 포토리소그래피 클러스터 장치 모델을 제공함으로써, 정확한 예측 및 이에 기반한 최적화된 제조공정 및 시간 단축을 제공할 수 있는, 포토리소그래피 클러스터 장치를 포함한 웨이퍼 제조 공정 레벨의 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법을 제공하는데 그 목적이 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 시뮬레이션 장치는, 포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 장치 모델 결정부; 상기 결정된 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하여, 웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공한다.
상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 시뮬레이션 방법은, 포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 단계; 상기 결정된 모델에 대응되는 파라미터를 산출하는 단계; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 단계;를 포함한다.
한편, 상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 방법은 상기 방법을 컴퓨터에서 실행시키기 위한 컴퓨터 판독가능한 매체에 저장되는 컴퓨터 프로그램 및 상기 프로그램이 저장된 기록 매체로 구현될 수 있다.
본 발명의 실시 예에 따르면, 기존의 포토리소그래피 클러스터 장치 모델 중 경험적 플로우 라인 모델을 파라미터화 및 개선함에 따라, 정확도는 유지하면서도 그 연산량을 감축시킬 수 있는 포토리소그래피 클러스터 장치 모델을 제공함으로써, 정확한 예측 및 이에 기반한 최적화된 제조공정 및 시간 단축을 제공할 수 있는, 포토리소그래피 클러스터 장치를 포함한 웨이퍼 제조 공정 레벨의 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 시뮬레이션 장치를 개념적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 시뮬레이션 공정을 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 클래스별 처리프로세스를 도시한 작업 테이블이다.
도 4는 본 발명의 실시 예를 설명하기 위한 변수 테이블이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 출구 재귀 모델의 처리 알고리즘을 수학식으로 도시한 테이블이다.
도 7 내지 도 10는 ERM의 성능을 평가하기 위한 다양한 매개 변수를 통한 심도있는 시뮬레이션 결과를 나타낸다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당 업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
또한, 본 발명의 원리, 관점 및 실시 예들뿐만 아니라 특정 실시 예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.
프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.
또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 따른 하드웨어도 포함될 수 있다.
본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 시뮬레이션 장치를 개념적으로 도시한 도면이다.
도 1을 참조하면, 먼저 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 장치 모델 결정부(110), 파라미터 산출부(120) 및 공정 시뮬레이션부(130)를 포함한다.
여기서, 장치 모델 결정부(110)는 입력된 데이터 소스에 근거하여, 포토리소그래프 클러스터 장치 시뮬레이션을 위한 적절한 처리 모델을 결정한다. 처리 모델은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 시스템 모델링에 기초하여 시뮬레이션 장치(100)에서 구현될 수 있다. 그리고, 처리 모델은 본 발명의 실시 예에 따라 제안되는 출구 재귀 모델(EXIT RECURSION MODEL)을 포함할 수 있다. 또한 시뮬레이션 및 비교를 위해, 기존의 리니어(linear) 모델과 아핀(affine) 모델 및 플로우라인 모델도 파라미터화되어 포함될 수 있다. 따라서, 다양한 실시 예에 따른 모델링된 시스템이 미리 설정될 수 있다. 특히 본 발명의 실시 예에 따른 상기 ERM 모델에 대하여는 보다 구체적으로 후술하도록 한다.
그리고, 파라미터 산출부(120)는 선택된 장치 모델에 따라 포토리소그래피 클러스터 장치의 적절한 동작 파라미터를 산출한다. 각 파라미터는 장치 모델에 의해 미리 설정된 연산 알고리즘에 따라 결정될 수 있다.
이후, 공정 시뮬레이션부(130)는 선택된 장치 모델의 프로세스 및 미리 결정된 파라미터에 따라 포토리소그래피 클러스터 장치의 공정 시뮬레이션을 처리하며, 처리 결과를 출력한다.
특히, 본 발명의 실시 예에 따른 공정 시뮬레이션부(130)는 실제 포토리소그래피 클러스터 장치의 동작으로서, 패터닝 마스크의 패턴을 웨이퍼 표면으로 전달하기 위한 일련의 처리를 시뮬레이션 할 수 있다. 특히, 각 시뮬레이션 처리는 크게 프리 스캔 프로세스, 스캐너 프로세스 및 포스트 스캔 프로세스를 포함하는 세가지 공정으로 구분되는 처리를 수행할 수 있다.
그리고, 시뮬레이션 최적화를 위해, 포토리소그래피 클러스터 장치의 실제 데이터를 모델링할 필요성이 있다. 이를 위해 고려된 포토리소그래피 클러스터 장치의 처리공정 모델은 상세 모델(Detailed simjulation model)이라고 할 수 있다. 이는 도 2에 도시된 바와 같이 설명될 수 있다.
상기와 같이 구성된 본 발명의 실시 예에 따라, 시뮬레이션 장치(100)를 이용한 포토리소그래피 클러스터 장치 시뮬레이션은 각각의 파라미터 설정, 웨이퍼 랏의 크기, 병목 처리 시간, 평균 웨이퍼 랏 크기, 부하 레벨, 프리 스캔 버퍼 사이즈 등을 변수로 하여 각각의 모델별 처리 결과를 실제와 매우 유사하게 예측 할 수 있으며, 이에 따라 성능 및 환경 개선을 매우 용이하게 수행할 수 있다.
도 2는 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 시뮬레이션 공정을 도시한 도면이며, 도 3은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 클래스별 처리프로세스를 도시한 작업 테이블이고, 도 4는 본 발명의 실시 예를 설명하기 위한 변수 테이블이다.
도 2를 참조하면, 포토리소그래피 클러스터 장치 모델은 4개의 웨이퍼 랏(lot of wafers, 25개의 웨이퍼 묶음)이 투입가능한 4개의 부하 포트(load ports)를 포함할 수 있다. 각 웨이퍼들은 인덱서(indexer)를 통해 입력 및 출력이 식별될 수 있다.
그리고, 포토리소그래피 클러스터 장치는 자체 단일 암(single-armed) 웨이퍼 이송 로봇을 갖는 각 4개의 클러스터를 포함할 수 있다. 이에 기반하여, 도 2에 도시된 바와 같은 각 프로세스 명령들이 처리될 수 있다. 각 프로세스 명령에 대응되는 처리는 하기와 같다. HP/HHP는 핫 플레이트(hot plates)를 의미하며, LPAH는 저압 접착(low-pressure adhesions), CP는 콜드 플레이트(cold plates), SC는 스핀 코터(spin coaters), PEB 는 핫 플레이트의 노광 후 베이크(post exposure bake hot plates), EE는 엣지 노광(edge exposures), SD는 스핀 현상기(spin developer)를 의미할 수 있다.
그리고, 각 동작은 포토리소그래피 클러스터 장치의 각 클러스터 모듈 동작에 의해 처리될 수 있다. 처음 3개의 클러스터 모듈 사이에는 인터페이스 버퍼(IF, interface buffers)가 각각 포함될 수 있으며, 인터페이스 버퍼는 최대 1개의 웨이퍼를 홀딩할 수 있다.
상세 모델에서, 각 프로세스 시간은 일정하게 유지될 수 있다. 그리고 프로세스 플로우 1, 2, 3은 각각 16, 16 및 18 단계의 프로세스를 포함할 수 있다. 이에 따라, 스캐너에서는 각 플로우별 100 초 시간 경과마다 병목 현상이 발생할 수 있다.
이에 따라, 3번째 클러스터와 스캐너 사이에 위치한 프리 스캔 버퍼(STK, stacker로 라벨링됨)가 더 포함될 수 있다. 프리 스캔 버퍼인 스태커(STK)는 16개의 웨이퍼를 홀딩할 수 있다. 최대 처리량을 얻으려면, 로봇은 가능한 한 빨리 프리 스캔 버퍼를 통해 스캐너에 웨이퍼를 공급해야 한다. 프리 스캔 버퍼가 공급되는 속도는 마지막 두 번째 병목 프로세스 (즉, 병목 현상이 발생하기 전에 가장 느린 프로세스)에 의해 결정될 수 있다.
도 3은 도 2와 같이 도시된 클러스터 모델 및 프로세스를 이용한 웨이퍼 클래스에 따른 처리 공정을 순차적으로 도시한 작업 테이블로서, 도 2에서는 프로세스 플로우가 TARC #1, TARC #2 또는 BARC 와 같은 3가지의 클래스에 따라 서로 다르게 설정되는 것을 도시하고 있다.
여기서, TARC는 상부 반사 방지 코팅(top anti-reflective coating) 클래스를 의미할 수 있으며, BARC는 하부 반사 방지 코팅(bottom anti-reflective coating)을 의미할 수 있다. 웨이퍼는 각 테이블에 도시된 각 작업 프로세스에 따라 웨이퍼 이송 로봇에 의해 이송될 수 있으며, 예를 들어 웨이퍼의 픽업 / 플레이스 시간은 1 초이고 이동 시간은 3 초일 수 있다.
웨이퍼 이송에 따라, 웨이퍼는 각각의 공정 시간 (PT)에 대응하여, 각 처리에 대응하는 공정 모듈로 공급 될 수 있다. 인터페이스 버퍼 및 프리 스캔 버퍼는 공정 간 필요에 따라 이용될 수 있다.
한편, 인덱서는 프로세스 시간이 제로인 단일 모듈 프로세스로 모델링될 수 있으며, 장치 모델 내부의 로봇 동작들은 가장 긴 대기 쌍(LWP, lognest wating pair) 정책에 따라 그 동작 시간이 결정될 수 있다.
특히, 25 개의 웨이퍼는 랏(lot)이라는 그룹으로 묶일 수 있다. 각 랏은 동일한 클래스의 웨이퍼로 구성될 수 있다. 그리고, 포토리소그래피 클러스터 장치는 FIFO(first in, first out) 방식으로 웨이퍼들을 처리할 수 있다. 웨이퍼는 장치가 준비되는 즉시 장치에 장착될 수 있다. 그리고, 포토리소그래피 클러스터 장치는 한 번에 하나의 웨이퍼 클래스만 적용하여 각 작업에 대한 모든 프로세스 모듈을 동작시킬 수 있다. 이는 추월과 오염이 발생되는 것을 방지할 수 있다. 다만, 프리 스캔 버퍼(STK)는 여러 클래스의 웨이퍼를 홀딩할 수 있다.
한편, 기본적으로 웨이퍼 랏 i의 클래스는 k (i) ∈ {1, ..., K}로 정의될 수 있다. 여기서 K는 웨이퍼 랏 클래스의 개수일 수 있으며, Wi는 웨이퍼 랏을 구성하는 웨이퍼 개수일 수 있다. 본 발명의 실시 예에서 설명되는 보다 구체적인 변수 및 의미는 도 4에서 도시된 바와 같다.
도 4에 도시된 바와 같이, 본 발명의 실시 예에 따르면, L은 전체 웨이퍼 랏의 개수, W(i)는 웨이퍼 랏의 사이즈(랏 안의 웨이퍼 개수), k, k'는 웨이퍼 랏 클래스 식별정보, ki는 웨이퍼 랏 i의 클래스, L(k)는 클래스 k에 대항하는 모든 웨이퍼 랏들의 집합, L(k, k')는 이전 클래스가 k이고 현재 클래스가 k'인 모든 웨이퍼 랏 쌍들의 집합, Ω(i, w)는 웨이퍼 랏 i 내의 w번째 웨이퍼의 인덱스, R(k, m)은 클래스 k의 프로세스 m에 대한 여분 모듈의 개수, ai는 웨이퍼 랏 i의 실제 도착 시간, X_(w, m)은 웨이퍼 w의 프로세스 m에 대한 실제 투입 시간, Li는 웨이퍼 랏 i의 실제 로드 시간, Si는 웨이퍼 랏 i의 실제 처리 시작 시간, Ci는 웨이퍼 랏 i의 실제 처리 완료 시간, B_(Ω(i,w))는 웨이퍼 랏 i 내 w번째 웨이퍼의 실제 처리 시작 시간, F_(Ω(i,w))는 웨이퍼 랏 i 내 w번째 웨이퍼의 실제 처리 완료 시간을 의미할 수 있다.
예를 들어, Ω(i,w)에 있어서, 웨이퍼 랏은 W(1)=W(2)=W(3)=25 개의 웨이퍼를 포함할 수 있다. 그리고 Ω(3,7)=57 이 될 수 있다. 또한, 장치가 셋업을 수행하는 경우, 로드 시간 Li는 시작 시간 Si와는 상이할 수 있다.
그리고, 본 발명의 실시 예에 따른 파라미터화된 포토리소그래피 클러스터 장치의 시뮬레이션을 제공하기 위해, 주요 측정 기준은 하기와 같이 시간 정보를 기반으로 결정될 수 있다.
특히 본 발명의 실시 예에 따라 시뮬레이션되는 포토리소그래피 클러스터 장치는 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 기초한 파라미터 처리를 수행할 수 잇다.
웨이퍼 랏 i에 대해 CTi, LRTi 및 TTi가 각각 처음 세 가지 변수를 나타낼 수 있다. 그리고, 본 발명의 실시 예에서, 웨이퍼 랏 i가 장치 큐(queue)에 도착한 경우, 도착 시간, 포토리소그래피 클러스터 장치의 처리 시작 시간 및 처리 완료 시간은 각각 ai, Si, Ci와 같은 타임 인스턴스로 정의될 수 있다. 그리고, 각 웨이퍼 랏 1, 2, ..., L에 대해 하기 수학식 1과 같은 관계식이 도출될 수 있다.
Figure 112016128903666-pat00001
수학식 1에서 초기 조건 C0 = -∞이다. TTi는 두 개의 연속 된 웨이퍼 랏이 출력되는 사이의 유휴 시간을 제외한 시간일 수 있다. 계산 시간은 시작 및 완료 시간을 계산하는 데 필요한 시간을 포함할 수 있으며, 모델 매개 변수를 추출하는 시간은 제외될 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 출구 재귀 모델의 처리 알고리즘을 수학식으로 도시한 테이블이다.
팹 레벨 시뮬레이션의 내부 장비 모델은 정확하고 빨라야 한다. 이를 위해, 본 발명의 실시 예에 따른 출구 재귀 모델(ERM)은 개선된 충실도를 가지면서도 속도가 빠른 아핀 모델(AF)과도 비슷한 정도의 계산만을 필요로 하는 새로운 클래스의 포토리소그래피 클러스터 장치 모델을 제공할 수 있다.
이를 위해, 본 발명의 실시 예에 따른 출구 재귀 모델(ERM)은 경험적 플로우 라인 모델(EFL, EMPIRICAL FLOW LINE)을 개선한 형태를 가질 수 있다. EFL은 모듈 프로세스들의 처리 시간을 정확히 알 수 없으나, 상세한 장치 로그 데이터와 같은 실제 데이터가 제공 될 때 이를 이용한 장치 모델로서 사용될 수 있다. 이는 예측 정확도가 높으나, 그 연산량이 아핀 모델(AF)보다 500배 높아지는 문제가 있는 것으로 알려져 있다.
보다 구체적으로, 먼저 기존의 플로우 라인(FLOW LINE)모델에서의 웨이퍼의 사출 시간은 출구 재귀(EXIT RECURSION)의 형태로 표현될 수 있음을 나타내고 있다. 이에 따라 플로우라인 모델에서의 출구 시간 연산은 하기와 같은 수학식 2와 같이 정의될 수 있다.
Figure 112016128903666-pat00002
여기서, w ≥ 1이며, a_w는 웨이퍼 w가 플로우 라인에 도달하는 시간, E (w)는 웨이퍼 w의 출구 시간, τ_m은 프로세스 m의 프로세스 시간, B는 병목 프로세스 인덱스일 수 있다. 초기 조건은 E (0) = - ∞일 수 있다. 포토리소그래피 클러스터 장치 모델의 웨이퍼 처리량은 병목 처리 시간 τ_B에 의해 결정될 수 있다.
상기 수학식 2의 첫번째 항은 들어오는 웨이퍼에 대한 병목 현상이 없는 경우(NBC, no bottleneck contention)를 나타낼 수 있다. 이 경우 웨이퍼는 단순히 포토리소그래피 클러스터 장치에 도착하고, 자유롭게 처리될 수 있다.
그리고, 수학식 2의 두번째 항은 웨이퍼에 대한 병목 현상이 존재하는 경우(BC, bottleneck contention)를 나타낼 수 있다. 이 경우 이전 프로세스보다 병목 프로세스 시간만큼 처리시간이 늦어질 수 있다.
따라서, 본 발명의 실시 예에 따른 ERM을 구현하는 데에는, 상기와 같은 수학식 2를 참조하여 구성된 NBC 항과 BC 항의 2개 항이 이용될 수 있다. 두 항은 웨이퍼 랏의 처리 시작 및 완료 시간을 예측하는데 이용될 수 있다. 이에 따라, 시뮬레이션 장치(100)는 ERM 장치 모델에 대응하여 추출된 파라미터로부터, 실제 데이터를 상기 NBC 및 BC 항을 이용한 두 케이스로 분류할 수 있다.
모델 시뮬레이션 방정식
도 6은 본 발명의 실시 예에 따른 ERM 모델의 시뮬레이션을 위한 알고리즘을 도시한 테이블이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 장치 모델 결정부(110)에서 ERM 모델이 결정된 경우, 파라미터 산출부(120)를 통해 상기ERM 모델의 연산을 위한 도 6에서의 파라미터를 산출하고, 공정 시뮬레이션부(130)를 통해 도 6에 도시된 각 모듈별(툴 로그 모듈, 웨이퍼 로그 모듈, 랏 로그 모듈) 처리 공정을 수행할 수 있다.
도 6을 참조하면, ERM 모듈의 시뮬레이션은 파라미터 산출부(120)에서 앞서 연산된 파라미터 값을 이용하여 처리될 수 있다. 파라미터는 웨이퍼 랏의 도착 시간, 웨이퍼 랏의 웨이퍼들 정보, 그리고 웨이퍼 랏 클래스 정보를 포함할 수 있다. 시뮬레이션 장치(100)의 공정 시뮬레이션부(130)는 ERM 모듈의 시뮬레이션을 통해 시작 시간
Figure 112016128903666-pat00003
와 완료 시간
Figure 112016128903666-pat00004
를 추정하고, 초기 조건을,
Figure 112016128903666-pat00005
Figure 112016128903666-pat00006
으로 설정하며 이들로부터 시뮬레이션된
Figure 112016128903666-pat00007
가 각 웨이퍼 랏 i에 대해 산출될 수 있다.
여기서, 포토리소그래피 클러스터 장치의 병렬 처리를 모델링하기 위해, 장치 투입시 휴식 시간(vacation time)(또는 출구 시간)이라는 정의가 필요할 수 있다.
보다 구체적으로, 웨이퍼 랏 i의 생산을 시작하기 위해 모듈을 비워야 하는 상태에서 웨이퍼 랏 i-1 이 휴식하는 경우, 경과되는 시간 인스턴스를
Figure 112016128903666-pat00008
로 정의될 수 있다. 웨이퍼 랏 i-l와 웨이퍼 랏 i가 동일한 클래스인지 여부에 따라, 휴식 시간도 상이해질 수 있다. 그리고,
Figure 112016128903666-pat00009
은 첫 번째 프로세스를 처리하는 모듈이 웨이퍼 랏 i-1의 웨이퍼를 처리하여 완전히 비울 것으로 예상되는 시간으로 정의될 수 있다 (첫 번째 공정은 한 번에 동일한 등급의 웨이퍼만 처리할 수 있다). 이에 따라,
Figure 112016128903666-pat00010
를 최초 프로세스의 모든 모듈이 웨이퍼 랏 i-1의 웨이퍼를 처리하여 완전히 비울 것으로 예상되는 시간으로 정의할 수 있게 된다. 이는 웨이퍼 랏 i-1의 마지막 웨이퍼가 첫 번째 프로세스를 빠져 나가는 순간에 대응될 수 있다.
이에 따라, 웨이퍼 랏 i가 도착하고, 클래스가 식별되면, 이전 웨이퍼 랏
Figure 112016128903666-pat00011
의 예상 휴식 시간은
Figure 112016128903666-pat00012
또는
Figure 112016128903666-pat00013
중 하나로 선택될 수 있다.
여기서,
Figure 112016128903666-pat00014
이 웨이퍼 랏 i가 도착한 후에 결정될 수 있다고 하더라도,
Figure 112016128903666-pat00015
및
Figure 112016128903666-pat00016
을 파악하기 위해서 웨이퍼 랏 i의 클래스를 알 필요는 없는 것을 알 수 있다.
따라서, 휴식 시간은 웨이퍼 랏 처리 완료 시간으로부터 상수를 ?는 것으로 연산될 수 있다. 상수는 각각
Figure 112016128903666-pat00017
에 대하여
Figure 112016128903666-pat00018
,
Figure 112016128903666-pat00019
에 대하여
Figure 112016128903666-pat00020
로 명시될 수 있다. 따라서,
Figure 112016128903666-pat00021
와
Figure 112016128903666-pat00022
는 웨이퍼 랏 완료 시간과, 최초 프로세스를 처리하는 하나의 모듈이 비워진 시간간 차이를 의미할 수 있다.
그리고,
Figure 112016128903666-pat00023
는 웨이퍼 랏 i에 대한 예상 로드 시간일 수 있으며, 이전 웨이퍼 랏의 도착 시간 또는 휴식 시간 중 큰 값으로 결정될 수 있다. 웨이퍼 랏 i의 클래스는 ki일 수 있으며,
Figure 112016128903666-pat00024
는 첫 번째 웨이퍼가 첫 번째 공정에서 생산을 시작하는 시간을 의미할 수 있다. 그리고, 웨이퍼 랏의 첫번째 웨이퍼에 대한 프리 스캔 트랙 셋업과 관련된 임의의 지연은
Figure 112016128903666-pat00025
에 포함될 수 있다.
한편, 완료 시간 방정식은 출구 재귀 방정식 수학식 2와 유사한 구조를 가질 수 있다. NBC 항은 하기 수학식 3과 같이 표현될 수 있다.
Figure 112016128903666-pat00026
수학식 3을 참조하면, 웨이퍼 랏 i의 완료 시간은 첫 번째 웨이퍼의 시작 시간 (
Figure 112016128903666-pat00027
), 첫 번째 웨이퍼가 장치를 빠져 나가는 데 걸리는 시간 (FWD^(k_i), 첫 번째 웨이퍼 지연) 및 남아있는 모든 W(i)-1 웨이퍼가 장치를 빠져 나가는 데 필요한 시간 (매 A_1^(k_i) 단위 시간마다 하나의 비율)의 합으로 결정될 수 있다. 이는 수학식 2의 NBC 항을 묶은 형태로 볼 수 있으며, 웨이퍼 랏의 첫 번째 웨이퍼에서 수행되는 레티클 설정 시간은 FWD ^ (k_i)에 포함될 수 있다.
한편, BC 항은 하기 수학식 4와 같이 표현될 수 있다.
Figure 112016128903666-pat00028
수학식 4를 참조하면, 웨이퍼 랏 i의 완료 시간은 웨이퍼 랏 i-1의 완료 시간, 웨이퍼 랏 i의 첫 번째 웨이퍼가
Figure 112016128903666-pat00029
이후에 장치를 빠져 나오는 데 필요한 평균 시간 및 모든 나머지 W(i)-1 웨이퍼가 장치를 빠져 나올 때까지 필요한 시간(매 A_2 ^ (k_i) 단위 시간마다 하나의 비율)의 합으로 결정될 수 있다. 이는 수학식 2의 BC항을 묶은 형태로 볼 수 있다.
직관적으로, 항 B (k_i, k_(i-1))는 그 웨이퍼에 대한 병목 처리 시간, 병목에서의 임의의 레티클 셋업 시간 및 병목 후의 처리 시간 차이에 대응되는 보정 항을 더 포함할 수 있다. 이에 대하여는 Y. J. Park and H. R. Hwang, "Minimization of total processing time in semiconductor photolithography process," Applied Mechanics and Materials, vol. 325, pp. 88-93, Jul. 2013.을 참조하여 이해될 수 있다.
그리고, 도 6을 참조하면 본 발명의 실시 예에 따른 ERM은 3가지 타입으로 구현될 수 있다.
보다 구체적으로, 각 타입은 장치 로그(TOOL LOG), 웨이퍼 로그(WAFER LOG) 및 웨이퍼 랏 로그(LOT LOG)의 세 가지 로 구분될 수 있다.
장치 로그(TOOL LOG) 타입의 ERM은 장치에서 프로세스 간 프로세스에 대한 세부적인 웨이퍼 전진(advancement) 데이터 X_(w, m)를 이용할 수 있을 때 적용될 수 있다.
웨이퍼 로그(WAFER LOG) 타입의 ERM은 웨이퍼 시작 (B_(Ω (i, w))) 및 종료 시간(F_(Ω(i, w)))에 대한 데이터로 구성될 수 있다.
그리고, 웨이퍼 랏 로그(LOT LOG) 타입의 ERM은 로트 시작 (첫 번째 웨이퍼의 입구, S_i) 및 완료 (마지막 웨이퍼의 이탈, C_i) 시간을 필요로 할 수 있다.
도 6은 각 유형의 ERM에 대한 모델 매개 변수 추출 방정식을 제공할 수 있으며, 파라미터 산출부(120)와 공정 시뮬레이션부(130)는 장치 모델 결정부(110)에서 결정된 ERM 타입에 따라, 상기 방정식에 기초한 파라미터 산출 및 공정 시뮬레이션 처리를 수행할 수 있다.
도 6에서는 각 ERM 타입별, 파라미터 및 시뮬레이션 계산 방법에 대한 세부 알고리즘이 도시되어 있다.
먼저, 시뮬레이션 장치(100)는 NBC, BC 및 "Lot indices" 행을 통해 특정 속성이있는 웨이퍼 랏 색인 집합을 식별할 수 있다.
NBC 행은 웨이퍼 랏이 이전 웨이퍼 랏과 병목 현상이 없는 것으로 보장된 웨이퍼 랏 인덱스 φ_1 집합을 추출하는 프로세스를 나타내고 있다.
그리고, BC 행은 병목 현상으로 인한 경합이 발생된(이전 웨이퍼보다 지연된) 웨이퍼 랏의 인덱스를 포함하는 집합 φ_2를 추출하는 프로세스를 나타내고 있다.
한편, Lot Indices 행은 다음 웨이퍼 랏과 일부 특성을 공유하는 웨이퍼 랏들을를 식별하기 위한 프로세스를 나타내고 있다.
상기 프로세스를 처리하기 위한 각 파라미터 연산 방법이 나머지 행에 도시되공 있다. BC 케이스의 경우, BC(k, k')함수는 하기 수학식 5와 같이 정의될 수 있다.
Figure 112016128903666-pat00030
1) 장치 로그 타입
NBC는 웨이퍼 랏 i의 첫 번째 웨이퍼에 대해, 병목 현상으로의 진입 시점이 가능한 가장 빠른 진입 시간보다 이후인 경우에만 발생할 수 있다.
이에 따라, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)의 포토리소그래피 클러스터 장치 모델에 있어서, 가능한 가장 빠른 진입 시간은 웨이퍼 랏 i-1의 마지막 웨이퍼가 B + 1th 프로세스에 들어가는 시간과, 스캐너 로봇이 스태커(STK)에서 웨이퍼를 가져와 스캐너로 이동하여 위치시키는 데 필요한 최소 시간을 더한 시간으로 연산될 수 있다. 이 최소 로봇 활동 시간은 병목 현상 경합 워크로드 (BCW)로 정의될 수 있으며, BCW = δ + 2ε 와 같이 연산될 수 있다. 여기서 δ와 ε는 각각 로봇의 이동 시간과 픽업 / 플레이스 시간을 포함할 수 있다. 포토리소그래피 클러스터 장치 모델의 경우, δ = 3 초 및 ε = 1 초로 예시될 수 있다.
BCW = δ + 2ε 연산은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델에 특화된 것으로, 프로세스 B + 1과 같이 STK의 송신 버퍼 슬롯을 고려하기 때문에 하나의 이동만 존재할 수 있음을 가정하고 있다. 따라서, 다른 장치의 경우에는 BCW가 상이할 수 있다.
또한, 실제로는 임의의 이벤트로 인한 지속 시간을 허용하기 위해 (1 + α) × BCW와 같은 연산을 추가하는 것을 고려해야 할 수 있다. 여기서 α≥0 일 수 있으며, α가 증가할수록 φ_2에 포함 된 로트 인덱스의 수가 증가하여 충실도가 낮아질 수 있다.
그리고, 다음 웨이퍼 랏 i + 1이 동일한 클래스를 갖는 경우, 인덱스 i는 L_=(k)에 포함되도록 정의될 수 있다. 유사하게, L_≠(k)가 정의돌 수 있다. 이는 휴식 시간(vacation time) 관련 파라미터 D_m ^ k 및 D_p ^ k를 계산하는 데 이용될 수 있다.
그리고, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 선형 최소 자승 추정(LSE, linear least squares estimation)에 의지하기보다, 모든 NBC 경우에 대해 경험적 평균으로서의 A_1 ^ k와 FWD ^ k를 각각 계산할 수 있다.
이는 의도적인 것으로서, LSE는 모집단에 대한 평균 웨이퍼 랏 거주 시간을 보존하고, 제곱 오류의 합을 최소화하는 특징이 있다. 그러나, 본 발명의 실시 예는 경험적 평균 접근법에 따른 것으로, 평균 웨이퍼 지연 및 평균 웨이퍼 처리 시간을 유지할 수 있다. 이는 포토리소그래피 클러스터 장치 모델이 웨이퍼 랏 레벨 메트릭 및 웨이퍼 레벨 메트릭을 최우선 순위로 하는 높은 충실도와 처리량를 예측하고자 하기 위함이며, 이에 따라 평균을 유지하는 것이 실질적으로 중요하기 때문이다.
이에 따라, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 BC 모든 경우에 걸쳐 A_2^k와 B^(k, k ')를 유사하게 취급할 수 있다. D_m ^ k, D_p ^ k 및 E ^ (k, k ')도 평균으로 계산될 수 있다.
2) 웨이퍼 로그 타입(wafer log)
완벽한 장치 로그 데이터가 없으면, BC를 정확하게 특성화 할 수 없는 문제점이 있다.
따라서, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 오히려 NBC와 BC를 보장하는 조건을 이용하여 φ_1과 φ_2 세트를 구성할 수 있다. 이에 따라 명확히 보장되지 않는 케이스는 연산에서 제외될 수 있다.
보다 구체적으로, 웨이퍼 랏 i에 대해, S_i> C_ (i-1)면 NBC를 보장 할 수 있다. 그리고, a_i≤B_(Ω(i-1, W (i-1)) 및 k_i = k_(i-1)인 경우, 웨이퍼 랏 i에 대한 BC를 보장할 수 있다.
다만, 보장여부를 판단하기 위해 k_i = k_(i-1) 확인이 필요한 반면, 프로세스 플로우, 프로세스 시간 및 셋업의 차이는 제한된 데이터로 BC를 결정할 수 있는 능력을 감소시킬 수 있다.
따라서, 본 발명의 실시 예에 따르면, k_i = k_(i-1)의 연산을 위해, φ_2를 산출함에 있어서, 시뮬레이션 장치(100)는 첫 번째 웨이퍼 지연 파라미터 B ^ (k, k ')를 B ^ k로 단순화하여 변환 처리할 수 있다.
이에 따라, 집합 φ_(2 +) = {i│i + 1∈φ_2}는 다음 웨이퍼 랏이 BC를 경험할 수 있는 웨이퍼 랏들에 대응되는 인덱스를 포함할 수 있다.
한편, 파라미터 A_1 ^ k, A_2 ^ k, FWD ^ k, B ^ k 및 E ^ (k, k ')는 장치 로그 타입의 경우와 유사하게 산출될 수 있다.
그리고, 본 타입의 경우 휴식 시간 관련 매개 변수 D_m ^ k 및 D_p ^ k에 있어서, 두 번째 프로세스에 대한 진입 시간에 액세스 할 수 없는 상태일 수 있다.
이에 따라, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 BC 웨이퍼 랏과, 다음 웨이퍼 랏의 로딩 시간을 이용할 수 있다. 다음 웨이퍼 랏이 BC를 경험하면, 현재 웨이퍼 랏의 완료 시간과 다음 웨이퍼 랏의 로딩 시간 간의 차이가 D_m ^ k로 결정될 수 있다. φ_2의 BC 케이스는 클래스 변화가 없기 때문에 D_m ^ k가 사용될 수 있다. D_p ^ k는 첫 번째 프로세스의 리던던시와 웨이퍼 처리 시간을 사용하여 계산될 수 있다.
3) 웨이퍼 랏 로그 타입(lot log)
병목 현상이 발생하는 상황을 정확히 특성화하는 것은 불가능할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 φ_1과 φ_2 세트를 웨이퍼 로그 케이스와 유사하게 구성할 수 있으며, φ_2의 조건을 더 부가하여 실제와 유사하게 구현할 수 있다.
특히, 웨이퍼 레벨 데이터가 없는 경우, 시뮬레이션 장치(100)는 첫 번째 웨이퍼 지연 및 웨이퍼 처리 시간 파라미터를 추정하기 위해 선형 회귀 분석을 이용하여 연산할 수 있다. 이는 LS^k (n) = {i | k_i = k, W (i) = n} 와 같은 회귀 분석 연산을 포함할 수 있다.
회귀 분석이 NBC 및 BC 사례 각각에 대해 두 파라미터를 성공적으로 추정하기 위해서는, 실제 데이터에 두 경우의 모든 각 웨이퍼 랏 클래스에 대하여, 복수의 웨이퍼 랏 사이즈들이 포함되어야 한다.
이에 따라, 시뮬레이션 장치(100)는 NBC와 BC 사건을 구분하여(separately) 처리할 수 있다. 주어진 웨이퍼 랏 클래스 k에 대한 NBC 경우에 대해, n의 각 값 (로트 당 웨이퍼)에 대한 평균 처리 시간은 하기 수학식 6과 같이 연산될 수 있다.
Figure 112016128903666-pat00031
따라서 시뮬레이션 장치(100)는 각 n에 대해 하나의 값을 얻을 수 있고, n과 처리 시간의 관계를 다음과 같이 고려할 수 있다.
Figure 112016128903666-pat00032
여기서, 시뮬레이션 장치(100)는 각 n에 대한 가중치로 |LS^k(n)∩φ_1|을 이용하는 가중 선형 최소 제곱 추정 (WLS)을 사용할 수 있다. 시뮬레이션 장치(100)는 각 n 값에 대한 가중치로서 추정값 β_0 및 β_1을 연산할 수 있다. 이 방식은 전체 데이터 세트에서 일반 LSE를 수행하는 것과 동등한 것으로 잘 알려져 있지만, 훨씬 빠른 장점이 있다.
그리고, 웨이퍼 당 처리량 시간을
Figure 112016128903666-pat00033
로 설정하면, 로 n = 1 일 때의 예측 처리 시간인 첫 번째 웨이퍼 지연은
Figure 112016128903666-pat00034
와 같이 연산될 수 있다. 이는 WLS를 이용하므로, 웨이퍼 레벨 평균을 보존할 필요는 없게 된다.
시뮬레이션 장치(100)는 BC 케이스 또한 유사하게 처리할 수 있다. 매개 변수 D_m ^ k, D_p ^ k 및 E ^ (k, k ')는 웨이퍼 로그 타입의 ERM 모델에서와 같이 산출될 수 있다.
도 7 내지 도 10은 실험 결과 데이터를 도시한 도면들이다.
도 7 내지 도 10을 참조하면, ERM의 성능을 평가하기 위해 다양한 매개 변수를 통해 심도있는 시뮬레이션 결과를 확인할 수 있다.
이는 상세 모델의 CPT 시뮬레이션, 아핀 모델(AF) 및 경험적 플로우 라인 모델(EFL)을 비교 대상으로 사용한 것으로, AF가 평균 CT 및 평균 LRT에 대해 정확하지는 않지만 새로 제안 된 ERM은 평균 CT의 경우 6 % 미만, 평균 LRT의 경우 5 %, 평균 TT의 경우 0.1 % 미만의 오차를 가진 모든 지표에 대해 매우 정확한 것을 확인할 수 있다. TT의 경우 ERM은 EFL에 가깝게 수행하거나 능가 할 수 있는 것을 확인할 수 있다. 시뮬레이션 조건이 매개 변수화 조건에서 벗어 났을 때 ERM의 견고성의 경우, 일반적으로 ERM은 평균 CT가 부정확 할 수도 있지만 세 가지 지표 모두상당히 견고한 것을 확인할 수 있었다.
또한, ERM은 EFL보다 250 배 정도 계산이 복잡하며 AF만큼 1.9 배의 계산 만 필요한 것을 확인할 수 있다. 몇 가지 제한 사항이 있는으나, 대부분 ERM은 AF 및 EFL에 비해 상대적으로 우수한 성능을 보이는 것을 확인할 수 있다.
상기와 같이 구성된 본 발명의 실시 예에 따라, 시뮬레이션 장치(100)를 이용한 포토리소그래피 클러스터 장치 시뮬레이션은 출구 재귀 모델(ERM, EXIT RECURSION MODEL)을 이용하여, 3가지 타입의 시뮬레이션을 제공함으로써 그 연산량은 감소시키면서도, 처리 결과를 실제와 매우 유사하게 예측 할 수 있으며, 이에 따라 성능 및 환경 개선을 매우 용이하게 수행할 수 있는 포토리소그래피 클러스터 장치 모델의 시뮬레이션 장치를 제공할 수 있다. 또한 그리고, 그 충실도, 견고 함, 표현력 및 계산상의 복잡성에 대해 매우 효율적인 시뮬레이션을 제공할 수 있게 됨을 확인할 수 있다.
한편, 상술한 본 발명에 따른 방법들은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있으며, 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.
컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 방법을 구현하기 위한 기능적인(function) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims (13)

  1. 시뮬레이션 장치에 있어서,
    포토리소그래피 클러스터 장치 시뮬레이션을 위한 출구 재귀 모델(EXIT RECURTION MODEL)을 결정하는 장치 모델 결정부;
    상기 결정된 출구 재귀 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및
    상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하고,
    상기 장치 모델 결정부는 상기 출구 재귀 모델의 타입을 결정하며,
    상기 타입은 로봇의 픽/플레이스 시간을 이용한 병목 경합 워크로드(BCW, bottleneck contention workload) 연산에 기초하여, 웨이퍼의 지연을 시뮬레이션하는 장치 로그 타입을 포함하여, 웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치.
  2. 제1항에 있어서,
    상기 파라미터 산출부는 상기 결정된 장치 모델에 대응하여, 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 대응하는 파라미터 연산을 수행하는
    시뮬레이션 장치.
  3. 제2항에 있어서,
    상기 공정 시뮬레이션부는 각 웨이퍼 랏(i)에 대한 웨이퍼(Wi)와 클래스 k(i)의 도착 시간(ai)이 결정되면, 상기 파라미터 산출부로부터 연산된 파라미터에 따라, 웨이퍼 랏 (Wi)의 처리 시작 시간
    Figure 112016128903666-pat00035
    와 처리 완료 시간
    Figure 112016128903666-pat00036
    를 추정하고, 추정된 시간에 기초하여 시뮬레이션된 상기 웨이퍼 랏 사이클 시간(CT, lot cycle time), 상기 웨이퍼 랏 거주 시간(LRT, lot residency time), 및 상기 웨이퍼 랏 처리 시간(TT, lot throughput time)를 각 웨이퍼 랏 i에 대해 출력하는
    시뮬레이션 장치.
  4. 제1항에 있어서,
    상기 출구 재귀 모델(EXIT RECURTION MODEL)은
    장치의 로그 데이터로부터 웨이퍼에 대한 병목 현상이 없는 경우(NBC, no bottleneck contention)와, 웨이퍼에 대한 병목 현상이 존재하는 경우(BC, bottleneck contention)를 분류하여 별도 처리하는 모델인
    시뮬레이션 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 타입은 장치의 로그 데이터로부터 웨이퍼에 대한 병목 현상이 없는 경우(NBC, no bottleneck contention)와, 웨이퍼에 대한 병목 현상이 존재하는 경우(BC, bottleneck contention)를 딜레이 파라미터에 기초하여 미리 설정된 보장 조건에 따라 결정하는 웨이퍼 로그 타입을 포함하는
    시뮬레이션 장치.
  8. 제1항에 있어서,
    상기 타입은 웨이퍼 클래스별 웨이퍼에 대해 선형 재귀 분석 및 가중 선형 최소 제곱 추정 (WLS)을 처리하여 웨이퍼 레벨의 웨이퍼 딜레이 및 처리 시간을 추정하는 웨이퍼 랏 로그(LOT LOG) 타입을 포함하는
    시뮬레이션 장치.
  9. 시뮬레이션 방법에 있어서,
    포토리소그래피 클러스터 장치 시뮬레이션을 위한 출구 재귀 모델(EXIT RECURTION MODEL)을 결정하는 단계;
    상기 결정된 출구 재귀 모델에 대응되는 파라미터를 산출하는 단계; 및
    상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 단계를 포함하고,
    상기 결정하는 단계는 상기 출구 재귀 모델의 타입을 결정하는 단계를 포함하며,
    상기 타입은 로봇의 픽/플레이스 시간을 이용한 병목 경합 워크로드(BCW, bottleneck contention workload) 연산에 기초하여, 웨이퍼의 지연을 시뮬레이션하는 장치 로그 타입을 포함하는
    웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 방법.
  10. 제9항에 있어서,
    상기 파라미터를 산출하는 단계는 상기 결정된 장치 모델에 대응하여, 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 대응하는 파라미터 연산을 수행하는 단계를 포함하는
    시뮬레이션 방법.
  11. 제9항에 있어서,
    상기 출구 재귀 모델은 장치 로그 타입, 웨이퍼 로그 타입 및 웨이퍼 랏 로그 타입 중 적어도 하나에 대응되는 것을 특징으로 하는
    시뮬레이션 방법.
  12. 제9항에 있어서,
    상기 출구 재귀 모델(EXIT RECURTION MODEL)은
    장치의 로그 데이터로부터 웨이퍼에 대한 병목 현상이 없는 경우(NBC, no bottleneck contention)와, 웨이퍼에 대한 병목 현상이 존재하는 경우(BC, bottleneck contention)를 분류하여 별도 처리하는 모델인
    시뮬레이션 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 기재된 방법을 컴퓨터에서 실행시키기 위한 컴퓨터 판독가능한 매체에 저장되는 컴퓨터 프로그램.
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