KR101866857B1

KR101866857B1 - 웨이퍼 제조 공정 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법

Info

Publication number: KR101866857B1
Application number: KR1020160181434A
Authority: KR
Inventors: 모리슨 제임스; 박중연; 배상윤; 박경수
Original assignee: 한국과학기술원
Priority date: 2016-12-28
Filing date: 2016-12-28
Publication date: 2018-06-14

Abstract

본 발명의 실시 예에 따른 시뮬레이션 장치는, 포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 장치 모델 결정부; 상기 결정된 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하여, 웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공한다.

Description

웨이퍼 제조 공정 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법{A MODEL FOR AN APPARATUS OF CLUSTERED PHOTOLITHOGRAPHY FOR ACHIEVING FAB(WAFER FABRICATION FACILITIES)-LEVEL SIMULATION, AND A METHOD FOR SIMULATING USING IT}

본 발명은 포토리소그래피 클러스터 장치 시뮬레이션을 제공하는 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법에 관한 것이다.

더욱 빠르고 복잡한 회로를 제작하기 위하여, 반도체 산업은 회로 소자들의 크기를 최소화하는 노력을 지속하고 있다. 리소그래피는 이러한 노력을 실현하기 위한 방법 중에 하나이다.

특히, 포토리소그래피(Photolithography)는 원하는 회로설계를 유리판 위에 금속패턴으로 만들어 놓은 마스크(mask)라는 원판에 빛을 쬐어 생기는 그림자를 웨이퍼 상에 전사시켜 복사하는 기술이며, 반도체의 제조 공정에서 설계된 패턴을 웨이퍼 상에 형성하는 가장 중요한 공정이다. Lithography는 라틴어의lithos(돌)+graphy(그림, 글자)의 합성어인 석판화 기술로서 인쇄기술로 쓰이다가 현재는 반도체 노광공정 기술을 통칭하는 이름으로 쓰이고 있으며 반도체 미세화의 선도 기술이다.

보다 구체적으로, 리소그래피는 소정의 형상으로 패턴화된 마스크를 통하여 광을 조사하고 이를 투과한 광을 기판 상에 적층된 복사 감지성 물질인 포토 레지스트에 조사함으로써 포토 레지스트의 화학적으로 변형시키고, 노광된 영역을 열적, 화학적 처리를 통하여 제거함으로써 소정의 패턴을 형성시키는 프린팅 방법을 이용하고 있다.

특히, 이와 같은 포토리소그래피 장치를 이용한 반도체 웨이퍼 제조 공정은 고정밀 공정으로서, 매우 작은 변수까지도 고려하여야 하는 작업이 수반된다. 따라서, 이와 같은 웨이퍼 제조 공정의 개선은 시뮬레이션을 통해 이루어지고 있다.

실제 장비와 마찬가지로, 포토리소그래피 장치를 이용하는 웨이퍼 제조 공정 시뮬레이션을 위한 변수 및 요소는 매우 다양하며, 최근에는 공정 사이클, 웨이퍼 배출 정책, 생산 제어 정책, 묶음(batch), 셋업(setup) 및 혼합 생산 등을 포함하는 변수들을 고려하여 웨이퍼 제조 공정 시뮬레이션을 보다 실제와 같이 예측하기 위한 시도들이 제안되고 있다.

특히, 포토리소그래피 장치를 이용하여 웨이퍼의 표면에 여러 종류의 막을 형성시킨 뒤, 이미 만든 마스크를 이용해 특정 부분을 선택적으로 깎아 내는 작업을 되풀이함으로써 전자회로를 구성해 나가는 전체 과정은 웨이퍼 제조 공정(Wafer Fabrication Facilities, fab, 펩)이라 하며 공정률 개선을 위하여는 상기 팹(FAB) 수준의 정확한 공정 시뮬레이션이 필요한 실정이다. 이에 따라, 반도체 장비의 모델링과 반도체 장비 내에서의 웨이퍼 투입 스케줄링을 위한 시스템 모델링의 개선이 요구되고 있다.

또한, 웨이퍼의 단위 묶음을 클러스터로 분류하여 효율적으로 처리하는 포토리소그래피 클러스터 장치(Clustered Photolithography Tools, CPT)는 팹 공정에서의 병목현상을 줄임으로써 공정 사이클 시간을 최소화하는데 일조하고 있다.

다만, 포토리소그래피 클러스터 장치의 경우 이를 시뮬레이션하여 생산 결과를 예측하기 위한 시스템 모델링이 용이하지 않은 문제점이 있다. 이를 해결하기 위해 고정된 수율을 가정한 리니어(LINEAR) 모델, 초기 웨이퍼 딜레이를 고려한 아핀(AFFINE) 모델, 특정 세부 행동이 포함된 플로우 라인(FLOW LINE) 모델, 버퍼, 셋업, 핸들링 로봇, 제어 정책을 반영하는 세부 모델(DETAILED MODEL)등이 제안되고는 있으나, 모두 예측 정확도가 높을수록 복잡도와 연산량 및 연산 시간이 증가하게 되는 근본적인 문제점을 내포하고 있다.

또한, 각각의 모델들은 각각 고유의 파라미터와 제품정보, 조건값 등을 이용하고 있기 때문에 상호 호환성을 제공하지 않으며, 범용적 학습데이터를 적용할 수도 없는 문제점을 가지고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 파라미터 조절에 따른 포토리소그래피 클러스터 장치 모델별 성능 비교 및 최적화가 용이한 웨이퍼 제조 공정(FAB, 팹) 레벨 시뮬레이션을 위한 범용적 포토리소그래피 클러스터 장치 모델을 제공함으로써, 정확한 예측 및 이에 기반한 최적화된 제조공정 및 시간 단축을 제공할 수 있는 포토리소그래피 클러스터 장치를 포함한 웨이퍼 제조 공정 레벨의 시뮬레이션 장치 및 이를 이용한 시뮬레이션 방법을 제공하는데 그 목적이 있다.

상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 시뮬레이션 장치는, 포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 장치 모델 결정부; 상기 결정된 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하여, 웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공한다.

상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 시뮬레이션 방법은, 포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 단계; 상기 결정된 모델에 대응되는 파라미터를 산출하는 단계; 및 상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 단계;를 포함한다.

한편, 상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 방법은 상기 방법을 컴퓨터에서 실행시키기 위한 컴퓨터 판독가능한 매체에 저장되는 컴퓨터 프로그램 및 상기 프로그램이 저장된 기록 매체로 구현될 수 있다.

본 발명의 실시 예에 따르면, 기존의 포토리소그래피 클러스터 장치 모델을 파라미터화하여, 확장 개선된 포토리소그래피 클러스터 장치 모델을 제공함으로써, 모델별 성능 비교 및 최적화가 용이한 웨이퍼 제조 공정(FAB, 팹) 레벨 범용적 포토리소그래피 클러스터 장치를 시뮬레이션 할 수 있다. 이에 따라, 정확한 예측 및 이에 기반한 최적화된 제조공정 및 시간 단축을 제공할 수 있으며, 이를 이용한 최적화된 웨이퍼 공정 스케쥴링을 수행할 수 있다.

도 1은 본 발명의 실시 예에 따른 시뮬레이션 장치를 개념적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 시뮬레이션 공정을 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 클래스별 처리프로세스를 도시한 작업 테이블이다.
도 4는 본 발명의 실시 예에 따른 리니어 및 아핀 모델에서 이용되는 처리 알고리즘을 수학식으로 도시한 테이블이다.
도 5는 본 발명의 실시 예에 따른 플로우 라인 처리를 보다 구체적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따라 파리미터화된 플로우 라인과 경험적 플로우 라인 처리 알고리즘을 수학식으로 도시한 테이블이다.
도 7은 본 발명의 실시 예에 따라 개선된 플로우 라인 프로세스를 도시한 작업 테이블이다.
도 8 내지 도 11은 본 발명의 실시 예에 따른 실험 결과를 설명하기 위한 도면들이다.

이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당 업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.

또한, 본 발명의 원리, 관점 및 실시 예들뿐만 아니라 특정 실시 예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.

따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.

프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.

또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 따른 하드웨어도 포함될 수 있다.

본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시 예를 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 시뮬레이션 장치를 개념적으로 도시한 도면이다.

도 1을 참조하면, 먼저 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 장치 모델 결정부(110), 파라미터 산출부(120) 및 공정 시뮬레이션부(130)를 포함한다.

여기서, 장치 모델 결정부(110)는 입력된 데이터 소스에 근거하여, 포토리소그래프 클러스터 장치 시뮬레이션을 위한 적절한 처리 모델을 결정한다. 처리 모델은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 시스템 모델링에 기초하여 시뮬레이션 장치(100)에서 구현되며, 기본적으로는 리니어(linear) 모델과 아핀(affine) 모델이 응용될 수 있고, 본 발명의 실시 예에 따라 최적화된 플로우 라인(flow line) 모델이 포함된다. 또한, 이에 기초한 다양한 실시 예에 따른 모델링된 시스템이 미리 설정될 수 있다. 각 모델들에 대하여는 보다 구체적으로 후술하도록 한다.

그리고, 파라미터 산출부(120)는 선택된 장치 모델에 따라 포토리소그래피 클러스터 장치의 적절한 동작 파라미터를 산출한다. 각 파라미터는 장치 모델에 의해 미리 설정된 연산 알고리즘에 따라 결정될 수 있다.

이후, 공정 시뮬레이션부(130)는 선택된 장치 모델의 프로세스 및 미리 결정된 파라미터에 따라 포토리소그래피 클러스터 장치의 공정 시뮬레이션을 처리하며, 처리 결과를 출력한다.

특히, 본 발명의 실시 예에 따른 공정 시뮬레이션부(130)는 실제 포토리소그래피 클러스터 장치의 동작으로서, 패터닝 마스크의 패턴을 웨이퍼 표면으로 전달하기 위한 일련의 처리를 시뮬레이션 할 수 있다. 특히, 각 시뮬레이션 처리는 크게 프리 스캔 프로세스, 스캐너 프로세스 및 포스트 스캔 프로세스를 포함하는 세가지 공정으로 구분되는 처리를 수행할 수 있다.

그리고, 시뮬레이션 최적화를 위해, 포토리소그래피 클러스터 장치의 실제 데이터를 모델링할 필요성이 있다. 이를 위해 고려된 포토리소그래피 클러스터 장치의 처리공정 모델은 도 2에 도시된 바와 같다.

도 2는 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 시뮬레이션 공정을 도시한 도면이다.

도 2를 참조하면, 포토리소그래피 클러스터 장치 모델은 4개의 웨이퍼 랏(lot of wafers, 25개의 웨이퍼 묶음)이 투입가능한 4개의 부하 포트(load ports)를 포함할 수 있다. 각 웨이퍼들은 인덱서(indexer)를 통해 입력 및 출력이 식별될 수 있다.

그리고, 포토리소그래피 클러스터 장치는 자체 단일 암(single-armed) 웨이퍼 이송 로봇을 갖는 각 4개의 클러스터를 포함할 수 있다. 이에 기반하여, 도 2에 도시된 바와 같은 각 프로세스 명령들이 처리될 수 있다. 각 프로세스 명령에 대응되는 처리는 하기와 같다. HP/HHP는 핫 플레이트(hot plates)를 의미하며, LPAH는 저압 접착(low-pressure adhesions), CP는 콜드 플레이트(cold plates), SC는 스핀 코터(spin coaters), PEB 는 핫 플레이트의 노광 후 베이크(post exposure bake hot plates), EE는 엣지 노광(edge exposures), SD는 스핀 현상기(spin developer)를 의미할 수 있다.

그리고, 각 동작은 포토리소그래피 클러스터 장치의 각 클러스터 모듈 동작에 의해 처리될 수 있다. 처음 3개의 클러스터 모듈 사이에는 인터페이스 버퍼(IF, interface buffers)가 각각 포함될 수 있으며, 인터페이스 버퍼는 최대 1개의 웨이퍼를 홀딩할 수 있다.

또한, 3번째 클러스터와 스캐너 사이에 위치한 프리 스캔 버퍼(STK, stacker로 라벨링됨)가 더 포함될 수 있다. 프리 스캔 버퍼는 16개의 웨이퍼를 홀딩할 수 있다.

도 3은 본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치 모델의 클래스별 처리프로세스를 도시한 작업 테이블이다.

도 3은 도 2와 같이 도시된 클러스터 모델 및 프로세스를 이용한 웨이퍼 클래스에 따른 처리 공정을 순차적으로 도시한 작업 테이블로서, 도 2에서는 프로세스 플로우가 TARC #1, TARC #2 또는 BARC 와 같은 3가지의 클래스에 따라 서로 다르게 설정되는 것을 도시하고 있다.

여기서, TARC는 상부 반사 방지 코팅(top anti-reflective coating) 클래스를 의미할 수 있으며, BARC는 하부 반사 방지 코팅(bottom anti-reflective coating)을 의미할 수 있다. 웨이퍼는 각 테이블에 도시된 각 작업 프로세스에 따라 웨이퍼 이송 로봇에 의해 이송될 수 있으며, 예를 들어 웨이퍼의 픽업 / 플레이스 시간은 1 초이고 이동 시간은 3 초일 수 있다.

웨이퍼 이송에 따라, 웨이퍼는 각각의 공정 시간 (PT)에 대응하여, 각 처리에 대응하는 공정 모듈로 공급 될 수 있다. 인터페이스 버퍼 및 프리 스캔 버퍼는 공정 간 필요에 따라 이용될 수 있다.

한편, 인덱서는 프로세스 시간이 제로인 단일 모듈 프로세스로 모델링될 수 있으며, 장치 모델 내부의 로봇 동작들은 가장 긴 대기 쌍(LWP, lognest wating pair) 정책에 따라 그 동작 시간이 결정될 수 있다.

특히, 25 개의 웨이퍼는 랏(lot)이라는 그룹으로 묶일 수 있다. 각 랏은 동일한 클래스의 웨이퍼로 구성될 수 있다. 그리고, 포토리소그래피 클러스터 장치는 FIFO(first in, first out) 방식으로 웨이퍼들을 처리할 수 있다. 웨이퍼는 장치가 준비되는 즉시 장치에 장착될 수 있다. 그리고, 포토리소그래피 클러스터 장치는 한 번에 하나의 웨이퍼 클래스만 적용하여 각 작업에 대한 모든 프로세스 모듈을 동작시킬 수 있다. 이는 추월과 오염이 발생되는 것을 방지할 수 있다. 다만, 프리 스캔 버퍼(STK)는 여러 클래스의 웨이퍼를 홀딩할 수 있다.

한편, 본 발명의 실시 예에 따르면, 웨이퍼 랏 사이에는 두 가지 타입 설정이 필요할 수 있다. 타입 설정은 스캐너의 레티클 정렬 및 프리 스캔 트랙을 포함할 수 있다.

보다 구체적으로, 웨이퍼 랏의 첫 번째 웨이퍼에는 스캐너의 레티클 정렬 처리가 필요할 수 있다. 이는 패턴을 올바르게 정렬하기 위한 것이다. 이에 따라, 시뮬레이션 장치(100)는 포토리소그래피 클러스터 장치 시뮬레이션에 있어서, 상기 레티클 정렬 설정을 웨이퍼 랏의 클래스를 변경할 때 실시 할 수 있고, 품질을 보장하기 위해 모든 웨이퍼 랏에 대해 레티클 정렬을 수행 할 수도 있다. 산업 데이터를 기반으로, 이 타입이 설정된 웨이퍼는 모든 웨이퍼 랏에 대응되는 [210, 260] 범위내에 균일하게 분포되어 있다고 가정할 수 있다.

한편, 프리 스캔 트랙 설정은 다음 웨이퍼 랏이 다른 클래스인 경우에만 포토리소그래피 클러스터 장치에 의해 수행될 수 있다.

예를 들어, 새로운 클래스의 웨이퍼가 포토리소그래피 클러스터 장치에 도착하면, 새 클래스의 웨이퍼는 모든 기존 프리스캔 프로세스가 처리될 때 까지 기다려야 할 수 있다. 이 경우, 프리 스캔 트랙 타입 설정이 이루어질 수 있다. 프리 스캔 트랙 설정이 완료되면 새 클래스의 웨이퍼 랏의 첫 번째 웨이퍼가 첫 번째 공정으로 들어갈 수 있다. 이 타입 설정이 처리된 웨이퍼는 범위 [240, 420]에 균일하게 분포되어 있다고 가정할 수 있다.

한편, 기본적으로 웨이퍼 랏 i의 클래스는 k (i) ∈ {1, ..., K}로 정의될 수 있다. 여기서 K는 웨이퍼 랏 클래스의 개수일 수 있으며, Wi는 웨이퍼 랏을 구성하는 웨이퍼 개수일 수 있다.

이에 따라, 본 발명의 실시 예에 따른 파라미터화된 포토리소그래피 클러스터 장치의 시뮬레이션을 제공하기 위해, 주요 측정 기준은 하기와 같이 시간 정보를 기반으로 결정될 수 있다.

특히 본 발명의 실시 예에 따라 시뮬레이션되는 포토리소그래피 클러스터 장치는 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 기초한 파라미터 처리를 수행할 수 잇다.

웨이퍼 랏 i에 대해 CTi, LRTi 및 TTi가 각각 처음 세 가지 변수를 나타낼 수 있다. 그리고, 본 발명의 실시 예에서, 웨이퍼 랏 i가 장치 큐(queue)에 도착한 경우, 도착 시간, 포토리소그래피 클러스터 장치의 처리 시작 시간 및 처리 완료 시간은 각각 ai, Si, Ci와 같은 타임 인스턴스로 정의될 수 있다. 그리고, 각 웨이퍼 랏 1, 2, ..., L에 대해 하기 수학식 1과 같은 관계식이 도출될 수 있다.

수학식 1에서 초기 조건 C0 = -∞이다. TTi는 두 개의 연속 된 웨이퍼 랏이 출력되는 사이의 유휴 시간을 제외한 시간일 수 있다. 계산 시간은 시작 및 완료 시간을 계산하는 데 필요한 시간을 포함할 수 있으며, 모델 매개 변수를 추출하는 시간은 제외될 수 있다.

도 4는 본 발명의 실시 예에 따른 리니어 및 아핀 모델에서 이용되는 처리 알고리즘을 수학식으로 도시한 테이블이다.

리니어 모델(LM, linear model) 및 아핀 모델 (AF, affine)은 직관적으로 단순하며 팹 공정 시뮬레이션에 널리 사용되고 있다.

특히, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 실제 시스템에서 얻은 값과는 달리, 모델에서 얻은 웨이퍼 랏 i의 시작 및 완료 시간에 대응하여, 변수

,

를 이용하여 시뮬레이션을 처리할 수 있다. 이를 위해, 각 모델들은 먼저 파라미터화된 후, 시뮬레이션 장치(100)의 포토리소그래피 클러스터 장치 공정 시뮬레이션에 이용될 수 있다.

리니어 모델과 아핀 모델은 기본적으로 웨이퍼 랏을 동시에 처리 하도록 개발 된 모델은 아니나, 일부 연구에서 일괄 처리의 총 생산 시간(연속적으로 처리 된 웨이퍼 랏의 TT 합계와 동일)을 결정하기 위해 기본 모델을 확장한 시도가 있었으며, 이는 중첩 방식으로 연구되었다.

그러나, 기존 연구에서는 웨이퍼 랏 묶음(batch)의 총 생산 시간을 결정하기 위해, 단일 클러스터 툴에서 웨이퍼 랏 간의 일정하거나 가변적인 시간 중첩을 허용하는 모델을 고려하고 있을 뿐, 다중 클러스터는 고려되지 않았으며 무작위로 도착한 웨이퍼 랏에 대하여도 고려하지 않아, 포토리소그래피 클러스터 장치에 적용하기에는 어려운 문제점이 있었다. 특히, 이러한 모델은 본질적으로 웨이퍼 랏의 병렬 처리를 적절히 처리하지 못하는 문제가 발생된다.

따라서, 본 발명의 실시 예에서는 이를 보다 구체화하여, 병렬 처리를 지원하기 위해, 중첩이 없는 리니어 모델 및 아핀 모델을 이용하여 포토리소그래피 클러스터 장치 시뮬레이션을 처리하되, 모델별로 전술한 CT, LRT 및 TT에 대응되는 변수를 명시적으로 지정하고, 이에 따라, 정확하게 파라미터화된 포토리소그래피 클러스터 장치의 병렬 처리 모델을 제공할 수 있는 시뮬레이션 장치(100)를 구현할 수 있다.

보다 구체적으로, 모델의 파라미터는 실제 데이터에서 얻은 웨이퍼 랏 (LM) 또는 웨이퍼 (AF)의 시작(start) 및 완료(completion) 시간에 기초하여 추출될 수 있다. 또한, 각 파라미터는 장치 모델 결정부(110)에서 모델이 결정되면, 시뮬레이션 장치(100)의 파라미터 산출부(120)를 통해 산출될 수 있다.

도 4의 파라미터 행은 매개 변수 추출을 위한 방정식을 나타내고 있다.

본 발명의 실시 예에 따른 리니어 모델(LM)의 경우, 웨이퍼 랏 Wi에 대응하는 함수로 정의될 수 있으며, 파라미터 산출부(120)는 리니어 모델 적용에 따라 웨이퍼 랏의 처리 시간(lot TT)를 연산할 수 있다.

도 4에서, 파라미터 A^(k1)은 클래스 k1의 웨이퍼에 대응되는 웨이퍼 당 처리 시간을 나타낼 수 있다. 또한, L(k1)은 k1 클래스의 모든 웨이퍼 랏에 대한 랏 인덱스 집합을 나타낼 수 있다.

한편, 아핀 모델(AF)는 리니어 모델(LM)을 연장하여, 제1 웨이퍼 지연을 허용하는 프로세스가 Ax + B 와 같은 형태로 추가된 모델로서, LM보다 표현력이 뛰어나고 정확한 장점이 존재한다.

특히, 본 발명의 실시 예에 따르면, 아핀 모델(AF)의 경우, 파라미터 A와 B가 웨이퍼 클래스에 의존하도록 처리하게 함으로써 모델간 설정을 파라미터화하여 통합 및 확장할 수 있게 된다.

도 4를 참조하면, 먼저, 파라미터 A^(k1)은 클래스 k1 웨이퍼 랏에 대한 웨이퍼 처리 시간(throughput time)으로 정의될 수 있다.

그리고, 파라미터 B는 첫 번째 웨이퍼 지연을 나타낼 수 있으며, 현재 웨이퍼 랏 등급 (k1) 및 이전 웨이퍼 랏 등급 (k2)에 따라 달라질 수 있다.

또한, 이와 같은 파라미터 B 결정방식에 따라, 시뮬레이션 장치(100)는 레티클 설정 또는 프리 스캔 트랙 설정을 모델링을 용이하게 할 수 있다. 또한, 이에 따라 일반화 된 B^(k1, k2) 결정방식은 현재까지 고려 된 아핀 모델 중에서 가장 정확한 것임이 입증된 바 있다.

한편, AF의 경우, L(k1, k2)는 동일 장치에 있던 웨이퍼 랏의 선행 클래스가 k2 클래스였던 클래스 k1의 집합을 나타낼 수 있다.

그리고, 웨이퍼 랏 i에 속하는 w 번째 웨이퍼의 전체 웨이퍼 지수는 Ω (i, w)로 연산될 수 있다. 예를 들어, 모든 웨이퍼 랏이 25 개의 웨이퍼를 갖는다면, 랏 10의 7 번째 웨이퍼는 Ω (10,7) = 257일 수 있다. 상기 웨이퍼는 포토리소그래피 클러스터 장치에서 처리 된 257 번째 웨이퍼가 될 수 있다.

그리고, 웨이퍼 랏 완료 시간에 대한 Ci와 유사하게, 웨이퍼 랏 i에서 w 번째 웨이퍼에 대한 웨이퍼 완료 시간이 FΩ(i, w)와 같이 정의될 수 있다.

도 4에서 상세히 설명한 바와 같이 얻어진 파라미터 값에 기초하여, 시뮬레이션 장치(100)는 공정 시뮬레이션부(130)를 통해 포토리소그래피 클러스터 장치의 모델별 시뮬레이션을 수행할 수 있다.

공정 시뮬레이션부(130)는 각 웨이퍼 랏 i에 대한 웨이퍼(Wi)와 클래스 k(i)의 도착 시간(ai)이 결정되면, 파라미터 산출부(120)를 통한 모델링에 따라 시작

와 완료 시간

를 추정하고,

으로 설정하며 이들로부터 시뮬레이션된

가 각 웨이퍼 랏 i에 대해 산출될 수 있다.

도 5는 본 발명의 실시 예에 따른 플로우 라인 처리를 보다 구체적으로 설명하기 위한 도면이다.

본 발명의 실시 예 설명에 앞서, 먼저 플로우 라인 (FL, flow line)은 잘 알려진 방식 중 하나로, 플로우 라인에 따른 처리 모델은 웨이퍼에 대해 순차적으로 제공되는 일련의 M 프로세스 P1, ..., PM 로 구성될 수 있다.

플로우 라인 모델에서는 클래스 k의 웨이퍼에 대한 프로세스 m을 처리하는 R (k, m) 개의 동일한 병렬 서버가 존재할 수 있다. 웨이퍼는 상기 서버로부터 프로세스 처리에 따른 서비스를 제공받을 수 있다. 각 서버는 한 번에 하나의 웨이퍼 만 처리 할 수 있고, 웨이퍼는 가능한 한 빨리 다음 공정으로 이동된다.

또한, 플로우 라인 모델에서는 첫 번째 프로세스 전에 무한 버퍼(infinite queue)가 존재할 수 있으며, 웨이퍼는 선착순으로 처리될 수 있다(FCFS). 또한 전술한 바와 같이, 병렬 서버들의 중간 버퍼 IF와 프리스캔 버퍼 STK는 프로세스 시간이 제로로 설정되도록 모델링될 수 있다.

도 5에 도시된 바와 같이, 클래스 k의 웨이퍼 w는 a_w≤a_ (w + 1) 인 시간 aw에서 플로우 라인 모델을 처리하는 병렬 서버에 도착할 수 있다.

이는 전술한 웨이퍼 랏 도달 시간에 대한 ai와 유사할 수 있으며, 랏 내의 모든 웨이퍼는 동일한 aw를 가질 수 있다. 프로세스 Pm에 대응하는 각각의 서버는 결정론적 처리 시간 τm^k를 가질 수 있다. 공정 프로세스에 따른 서비스가 처리된 후 웨이퍼는 다음 공정으로 이동하거나, 다음 공정이 가능해질 때까지 현재 위치에서 대기할 수 있다. 모든 M 개의 공정으로부터 서비스를 받은 후, 웨이퍼는 플로우 라인을 빠져 나올 수 있다.

그리고, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)에서 구현되는 포토리소그래피 클러스터 장치를 고려할 때, 플로우 라인 모델은 근본적으로 클러스터 도구가 프로세스에 연결되어 있는 것으로 가정될 수 있다. 즉, 클러스터 도구, 포토리소그래피 클러스터 장치는 종종 프로세스 바인딩(process-bound)되어있을 수 있다.

따라서, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 포토리소그래피 클러스터 장치의 플로우 라인 모델을 시뮬레이션으로 구현함에 있어서, 2가지 모델의 타입으로 구분하여 처리할 수 있다. 본 발명의 실시 예에 따라서, 플로우라인 모델의 2가지 안출된 타입은 파라메트릭 플로우라인 모델(parametric flow line, PFL)과 경험적 플로우 라인 모델(empirical flow line, EFL)을 포함할 수 있다.

도 6은 본 발명의 실시 예에 따라 파라메트릭 플로우 라인과 경험적 플로우 라인 처리 알고리즘을 수학식으로 도시한 테이블이다.

본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 장치 모델 결정부(110)를 통해 PFL 또는 EFL이 결정되면, 파라미터 산출부(120)를 통해 도 6에 도시된 바와 같은 연산을 통해 적절한 파라미터를 산출할 수 있다.

보다 구체적으로, PFL은 처리 시간 τm^k가 알려진 것을 가정하여 처리될 수 있다. 그리고, EFL은 실제 시스템에서의 웨이퍼 전진 데이터(advancement data)를 사용하여 파라미터화된 변수로 처리될 수 있다.

이와 같은 초기 변수에 따라, 공정 시뮬레이션부(130)의 포토리소그래피 클러스터 장치에 대한 PFL 및 EFL 모델에서의 웨이퍼 처리는 도 6에 도시된 바와 같이, 플로우 라인에 대한 기본 진화 방정식(EEE, elementary evolution equation)을 확장시킨 형태의 연산을 통해 처리될 수 있다.

도 6을 참조하면, 먼저 웨이퍼 랏 클래스의 k(i)와 유사하게, k (w) ∈ {1, ..., K}는 웨이퍼 w의 클래스를 나타낼 수 있다. 이에 따라 각 웨이퍼 랏 내의 모든 웨이퍼는 동일한 k(w)를 가질 수 있다.

본 발명의 실시 예에 따른 포토리소그래피 클러스터 장치에 있어서, 각 클래스에 대응되는 프로세스 플로우가 존재할 수 있다. 그리고, 각 클래스에 대한 작업의 수는 서로 상이할 수 있다. 이에 따라, 시뮬레이션 장치(100)는 공정 시뮬레이션부(130)를 통해 첫 번째 프로세스 앞에 프로세스 시간이 0 인 더미 모듈을 추가하여 각 클래스의 프로세스 수가 동일하도록 구성할 수 있다. 이는 기존의 EEE를 단순화할 수 있으며, 클래스 k 웨이퍼의 프로세스 흐름에 추가 된 더미 모듈의 수는 d(k)라고 정의될 수 있다.

본 발명의 실시 예에 따른 시뮬레이션 장치(100)에서 구동되는 포토리소그래피 클러스터 장치 시스템에서, 중복성에 관계없이 하나의 프로세스는 한 번에 하나의 클래스만 처리 할 수 있다(단일 클래스 처리 제한). 그러나, 이 제한 사항은 버퍼에 적용되지는 않을 수 있다.

이 단일 클래스 처리 제한을 모델링하기 위해, MBC (k)를 프로세스 플로우 k에 대한 버퍼 단계에 해당하는 프로세스 인덱스 집합이라고 정의할 수 있다. 그리고, MBC (k) 또는 웨이퍼 클래스의 변화에 따라, 프로세스 m 또는 1의 중복성을 나타내는 R '(k, m)을 정의할 수 있다.

한편, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)에서 구동되는 포토리소그래피 클러스터 장치는 모든 웨이퍼 랏의 첫 번째 웨이퍼에 대해 τR의 레티클 정렬 설정을 수행할 수 있다. 이를 시뮬레이션 장치(100)는 스캐너에서 첫 번째 웨이퍼의 처리 시간의 연장으로서 모델링할 수 있다. 이는 하기 수학식 2와 같이 연산될 수 있다.

상기 수학식 2에 따라, 시뮬레이션 장치(100)는 프로세스 B + 1 로의 진입 시간을 계산할 수 있다.

한편, 시뮬레이션 장치(100)는 웨이퍼 랏 클래스가 변경 될 때, 웨이퍼 랏의 첫 번째 웨이퍼에 대해 τs의 프리 스캔 트랙 설정을 수행할 수 있다. 이는 하기 수학식 3과 같이 연산될 수 있다.

조건 k(w) ≠ k(w-1)는 웨이퍼 w가 새로운 랏의 첫번째 웨이퍼임을 나타낼 수 있다. 시뮬레이션 장치(100)는 P가 마지막 프리 스캔 프로세스일 때, k(w) ≠ k(w-1)이면 P(w)를 P로 설정하고, 그렇지 않으면 1로 설정할 수 있다. 프리 스캔 트랙 설정이 수행 될 때, 웨이퍼는 이전 웨이퍼가 마지막 프리 스캔 프로세스를 빠져 나오면 최초 클러스터 모듈에 진입할 수있다.

그리고, 플로우 라인 모델로 시뮬레이션되는 동안, 각 웨이퍼 랏의 설정 지속시간이 해당 모델의 입력으로서 시뮬레이션 장치(100)에서 구동되는 포토리소그래피 클러스터 장치에 제공될 수 있다.

이후, 설정된 파라미터에 따라, 시뮬레이션 장치(100)는 파라 메트릭 모델(PFL) 또는 경험적 플로우 라인 모델(EFL)을 처리할 수 있다.

파라 메트릭 모델(PFL)

본 발명의 실시 예에서, 처리 시간 (PT)은 PFL 처리에 따라 연산될 수 있으나, 로봇 오버 헤드를 고려하여 수정되어야 한다. 이에 따라 본 발명의 실시 예에서는 이와같은 필수적 오버헤드를 고려한 연산을 제안할 수 있다.

최대 처리량을 얻으려면, 로봇은 가능한 한 빨리 프리 스캔 버퍼를 통해 스캐너에 웨이퍼를 공급해야 한다. 프리 스캔 버퍼가 공급되는 속도는 마지막 두 번째 병목 프로세스 (즉, 병목 현상이 발생하기 전에 가장 느린 프로세스)에 의해 결정될 수 있다.

이에 따라, 병목(bottleneck) 및 두 번째 병목 프로세스 인덱스를 각각 B 및 PB로 나타낼 수 있다. 로봇은 P_PB에서 서비스가 완료되면 P_(PB + 1)로 이동하여, 웨이퍼를 위치시키고, P_(PB-1)로 이동 한 후 다음 웨이퍼를 집어 P_PB로 이동하여, P_PB에 위치시킨다 이것은 최소한의 로봇 워크로드일 수 있다.

따라서, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 도구의 처리량을 극대화하기 위해, 3 개의 이동 및 4 개의 선택 / 배치를 이용하는 프로세스를 구성할 수 있다. 스캐너의 병목 현상 프로세스에는 전용 로봇이 있으며 이동 시간은 하나 더 적게 설정될 수 있다. 로봇 이동 시간과 픽 / 플레이스 시간은 각각 δ와 ε으로 표시될 수 있다. 본 발명의 실시 예에서는 각각 3 초와 1 초가 이용될 수 있다.

한편, 다른 프로세스의 경우, 웨이퍼가 서비스를 완료하면 로봇은 그 위치에서 웨이퍼를 선택하고 다음 프로세스로 이동하여 웨이퍼에 모듈을 배치해야 한다. 이는 웨이퍼를 다음 공정으로 이송하기위한 최소 로봇 워크로드일 수 있으며, 한 번의 이동과 두 개의 픽업/플레이스를 포함할 수 있다. 이 때 오버 헤드는 다른 프로세스, 버퍼 및 앞(front) 인덱서의 프로세스 시간에 추가될 수 있다. 더미 모듈은 원래의 제로 프로세스 시간을 유지할 수 있다.

도 7은 본 발명의 실시 예에 따라 개선된 플로우 라인 프로세스를 도시한 작업 테이블이다.

특히, 도 7은 상기와 같은 로봇 오버 헤드가 PFL에 통합 된 후 수정 된 처리 시간 및 프로세스를 나타내고 있다.

도 7에 도시된 바와 같이, PFL은 주어진 프로세스 시간 파라미터에 의해서만 매개 변수화될 수 있다. 이외의 경우 별도의 트레이닝 데이터를 필요로 하지는 않는다.

경험적 플로우 라인 모델(EFL)

EFL은 모듈 프로세스 시간을 알 수 없으나, 장치 로그 데이터가 제공 될 때 사용될 수 있다.

연속 공정에서의 웨이퍼의 시작 시간(start time)간 차이는 공정 처리 시간, 로봇 시간 및 모듈 내의 지연에 의해 결정될 수 있다. 특히, 공정 처리 시간은 k 클래스의 모든 웨이퍼에 대해 가능한 차이가 최소가 되도록 계산될 수 있다. 그리고, X_ (w, m)을 프로세스 m에서 w 번째 웨이퍼의 실제 완료 시간으로 정의할 수 있으며, 마지막 모듈의 처리 시간을 계산하기 위해 X_(w, m + 1) 대신 Fw가 사용될 수 있다.

본 발명의 실시 예에 따른 시뮬레이션 장치(100)의 EFL에서의 병목 현상 처리 시간은 PFL과 다르게 처리될 수 있다. 보다 구체적으로, 병목 현상 처리 시간은 레티클 설정을 수행하지 않는 웨이퍼에 대응하여, 각 클래스 k에 대한 병목 현상으부터의 평균 웨이퍼 처리 시간으로 결정될 수 있다. 이에 따라 추정된 공정 시간 S (k, m)에 대한 연산식이 도 6에 도시되고 있다.

한편, 기본 진화 방정식(EEE, elementary evolution equation)과 연관하여, 실제 CPT 시스템에서, 2 개의 IF 버퍼 각각은 최대 하나의 웨이퍼를 수용 할 수 있다. 이러한 버퍼는 프리 스캔 프로세스와 사후 스캔 프로세스간에 공유될 수 있다.

그러나, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 이 제한을 두 플로우라인 모델 모두에 대해 완화된 상태로 구현할 수 있다. 도 6은 이를 구현하기 위한 EEE 함수 처리를 나타내고 있다.

본 발명의 실시 예에 따르면, 시뮬레이션된 포토리소그래피 클러스터 장치에는 입구 버퍼 (프리 스캔 트랙)를위한 슬롯과 출구 버퍼를 위한 하나의 슬롯 (포스트 스캔 트랙)이 있다고 설정할 수 있다. 총 16 개의 버퍼 슬롯이있는 프리 스캔 버퍼(STK)의 경우 시뮬레이션 장치(100)는 입구 버퍼 용 슬롯 15 개와 출구 버퍼 용 슬롯 15 개를 할당할 수 있다. 프로세스 m에서 w 번째 웨이퍼의 예상 완료 시간을

로 정의하면, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 제안 된 플로우 라인 모델 및 설정을 허용하면서,

w = 1, ... , Ω (L, W_L)을 연산하는데 EEE가 이용될 수 있다. 그리고, 도 6에서 EEE의 max 함수는 추월을 막는 데 이용될 수 있다. 초기 조건은 w <1이고 m = 1, ..., M에 대해

= - ∞일 수 있으며, 메트릭에 필요한 웨이퍼 랏의 시작 및 완료 시간이 그에 따라 계산될 수 있다.

상기와 같이 구성된 본 발명의 실시 예에 따라, 시뮬레이션 장치(100)를 이용한 포토리소그래피 클러스터 장치 시뮬레이션은 각각의 파라미터 설정, 웨이퍼 랏의 크기, 병목 처리 시간, 평균 웨이퍼 랏 크기, 부하 레벨, 프리 스캔 버퍼 사이즈 등을 변수로 하여 각각의 모델별 처리 결과를 실제와 매우 유사하게 예측 할 수 있으며, 이에 따라 성능 및 환경 개선을 매우 용이하게 수행할 수 있다.

특히, 본 발명의 실시 예에 따른 시뮬레이션 장치(100)는 팹 공정 레벨 시뮬레이션에 사용하기 위해 포토리소그래피 클러스터 장치의 선형, 아핀 및 플로우 라인 모델에 대한 확장을 제공하고 상세한 파라미터화 및 시뮬레이션 방정식을 제공하여 그 동작의 평가를 용이하게 할 수 있다. 그리고, 그 충실도, 견고 함, 표현력 및 계산상의 복잡성에 대해 각각의 시뮬레이션을 처리할 수 있게 된다.

또한, 본 발명의 실시 예에 따라 아핀 모델에 대한 확장을 개발하고, 포토리소그래피 장치의 원시 데이터를 사용하여 플로우 라인 모델에 대한 프로세스 시간 매개 변수를 추출하는 방법을 제공할 수 있다.

또한, 이를 각 클래스별 매개 변수, 경험적. 사이클 시간, 웨이퍼 랏 체류 시간 및 처리 시간에 대한 모델 예측을 포토리소그래피 클러스터 장치의 상세 모델의 모델 예측과 동일하게 비교해 본 결과, 플로우 라인 모델은 고려 된 모든 측정 기준에서 정확했으며 CT의 경우 0.5 % 미만, LRT의 경우 4 %, TT의 경우 0.05 % 미만으로 오차범위 내에 있음을 확인할 수 있었다. 또한, 실험결과 선형 및 아핀 모델의 정확도는 트레이닝 데이터에서 벗어나는 조건에서 사용될 때 성능이 저하될 수 있으나 플로우 라인 모델은 이러한 변화에 훨씬 덜 민감함을 확인할 수 있다. 이에 플로우 라인 모델은 기존의 상세한 모델 대신 포토리소그래피 클러스터 장치의 JIT 처리량 최적화에 유용 할 수 있음을 확인하였다. 이는 도 8 내지 도 11의 실험 결과 데이터를 통해 보다 명확히 확인할 수 있다.

한편, 상술한 본 발명에 따른 방법들은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있으며, 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.

컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 상기 방법을 구현하기 위한 기능적인(function) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims

시뮬레이션 장치에 있어서,
포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 장치 모델 결정부;
상기 결정된 모델에 대응되는 파라미터를 산출하는 파라미터 산출부; 및
상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 공정 시뮬레이션부를 포함하여,
웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하고,
상기 장치 모델은 웨이퍼를 일정 속도로 처리하도록 파라미터화된 리니어 모델을 포함하는 시뮬레이션 장치.
제1항에 있어서,
상기 파라미터 산출부는 상기 결정된 장치 모델에 대응하여, 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 대응하는 파라미터 연산을 수행하는
시뮬레이션 장치.
제2항에 있어서,
상기 공정 시뮬레이션부는 각 웨이퍼 랏(i)에 대한 웨이퍼(Wi)와 클래스 k(i)의 도착 시간(ai)이 결정되면, 상기 파라미터 산출부로부터 연산된 파라미터에 따라, 웨이퍼 랏 (Wi)의 처리 시작 시간
와 처리 완료 시간
를 추정하고, 추정된 시간에 기초하여 시뮬레이션된 상기 웨이퍼 랏 사이클 시간(CT, lot cycle time), 상기 웨이퍼 랏 거주 시간(LRT, lot residency time), 및 상기 웨이퍼 랏 처리 시간(TT, lot throughput time)를 각 웨이퍼 랏 i에 대해 출력하는
시뮬레이션 장치.
제1항에 있어서,
상기 공정 시뮬레이션부는
웨이퍼 랏의 첫번째 웨이퍼에 대한 타입 설정에 따라, 스캐너의 레티클 정렬 프로세스를 시뮬레이션하는
시뮬레이션 장치.
제1항에 있어서,
상기 공정 시뮬레이션부는
다음 웨이퍼 랏이 이전 웨이퍼 랏과 다른 클래스인 경우 프리 스캔 트랙 설정 프로세스를 시뮬레이션하는
시뮬레이션 장치.
삭제
제1항에 있어서,
상기 장치 모델은 상기 리니어 모델에 대응하여, 제1 웨이퍼 지연을 허용하는 프로세스가 더 포함된 아핀(affine) 모델을 더 포함하는
시뮬레이션 장치.
제1항에 있어서,
상기 장치 모델은 웨이퍼를 미리 결정된 프로세스 플로우에 따라 처리하는 하나 이상의 플로우 라인(Flow line)모델을 포함하는
시뮬레이션 장치.
제8항에 있어서,
상기 플로우 라인 모델은 미리 알려진 처리 시간 정보를 초기 파라미터로 하여 상기 프로세스 플로우를 처리하는 파라메트릭 플로우 라인(PFL) 모델을 포함하는
시뮬레이션 장치.
제8항에 있어서,
상기 플로우 라인 모델은 포토리소그래피 클러스터 장치의 로그 데이터를 입력으로 하여, 상기 프로세스 플로우를 처리하는 경험적 플로우 라인(EFL) 모델을 포함하는
시뮬레이션 장치.
시뮬레이션 장치의 시뮬레이션 방법에 있어서,
포토리소그래피 클러스터 장치 시뮬레이션을 위한 장치 모델을 결정하는 단계;
상기 결정된 모델에 대응되는 파라미터를 산출하는 단계; 및
상기 산출된 파라미터를 이용하여, 시뮬레이션된 포토리소그래피 클러스터 장치를 구동하는 단계;를 포함하고,
상기 장치 모델은 웨이퍼를 일정 속도로 처리하도록 파라미터화된 리니어 모델을 포함하는
웨이퍼 제조 공정(FAB) 레벨의 포토리소그래피 클러스터 장치 시뮬레이션을 제공하기 위한 시뮬레이션 방법.
제11항에 있어서,
상기 파라미터를 산출하는 단계는 상기 결정된 장치 모델에 대응하여, 웨이퍼 랏 사이클 시간(CT, lot cycle time), 웨이퍼 랏 거주 시간(LRT, lot residency time), 웨이퍼 랏 처리 시간(TT, lot throughput time) 및 연산 시간(computation time)에 대응하는 파라미터 연산을 수행하는 단계를 포함하는
시뮬레이션 방법.
제11항에 있어서,
상기 장치 모델은 아핀(affine) 모델, 파라메트릭 플로우 라인(PFL) 모델 및 경험적 플로우 라인(EFL) 모델 중 적어도 하나를 더 포함하는 것을 특징으로 하는
시뮬레이션 방법.
제11항 내지 제13항 중 어느 한 항에 기재된 방법을 컴퓨터에서 실행시키기 위한 컴퓨터 판독가능한 매체에 저장되는 컴퓨터 프로그램.