KR101875937B1 - Liquid crystal display device - Google Patents

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Abstract

액정표시장치는, 공통 플레이트와, 공통 플레이트 상에 다수의 화소 전극 바를 포함하는 화소 전극과, 화소 전극에 인접하는 공통 전극을 포함한다. 공통 전극에 인접하는 최외곽 화소 전극 바는 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는다.The liquid crystal display device includes a common plate, a pixel electrode including a plurality of pixel electrode bars on a common plate, and a common electrode adjacent to the pixel electrode. The outermost pixel electrode bar adjacent to the common electrode has at least a greater width than the width of each pixel electrode bar except the outermost pixel electrode bar.

Description

액정표시장치{Liquid crystal display device}[0001] Liquid crystal display device [0002]

실시예는 액정표시장치에 관한 것이다.The embodiment relates to a liquid crystal display device.

정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다.Display devices for displaying information are actively being developed.

표시 장치는 액정표시장치, 유기전계발광 표시장치, 플라즈마 디스플레이 패널 및 전계방출 표시장치를 포함한다.The display device includes a liquid crystal display device, an organic light emitting display device, a plasma display panel, and a field emission display device.

이 중에서 액정표시장치는 고 해상도, 고 화질, 고 콘트라스트, 저 소비 전력 및 풀컬러 동영상 구현 등의 장점을 가지므로, 표시장치의 주류로 각광받고 있다.Among them, the liquid crystal display device has advantages such as high resolution, high image quality, high contrast, low power consumption, and full color moving picture image, and thus it is attracting attention as a mainstream of display devices.

액정표시장치는 시야각이 좁은 단점이 있었다.The liquid crystal display device has a disadvantage in that the viewing angle is narrow.

최근에 시야각을 개선하기 위한 다양한 방안이 제시되었다.Recently, various methods for improving the viewing angle have been suggested.

하지만, 시야각을 획기적으로 개선한 방안은 제시되지 않고 있다. However, there is no proposal to dramatically improve the viewing angle.

실시예는 시야각을 개선한 액정표시장치를 제공한다.The embodiment provides a liquid crystal display device with improved viewing angle.

실시예는 액정의 복원력 저하로 인한 터치 흔적 불량을 방지할 수 있는 액정표시장치를 제공한다.Embodiments provide a liquid crystal display device capable of preventing a touch trace defect due to a decrease in the restoring force of a liquid crystal.

실시예에 따르면, 액정표시장치는, 공통 플레이트; 상기 공통 플레이트 상에 다수의 화소 전극 바를 포함하는 화소 전극; 및 상기 화소 전극에 인접하는 공통 전극을 포함하고, 상기 공통 전극에 인접하는 최외곽 화소 전극 바는 상기 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는다.According to the embodiment, the liquid crystal display comprises: a common plate; A pixel electrode including a plurality of pixel electrode bars on the common plate; And a common electrode adjacent to the pixel electrode. The outermost pixel electrode bar adjacent to the common electrode has at least a greater width than the width of each of the pixel electrode bars except for the outermost pixel electrode bar.

실시예에 따르면, 액정표시장치는, 다수의 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 화소 영역에서 상기 게이트 라인과 동일 층에 형성된 공통 플레이트; 상기 공통 플레이트 상에 다수의 화소 전극 바; 및 상기 화소 영역의 경계에 배치되는 공통 전극을 포함하고, 상기 화소 전극 바와 상기 공통 전극은 상기 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선의 제2 절곡 영역에서 절곡되고, 상기 화소 전극 바 중 제1 화소 전극 바는 제2 화소 전극 바보다 적어도 큰 폭을 갖고, 상기 제1 화소 전극 바는 상기 공통 전극에 인접하는 화소 전극 바이다.According to an embodiment, a liquid crystal display device includes: a gate line and a data line defining a plurality of pixel regions; A common plate formed on the same layer as the gate line in the pixel region; A plurality of pixel electrode bars on the common plate; And a common electrode disposed at a boundary of the pixel region, wherein the pixel electrode bar and the common electrode are bent in a first bending region adjacent to a reference line in the middle of the pixel region and a second bending region of the reference line, The first pixel electrode bar of the pixel electrode bar has at least a greater width than the second pixel electrode bar and the first pixel electrode bar is a pixel electrode adjacent to the common electrode.

실시예는 화소 전극 바와 공통 전극 바의 제2 절곡 각도(θ2)를 제1 절곡 각도(θ1)보다 크도록 함으로써, 제2 절곡 영역에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다. In the embodiment, the second bending angle? 2 of the pixel electrode bar and the common electrode bar is made larger than the first bending angle? 1 so that the liquid crystal located in the second bending area is hardly affected by the fringe field So that no disclination of liquid crystal occurs. As a result, a further improved viewing angle can be secured.

실시예는 화소 전극 바와 공통 전극 바의 제1 절곡 각도(θ1)를 최적화하여, 터치 흔적 불량이 방지될 수 있다. The embodiment can optimize the first bending angle? 1 of the pixel electrode bar and the common electrode bar, thereby preventing the defect of the touch trace.

실시예와 같이, 제1 화소 전극 바의 폭을 제2 화소 전극 바의 폭보다 크게 형성함으로써, 상기 공통 전극과 상기 제1 화소 전극 바에 의해 구동되는 액정이 상기 제1 화소 전극 바와 상기 공통 플레이트 사이의 전계에 의해 거의 영향을 받지 않게 되어, 터치 흔적 불량이 방지될 수 있다. The width of the first pixel electrode bar is set to be larger than the width of the second pixel electrode bar as in the embodiment so that liquid crystal driven by the common electrode and the first pixel electrode bar is formed between the first pixel electrode bar and the common plate The touch trace defect can be prevented.

도 1은 실시예에 따른 액정표시장치를 도시한 평면도이다.
도 2는 도 1의 H-H' 라인, I-I' 라인 및 J-J' 라인을 따라 절단한 단면도이다.
도 3은 화소 영역의 에지 영역에서의 액정의 구동 모습을 도시한 도면이다.
도 4는 제1 및 제2 절곡 영역에서의 화소 전극의 배열 모습을 도시한 도면이다. 1 is a plan view showing a liquid crystal display device according to an embodiment.
2 is a cross-sectional view taken along line HH ', line II' and line JJ 'in FIG.
Fig. 3 is a view showing a driving state of the liquid crystal in the edge region of the pixel region.
4 is a view showing the arrangement of the pixel electrodes in the first and second bent regions.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 실시예에 따른 액정표시장치를 도시한 평면도이다.1 is a plan view showing a liquid crystal display device according to an embodiment.

도 1을 참조하면, 실시예에 따른 액정표시장치는 박막 트랜지스터(30), 공통 플레이트(9), 화소 전극(36), 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39)을 포함한다.1, a liquid crystal display according to an embodiment includes a thin film transistor 30, a common plate 9, a pixel electrode 36, pixel electrode bars 36a, 36b, 36c, 36d, and 36e, 39).

제1 방향을 따라 다수의 게이트 라인(3)이 배치되고, 제2 방향을 따라 다수의 데이터 라인(23)이 배치될 수 있다. 제1 방향은 가로 방향이고, 제2 방향은 제1 방향에 대해 간의 각도는 0° 내지 90° 사이에 위치될 수 있다. A plurality of gate lines 3 may be disposed along the first direction and a plurality of data lines 23 may be disposed along the second direction. The first direction may be a transverse direction, and the second direction may be located between 0 and 90 degrees with respect to the first direction.

상기 게이트 라인(3)과 상기 데이터 라인(23)은 교차하도록 배치될 수 있다.The gate line 3 and the data line 23 may be arranged to intersect with each other.

상기 게이트 라인(3)과 상기 데이터 라인(23)의 교차에 의해 다수의 화소 영역이 정의될 수 있다. A plurality of pixel regions can be defined by the intersection of the gate line 3 and the data line 23.

상기 화소 영역은 제1 방향을 따라 정의되고 제2 방향을 따라 정의될 수 있다. The pixel region may be defined along a first direction and defined along a second direction.

상기 화소 영역은 매트릭스로 배열될 수 있다. The pixel regions may be arranged in a matrix.

상기 화소 영역에 상기 박막 트랜지스터(30), 상기 공통 플레이트(9), 상기 화소 전극(36), 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 상기 공통 전극(39)이 형성될 수 있다.The thin film transistor 30, the common plate 9, the pixel electrode 36, the pixel electrode bars 36a, 36b, 36c, 36d, and 36e, and the common electrode 39 are formed in the pixel region .

상기 공통 전극(39)은 화소 영역들 간에 공통으로 연결될 수 있다. 즉, 상기 화소 영역마다 공통 전극(39)이 형성되고, 각 공통 전극(39) 간에는 연결 전극(38)에 의해 연결될 수 있다. 상기 각 공통 전극(39)과 상기 연결 전극(38)은 일체로 형성될 수 있다. 상기 인접하는 공통 전극(39) 각각으로부터 연장되어 연결 전극(38)이 형성될 수 있다. The common electrode 39 may be commonly connected between the pixel regions. That is, a common electrode 39 may be formed for each pixel region, and each common electrode 39 may be connected by a connection electrode 38. The common electrode 39 and the connection electrode 38 may be integrally formed. And the connection electrodes 38 may be formed extending from each of the adjacent common electrodes 39.

상기 공통 전극(39)은 공통 콘택홀(33)을 통해 공통 라인(12)에 전기적으로 연결될 수 있다.The common electrode 39 may be electrically connected to the common line 12 through the common contact hole 33.

상기 박막 트랜지스터(30)는 게이트 전극(6), 반도체층(17), 소오스 전극(25) 및 드레인 전극(27)을 포함할 수 있다. The thin film transistor 30 may include a gate electrode 6, a semiconductor layer 17, a source electrode 25, and a drain electrode 27.

상기 게이트 전극(6)은 상기 게이트 라인(3)으로부터 연장 형성될 수 있다. 상기 게이트 라인(3) 상에 반도체층(17)과 소오스 및 드레인 전극(27)이 형성되는 경우, 상기 게이트 전극(6)은 형성될 필요가 없다.The gate electrode 6 may extend from the gate line 3. When the semiconductor layer 17 and the source and drain electrodes 27 are formed on the gate line 3, the gate electrode 6 need not be formed.

상기 게이트 라인(3)과 상기 게이트 전극(6)은 도전 패턴(4a)과 금속 패턴(5a)의 이중 층을 포함할 수 있다. The gate line 3 and the gate electrode 6 may include a double layer of a conductive pattern 4a and a metal pattern 5a.

상기 금속 패턴(5a)은 상기 도전 패턴(4a)과 면접촉으로 형성될 수 있다. The metal pattern 5a may be in surface contact with the conductive pattern 4a.

상기 게이트 전극(6)의 상기 도전 패턴(4a)과 동일 층에 상기 공통 플레이트(9)가 형성될 수 있다. 상기 공통 플레이트(9)는 상기 화소 영역에 판 형상으로 형성될 수 있다. The common plate 9 may be formed on the same layer as the conductive pattern 4a of the gate electrode 6. [ The common plate 9 may be formed in a plate shape in the pixel region.

실시예에서 상기 공통 플레이트(9)는 직사각형으로 형성되고 있지만, 이에 한정하지 않는다.In the embodiment, the common plate 9 is formed in a rectangular shape, but the present invention is not limited thereto.

상기 도전 패턴(4a)과 상기 공통 플레이트(9)는 동일 층에 투명한 도전 물질로 형성될 수 있다. The conductive pattern 4a and the common plate 9 may be formed of a transparent conductive material in the same layer.

상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. As the conductive material, at least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and GZO may be used.

상기 공통 플레이트(9)의 에지 영역에 공통 라인(12)이 형성될 수 있다. A common line 12 may be formed in the edge region of the common plate 9.

상기 공통 라인(12)은 인접하는 화소 영역의 게이트 라인(3)에 인접하는 공통 플레이트(9)의 에지 영역에 형성될 수 있다. The common line 12 may be formed in the edge region of the common plate 9 adjacent to the gate line 3 of the adjacent pixel region.

상기 공통 라인(12)은 상기 게이트 라인(3)과 평행하게 형성될 수 있다.The common line 12 may be formed in parallel with the gate line 3.

상기 공통 라인(12)은 상기 게이트 전극(6)의 금속 패턴(5a)과 동일층에 금속 물질로 형성될 수 있다.The common line 12 may be formed of a metal material on the same layer as the metal pattern 5a of the gate electrode 6.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. The metal material may be at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu and Mo or alloys thereof.

상기 게이트 전극(6) 상에 반도체층(17)이 형성될 수 있다.A semiconductor layer 17 may be formed on the gate electrode 6.

상기 반도체층(17) 상에 소오스 전극(25)과 드레인 전극(27)이 형성될 수 있다. 상기 소오스 전극(25)과 상기 드레인 전극(27)과 동일층에 데이터 라인(23)이 형성될 수 있다. A source electrode 25 and a drain electrode 27 may be formed on the semiconductor layer 17. The data line 23 may be formed on the same layer as the source electrode 25 and the drain electrode 27.

상기 소오스 전극(25)은 상기 데이터 라인(23)으로부터 연장 형성될 수 있다. 상기 드레인 전극(27)은 상기 소오스 전극(25)으로부터 이격되어 형성될 수 있다. The source electrode 25 may extend from the data line 23. The drain electrode 27 may be spaced apart from the source electrode 25.

상기 게이트 전극(6), 상기 반도체층(17), 상기 소오스 전극(25) 및 상기 드레인 전극(27)에 의해 박막 트랜지스터(30)가 형성될 수 있다. The thin film transistor 30 may be formed by the gate electrode 6, the semiconductor layer 17, the source electrode 25, and the drain electrode 27.

상기 화소 영역에는 화소 전극(36)이 형성될 수 있다. 상기 화소 전극(36)으로부터 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 연장 형성될 수 있다. 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 데이터 라인(23)에 평행하게 형성될 수 있다. A pixel electrode 36 may be formed in the pixel region. A plurality of pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be extended from the pixel electrode 36. FIG. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed in parallel with the data lines 23.

상기 화소 전극(36)은 제1 및 제2 수평 화소 전극(37a, 37b)을 포함할 수 있다. 상기 제1 및 제2 수평 화소 전극(37a, 37b)은 상기 게이트 라인(3)에 평행하게 형성될 수 있다. The pixel electrode 36 may include first and second horizontal pixel electrodes 37a and 37b. The first and second horizontal pixel electrodes 37a and 37b may be formed in parallel to the gate line 3.

상기 제1 수평 화소 전극(37a)은 드레인 콘택홀(32)을 통해 상기 박막 트랜지스터(30)의 상기 드레인 전극(27)에 전기적으로 연결될 수 있다.The first horizontal pixel electrode 37a may be electrically connected to the drain electrode 27 of the thin film transistor 30 through a drain contact hole 32. [

상기 제2 수평 화소 전극(37b)은 상기 제1 수평 화소 전극(37a)과 이격되어 배치될 수 있다. 상기 제2 수평 화소 전극(37b)은 인접하는 화소 영역의 게이트 라인(3)과 평행하게 형성될 수 있다. The second horizontal pixel electrode 37b may be spaced apart from the first horizontal pixel electrode 37a. The second horizontal pixel electrode 37b may be formed in parallel with the gate line 3 of the adjacent pixel region.

상기 제2 수평 화소 전극(37b)은 상기 공통 라인(12)을 따라 중첩되도록 형성될 수 있다. The second horizontal pixel electrode 37b may be formed to overlap the common line 12.

상기 공통 라인(12)과 상기 수평 화소 전극은 이들 사이의 예컨대 보호막 및 절연막과 함께 스토리지 캐패시터를 형성할 수 있다. 상기 스토리지 캐패시터는 화소 영역으로 인가된 데이터 전압을 한 프레임 동안 유지시켜 주는 역할을 할 수 있다. The common line 12 and the horizontal pixel electrode can form a storage capacitor together with, for example, a protective film and an insulating film therebetween. The storage capacitor may maintain a data voltage applied to the pixel region for one frame.

상기 제1 및 제2 수평 화소 전극(37a, 37b) 사이에 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 형성될 수 있다. 즉, 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b)에 연결될 수 있다. 상기 제1 및 제2 수평 화소 전극(37a, 37b) 각각으로부터 연장 형성되어 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 형성될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed between the first and second horizontal pixel electrodes 37a and 37b. That is, the pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be connected to the first and second horizontal pixel electrodes 37a and 37b. A plurality of pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed extending from the first and second horizontal pixel electrodes 37a and 37b.

상기 화소 영역의 에지 영역을 따라 공통 전극(39)이 형성될 수 있다. 상기 공통 전극(39)은 상기 데이터 라인(23)과 중첩되도록 형성될 수 있다. 상기 공통 전극(39)은 상기 데이터 라인(23)을 따라 형성될 수 있다. A common electrode 39 may be formed along an edge region of the pixel region. The common electrode 39 may be formed to overlap with the data line 23. The common electrode 39 may be formed along the data line 23.

상기 공통 전극(39)은 적어도 상기 데이터 라인(23)보다 큰 폰을 가질 수 있다. 따라서, 위에서 볼 때, 상기 공통 전극(39)에 의해 상기 데이터 라인(23)이 보이지 않게 된다. The common electrode 39 may have at least a phone that is larger than the data line 23. Therefore, the data line 23 is not seen by the common electrode 39 as viewed from above.

상기 공통 전극(39) 간에는 연결 전극(38)이 형성될 수 있다. 상기 연결 전극(38)에 의해 상기 공통 전극(39)이 연결될 수 있다. 상기 공통 전극(39)이 연장되어 상기 연결 전극(38)이 형성될 수 있다. A connection electrode 38 may be formed between the common electrodes 39. The common electrode 39 may be connected by the connection electrode 38. The common electrode 39 may extend to form the connection electrode 38. [

상기 공통 전극(39)과 상기 연결 전극(38)은 동일층에 동일한 물질로 형성될 수 있다. The common electrode 39 and the connection electrode 38 may be formed of the same material on the same layer.

상기 공통 전극(39), 상기 연결 전극(38), 상기 화소 전극(36) 및 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 동일 층에 동일한 투명한 도전 물질로 형성될 수 있다. The common electrode 39, the connection electrode 38, the pixel electrode 36 and the pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed of the same transparent conductive material on the same layer.

상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. As the conductive material, at least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and GZO may be used.

상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 화소 영역의 중간에서 제1 방향으로의 기준선을 중심으로 아래 영역은 하부 도메인 영역(제1 도메인 영역)이고, 위 영역은 상부 도메인 영역(제2 도메인 영역)이라 명명될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e, the lower region around the reference line in the first direction in the middle of the pixel region are the lower domain region (first domain region) Region (second domain region).

상기 제1 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)과 상기 제2 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 상기 기준선을 중심으로 대칭적으로 배치될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, 36e of the first domain region, the common electrode 39 and the data line 23 and the pixel electrode bars 36a, 36b, 36c, 36d , 36e, the common electrode 39, and the data line 23 may be arranged symmetrically with respect to the reference line.

상기 기준선에 인접하는 위 영역 및 아래 영역에서 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 공통 전극(39) 및 상기 데이터 라인(23)은 1차 절곡되는데, 이 영역을 제1 절곡 영역(41)이라 명명한다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e, the common electrode 39, and the data line 23 are primarily bent in the upper region and the lower region adjacent to the reference line, 1 < / RTI >

상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 공통 전극(39) 및 상기 데이터 라인(23)은 상기 기준선에서 2차 절곡될 수 있는데, 이 영역을 제2 절곡 영역(44)이라 명명한다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e, the common electrode 39, and the data line 23 may be secondarily bent at the reference line, .

상부 방향으로 액정이 배향되는 경우, 제1 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 액정의 배향 방향에 대해 90° 내지 180° 사이로 기울어지도록 배치되고, 제2 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 액정의 배향 방향에 대해 0° 내지 90° 사이로 기울어지도록 배치될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e, the common electrode 39, and the data line 23 in the first domain region are oriented at an angle of 90 [deg.] With respect to the alignment direction of the liquid crystal, The pixel electrode bars 36a, 36b, 36c, 36d, and 36e, the common electrode 39, and the data line 23 in the second domain region are arranged to be inclined at an angle of 0 to 90 degrees with respect to the alignment direction of the liquid crystal, RTI ID = 0.0 > °. ≪ / RTI >

도 4에 도시한 바와 같이, 상기 제1 절곡 영역(41)에서 액정의 배향 방향과 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23) 사이의 각도를 제1 절곡 각도(θ1)라 하고, 상기 제2 절곡 영역(44)에서 액정의 배향 방향과 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23) 사이의 각도를 제2 절곡 각도(θ2)라 한다.36b, 36c, 36d, and 36e, the common electrode 39, and the data line 23 in the first bending region 41, as shown in Fig. 4, the angle first bending angle (θ 1) La, and the second alignment direction with the pixel of the liquid crystal in a bend region 44 electrode bars (36a, 36b, 36c, 36d , 36e), the common electrode 39 and the data line (23) is referred to as a second bending angle (? 2 ).

상기 제2 절곡 각도(θ2)는 적어도 상기 제1 절곡 각도(θ1)보다 클 수 있다. 상기 제2 절곡 각도(θ2)를 보다 크게 형성함으로써, 제2 절곡 영역(44)에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다. The second bending angle? 2 may be greater than at least the first bending angle? 1 . By forming the second bending angle? 2 to be larger, liquid crystal located in the second bending region 44 is hardly affected by the fringe field, and no disclination is caused. As a result, a further improved viewing angle can be secured.

제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가질 수 있다. 이러한 범위의 제1 절곡 각도(θ1)에 의해 터치 흔적 불량이 방지될 수 있다. 이에 대한 실험 결과는 나중에 설명하기로 한다.The first bending angle [theta] 1 may have a range of 10 [deg.] To 15 [deg.]. By a first bending angle (θ 1) of this range can be prevented touch trace is bad. The experimental results will be described later.

도 3에 도시한 바와 같이, 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e) 중에서 공통 전극(39)에 인접하는 최외곽 화소 전극 바(36a, 36e)는 다른 화소 전극 바들과 폭이 상이하다.3, the outermost pixel electrode bars 36a and 36e adjacent to the common electrode 39 among the plurality of pixel electrode bars 36a, 36b, 36c, 36d, This is different.

최외곽 화소 전극 바(36a, 36e)를 제1 화소 전극 바라 명명하고, 다른 화소 전극 바(36b, 36c, 36d)를 제2 화소 전극 바라 명명할 수 있다.The outermost pixel electrode bars 36a and 36e may be referred to as a first pixel electrode bar and the other pixel electrode bars 36b and 36c may be referred to as a second pixel electrode bar.

이러한 경우, 상기 제1 화소 전극 바(36a, 36e)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭의 1.7배 내지 2.3배의 폭을 가질 수 있다.In this case, the first pixel electrode bars 36a and 36e may have a width of 1.7 to 2.3 times the width of the second pixel electrode bars 36b, 36c, and 36d.

상기 제1 화소 전극 바(36a, 36e)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭의 1.8배의 폭을 가질 수 있다.The first pixel electrode bars 36a and 36e may have a width of 1.8 times the width of the second pixel electrode bars 36b, 36c, and 36d.

상기 제1 화소 전극 바(36a, 36e)는 적어도 각 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 큰 폭을 가질 수 있다. The first pixel electrode bars 36a and 36e may have a width greater than a width of each of the second pixel electrode bars 36b, 36c, and 36d.

상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 전계에 따라 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 그리고 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 액정이 변위될 수 있다.36e and the common electrode 39 in accordance with an electric field between the common electrode 39 and the first pixel electrode bars 36a and 36e, And the liquid crystal between the first pixel electrode bars 36a and 36e may be displaced.

따라서, 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e)에서는 IPS 모드(in-plane switching mode)로 액정이 구동될 수 있다. Therefore, the liquid crystal can be driven in the IPS mode (in-plane switching mode) in the common electrode 39 and the first pixel electrode bars 36a and 36e.

상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이의 전계에 따라 상기 제1 화소 전극 바(36a, 36e) 위, 상기 각 제2 화소 전극 바(36b, 36c, 36d) 위, 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이의 액정이 변위될 수 있다. The first pixel electrode bar 36a and the common plate 9 may be formed in accordance with the electric field between the first pixel electrode bar 36a and the common plate 9 and the second pixel electrode bar 36b, 36b are formed on the first and second pixel electrode bars 36a, 36e and on the second pixel electrode bars 36b, 36c, 36d, between the first pixel electrode bars 36a, 36e and the common plate 9, The liquid crystal between the bars 36b, 36c, and 36d and the common plate 9 can be displaced.

따라서, 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이에서는 FFS 모드(fringe field switching mode)로 구동될 수 있다. Accordingly, an FFS mode (fringe field) is formed between the first pixel electrode bars 36a and 36e and the common plate 9, and between the second pixel electrode bars 36b, 36c, and 36d and the common plate 9. [ switching mode.

실시예와 같이, 최외곽 화소 전극 바인 제1 화소 전극 바(36a, 36e)의 폭을 다른 화소 전극 바인 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성함으로써, 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 및 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 액정이 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이의 전계에 거의 영향을 받지 않게 된다. 즉, 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 및 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a,36e) 사이의 액정은 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 전계에 의해서만 영향을 받게 된다.The widths of the first pixel electrode bars 36a and 36e as the outermost pixel electrode bars are formed to be larger than the widths of the second pixel electrode bars 36b and 36c and 36d as the other pixel electrode bars, A liquid crystal between the common electrode 39 and the first pixel electrode bars 36a and 36e is formed on the first pixel electrode bars 36a and 36e and on the first pixel electrode bars 36a and 36e, And the common plate (9). That is, the liquid crystal between the common electrode 39 and the first pixel electrode bars 36a and 36e and between the common electrode 39 and the first pixel electrode bars 36a and 36e is electrically connected to the common electrode 39 ) And the first pixel electrode bars 36a and 36e.

따라서 실시예는 공통 전극(39)과 최외곽 화소 전극 바(36a, 36e) 사이의 전계에 의해 구동되는 액정이 최외곽 화소 전극 바(36a, 36e)와 공통 플레이트(9) 사이의 전계에 영향을 받지 않게 되어, 종래에 발생되던 터치 흔적 불량이 방지될 수 있다. The liquid crystal driven by the electric field between the common electrode 39 and the outermost pixel electrode bars 36a and 36e influences the electric field between the outermost pixel electrode bars 36a and 36e and the common plate 9 It is possible to prevent the occurrence of a touch trace defect that has occurred conventionally.

한편, 상기 제1 화소 전극 바(36a, 36e)는 4㎛ 내지 6㎛이 폭을 가질 수 있고, 상기 제2 화소 전극 바(36b, 36c, 36d)는 2.2㎛ 내지 2.6㎛의 폭을 가질 수 있다. The first pixel electrode bars 36a and 36e may have a width of 4 to 6 mu m and the second pixel electrode bars 36b and 36c may have a width of 2.2 to 2.6 mu m. have.

상기 공통 전극(39)은 상기 제1 화소 전극 바(36a, 36e)의 폭 또는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성될 수 있다. The common electrode 39 may be formed to have a width greater than the width of the first pixel electrode bars 36a and 36e or the width of the second pixel electrode bars 36b, 36c, and 36d.

표 1은 터치 흔적 불량을 방지하기 위해 다양하게 실험된 제1 절곡 각도(θ1)와 제1 화소 전극 바의 폭을 보여준다.Table 1 shows the first bent angle (? 1 ) and the width of the first pixel electrode bar which have been variously experimented to prevent the defect of the touch trace.

샘플 Ref.Sample Ref. 제1 절곡 각도(θ1)A first bending angle (θ 1) 제1 화소 전극 바의 폭(㎛)The width (占 퐉) of the first pixel electrode bar 터치 흔적 불량 여부Whether the touch is bad or not 샘플 1Sample 1 77 2.52.5 oo 샘플 2Sample 2 77 4.04.0 oo 샘플 3Sample 3 77 5.55.5 oo 샘플 4Sample 4 1010 2.52.5 oo 샘플 5Sample 5 1010 4.04.0 xx 샘플 6Sample 6 1010 5.55.5 xx 샘플 7Sample 7 1515 2.52.5 xx 샘플 8Sample 8 1515 4.04.0 xx 샘플 9Sample 9 1515 5.55.5 xx

표 1에 보여진 바와 같이, 터치 흔적 불량을 방지하기 위한 최적의 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가지고, 최적의 제1 화소 전극 바(36a, 36e)의 폭은 4㎛ 내지 6㎛의 범위를 가질 수 있다. 이러한 범위 조건에서는 터치 흔적 불량이 방지될 뿐만 아니라, 시야각도 더욱더 확대될 수 있다. As shown in Table 1, the optimum first bending angle [theta] 1 for preventing a touch trace defect has a range of 10 [deg.] To 15 [deg.], And the width of the optimal first pixel electrode bars 36a and 36e is And may have a range of 4 탆 to 6 탆. Under such a range condition, not only the defect of the touch trace can be prevented, but also the viewing angle can be further enlarged.

도 2는 도 1의 H-H' 라인, I-I' 라인 및 J-J' 라인을 따라 절단한 단면도이다.2 is a cross-sectional view taken along line H-H ', line I-I' and line J-J 'in FIG.

도 2를 참조하면, 기판(1) 상에 게이트 라인(3), 게이트 전극(6), 공통 플레이트(9) 및 공통 라인(12)이 형성될 수 있다. 2, a gate line 3, a gate electrode 6, a common plate 9 and a common line 12 may be formed on a substrate 1. [

상기 게이트 라인(3)은 제1 방향, 예컨대 가로 방향을 따라 형성될 수 있다.The gate line 3 may be formed along a first direction, e.g., a lateral direction.

상기 게이트 전극(6)은 상기 게이트 라인(3)으로부터 연장 형성될 수 있다.The gate electrode 6 may extend from the gate line 3.

상기 게이트 라인(3)과 상기 게이트 전극(6)은 투명한 도전 패턴(4a)과 금속 패턴(5a)을 포함할 수 있다. The gate line 3 and the gate electrode 6 may include a transparent conductive pattern 4a and a metal pattern 5a.

상기 금속 패턴(5a)은 상기 도전 패턴(4a)과 면접촉으로 형성될 수 있다. 상기 도전 패턴(4a)은 투명한 도전 물질로 형성되고, 상기 금속 패턴(5a)은 금속 물질로 형성될 수 있다.The metal pattern 5a may be in surface contact with the conductive pattern 4a. The conductive pattern 4a is formed of a transparent conductive material, and the metal pattern 5a may be formed of a metal material.

상기 공통 플레이트(9)는 투명한 도전 물질로 형성될 수 있다. 상기 공통 라인(12)은 금속 물질로 형성될 수 있다.The common plate 9 may be formed of a transparent conductive material. The common line 12 may be formed of a metal material.

상기 도전 패턴(4a)과 상기 공통 플레이트(9)는 동일한 층에 동일 물질로 형성될 수 있다. 상기 금속 패턴(5a)과 상기 금속 패턴(5a)은 동일한 층에 동일 물질로 형성될 수 있다. The conductive pattern 4a and the common plate 9 may be formed of the same material in the same layer. The metal pattern 5a and the metal pattern 5a may be formed of the same material in the same layer.

상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 화소 영역에 형성될 수 있다. The gate electrode 6, the common plate 9, and the common line 12 may be formed in the pixel region.

상기 공통 라인(12)은 인접한 화소 영역들에 공통으로 형성될 수 있다. 상기 공통 라인(12)은 제1 방향을 따라 정의된 화소 영역들에 공통으로 형성될 수 있다. The common line 12 may be formed in common to adjacent pixel regions. The common line 12 may be formed in common to the pixel regions defined along the first direction.

상기 공통 라인(12)은 인접한 화소 영역의 또 다른 게이트 라인(3)에 인접하여 상기 또 다른 게이트 라인(3)과 평행하게 형성될 수 있다. The common line 12 may be formed in parallel with another gate line 3 adjacent to another gate line 3 in an adjacent pixel region.

상기 공통 플레이트(9)는 화소 영역 내의 모든 영역에 형성될 수 있다. The common plate 9 may be formed in all regions within the pixel region.

상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 하프톤 마스크를 이용하여 형성될 수 있지만, 이에 한정하지 않는다.The gate line 3, the gate electrode 6, the common plate 9, and the common line 12 may be formed using a halftone mask, but are not limited thereto.

도전 물질로 이루어진 도전막과 금속 물질로 이루어진 금속막이 기판(1) 상에 형성된 후, 하프톤 마스크를 이용하여 상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)이 형성될 수 있다.The gate line 3, the gate electrode 6, the common plate 9, and the gate electrode 6 are formed using a halftone mask after a metal film made of a conductive material and a metal material is formed on the substrate 1, A common line 12 can be formed.

예컨대, 하프톤 마스크를 이용하여 제1 및 제2 높이를 갖는 제1 감광 패턴이 형성되고, 상기 제1 감광 패턴을 마스크로 하여 게이트 라인(3)과 게이트 전극(6)의 도전 패턴(4a)과 금속 패턴(5a) 그리고 공통 플레이트(9)와 그 위이 금속 패턴(5a)이 형성될 수 있다. 이후, 애싱 공정에 의해 제1 및 제2 높이 중에서 더 낮은 높이의 제1 감광 패턴은 제거되고 더 높은 높이를 갖는 제1 감광 패턴은 줄어들어 제3 놀이를 갖는 제2 감광 패턴으로 형성되며, 상기 제2 감광 패턴을 마스크로 하여 상기 공통 플레이트(9) 위의 금속 패턴(5a)을 부분적으로 제거되어 공통 플레이트(9)의 에지 영역에 공통 라인(12)이 형성될 수 있다. For example, a first photosensitive pattern having first and second heights is formed using a halftone mask, and the conductive pattern 4a of the gate line 3 and the gate electrode 6 is formed using the first photosensitive pattern as a mask, The metal pattern 5a, the common plate 9 and the metal pattern 5a may be formed thereon. Thereafter, by the ashing process, the first light-sensitive pattern of the lower height among the first and second heights is removed, and the first light-sensitive pattern having the higher height is reduced to form the second light-sensitive pattern having the third play, The metal pattern 5a on the common plate 9 may be partially removed using the two photosensitive patterns as a mask so that the common line 12 may be formed in the edge region of the common plate 9. [

다른 방안으로, 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 개별적으로 형성될 수도 있다. 즉, 도전 물질로 이루어진 도전막이 기판(1) 상에 형성되고, 상기 도전막을 패터닝하여 게이트 라인(3)과 게이트 전극(6)용 도전 패턴(4a)과 공통 플레이트(9)이 형성될 수 있다. 이어서, 상기 도전 패턴(4a)과 상기 공통 플레이트(9) 상에 금속 물질로 이루어진 금속막이 형성되고, 상기 금속막을 패터닝하여 게이트 라인(3)과 게이트 전극(6)용 금속 패턴(5a)과 공통 라인(12)이 형성될 수 있다. Alternatively, the gate electrode 6, the common plate 9 and the common line 12 may be formed separately. That is, a conductive film made of a conductive material is formed on the substrate 1, and the conductive pattern 4a and the common plate 9 for the gate line 3 and the gate electrode 6 can be formed by patterning the conductive film . Next, a metal film made of a metal material is formed on the conductive pattern 4a and the common plate 9, and the metal film is patterned so as to be in common with the gate line 3 and the metal pattern 5a for the gate electrode 6 Line 12 may be formed.

상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9), 상기 공통 라인(12) 및 상기 기판(1) 상에 절연막이 형성될 수 있다. 상기 절연막은 투명한 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 예컨대, 상기 무기 절연 물질로는 SiNx나 SiOx일 수 있다. 예컨대, 상기 유기 절연 물질로는 BCB(benzocyclobutene)일 수 있다. An insulating film may be formed on the gate line 3, the gate electrode 6, the common plate 9, the common line 12, and the substrate 1. The insulating layer may be formed of a transparent inorganic insulating material or an organic insulating material. For example, the inorganic insulating material may be SiN x or SiO x . For example, the organic insulating material may be BCB (benzocyclobutene).

상기 게이트 전극(6)에 대응하는 상기 절연막 상에 반도체층(17)이 형성될 수 있다. 상기 반도체층(17)은 실리콘으로 이루어진 활성층과 도펀트를 포함하는 실리콘으로 이루어진 오믹 콘택층을 포함할 수있다.A semiconductor layer 17 may be formed on the insulating film corresponding to the gate electrode 6. The semiconductor layer 17 may include an active layer made of silicon and an ohmic contact layer made of silicon including a dopant.

상기 반도체층(17) 및 상기 절연막 상에 소오스 전극(25), 드레인 전극(27) 및 데이터 라인(23)이 형성될 수 있다. A source electrode 25, a drain electrode 27 and a data line 23 may be formed on the semiconductor layer 17 and the insulating film.

상기 소오스 전극(25)은 상기 데이터 라인(23)으로부터 연장 형성될 수 있다. 상기 데이터 라인(23)은 제2 방향을 따라 형성될 수 있다. 제2 방향은 제1 방향에 대해 0° 내지 90° 사이에 위치된 방향일 수 있다. The source electrode 25 may extend from the data line 23. The data lines 23 may be formed along the second direction. The second direction may be a direction located between 0 and 90 relative to the first direction.

상기 데이터 라인(23)은 상기 게이트 라인(3)과 교차하여 화소 영역을 정의할 수 있다.The data line 23 intersects the gate line 3 to define a pixel region.

상기 데이터 라인(23)은 화소 영역의 중간에서 제1 방향으로의 기준선을 기준으로 구분된 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 형성될 수 있다. 제1 도메인 영역은 상기 기준선의 아래의 화소 영역이고, 제2 도메인 영역은 상기 기준성의 위의 화소 영역일 수 있다. The data lines 23 may be symmetrically formed in the first domain region and the second domain region, which are separated from each other with reference to a reference line in the first direction in the middle of the pixel region. The first domain region may be a pixel region below the reference line, and the second domain region may be a pixel region above the reference characteristic.

제1 도메인 영역의 데이터 라인(23)과 제2 도메인 영역의 데이러 라인은 서로 대칭적으로 기울어지도록 형성될 수 있다. The data lines 23 of the first domain region and the data lines of the second domain region may be formed to be symmetrically inclined to each other.

상기 게이트 전극(6), 상기 반도체층(17), 상기 소오스 전극(25) 및 상기 드레인 전극(27)에 의해 박막 트랜지스터(30)가 형성될 수 있다. The thin film transistor 30 may be formed by the gate electrode 6, the semiconductor layer 17, the source electrode 25, and the drain electrode 27.

상기 소오스 전극(25), 상기 드레인 전극(27), 상기 데이터 라인(23) 및 상기 절연막 상에 보호막이 형성될 수 있다. A protective film may be formed on the source electrode 25, the drain electrode 27, the data line 23, and the insulating film.

상기 보호막은 BCB와 같은 유기 절연 무질로 형성될 수 있다. The protective layer may be formed of an organic insulating material such as BCB.

상기 보호막에는 상기 드레인 전극(27)이 노출되도록 상기 보호막이 관통되어 형성된 드레인 콘택홀(32)을 포함할 수 있다. The passivation layer may include a drain contact hole 32 formed through the passivation layer to expose the drain electrode 27.

상기 보호막 상에 화소 전극(36)과 공통 전극(39)이 형성될 수 있다. A pixel electrode 36 and a common electrode 39 may be formed on the protective film.

상기 화소 전극(36)과 상기 공통 전극(39)은 투명한 도전 물질로 형성될 수 있다. The pixel electrode 36 and the common electrode 39 may be formed of a transparent conductive material.

상기 공통 전극(39)은 상기 데이터 라인(23)과 중첩되도록 상기 보호막 상에 형성될 수 있다. 즉, 상기 공통 전극(39)은 상기 데이터 라인(23)을 따라 형성될 수 있다. The common electrode 39 may be formed on the protective layer so as to overlap the data line 23. That is, the common electrode 39 may be formed along the data line 23.

상기 공통 전극(39)은 공통 콘택홀(33)을 통해 공통 라인(12)에 전기적으로 연결될 수 있다.The common electrode 39 may be electrically connected to the common line 12 through the common contact hole 33.

상기 공통 전극(39) 사이는 연결 전극(38)에 의해 연결될 수 있다. 상기 연결 전극(38)은 인접하는 공통 전극(39)으로부터 연장 형성될 수 있다. The common electrodes 39 may be connected by a connection electrode 38. The connection electrode 38 may extend from the adjacent common electrode 39.

상기 화소 전극(36)은 제1 및 제2 수평 화소 전극(37a, 37b) 및 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)를 포함할 수 있다. 상기 화소 전극(36)은 상기 화소 영역 내에 형성될 수 있다. The pixel electrode 36 may include first and second horizontal pixel electrodes 37a and 37b and a plurality of pixel electrode bars 36a, 36b, 36c, 36d, and 36e. The pixel electrode 36 may be formed in the pixel region.

상기 화소 전극(36)은 인접하는 공통 전극(39) 사이에 배치될 수 있다. The pixel electrode 36 may be disposed between the adjacent common electrodes 39.

즉, 제1 화소 영역의 화소 전극(36)은 상기 제1 화소 영역의 제1 공통 전극(39)과 상기 제2 화소 영역의 제2 공통 전극(39) 사이에 배치될 수 있다. That is, the pixel electrode 36 of the first pixel region can be disposed between the first common electrode 39 of the first pixel region and the second common electrode 39 of the second pixel region.

상기 제1 수평 화소 전극(37a)은 상기 드레인 콘택홀(32)을 통해 상기 드레인 전극(27)과 전기적으로 연결될 수 있다. The first horizontal pixel electrode 37a may be electrically connected to the drain electrode 27 through the drain contact hole 32.

상기 제2 수평 화소 전극(37b)은 상기 제1 수평 화소 전극(37a)과 이격되어 형성될 수 있다.The second horizontal pixel electrode 37b may be spaced apart from the first horizontal pixel electrode 37a.

상기 제2 수평 화소 전극(37b)은 인접하는 화소 영역의 또 다른 게이트 라인(3)에 인접하여 형성될 수 있다. The second horizontal pixel electrode 37b may be formed adjacent to another gate line 3 of an adjacent pixel region.

상기 제2 수평 화소 전극(37b)은 공통 라인(12)과 중첩되도록 형성될 수 있다. 상기 제2 수평 화소 전극(37b)은 상기 공통 라인(12)을 따라 형성될 수 있다. The second horizontal pixel electrode 37b may be formed to overlap with the common line 12. [ The second horizontal pixel electrode 37b may be formed along the common line 12. [

상기 각 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b)으로부터 연장 형성될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e may extend from the first and second horizontal pixel electrodes 37a and 37b.

상기 각 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b) 사이에 형성될 수 있다. The pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed between the first and second horizontal pixel electrodes 37a and 37b.

상기 제1 및 제2 수평 화소 전극(37a, 37b)은 상기 게이트 라인(3)과 평행하게 형성되고, 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 데이터 라인(23)과 평행하게 형성될 수 있다. The first and second horizontal pixel electrodes 37a and 37b are formed in parallel with the gate line 3 and the pixel electrode bars 36a, 36b, 36c, 36d, and 36e are formed in parallel with the data lines 23, And may be formed in parallel.

상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 게이트 라인(3)과 동일한 형상으로 형성될 수 있다. The common electrode 39 and the pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed in the same shape as the gate line 3. [

즉, 상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 화소 영역의 중간에 정의된 기준선에 인접한 제1 절곡 영역(41)에서 제1 절곡되고, 상기 기준선의 제2 절곡 영역(44)에서 제2 절곡될 수 있다. That is, the common electrode 39 and the pixel electrode bars 36a, 36b, 36c, 36d, and 36e are first bent in the first bending region 41 adjacent to the reference line defined in the middle of the pixel region, And may be secondly bent in the second bend region 44 of the reference line.

상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 화소 영역에 정의된 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 기울어지도록 형성될 수 있다. The common electrode 39 and the pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be formed to be symmetrically inclined in the first domain region and the second domain region defined in the pixel region.

도 4에 도시한 바와 같이, 화소 전극 바(36a, 36b, 36c, 36d, 36e)의 제1 절곡 영역(41)에서 제1 절곡 각도(θ1)로 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 기울어지도록 형성되고, 화소 전극 바(36a, 36b, 36c, 36d, 36e)의 제2 절곡 영역(44)에서 제2 절곡 각도(θ2)로 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 기울어지도록 형성될 수 있다. The pixel electrode bars 36a, 36b, 36c, and 36d are formed at the first bending angle? 1 in the first bending region 41 of the pixel electrode bars 36a, 36b, 36c, 36d, and 36e, 36b and 36e of the pixel electrode bars 36a, 36b, 36c, 36d and 36e are inclined at the second bending angle? 2 in the second bending region 44 of the pixel electrode bars 36a, 36b, 36c, 36d, 36e may be formed to be inclined.

상기 제2 절곡 각도(θ2)는 상기 제1 절곡 각도(θ1)보다 클 수 있다. 상기 제2 절곡 각도(θ2)를 보다 크게 형성함으로써, 제2 절곡 영역(44)에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다. The second bending angle? 2 may be greater than the first bending angle? 1 . By forming the second bending angle? 2 to be larger, liquid crystal located in the second bending region 44 is hardly affected by the fringe field, and no disclination is caused. As a result, a further improved viewing angle can be secured.

아울러, 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가질 수 있다. 이러한 범위의 제1 절곡 각도(θ1)에 의해 터치 흔적 불량이 방지될 수 있다. In addition, the first bending angle? 1 may have a range of 10 to 15 degrees. By a first bending angle (θ 1) of this range can be prevented touch trace is bad.

도 4에는 화소 전극 바(36a, 36b, 36c, 36d, 36e)를 도시하고 있지만, 공통 전극(39) 또한 화소 전극 바(36a, 36b, 36c, 36d, 36e)와 동일한 형상으로 형성될 수 있다. Although the pixel electrode bars 36a, 36b, 36c, 36d and 36e are shown in FIG. 4, the common electrode 39 may be formed in the same shape as the pixel electrode bars 36a, 36b, 36c, 36d and 36e .

상기 제1 절곡 각도(θ1)는 제1 절곡 영역(41)에서 액정의 배향 방향과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39) 사이의 각도를 의미하고, 상기 제2 절곡 각도(θ2)는 제2 절곡 영역(44)에서 액정의 배향 방향과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39) 사이의 각도를 의미할 수 있다. The first bending angle? 1 means the angle between the alignment direction of the liquid crystal in the first bending region 41 and the pixel electrode bars 36a, 36b, 36c, 36d, 36e and the common electrode 39 36b, 36c, 36d, and 36e, and the common electrode 39 in the second bending region 44, and the second bending angle? 2 represents the angle between the liquid crystal alignment direction and the pixel electrode bars 36a, 36b, 36c, 36d, can do.

다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)들의 폭은 상이할 수 있다. 즉, 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)들 중에서 최외곽에 배치된 화소 전극 바(36a, 36e)는 최외곽 화소 전극 바일 수 있다. The widths of the plurality of pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be different. That is, the outermost pixel electrode bars 36a and 36e among the plurality of pixel electrode bars 36a, 36b, 36c, 36d, and 36e may be the outermost pixel electrode bars.

최외곽 화소 전극 바(36a, 36e)는 나머지 각 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성될 수 있다.The outermost pixel electrode bars 36a and 36e may be formed to have a width greater than that of each of the remaining pixel electrode bars 36b, 36c, and 36d.

최외곽 화소 전극 바(36a, 36e)는 제1 화소 전극 바이고, 나머지 화소 전극 바(36b, 36c, 36d)는 제2 화소 전극 바라고 한다. The outermost pixel electrode bars 36a and 36e serve as the first pixel electrode while the remaining pixel electrode bars 36b, 36c and 36d serve as the second pixel electrode bar.

도 3에 도시한 바와 같이, 최외곽 화소 전극 바인 제1 화소 전극 바(36a, 36e)의 폭을 d1이라 하고, 나머지 화소 전극 바인 제2 화소 전극 바(36b, 36c, 36d)의 폭을 d2라고 한다.The width of the first pixel electrode bars 36a and 36e as the outermost pixel electrode bars is denoted by d1 and the width of the second pixel electrode bars 36b and 36c and 36d as the remaining pixel electrode bars is denoted by d2 .

이러한 경우, 상기 제1 화소 전극 바(36a, 36e)의 폭(d1)은 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)의 1.7배 내지 2.3배의 범우를 가질 수 있다. In this case, the width d1 of the first pixel electrode bars 36a and 36e may be 1.7 to 2.3 times the width d2 of the second pixel electrode bars 36b, 36c, and 36d. have.

상기 제1 화소 전극 바(36a, 36e)의 폭(d1)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)의 1.8배를 가질 수 있다.The width d1 of the first pixel electrode bars 36a and 36e may be 1.8 times the width d2 of the second pixel electrode bars 36b, 36c, and 36d.

상기 제1 화소 전극 바(36a, 36e)의 폭(d1)은 적어도 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)보다 크게 형성될 수 있다. The width d1 of the first pixel electrode bars 36a and 36e may be greater than the width d2 of at least the second pixel electrode bars 36b, 36c, and 36d.

실시예와 같이, 제1 화소 전극 바(36a, 36e)의 폭을 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성함으로써, 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e)에 의해 구동되는 액정이 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이의 전계에 의해 거의 영향을 받지 않게 되어, 종래에 발생되던 터치 흔적 불량이 방지될 수 있다. The width of the first pixel electrode bars 36a and 36e is made larger than the width of the second pixel electrode bars 36b and 36c and 36d as in the embodiment, The liquid crystal driven by the first pixel electrode bars 36a and 36e is hardly affected by the electric field between the first pixel electrode bars 36a and 36e and the common plate 9, .

1: 기판 3: 게이트 라인
4a: 도전 패턴 5a: 금속 패턴
6: 게이트 전극 9: 공통 플레이트
12: 공통 라인 17: 반도체층
23: 데이터 라인 25: 소오스 전극
27: 드레인 전극 30: 박막 트랜지스터
32: 드레인 콘택홀 33: 공통 콘택홀
36: 화소 전극 36a, 36b, 36c, 36d, 36e: 화소 전극 바
37a, 37b: 수평 화소 전극 38: 연결 전극
39: 공통 전극 41, 44: 절곡 영역1: substrate 3: gate line
4a: Conductive pattern 5a: Metal pattern
6: gate electrode 9: common plate
12: common line 17: semiconductor layer
23: Data line 25: Source electrode
27: drain electrode 30: thin film transistor
32: drain contact hole 33: common contact hole
36: pixel electrodes 36a, 36b, 36c, 36d, 36e: pixel electrode bars
37a, 37b: horizontal pixel electrode 38: connection electrode
39: common electrode 41, 44: bent region

Claims (17)

복수의 화소 영역 각각에 배치된 복수의 공통 플레이트;
상기 복수의 공통 플레이트 상에 배치되고, 각각이 복수의 화소 전극 바를 포함하는 복수의 화소 전극; 및
상기 복수의 화소 전극과 동일층에서 상기 복수의 화소 영역 간의 경계에 배치된 복수의 공통 전극을 포함하고,
상기 복수의 화소 전극 각각이 상기 복수의 공통 전극 중 서로 이웃한 2개의공통 전극 사이에 배치되어, 상기 공통 전극은 상기 복수의 화소 전극 바 중 최외곽 화소 전극 바와 서로 이웃하고,
상기 최외곽 화소 전극 바는 상기 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는 액정 표시장치.A plurality of common plates disposed in each of the plurality of pixel regions;
A plurality of pixel electrodes arranged on the plurality of common plates, each pixel electrode including a plurality of pixel electrode bars; And
And a plurality of common electrodes arranged at a boundary between the plurality of pixel regions in the same layer as the plurality of pixel electrodes,
Each of the plurality of pixel electrodes is disposed between two common electrodes adjacent to each other among the plurality of common electrodes, the common electrode is adjacent to an outermost pixel electrode bar among the plurality of pixel electrodes,
Wherein the outermost pixel electrode bar has a width at least greater than a width of each pixel electrode bar excluding the outermost pixel electrode bar. 제1항에 있어서,
상기 복수의 화소 영역을 정의하는 복수의 게이트 라인 및 복수의 데이터 라인을 더 포함하고,
상기 복수의 공통 전극은 상기 복수의 데이터 라인과 중첩되는 액정표시장치.The method according to claim 1,
Further comprising a plurality of gate lines and a plurality of data lines defining the plurality of pixel regions,
And the plurality of common electrodes overlap the plurality of data lines. 제2항에 있어서,
상기 최외곽 화소 전극 바는 상기 나머지 화소 전극 바의 각 폭의 1.7배 내지 2.3배의 폭을 갖는 액정표시장치.3. The method of claim 2,
Wherein the outermost pixel electrode bar has a width of 1.7 to 2.3 times the width of the remaining pixel electrode bar. 제2항에 있어서,
상기 최외곽 화소 전극 바는 상기 나머지 화소 전극 바의 각 폭의 1.8배를 갖는 액정표시장치.3. The method of claim 2,
And the outermost pixel electrode bar has a width of 1.8 times the width of the remaining pixel electrode bar. 제3항에 있어서,
상기 최외곽 화소 전극 바는 4㎛ 내지 6㎛의 폭을 갖는 액정표시장치.The method of claim 3,
Wherein the outermost pixel electrode bar has a width of 4 占 퐉 to 6 占 퐉. 제2항에 있어서,
상기 복수의 공통 플레이트와 면접촉하고 상기 복수의 공통 전극과 연결되는 복수의 공통 라인을 더 포함하는 액정표시장치.3. The method of claim 2,
And a plurality of common lines which are in surface contact with the plurality of common plates and are connected to the plurality of common electrodes. 제6항에 있어서,
상기 복수의 게이트 라인은 도전 패턴과 금속 패턴을 포함하는 액정표시장치.The method according to claim 6,
Wherein the plurality of gate lines include a conductive pattern and a metal pattern. 제7항에 있어서,
상기 복수의 공통 플레이트는 상기 도전 패턴과 동일층에 형성되는 액정표시장치.8. The method of claim 7,
Wherein the plurality of common plates are formed in the same layer as the conductive pattern. 제1항에 있어서,
상기 복수의 화소 전극 바와 상기 복수의 공통 전극은 상기 복수의 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선의 제2 절곡 영역에서 절곡되는 액정표시장치. The method according to claim 1,
Wherein the plurality of pixel electrode bars and the plurality of common electrodes are bent in a first bending region adjacent to a reference line in the middle of the plurality of pixel regions and in a second bending region of the reference line. 제9항에 있어서,
상기 복수의 화소 전극 바 및 상기 복수의 공통 전극 각각은 상기 기준선에 의해 구분된 상기 복수의 화소 영역의 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 기울어지도록 형성되는 액정표시장치.10. The method of claim 9,
Wherein the plurality of pixel electrode bars and the plurality of common electrodes are formed to be symmetrically tilted with respect to each other in a first domain region and a second domain region of the plurality of pixel regions separated by the reference line. 제10항에 있어서,
상기 제1 절곡 영역에서 액정 배향 방향과 상기 복수의 화소 전극 바 및 상기 복수의 공통 전극 각각의 사이의 각도를 제1 절곡 각도(θ1)로 정의하고,
상기 제2 절곡 영역에서 액정 배향 방향과 상기 복수의 화소 전극 바 및 상기 복수의 공통 전극 각각의 사이의 각도를 제2 절곡 각도(θ2)로 정의하고,
상기 제2 절곡 각도(θ2)는 상기 제1 절곡 각도(θ1)보다 큰 액정표시장치.11. The method of claim 10,
The liquid crystal alignment direction in the first bending region and the angle between the plurality of pixel electrode bars and the plurality of common electrodes are defined as a first bending angle? 1 ,
The liquid crystal alignment direction in the second bending region and the angle between the plurality of pixel electrode bars and each of the plurality of common electrodes are defined as a second bending angle? 2 ,
And the second bending angle? 2 is larger than the first bending angle? 1 . 제11항에 있어서,
상기 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 갖는 액정표시장치.12. The method of claim 11,
Wherein the first bending angle (? 1 ) has a range of 10 to 15 degrees. 복수의 화소 영역을 정의하는 복수의 게이트 라인 및 복수의 데이터 라인;
상기 복수의 화소 영역 각각에서 상기 복수의 게이트 라인과 동일 층에 배치된 복수의 공통 플레이트;
상기 복수의 공통 플레이트 상에 각각 배치된 복수의 화소 전극 바; 및
상기 복수의 화소 영역 간의 경계에 배치되는 복수의 공통 전극을 포함하고,
상기 복수의 화소 전극 바와 상기 복수의 공통 전극은 상기 복수의 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선 상의 제2 절곡 영역에서 절곡되고,
상기 복수의 화소 전극 바는 상기 복수의 화소 전극 바의 최외곽에서 상기 복수의 공통 전극에 이웃하는 제1 화소 전극 바 및 상기 복수의 화소 전극 바 중 상기 제1 화소 전극 바를 제외한 제2 화소 전극 바를 포함하고,
상기 제1 화소 전극 바는 상기 제2 화소 전극 바보다 적어도 큰 폭을 갖는 액정표시장치.A plurality of gate lines and a plurality of data lines defining a plurality of pixel regions;
A plurality of common plates arranged in the same layer as the plurality of gate lines in each of the plurality of pixel regions;
A plurality of pixel electrode bars disposed on the plurality of common plates; And
And a plurality of common electrodes disposed at a boundary between the plurality of pixel regions,
The plurality of pixel electrode bars and the plurality of common electrodes are bent in a first bending region adjacent to a reference line in the middle of the plurality of pixel regions and a second bending region on the reference line,
Wherein the plurality of pixel electrode bars include a first pixel electrode bar neighboring the plurality of common electrodes at the outermost portion of the plurality of pixel electrode bars and a second pixel electrode bar excluding the first pixel electrode bar among the plurality of pixel electrode bars Including,
Wherein the first pixel electrode bar has at least a greater width than the second pixel electrode bar. 제13항에 있어서,
상기 제1 화소 전극 바는 상기 제2 화소 전극 바의 각 폭의 1.7배 내지 2.3배의 폭을 갖는 액정표시장치.14. The method of claim 13,
Wherein the first pixel electrode bar has a width of 1.7 to 2.3 times the width of the second pixel electrode bar. 제13항에 있어서,
상기 제1 화소 전극 바는 4㎛ 내지 6㎛의 폭을 갖는 액정표시장치.14. The method of claim 13,
Wherein the first pixel electrode bar has a width of 4 占 퐉 to 6 占 퐉. 제13항 또는 제14항에 있어서,
상기 제1 절곡 영역에서 액정의 배향 방향과 상기 복수의 화소 전극 바 및 상기 공통 전극 사이는 제1 절곡 각도(θ1)를 이루고,
상기 제2 절곡 영역에서 액정의 배향 방향과 상기 복수의 화소 전극 바 및 상기 공통 전극 사이는 제2 절곡 각도(θ2)를 이루며,
상기 제2 절곡 각도(θ2)는 상기 제1 절곡 각도(θ1)보다 큰 액정표시장치.The method according to claim 13 or 14,
A first folding angle? 1 between the alignment direction of the liquid crystal in the first bending region and the plurality of pixel electrode bars and the common electrode,
A second bending angle? 2 between the alignment direction of the liquid crystal in the second bending region and the plurality of pixel electrode bars and the common electrode,
And the second bending angle? 2 is larger than the first bending angle? 1 . 제16항에 있어서,
상기 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 갖는 액정표시장치.17. The method of claim 16,
Wherein the first bending angle (? 1 ) has a range of 10 to 15 degrees.
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