KR101874008B1 - 초광대역(ｕｗｂ) 펄스 생성 방법 및 장치 - Google Patents

Abstract

본 발명은 연속된 기초펄스를 포함하는 UWB 파형을 생성하는 방법에 관한 것으로서, 실질적으로 동일한 진폭과 설정값 펄스폭에 상응하는 펄스폭을 가지며 두 펄스 열의 하나 및 다른 하나에 교번적으로 나타나는 기초펄스(e1, e2, ...)의 열을 포함하는, 적어도 두 개의 펄스 신호(E1, E2)를 생성; 각 기초펄스에 대해서, 그리고 펄스 신호에 기초펄스가 발현되는 동안에, 기초펄스의 진폭 설정값(Va1, Va2, ...)을 제공하는 진폭 신호(V1, V2)를 각 펄스 신호에 대해서 생성; 진폭 신호들 중 하나에 의해 제공되는, 기초 펄스의 진폭 설정값에 따라 증폭되며 '+' 및 '-'를 교번하는 증폭된 각 기초펄스를 연속적으로 포함하는 파형(들)을 취득하기 위해 펄스 신호와 진폭 신호를 결합하는 것을 포함한다.

Description

초광대역(ＵＷＢ) 펄스 생성 방법 및 장치{METHOD AND DEVICE FOR GENERATING ULTRA WIDE BAND PULSES(UWB)}

본 발명은 초광대역 펄스 생성기에 관한 것이다. 본 발명은 특히 무선 통신에 적용되지만, 이에 국한되는 것은 아니다.

무선 통신의 수요 증가로 인해, 초광대역(UWB: ultra wide band) 전송에 새로운 주파수 대역들이 할당되었다. 이들 주파수 대역의 폭은, 송신기 및 수신기 구성을 단순화시키는 것이 가능한 펄스 기반 전송(transmission by pulse) 기술을 구현가능하도록 설정된다. 사실상, 기존의 무선 통신에 반해, 펄스 기반 전송은 전력 소비와 집적회로 면적의 측면에서 요구되는 주파수 합성 및 신호 혼합 기능을 필요로 하지 않는다. 그러나, 다른 통신 시스템과의 혼선을 피하기 위해 전력 스펙트럼 밀도(DSP: power spectral depownsity)에 대한 제약이 정해져 있다. 특히, 전송 규제에 관한 국가 위원회(미국의 FCC(연방 통신 위원회)와 유럽의 ETSI(유럽 전기통신 표준 협회))는 무선주파수 펄스 기반 전송(UWB-IR)에 전력 스펙트럼 밀도 마스크(mask)의 사용을 강제하고 있는바, 이는, 전송 펄스의 형태 정형을 요하는데, 이는 구현하기가 특히 섬세하다.

이러한 목적을 위해, 수동 회로 및 트랜스포머(참조: 참고문헌 [1], [2], [3]), 또는 정형용 아날로그 필터(참조: 참고문헌 [4]), 또는 SRD(step recovery diode, 단계 복귀 다이오드)(참조: 참고문헌 [5])를 사용하여 초광대역 펄스 생성기를 구성하는 것이 공지되어 있다. 그러나, 이들 회로와 구성요소들은 높은 집적율을 방해하는 결점이 있는데, 그 이유는, 특히 인덕턴스가 존재하기 때문이며, 또는, 특히 SRD 다이오드가 있음으로 해서 저렴한 표준 CMOS 기술로 제작할 수 없기 때문이다. 이들 기술은 또한, 융통성이 없는 미리 정해놓은 펄스 형태만을 생성한다는 결점을 갖고 있다.

가변적인 펄스를 생성하는 방법도 또한 있다. 이를 위해서 기저 대역(baseband)에서 만들어진 다양한 펄스들을 다양한 주파수 대역으로 변환하기 위하여 국부 발진기(local oscillator)와 혼합기(mixer)를 사용하는 것이 공지되어 있다(참조: 참고문헌 [6], [7]). 그러나 이 기술은 누설(leak)을 일으키며 생성된 펄스의 진폭이 제한된다. 또한, 펄스에 의해 소비되는 전기 에너지가 펄스 진폭에 비해 상대적으로 높다.

완전 디지털식 펄스 생성기를 제작하는 것에 대해서도 제안된 바 있다(참조: 참고문헌 [8], [9], [10]). 그러나 이러한 방식은 주파수 및 진폭의 제한을 일으키는데, 이는 회로의 신속성에 의존한다. 현재의 가장 우수한 집적회로의 성능을 감안할 때, 이 방식은 5GHz 이상에서 충분한 진폭(> 1V)의 펄스를 생성하는 데에는 고려할 수 없다.

이러한 맥락에서, 에너지 탐지를 기반으로 하여 저렴한 비용의 시스템에서 사용할 수 있는 큰 진폭의 펄스를 생성할 수 있으면서도, 전기 소모량이 적으며 가능한 한 작은 크기의 펄스 생성기를 제작하는 것이 바람직하다. 이 펄스 생성기는 다양한 주파수 대역에서 동작하고 다양한 응용에 적용될 수 있는 것이 또한 바람직하다. 이를 위해, 펄스 생성기는, 500MHz 내지 수 GHz의 주파수 대역에서 그리고 수백 MHz의 반복성으로, 매우 넓은 범위의 형태 및 진폭 범위에 있는 펄스를 합성할 수 있는 것이 좋다. 비용상의 이유로, 펄스 생성기를 표준 CMOS 기술을 써서 만들 수 있는 것이 또한 바람직하다.

신호 송신 및 수신 회로의 제작 조건의 변동과 아울러 이들 회로의 전원 전압 및 온도 변화(통칭 "PVT 변동(process, voltage, temperature variations)")에 관계된 이들 회로의 동작 편차를 보상하기 위하여, 생성된 펄스의 형태 정형을 할 수 있는 것이 또한 바람직하다. 기존의 시스템에서는 펄스 정형의 프로그램을 다시 짜는 것이 가능하지 않은데, 그 이유는 특히 순수 수동 회로를 사용하기 때문이다.

본 발명의 실시예들은 연속된 기초펄스들을 포함하는 UWB 파형을 생성하는 방법에 관한 것으로서, 실질적으로 동일한 진폭과 설정값 펄스폭에 상응하는 펄스폭을 가지며 두 펄스 열의 하나 및 다른 하나에 교번적으로 나타나는 기초펄스(e1, e2, ...)의 열을 포함하는, 적어도 두 개의 펄스 신호(E1, E2)를 생성; 각 기초펄스에 대해서, 그리고 펄스 신호에 기초펄스가 발현되는 동안에, 기초펄스의 진폭 설정값(Va1, Va2, ...)을 제공하는 진폭 신호(V1, V2)를 각 펄스 신호에 대해서 생성; 진폭 신호들 중 하나에 의해 제공되는, 기초 펄스의 진폭 설정값에 따라 증폭되며 '+' 및 '-'를 교번하는 증폭된 각 기초펄스를 연속적으로 포함하는 파형을 취득하기 위해 펄스 신호와 진폭 신호를 결합하는 것을 포함한다.

일 실시예에 따르면, 기초펄스는, 설정값 펄스폭(VN)에 상응하는 값으로 그 주기가 조절될 수 있는 신호(Cmd+, Cmd-)를 출력하는 발진기(OSC)에 의해 생성된다.

일 실시예에 따르면, 기초펄스는, 적어도 제1 펄스 신호(E1)와 이에 해당되는 진폭 신호(V1)를 받는 제1분지(B1)와, 적어도 제2 펄스 신호(E2)와 이에 해당되는 진폭 신호(V2)를 받는 제2분지(B2)를 포함하는 H-브릿지 회로(ADD5)에서 증폭 및 결합된다.

일 실시예에 따르면, 펄스 신호(E1, E2)는, 분지에 직렬로 장착된 적어도 두 개의 트랜지스터(M10, TG12, TG13, TG22, TG23)의 게이트 단자를 통해 H-브릿지 회로(ADD5)의 분지(B1, B2)로 도입된다.

일 실시예에 따르면, 진폭 신호(V1, V2) 중 하나는, 분지에 직렬로 장착된 적어도 두 개의 트랜지스터(M10, TG12, TG13, TG22, TG23)의 게이트 단자를 통해 H-브릿지 회로(ADD5)의 분지(B1, B2)로 도입된다.

일 실시예에 따르면, 상기 생성 방법은 '+' 극성의 파형을 생성하고 '-' 극성의 파형을 생성하되, 상기 '-' 극성의 파형은 '+' 극성의 파형과 동일한 수의 기초펄스를 포함하고, 파형들 중 한 파형의 각 기초펄스는 다른 파형의 같은 열에 있는 기초펄스와 동일한 진폭에 반대 극성을 갖는다.

일 실시예에 따르면, 기초펄스는 H-브릿지 회로(ADD5)에서 증폭 및 결합되되, '+' 극성의 파형은 두 펄스 신호(E1, E2) 중 제1신호를 H-브릿지 회로의 홀수 분지에 도입하고 제2신호를 H-브릿지 회로의 짝수 분지에 도입함으로써 생성되고, '-' 극성의 파형은 제1 펄스 신호(E1)를 H-브릿지 회로의 짝수 분지에 도입하고 제2 펄스 신호(E2)를 H-브릿지 회로의 홀수 분지에 도입함으로써 생성된다.

또한, 본 발명의 실시예들은 2진 데이터를 전송하는 방법에 관한 것으로서, 0 또는 1의 2진 데이터를 전송할지 여부에 따라 '+' 또는 '-' 극성의 파형을 생성하고, 생성된 파형을 송출하되, '-' 극성의 파형은 '+' 극성의 파형과 동일한 개수의 기초펄스를 가지며, 파형들 중 한 파형의 각 기초펄스는 다른 파형의 같은 열에 있는 기초펄스와 진폭이 같고 극성이 반대이고, 파형의 생성은 상기 실시예에 따른 생성 방법에 따라 수행된다.

일 실시예에 따르면, 상기 전송 방법에는, 교정메시지의 전송 단계를 수 개 포함하는 교정 절차가 포함되는데, 각 교정메시지 전송 단계는, 파형 식별자에 의해 식별되며 해당 파형의 기초펄스의 진폭 및/또는 펄스폭에 대해 구별되는 파형을 생성; 이 파형을 사용하여, 파형 식별자를 포함하는 교정 메시지를 송출; 교정 메시지를 수신하고 수신된 교정 메시지로부터 전송 품질 측정값을 결정; 최종 단계로서, 교정 메시지를 전송하는 데 사용된 파형들 중에서 한 파형을, 수신된 전송 품질 측정값의 함수로서 선택하는 것을 포함한다.

또한, 본 발명의 실시예들은, 상기 본 발명의 실시예에 따른 생성 방법을 구현하기 위해 구성된 펄스 생성기를 포함하는 UWB 파형 생성기에 관한 것이다.

일 실시예에 따르면, 생성기는 설정값 펄스폭의 함수로서 제어되는 주파수의 출력 신호(Cmd+, Cmd-)를 출력하고 기초펄스의 펄스폭을 정의하는 발진기(OSC)를 포함한다.

일 실시예에 따르면, 가산기(ADD5)는, 적어도 제1 펄스 신호(E1)와 제1 펄스 신호의 진폭 신호(V1)를 받는 제1분지(B1)와, 적어도 제2 펄스 신호(E2)와 제2 펄스 신호의 진폭 신호(V2)를 받는 제2분지(B2)를 포함하는 H-브릿지 회로를 포함한다.

일 실시예에 따르면, 가산기(ADD5)의 각 분지(B1, B2)는, 분지에 직렬로 장착되고, 증폭 및 결합하고자 하는 기초펄스(E1, E2)를 그 게이트 단자에서 받는 적어도 두 개의 트랜지스터(M10, TG12, TG13, TG22, TG23)를 포함한다.

일 실시예에 따르면, 가산기(ADD5)의 각 분지(B1, B2)는, 분지에 직렬로 장착되고, 진폭 신호(V1, V2) 중 하나를 그 게이트 단자에서 받는 적어도 두 개의 트랜지스터(M10, TG11, TG14, TG21, TG24)를 포함한다.

또한, 본 발명의 실시예들은 상기 본 발명의 실시예에 따른 파형 생성기를 포함하는 송신기에 관한 것이다.

이하, 본 발명의 실시예들에 대해서 다음과 같은 부속 도면에 관련해서(그러나 이에 국한되는 것은 아님) 설명하기로 한다.
도 1a 및 1b는 기초펄스로 분할된 파형을 나타낸다.
도 2는 일 실시예에 따른 파형 생성기의 개략도이다.
도 2a는 파형 생성기에 의해 생성된 파형의 크로노그램(chronogram)이다.
도 3은 일 실시예에 따른, 파형 생성기의 기초펄스 생성 회로의 전기적 도면이다.
도 4는 일 실시예에 따른, 파형 생성기의 신호 가산 회로의 전기적 도면이다.
도 5는 파형 생성기의 제어워드의 구조를 간략히 나타내는 도면이다.
도 6 내지 도8은 일 실시예에 따른, 기초펄스 생성기 회로의 전기적 도면이다.
도 9a 내지 도 9d는 기초펄스 생성기의 회로의 다양한 동작 상태를 나타내는 크로노그램이다.
도 10a, 10b, 11a 및 11b는 파형 생성기의 동작을 나타내는 곡선이다.
도 12 내지 도 14는 다른 실시예에 따른, 파형 생성기의 신호 가산 회로의 전기적 도면이다.
도 15a 내지 도 15d는 파형 생성기의 동작을 보여주는 크로노그램이다.
도 16은 다른 실시예에 따른, 파형 생성기의 기초펄스 생성 회로의 전기적 도면이다.
도 17은 다른 실시예에 따른 파형 생성기의 개략도이다.
도 17a는 도 17의 파형 생성기에 의해 생성된 파형의 크로노그램이다.
도 18 내지 도 20은 도 17의 파형 생성기의 일 실시예에 따른 회로의 전기적 도면이다.
도 21은 도 17의 파형 생성기의 제어워드의 구조를 개략적으로 나타내는 도면이다.
도 22a 내지 도 22e는 도 17의 파형 생성기의 동작을 보여주는 곡선이다.
도 23과 24는 도 17의 파형 생성기의 다른 실시예에 따른 회로의 전기적 도면 이다.
도 25는 일 실시예에 따른, 파형 생성기의 교정 회로이다.
도 26은 파형 생성기를 구현하는 데이터 전송 시스템이다.

파형 s(t)를, 아래의 [수학식 1]에 따라, 펄스폭(또는 duration) di 및 진폭(amplitude) gi(i는 1 내지 N)인 일련의 N개의 기초펄스(elementary pulse) ei(t)로 분할할 수 있다 .

도 1a는 대역폭 베셀(Bessel) 필터의 6~10GHz 사이의 임펄스 응답에 해당되는 파형 s(t)를 나타낸다. 파형 s(t)의 각 기초펄스 i의 진폭 gi 및 펄스폭 di의 값을 [표 1]에 모아 놓았다.

i	1	2	3	4	5	6
gi	0.35	-0.8	1	-0.75	0.37	-0.12
di	42	48	64	70	80	91

도 1b는 가우스 펄스(Gaussian pulse)의 제5차 미분에 해당하는 파형 s'(t)를 나타낸다. 파형 s'(t)의 각 기초펄스 i의 진폭 gi 및 펄스폭 di의 값을 [표 2]에 모아 놓았다.

i	1	2	3	4	5	6
gi	0.06	-0.43	1	-1	0.43	-0.06
di	85	76	68	68	76	85

도 2는 일 실시예에 따른 파형 생성기 PGN을 도시한다. 파형을 기초펄스로 분할한다는 원리에 따라, 파형 생성기 PGN은, N개의 펄스폭 설정값(setpoint) 신호 입력단 Ve1, Ve2, … VeN과 트리거 입력단 Vdec와 기초펄스 e1, e2, … eN을 연속적으로 출력하는 N개의 기초펄스 출력단 O1, O2, O3, EN을 포함하는, 기초펄스 생성기 EPG를 포함한다. 각 기초펄스 출력단은 증폭기 G1, G2, … GN에 연결된다. 각 증폭기 Gi의 출력단은 가산기 ADD의 입력단에 연결된다. 가산기 ADD는 출력 신호 s(t)를 예컨대 안테나 AT로 출력한다. 각 신호 Ve1… VeN은 기초펄스 e1… eN 중 하나의 목표점(설정값) 펄스폭을 정의한다. 생성기 EPG에서 출력되는 각 기초펄스 ei는, 이전 출력단에서 나온 기초펄스 ei-1보다 해당 펄스폭만큼 지연된다. 즉, 시간 t0에서 생성기 EPG는 펄스폭 t1 - t0의 제1펄스 e1(t)를 제1출력단 O1에서 출력한다. 시간 t1에서 생성기 EPG는 제1펄스 e1(t)에 대해서 t1-t0 만큼 지연된 제2펄스 e2(t - t1 + t0)를 제2출력단 O2에서 출력한다. 시간 ti에서 생성기 EPG는 이전 펄스 ei에 대해 ti - ti-1 만큼 지연되고 펄스 e1(t)에 대해서는 ti - t0 만큼 지연된 펄스 ei+1(t - ti + t0)를 출력단 Oi+1에서 출력한다.

그 다음, 각 기초펄스 ei는, 증폭기에 입력으로서 출력되는 진폭 설정값 신호 Vai로 정해지는 이득(gain)을 갖는 증폭기 Gi에 의해 증폭된다. 설정값 신호 Va1...VaN은, 생성하고자 하는 기초펄스의 극성, 즉, '+' 또는 '-' 에 따라 '+'이거나 '-'일 수 있다. 증폭기 Gi의 출력 신호 AEi는 가산기 ADD의 입력단으로 출력된다.

생성기 EPG에 의해 출력되는 기초펄스는 모두 동일한 부호('+' 또는 '-')이거나, '+'와 '-'가 교번될 수 있음을 알아야 한다.

도 2a는 가산기 ADD의 출력단에서 얻은 신호 s(t)의 파형도이다. 가산기 ADD가 만든 기초펄스들 ei(t)를 결합하여, 증폭된 기초펄스들 AEi가 서로 뒤따르는 연속 신호가 형성된다. 신호 s(t)를 구성하는 기초펄스들 AEi는 연속적인 성분없이도 '+'와 '-'를 교번하여 대역통과 파형을 생성할 수 있다.

도 3은 기초펄스 생성기 EPG의 실시예를 나타낸다. 생성기 EPG는, 전압으로 제어되는 가변 지연열 VCDL, 논리 게이트 AG1, ...AGi, ...AG2n, 그리고 출력 버퍼 BF1, … BFi, … BF2n을 포함한다. 지연열 VCDL에는, 직렬로 장착되는 지연단위 DL1, … DLi, … DL2n이 포함된다. 각 지연단위 DLi는 펄스폭 설정값 신호 Vei중 하나를 받게 된다. 지연열 VCDL의 제1단위 DL1은 트리거 신호 Vdec를 받는데, 이는 지연열 VCDL의 다른 단위 DLi로 전파된다. 각 지연단위 DLi(i는 1 내지 2n-1)는 게이트 AGi의 입력단 D와 다른 게이트 AGi+1의 입력단 C로 신호 Ai를 출력한다. 지연단위 DL2n은 게이트 AG2n로만 신호 A2n을 출력한다. 각 게이트 AGi(i는 1 내지 2n) 지연열 VCDL의 두 인접한 지연단위 DLi-1, DL1의 출력 신호 Ai-1, Ai를 결합하여, 지연단위 DLi에 의한 지연값과 동일한 펄스폭의 디지털 기초펄스 Si를 형성한다. 여기서 신호 A0는 신호 Vdec와 동일하다. 각 게이트 AGi는 버퍼 BFi의 입력단에 연결되는 출력단 Si를 포함한다. 각 차동형(differential type) 버퍼 BFi는 두 신호 Ei, Epi를 가산기 ADD로 출력하는 두 개의 상보 출력단(complementary output)을 포함하는데, 이때 신호 Epi는 회로의 전원 전압에서 신호 Ei를 뺀 것과 같다.

또한, 지연열 VCDL의 각 지연단위 DLi는, 사용되지 않는 경우에, 특히 전력 소모를 줄이기 위해, 해당 지연단위를 금지시킬 수 있는 금지신호 Vdi를 받을 수 있다. 각 게이트 AGi는, 연이어 있는 두 파형의 단(edge)이 결합되어 기초펄스가 되도록 하는 AND 게이트나 그 밖의 논리 게이트일 수 있다. 각 버퍼 BFi는 게이트 AGi를 구성하고 있는 작고 빠른 트랜지스터들의 크기와, 가산기 ADD의 전송게이트의 더 큰 트랜지스터들(최대 약 1000배가 더 큼)의 크기 간의 정합을 위하여 직렬 연결된 수 개의 인버터를 포함할 수 있는데, 이로써, 버퍼 출력단에서 가산기의 전송게이트를 제어하기에 충분한 전류를 얻게 된다.

도 4는 본 발명에 따른 가산기 ADD1을 나타낸다. 도 4에서, 가산기 ADD1은 2n개의 기초펄스를 출력하는 N=2n개의 분지(branch)를 갖는 H-브릿지를 이루고 있다. 가산기 ADD1은 가산기의 출력단 S+ 에 연결되는 n개의 분지와 출력단 S- 에 연결되는 n개의 분지를 포함한다. 따라서 가산기 ADD1은 병렬로 장착되는 n개의 전송게이트 TGN1~TGN2n, TGP1~TGP2n으로 이루어지는 4개의 그룹을 포함하게 된다. 여기서 각 게이트는 P채널 MOS 트랜지스터 P1에 병렬로 연결된 N채널 MOS 트랜지스터 M1을 포함한다. 제1그룹은, 일측에서 진폭 설정값 전압 Va1~Va2n-1을 각각 수신하며 다른 측은 가산기 ADD1의 출력단 S+ 에 연결되는, 홀수열 게이트 TGN1~TGN2n-1을 포함한다. 이 게이트 TGN1~TGN2n-1의 각 트랜지스터 M1의 게이트 단자는 각각, 생성기 EPG에서 오는 홀수열 신호 E1~E2n-1중 하나를 받는다. 홀수열 게이트 TGN1~TGN2n-1의 각 트랜지스터 P1의 게이트 단자는 각각 생성기 EPG에서 오는 홀수열 신호 Ep1~Ep2n-1중 하나를 받게된다. 제2그룹은 그 일측이 출력단 S+ 에 연결되고 다른 측은 접지에 연결되는 짝수열의 전송게이트 TGP2~TGP2n을 포함한다. 짝수열의 게이트 TGP2~TGP2n의 각 트랜지스터 M1의 게이트 단자는 각각, 생성기 EPG에서 오는 짝수열 신호 E2~E2n을 받는다. 짝수열 게이트 TGP2~TGP2n의 각 트랜지스터 P1의 게이트 단자는 각각, 짝수열 신호 Ep2~Ep2n을 받는다. 제3그룹은, 그 일측에서 짝수열의 진폭 설정값 전압 Va2~Va2n을 받고, 다른 측은 가산기 ADD1의 출력단 S- 에 연결되는 짝수열의 게이트 TGN2~TGN2n을 포함한다. 게이트 TGN2~TGN2n의 각 트랜지스터 M1의 게이트 단자는 각각, 생성기 EPG에서 오는 짝수열 신호 E2~E2n을 받는다. 게이트 TGN2~TGN2n의 각 트랜지스터 P1의 게이트 단자는 각각, 생성기 EPG에서 오는 짝수열 신호 Ep2~Ep2n을 받는다. 제4그룹은, 그 일측은 출력단 S- 에 연결되고 다른 측은 접지에 연결되는 홀수열 게이트 TGP1~TGP2n-1을 포함한다. 홀수열 게이트 TGP1~TGP2n-1의 각 트랜지스터 M1의 게이트 단자는 각각, 생성기 EPG에서 오는 홀수열 신호 E1~E2n-1을 받는다. 홀수열의 게이트 TGP1~TGP2n-1의 트랜지스터 P1의 게이트 단자는 각각, 생성기 EPG에서 오는 홀수열의 신호 Ep1~Ep2n-1을 받는다. 가산기 ADD1의 출력단 S+, S- 는 안테나 AT를 구성하는 부하 LD에 연결된다. 따라서 가산기의 i번째 분지(i는 1 내지 2n)는 신호 Ei와 그 상보 신호 Eip에 의해 제어되며, 여기를 지나가는 신호는 진폭 설정값 전압 Vai의 함수로서 증폭된다.

기초펄스가 신호 E2i-1 및 Ep2i-1(i는 0 내지 n)에 나타나면, 분지 B2i-1의 게이트 TGN2i-1과 TGP2i-1이 도통되고 전압 Va2i-1에 비례하는 전류 i+(t)가 단자 S+ 에서 단자 S- 로 안테나 AT의 부하 LD를 지나가게 되어, 설정값 전압 Va2i-1에 비례하거나 실질적으로 동일한 진폭의 기초펄스를 형성한다. 그런 다음, 기초펄스가 신호 E2i 및 Ep2i(i는 1 내지 n)에 나타나면, 분지 B2i의 게이트 TGN2i와 TGP2i가 도통되어 전압 Va2i에 비례하며 상기 전류 i+(t)와 반대 극성인 전류 i-(t)가 단자 S- 에서 단자 S+ 로 부하 LD를 지나가게 되어, 설정값 전압 Va2i에 비례하거나 실질적으로 동일한 진폭을 갖지만 그 이전 기초펄스와는 반대 극성을 갖는 기초펄스를 형성한다. 이와 같이 하여 '+'극과 '-'극이 교번하는 기초펄스는 파형 s(t)에서 서로 잇따르게 된다. 신호 s(t)의 각 기초펄스는, 생성기 EPG에 의해 생성되는 해당 기초펄스의 펄스폭을 갖는다. 이러한 기초펄스의 결합의 결과로서 형성되는 파형은, 즉, 아래 식과 같은 조건이 맞는 경우에는 연속 성분이 없는 대역통과 스펙트럼을 갖는다.

그러므로 좀전에 전에 설명한 가산기 ADD1은, 다른 기초펄스의 증폭 이득과 다를 수 있는 이득을 갖는, 생성기 EPG에 의해 생성된 각 기초펄스의 가중 기능(증폭)과, 파형 s(t)를 구성하기 위한 이들 기초 펄스들의 결합 기능 모두를 수행한다.

도 5는 생성기 PGN의 제어 데이터 구조도이다. 도 5에서, 데이터 구조는, 파형 s(t)를 구성하는 각 기초펄스의 진폭을 지정하는 진폭 설정값 전압 Vai의 디지털 값에 해당되는 2n개의 워드 Mai와, 이들 기초펄스의 폭을 지정하는 펄스폭 설정값 전압의 디지털 값에 해당되는 2n개의 워드 VNi와, 지연단위 DLi의 각 금지 전압 Vdi의 존재 또는 부존재를 지정하는 2n개의 비트 Di를 포함한다. 그 다음에, 생성기 PGN은 이들 워드를 전압 Va1..Va2n, Ve1..Ve2n, Vd1..Vd2n으로 변환하는 디지털-아날로그 변환기를 포함할 수 있다.

도 6은 지연열 VCDL의 지연단위 DLi의 실시예를 나타낸다. 각 지연단위 DLi는 직렬 연결된 두 개의 인버터 I1, I2와 인버터 버퍼 BFF1을 포함한다. 인버터 I1의 입력단은 지연단위 DLi의 입력단 IP1에 연결되는데, 이는 신호 Vdec를 수신하거나 지연열 VCDL의 이전 지연단위 DLi-1에 연결되도록 제공된 것이다. 인버터 I1의 출력단은 버퍼 BFF2의 입력단과 인버터 I2의 입력단에 연결된다. 인버터 I2의 출력단은 버퍼 BFF1의 입력단 및 지연단위 DLi의 출력단 IP2에 연결되는데, 이는 지연열 VCDL의 다음 지연단위 DLi+1과의 연결을 위해 제공된 것이다. 버퍼 BFF1의 출력단은 지연단위 DLi의 출력 신호 Ai를 출력한다. 따라서, 지연단위 DLi는, 입력단 IP1에 인가된 신호를, 인버터 I1, I2에 의해 축적된 지연에 상응하는 펄스폭 만큼 지연시켜서 그 출력단 IP2에서 출력하는 것이다.

버퍼 BFF1과 동일한 버퍼 BFF2를 두 인버터 I1, I2의 부하를 균형맞추기 위하여 구비할 수 있다. 두 인버터 I1, I2에는 또한, 신호 Vdi의 입력단과 신호 Vei의 입력단 사이에서 전력이 출력된다. 따라서 금지 전압 Vdi가 전압 Vdd와 동일한 경우, 지연단위 DLi에는 전원이 출력되지 않고 따라서 동작하지 않게 된다.

도 7은 인버터 I1, I2의 예시적 실시예를 도시한다. 각 인버터는 두 개의 N채널 MOS 트랜지스터 M4, M5와, P채널 MOS 트랜지스터와, 커패시터 C1을 포함한다. 트랜지스터 P4와 M4는 신호 입력단 Vdi와 접지 사이에 직렬로 연결되어 있다. 두 트랜지스터 P4, M4의 게이트 단자는 인버터 I1, I2의 입력단에 연결되어 있다. 트랜지스터 P4, M4의 드레인 단자는 인버터 I1, I2의 출력단에 연결되고, 아울러, 트랜지스터 M5와 직렬로 연결된 커패시터 C1을 통해 접지에 연결된다. 트랜지스터 M5의 게이트 단자는 신호 Vei를 받는다. 따라서, 전압 Vei는 트랜지스터 M5와 커패시터 C1이 포함된 분지(branch)에서의 전류를 변조시켜서, 인버터 I1, I2에서의 신호의 전파 시간을 변화시킨다.

도 8은 게이트 AGi의 예시적 실시예를 나타낸다. 도 8에서, 각 게이트 AGi는 두 개의 P채널 MOS 트랜지스터 P2, P3과 두 개의 N채널 MOS 트랜지스터 M2, M3을 포함한다. 트랜지스터 P2와 M2는 회로의 전력공급원 Vdd 및 게이트 AGi의 입력단 D 사이에 직렬로 장착되어 있다. 트랜지스터 P2와 M2의 게이트 단자는 게이트 AGi의 입력단 C에 연결되어 있다. 트랜지스터 P2와 M2의 드레인 단자는 전력공급원 Vdd와 접지 사이에 직렬 연결되어 있는 트랜지스터 P3, M3의 게이트 단자에 연결되어 있다. 트랜지스터 P3과 M3의 드레인 단자는 게이트 AGi의 출력단 E에 연결되어 있다. 따라서 트랜지스터 P2와 M2는 논리 함수 '(역 C) OR D'를 실행하고, 트랜지스터 P3과 M3은 인버터를 구성한다. 따라서 게이트 AGi는 논리 함수 'AND C (역 D)'를 실행하여, 입력단 C에서 출력되는 신호(Ai-1)의 상승단(rising edge)과 게이트 AGi의 입력단 D에서 출력되는 신호(Ai)의 상승단 사이에서 폭 Tp의 기초펄스를 구성한다(도 9a의 크로노그램 참조).

도 9a 내지 도 9d의 신호 C, D, E의 크로노그램에 도시된 바와 같이, 기초펄스를 형성하기 위하여 이루어지는 단(edge)의 결합에 따라 다른 형태의 게이트 AGi를 구비할 수 있다. 따라서, 도 9a에서, 각 게이트 AGi는 신호 C의 상승단과 신호 D의 상승단 사이에서 펄스폭 Tp의 기초펄스를 형성한다. 이때 각 게이트 AGi는 논리 함수 'C AND (역 D)'를 수행한다. 도 9b에서, 각 게이트 AGi는 신호 C의 상승단과 신호 D의 하강단(falling edge) 사이에서 펄스폭 Tp의 기초펄스를 형성한다. 이때 각 게이트 AGi는 논리 함수 'C AND D'를 수행한다. 도 9c에서, 각 게이트 AGi는 신호 C의 하강단과 신호 D의 상승단 사이에서 기초펄스를 형성한다. 이때 각 게이트 AGi는 논리 함수 'C OR D'와 등가 함수인 논리 함수 '(역 C) AND (역 D)'를 수행한다. 도 9d의 예에서 각 게이트 AGi는 신호 C의 하강단과 신호 D의 하강단 사이에서 기초펄스를 형성한다. 이때 각 게이트 AGi는 논리 함수 '(역 C) AND D'를 수행한다.

도 10a, 10b, 11a, 11b는 파형 생성기의 동작을 보여주는 곡선이다. 도 10a는 생성기 PGN에 의해 생성 및 결합된 기초펄스에 의해 형성되는 파형 CV1을 시간의 함수로서 나타낸 것이다. 도 10b는 예컨대 전송 표준(transmission standard)에 의해 정의되는, 파형 CV1의 스펙트럼 CV2 및 전송 마스크(mask) CV3를 나타낸다. 전송 마스크는, 전송 신호가 초과하지 못하는 최대 평균 전력 스펙트럼 밀도(단위: dBm/MHz)를 주파수의 함수로서 정의한 것이다. 5GHz보다 낮은 주파수에서, 평균 전력 스펙트럼 밀도 CV2는 마스크 CV3보다 더 높으므로, 공인 한도보다 높다. 도 11a는 생성기 PGN에 의해 생성 및 결합되는 기초펄스 CV4를 시간의 함수로서 나타낸다. 곡선 CV4의 기초펄스는, 5번째 기초펄스가 약간 약화된 것을 제외하고는(도 10a에서 -0.5V인 반면 도 11a에서는 약 -0.3V임) 곡선 CV1의 기초펄스와 사실상 동일하다. 도 11b는 마스크 CV3와, 파형 CV4의 스펙트럼 CV5를 나타낸다. 도 11b에서 5번째 기초펄스의 변형에 의해서 파형 CV5의 스펙트럼의 대부분이 마스크 CV3의 아래에 위치함이 표시되어 있다. 기초펄스 CV4의 폭이 기초펄스 CV1의 폭보다 줄어들어서, 파형 CV4의 대역폭(스펙트럼 CV5에서 대략 7.5GHz)이 파형 CV1(스펙트럼 CV2에서 대략 5GHz)보다 넓어지는 효과가 있다.

도 4에 도시된 가산기 ADD1에서, 전송게이트 TGNj 및 TGPj(j는 1 내지 2n)를 사용하면, 생성된 신호 s(t)의 다이나믹 관점에서 양호한 성능을 얻는 것이 가능해진다. 그러나 다른 전송게이트도 사용할 수 있다. 이에, 도 12는 다른 실시예에 따른 가산기 ADD2를 나타내고 있다. 가산기 ADD2는, 각 전송게이트 TGNj가 단순한 P채널 MOS 트랜지스터 P1로 대체되고 각 게이트 TGPj가 단순한 N채널 MOS 트랜지스터 M1로 대체되었다는 점에서 가산기 ADD1과 다르다. 따라서 가산기 ADD2에 입력되는 제어 신호 E1..E2n과 Ep1..Ep2n은 가산기 ADD1에 입력되는 것보다 단순하게 나타나게 된다. 그러나, 이러한 단순화에 의해서 이들 제어 신호의 비대칭이 일어나게 되고, 따라서 출력 신호 s(t)의 파형 품질을 저하시킬 수 있는 장애의 발현(apparition of glitches)의 위험이 있다.

전압 Vei, Vdi 및 Vai는 디지털 값 형태의 명령을 받는 디지털-아날로그 변환기에 의해 출력될 수도 있다. 그러나, 상당량의 전류(수 10mA)가 가산기 ADD1, ADD2의 분지들을 지나갈 수 있다. 그 결과, 전압 Vai는 일반적으로, 표준 디지털-아날로그 변환기에 의해서는 출력될 수 없게 될 수도 있다. 진폭 설정값 전압 Vai를 생성하기 위해 표준 디지털-아날로그 변환기를 사용할 수 있도록 하기 위해, 가산기를 도 13과 같이 변경할 수 있다. 따라서 도 13의 가산기 ADD3은 진폭 설정값 전압 Vai가, MOS 트랜지스터 P6, M6를 통해 두 상보 전압 Vai, Vapi에 의해 차동적 형태로 가산기의 분지들로 공급된다는 점에서 가산기 ADD1과 다르다. 따라서, 진폭 설정값 전압 Vapi(i는 1 내지 2n)는 다수의 P채널 MOS 트랜지스터 P6의 각 게이트 단자로 공급된다. 이들 트랜지스터의 각 소스 단자는 회로의 전원 전압 Vdd를 받고, 각 드레인 단자는 각각 전송게이트 TGNi에 연결되어 있다. 진폭 설정값 전압 Vai(i는 1 내지 2n)는 N채널 MOS 트랜지스터 M6의 게이트 단자에 제공되는데, 이들 트랜지스터의 각 소스 단자는 접지에 연결되고, 각 드레인 단자는 각각 전송게이트 TGPi에 연결된다. 상보적인 진폭 설정값 전압 Vai와 Vapi(i는 1 내지 2n)의 각 쌍은, 입력단으로 제어워드 MAi를 받는 디지털-아날로그 변환기 CNAi에 의해 생성되는데, 전압 Vapi는 전원 전압 Vdd에서 전압 Vai를 뺀 값과 같다.

이와 같이 하여, 가산기 ADD3의 분지 전류는 해당 분지의 트랜지스터 P6의 게이트 단자에 인가되는 전압 Vai 및 해당 분지의 트랜지스터 M6의 게이트 단자에 인가되는 전압 Vapi에 비례한다. 가산기 ADD3은 따라서, 큰 전류를 출력할 정도로 크지 않아도 되는 디지털-아날로그 변환기를 이용하여 제어가능하다.

출력 신호의 다이나믹을 증가시키기 위해, 트랜지스터 P6과 M6을 다른 트랜지스터 M6' 또는 P6'과 연계하여서 전송게이트를 구성할 수 있다. 따라서 도 14는 다른 실시예에 따른 가산기 ADD4를 도시하고 있다. 이 가산기 ADD4가 ADD3과 다른 점은, 트랜지스터 P6과 M6을 전송게이트들로 대체했다는 것인데, 각각 게이트 단자에서 진폭 설정값 전압 Vapi를 수신하는 트랜지스터 P6과, 게이트 단자에서 진폭 설정값 전압 Vai를 수신하는 트랜지스터 M6을 포함한다. 가산기의 다른 실시예에서는, 가산기 ADD3의 트랜지스터 M6만을 또는 트랜지스터 P6만을 전송게이트들로 대체할 것을 고려할 수 있다.

양극(bipolar) 또는 양위상(biphase) 변조를 수행하기 위해, 좀전에 설명한 생성기 PGN은 양극성 파형 내지는 반대 극성의 파형들, 즉, 동일한 수의 기초펄스를 포함하되, 이 파형들 중 하나의 각 기초펄스는 다른 파형의 같은 열(same rank)에 있는 기초펄스와 동일한 진폭 및 반대의 극성을 갖는 파형들을 생성할 수 있다. 소위 "양" 파형은 '+' 기초펄스로 시작되고, 소위 "음" 파형은 '-' 기초펄스로 시작된다. 이를 위해, '+' 기초펄스와 '-' 기초펄스의 제어전압은 가산기의 분지마다 이동(shift)되어야 한다. 따라서, '+' 파형은 분지 B1에 진폭 설정값 전압 Va1을 인가하고, 이어서 분지 B2에 Va2를 인가하고, 이어서, 일반화하자면 분지 Bi에 Vai를 인가하고, 그리고 마지막으로 분지 B2n에 Van을 인가함으로써 생성된다. '-' 파형을 생성하려면, 0V의 진폭 설정값 전압을 분지 B1에 입력한 후, 전압 Va1을 분지 B2에 인가한다. 보다 일반화하자면, 진폭 설정값 전압 Vai를 분지 Bi+1에 인가한다. 따라서 '-' 파형의 생성에 의해, 가산기의 제1분지 B1에 의해 생성된 0 V에서의 제1 기초펄스에 해당되는 지연 t1 - t0와 같은 지연이 나타난다.

도 15a 내지 도 15d는 생성기 PGN의 신호 크로노그램으로서, 양극성 파형의 생성에 대해서 보여주고 있다. 도 15a는 '1' 다음에 '0'이 전송되는 디지털 데이터 신호 DT를 나타낸다. 도 15b는 디지털-아날로그 변환기 CNAi 중 하나의 출력단에서의 진폭 설정값 신호 Vai를 나타낸다. 도 15c는 트리거 신호 Vdec를 나타내고, 도 15d는 가산기의 출력 신호 s(t)를 나타낸다. 신호 Vdec는 t0'와 t0에서 두 상승단 F1, F2를 포함하는데, 각각, 네 개의 연속된 기초펄스로 구성된 파형 PS1, PS2의 생성을 촉발(트리거)시킨다. 파형 PS1과 PS2는 반대 위상이며, 파형 PS1은 신호 DT가 1일 때 데이터를 전송하기 위한 양의 파형이다(즉, '+' 기초펄스에서 시작됨). 파형 PS2는 신호 DT가 0일 때 데이터를 전송하기 위한 음의 파형이다(즉, '-' 기초펄스에서 시작됨). 파형 PS2는 가산기의 제2분지 B2가 활성화될 때, t0 이후의 시점 t1에서만 생성된다.

도 16은 다른 실시예에 따른 기초펄스 생성기 EPG1을 도시한다. 생성된 파형의 스펙트럼에 줄이 생기게 하고 신호 품질을 훼손시킬 수 있는 시간 편위(time shifting) t0-t1을 억제하기 위해 생성기 EPG1을 변형시킨 것이다. 이러한 목적에 있어서, 회로 EPG1은, '+' 파형의 생성을 '-' 파형보다 t1-t0 지연시키는 변경되 트리거 신호 입력단을 포함한다는 점에서 회로 EPG와 다르다. 따라서, 생성기 EPG1은 '+' 파형의 생성을 트리거하는 트리거 신호 입력단 Vdec1과, '-' 파형의 생성을 트리거하는 트리거 신호 입력단 Vdec0을 포함한다. 생성기 EPG1은 또한, 트리거 신호 Vdec1, 펄스폭 설정값 신호 Ve0, 및 금지 제어 신호 Vd0을 받는 지연단위 DL0을 추가로 포함하고 있다. 지연단위 DL0의 출력단 IP2(도 6 참조)는 OR 논리 게이트 OG의 입력단에 연결된다. 게이트 OG의 다른 입력단에는 트리거 신호 Vdec0가 인가된다. 게이트 OG의 출력단은 지연단위 DL1의 입력단 IP1(도 6 참조)에 연결된다. 신호 Vdec0과 Vdec1은, 예를 들어, 0과 1의 이진 데이터 DT의 출력을 제어하는 신호에 대응된다.

'+' 극성의 파형이 생성되어야 할 경우에, 펄스폭 설정값 신호 Ve0는 해당 파형의 제1기초펄스 Ve1과 같고, 트리거링 펄스가 신호 Vdec1에 나타난다. 지연단위 DL0과 DL1은 펄스폭 설정값 신호 Ve1을 받는다. 보다 일반화하자면, 지연단위 DLi는 펄스폭 설정값 신호 Vei를 받는다. 또한, 가산기의 분지 B1은 진폭 설정값 신호 Va1(또는 Va1 및 Vap1)을 받는다. 보다 일반화하자면, 가산기의 분지 Bi는 진폭 설정값 신호 Vai(또는 Vai 및 Vapi)를 받는다. '-' 파형이 생성되어야 할 경우에는, 트리거링 펄스가 신호 Vdec0에 나타난다. 지연단위 DL1과 DL2는 펄스폭 설정값 신호 Ve1을 받는데, 보다 일반화하자면, 지연단위 DLi는 펄스폭 설정값 신호 Vei-1을 받는다. 또한, 가산기의 분지 B2는 진폭 설정값 신호 Vai(또는 Va1 및 Vap1)를 받는데, 보다 일반화하자면, 가산기의 분지 Bi+1은 진폭 설정값 신호 Vai(또는 Vai 및 Vapi)를 받는다. 이 방법으로, '+' 파형이 생성될 때의 초기 지연이 '-' 파형의 생성에 필요한 초기 지연과 동일해진다.

이에, 생성기 EPG1은, 지연단위 DL2n+1, 게이트 AG2n+1, 및 버퍼 BF2n+1의 추가적인 세트(또는 그 이상)를 포함할 수 있다. '-' 파형의 생성 동안에, 지연단위 DL2n+1은 신호 Ve2n을 받고 버퍼 BF2n+1은 신호 E2n+1과 EP2n+1을 출력한다. 마찬가지로, 가산기는, '-' 파형의 생성 동안에 진폭 설정값 신호 Va2n(또는 Va2n 및 Vap2n)을 수신하는 추가적인(또는 더 많은) 분지 B2n+1, 그리고 아울러, 신호 E2n+1과 EP2n+1을 포함할 수 있다.

생성기 EPG, EPG1가 반드시 짝수개의 출력을 포함하는 것은 아니며, 가산기 ADD, ADD1, ADD2, ADD3, ADD4가 반드시 짝수개의 분지를 포함하는 것은 아니며, 생성되는 파형에 짝수개의 기초펄스가 포함되어야 할 필요가 없는 한 이들 수는 홀수이어도 됨을 알아야 한다. 그러한 경우에 가산기는 짝수 분지보다 더 많은 홀수 분지를 포함할 수도 있다. 그러나 부하의 균형을 맞추기 위해 짝수 분지의 개수를 홀수 분지의 개수와 동일하게 유지할 수 있다. 사용하지 않는 분지에는 신호 Vai를 0으로 인가하여 제어할 수 있다.

좀전에 설명한 파형 생성기 PGN에는, 파형 생성을 위해 결합될 수 있는 기초펄스의 최대 개수의 측면에서 제한이 있다. 이 제한은, 가산기 ADD, ADD1~ADD4의 분지와 노드 S+ 와 S- 간의 연결 길이에 기인한다. 이들 연결선(interconnections)의 길이는, 결합되어야 할 최대 기초펄스 수에 대응되는, 가산기의 분지 개수에 비례한다. 이들 연결선의 길이는 생성기 EPG에 의해 영향받기 쉬운 최대 펄스 주파수를 제한한다. 이에, 생성하고자 할 파형의 대역폭이 좁을수록, 그 생성에 필요한 기초펄스의 개수는 증가한다. 파형 s(t)를 생성하기 위해 필요한 기초펄스의 최소 개수 Nm은, 아래의 [수학식 3]에서와 같이, 파형의 중심 주파수 f0과 그 대역폭 BW에 의존한다.

f0, BW, Nm의 값은 아래 [표 3]에 예시되어 있다.

f0	3.35	3.75	3.75	3.75	4	7	8
BW	0.5	0.5	0.75	1	2	7	0.5
Nm	26.8	30	20	15	8	4	64

따라서, 주파수 f0=8GHz에 중심이 있고 대역폭 BW=500MHz인 파형을 생성하려면, 최소한 Nm=64의 기초펄스들을 결합해야 한다.

도 17은 다른 실시예에 따른 생성기 PGN1을 도시한다. 생성기 PGN1은 기초펄스 생성기 BBG와, 안테나 AT에 신호 s(t)를 출력하는 가산기 ADD5를 포함한다. 생성기 BBG는 트리거 신호 Vdec와 제어워드 VN을 받는 기초펄스 생성 회로 FFA를 포함한다. 회로 FFA는 홀수 기초펄스 열(stream) e1(t), e3(t), … 을 출력단 E1에서 출력하고, 짝수 기초펄스 열 e2(t), e4(t), ...을 출력단 E2에서 출력하도록 구성되는데, 이들 기초펄스는 그 진폭이 사실상 고정되어 있고 제어워드 VN에 의해 정의된 고정 주파수로 두 개의 펄스 열에 교대로 나타난다. 생성기 BBG 는 또한, 연속해서 생성될 홀수 기초펄스 또는 '+' 기초펄스의 설정값 진폭을 각각 정의하는 N개 제어워드의 제1열 MA11~MA1N을 수신하고, 연속해서 생성될 짝수 기초펄스 또는 '-' 기초펄스의 설정값 진폭을 각각 정의하는 N개 제어워드의 제2열 MA21~MA2N을 수신하는, 제어전압 생성 회로 AGN을 포함한다. 회로 AGN은 회로 FFA가 출력하는 기초펄스의 진폭에 해당하는 전압을 두 출력단 V1, V2에서 출력하도록 구성된다. 어느 때든, 신호 V1은 출력단 E1에 나타나는 공통 기초펄스의 진폭을 정의하고, 신호 V2는 출력단 E2에 나타나는 공통 기초펄스의 진폭을 정의한다. 출력단 E1, E2, V1, V2는 가산기 ADD5에 연결되어 있다. 따라서, 가산기 ADD5는 출력단 E1, E2 중 하나를 통해서 기초펄스를, 그리고 이에 대응되는 출력단 V1 또는 V2를 통해서 펄스의 진폭을, 동시에 수신한다.

시간 t0에서 회로 AGN은 트리거 신호 Vdec를 수신하고, 제어워드 MA11에 해당되는, Va1 전압의 신호를 출력단 V1에서 출력하고, 회로 FFA는 펄스폭 t1-t0의 펄스 e1(t)를 출력단 E1에서 출력한다. 시간 t0 및 t1 사이에서 회로 AGN은 제어워드 MA21에 해당되는 Va2 전압을 출력단 V2에서 출력한다. 시간 t1에서 회로 FFA는 펄스폭 t2-t1의 펄스 e2(t)를 출력단 E2에서 출력한다. 시간 t1과 t2 사이에서 회로 AGN은 출력단 V1의 전압을 제어워드 MA12에 해당되는 전압 Va3으로 올린다. 시간 t2에서 회로 FFA는 펄스폭 t3-t2의 펄스 e3(t)를 출력단 E1에서 출력한다. 시간 t2와 t3 사이에서 회로 AGN은 출력단 V2의 전압을 제어워드 MA22에 해당되는 전압 Va4로 올린다. 시간 t3에서 회로 FFA는 펄스폭 t4-t3의 펄스 e4(t)를 출력단 E2에서 출력한다. 가산기 ADD5는 신호 V1, V2, E1, E2를 수신하고 이들을 결합하여, 제어워드 VN에 해당되는 동일한 펄스폭을 가지며 각각의 진폭이 Va1, -Va2, Va3, -Va4인(신호 s(t)의 크로노그램을 도시한 도 17a 참조) 펄스 e1, e2, e3, e4를 연속적으로 포함하고 있는 파형 s(t)를 출력한다. 다시 말해서, 가산기 ADD5는 V1, E1의 신호를 결합하여 '+'의 홀수 기초펄스 e1, e3을 파형 s(t)로서 출력하고, 출력단 신호 V2, E2를 결합하여 '-'의, 즉, 짝수 기초펄스 e2, e4를 파형 s(t)로서 출력한다.

파형을 이루는 홀수 기초펄스의 수가 반드시 짝수 기초펄스의 수와 동일해야 할 필요가 없음을, 그리고 짝수 기초펄스의 수가 N일 때 이 홀수 기초펄스의 수가 N+1일 수 있음을 알아야 한다.

도 18은 일 실시예에 따른 기초펄스 생성 회로 FFA를 도시한다. 이 회로 FFA는 디지털-아날로그 변환기 CNA13, 발진기 OSC(예를 들어, 차동 출력단을 갖는 전압 제어형 발진기), 카운터 회로 CPT, 및 트리거링 관리 회로 OMT를 포함한다. 변환기 CNA13은 전압 제어워드 VN을 받고, 발진기 OSC의 주파수의 제어 입력단 Vctl로 제어전압 Vt를 출력한다. 회로 OMT는 트리거 신호 Vdec를 받는 입력단과, 발진기 OSC로 리셋 신호 R과 On/Off 제어 신호 ON을 출력하는 두 개의 출력단을 포함한다. 발진기 OSC는 두 상보 출력단 Cmd-, Cmd+ 를 포함하는데, 이들은 각각 버퍼 BFF4, BFF5에 연결된다. 출력단 Cmd- 의 신호는 회로의 전원 전압 Vdd에서 출력단 Cmd+ 의 신호를 뺀 것과 같다. 따라서 출력단 Cmd- 와 Cmd+ 에서의 신호는 반대 위상을 갖는다. 버퍼 BFF4, BFF5는 신호 E1, E2를 출력한다. 따라서 신호 E1과 E2도 역시 반대 위상이다. 각 버퍼 BFF4, BFF5는, 발진기 OSC를 구성하는 트랜지스터들의 크기와, 가산기 ADD5를 구성하는, 이보다 더 큰 전송게이트 트랜지스터들의 크기(최대 약 1000배 더 큼) 사이의 정합을 수행하기 위해 직렬 연결된 수 개의 인버터를 포함할 수 있다. 이로써 버퍼의 출력단에서, 가산기의 전송게이트를 제어하기에 충분한 전류를 얻을 수 있게 된다. 카운터 CPT는 신호 E1, E2 중 어느 하나(예를 들어, 신호 E2)에 의해 클럭을 제공받으며, 트리거 입력단 ONF 및 리셋 입력단 RST를 포함하는데, 이들은 둘 다 회로 OMT 출력단의 신호 ON을 받는다. 카운터 CPT는 회로 OMT에 캐리 신호 CRY를 출력하는데, 최대 숫자에 도달하게 되면 0으로 되돌아간다. 카운터 CPT의 값은 N, 2N에 지정되어 있는데, 이는 생성하고자 하는 기초펄스의 개수이다. 회로 OMT는, 신호 Vdec와 CRY를 입력 받는 예컨대 논리 게이트를 포함하며, 예를 들어 'Vdec AND (역 CRY)'와 동일한 신호 ON을 출력한다. 신호 R은 신호 CRY와 지연열로부터 생성될 수 있는데, 신호 CRY의 발현(apparition)과 신호 R의 '1' 설정 간의 제1지연과, 신호 R이 '1'로 유지되는 동안의 펄스폭을 정의하는 제2지연을 정의한다.

발진기 OSC와 변환기 CNA13에 의해 구성되는 세트는 디지털 제어형 발진기 NCO로 대체할 수 있음을 알아야 한다.

도 19는 일 실시예에 따른 전압 생성 회로 AGN을 도시한다. 회로 AGN은 N개의 제어워드 MA11~MA1N 및 N개의 제어워드 MA21~MA2P의 비트 1~P를 입력으로 받는다. 회로 AGN은 각 세트가 P개의 시프트 레지스터로 구성된 두 시프트 레지스터 세트 RSR1, RSR2와, 두 개의 디지털-아날로그 변환기 CNA11, CN12를 포함한다. 각 시프트 레지스터는 N개의 플립플롭 FF(예컨대 D타입)를 포함한다. 각 시프트 레지스터 세트 RSR1, RSR2는 스위치 IT를 통해서(시프트 레지스터 당 하나의 스위치가 배정됨), 워드 MA11..MA1N 또는 MA21..MA2N의 비트(1~P)를 연이어 수신한다. 세트 RSR1에 들어온 1련의 워드 MA11..MA1N은 N개의 홀수 또는 '+' 기초펄스의 진폭을 고정하고, 세트 RSR2에 들어온 워드 열 MA21..MA2N은 N개의 짝수 또는 '-' 기초펄스의 진폭을 지정한다. 두 레지스터 세트 RSR1, RSR2의 각각의 출력단 V11~V1P 또는 V21~V2P는 스위치 IT의 단자와, 두 변환기 CNA11, CNA12 중 하나의 입력단 IN1~INP에 연결된다. 제어워드 MA1j를 수신하는 시프트 레지스터 세트 RSR1의 플립플롭 FF는 클럭 신호 CK에 의해서, 또는 회로 FFA의 출력단에서의 신호 E2에 의해서 클럭이 제공되는데, 플립플롭에 클럭을 제공하는 이들 신호는 스위치 IT1에 의해 선택된다. 제어워드 M2j를 수신하는 시프트 레지스터 세트 RSR2의 플립플롭 FF는, 스위치 IT1에 의해 선택된 클럭 신호 CK 또는 회로 FFA의 출력단에서의 신호 E1에 의해서 클럭이 제공된다. 각 시프트 레지스터 세트 RSR1, RSR2의 플립플롭 FF의 수는, 파형 s(t)를 구성하기 위해 생성해야 할 기초펄스(짝수 및 홀수)의 최대 개수에 상응한다.

차동형 변환기 CNA11은 상보 전압 V1, V1p를 출력하는 두 개의 출력단을 포함한다. 전압 V1은 비트 V11..V1P에 의해 정의되는 디지털 값에 상응하며, 전압 V1p는 회로의 전원 전압 Vdd에서 전압 V1을 뺀 것과 같다. 차동형 변환기 CNA12도 또한, 상보 전압 V2, V2p를 출력하는 두 개의 출력단을 포함한다. 전압 V2는 비트 V21..V2P에 의해 정의되는 디지털 값에 해당되며, 전압 V2p는 회로의 전원 전압 Vdd에서 전압 V2를 뺀 것과 같다.

초기화 단계 동안에, 스위치 IT, IT1은 1번 위치에 있음으로써, 임의의 클럭 주파수 CK에서 2련의 N개 제어워드 MA11~MA1N 및 MA21~MA2N의 비트(1~P)를 시프트 레지스터 RSR1, RSR2로 공급한다. 초기화 단계의 종료시에, 시프트 레지스터 RSR1, RSR2는 파형을 구성하기 위해 생성하고자 하는 기초펄스의 진폭의 모든 디지털 값을 포함하게 된다. 동작 단계에서, 스위치 IT, IT1은 2번 위치에 있게 됨으로써, 시프트 레지스터의 입력단에 출력을 순환시키고, 신호 E1, E2에 의해서 레지스터에 클럭을 제공하도록 한다. 각 신호 E1, E2의 N개의 하강단 종료시에 2N개의 기초펄스가 생성되었으며, 시프트 레지스터들은 신호 s(t)에 다른 동일한 파형을 생성할 준비를 하기 위해 자신들의 초기 값으로 되돌아 간다. 따라서 동작 단계 동안에, 신호 V1은 홀수 펄스의 설정값 진폭 Va1, Va3, … Va2i-1과 계속해서 동일하며, 신호 E1의 각 상승단에서 값을 변경시킨다. 마찬가지로, 신호 V2는 짝수 펄스의 설정값 진폭 Va2, Va4, … Va2i와 계속해서 동일하며, 신호 E2의 각 상승단에서 값을 변경시킨다.

도 20은 일 실시예에 따른 가산기 ADD5를 나타낸다. 가산기 ADD5는 두 개의분지를 갖는 H-브릿지를 포함한다. 여기서 두 개의 분지는 네 개의 반분지(half bridge)를 포함하는데, 이들 중 두 개는 전원 전압 Vdd와 안테나 AT에 연결되는 연결 단자 S+ , S- 와의 사이에 연결되어 있으며, 다른 두 개는 단자 S+ , S- 와 접지 사이에 연결되어 있다. 각 반분지는 직렬 연결된 두 그룹의 전송게이트 TG11~TG14 및 TG21~TG24를 포함한다. 각 게이트는 P채널 MOS 트랜지스터 P10과 N채널 MOS 트랜지스터 M10을 포함한다. 단자 S+ 과 S- 는 또한, 신호 R에 의해 제어되는 스위치 IT2를 통해서 접지에 연결된다.

직렬의 게이트 TG11과 TG12를 포함하는 제1반분지는, 전원 전압원 Vdd 및 안테나 AT의 단자 S+ 사이에 연결되어 있다. 직렬의 게이트 TG13과 TG14를 포함하는 제2반분지는, 단자 S- 와 접지 사이에 연결되어 있다. 게이트 TG12와 TG13의 트랜지스터 M10은 그 게이트 단자에서 전압 E1을 받고, 게이트 TG12와 TG13의 트랜지스터 P10은 그 게이트 단자에서 전압 E2를 받는다. 게이트 TG11과 TG14의 트랜지스터 M10은 그 게이트 단자에서 전압 V1을 받고, 게이트 TG11과 TG14의 트랜지스터 P10은 그 게이트 단자에서 전압 V1p를 받는다. 직렬의 게이트 TG21과 TG22를 포함하는 제3반분지는, 전원 전압원 Vdd 및 단자 S- 사이에 연결되어 있다. 직렬의 게이트 TG23과 TG24를 포함하는 제4반분지는, 단자 S+ 와 접지 사이에 연결되어 있다. 게이트 TG22와 TG23의 트랜지스터 M10은 그 게이트 단자에서 전압 E2를 받고, 게이트 TG22와 TG23의 트랜지스터 P10은 그 게이트 단자에서 전압 E1을 받는다. 게이트 TG21과 TG24의 트랜지스터 M10은 그 게이트 단자에서 전압 V2를 수신하고, 게이트 TG21과 TG24의 트랜지스터 P10은 그 게이트 단자에서 전압 V2p를 받는다. 상기 제1반분지 및 제2반분지는, 신호 V1과 E1이 전원 전압 Vdd에 가까울 때, 그리고 신호 V1p와 E2가 0 V에 가까울 때에 도통되는 분지 B1을 구성한다. 상기 제3반분지 및 제4반분지는 신호 V2와 E2가 전원 전압 Vdd와 가까울 때, 그리고 신호 V2p와 E1이 0 V에 가까울 때에 도통되는 분지 B2를 구성한다. 신호 E1 및 E2가 반대 위상이기 때문에, 가산기 ADD5의 출력단에서의 기초펄스의 펄스폭은 발진기 OSC의 발진 주기의 절반과 같다. 또한, 시프트 레지스터 RSR1, RSR2에 신호 E1과 E2에 의해 클럭이 제공될 때에, 신호 V1, V1p는 신호 E1과 동기이며, 신호 V2, V2p는 신호 E2와 동기이다. 신호 V1, V1p, V2, V2p는 파형 s(t)에서 생성된 기초펄스들의 진폭을 정의하고, 신호 E1, E2는 이들 기초펄스의 펄스폭을 정의한다.

신호 s(t)의 파형 생성의 종료시에 신호 R은 스위치 IT2가 닫히도록 제어하여 가산기 ADD5의 H-브릿지의 동작을 종료시킨다(unload). 신호 R은, 발진기 OSC가 정지하고 일정 시간 후에 생성기 PGN1의 회로 내에서의 신호의 전파 시간을 고려하여 스위치 IT2가 닫히도록 한다.

이 가산기도 또한 전압 V1과 V2를 받는 두 개의 분지만을 가지며, 신호 E1, E1p 또는 E2, E2p를 수신하는 전송게이트가 반분지당 있는, 도 4에 도시한 형식으로 구성할 수 있음을 알아야 한다.

도 21은 생성기 PGN1의 제어 데이터 구조도이다. 생성기 PGN1의 제어 데이터는, 최종 신호 s(t)에 생성된 N개의 홀수 기초펄스와 N개의 짝수 기초펄스의 진폭을 지정하는 일련의 제어워드 MA11~MA1N, MA21~MA2N와, 이들 2N개의 기초펄스의 펄스폭을 지정하는 일련의 제어워드 VN을 포함한다.

도 22a 내지 도 22e는 생성기 PGN1에서의 각종 전압을 시간의 함수로서의 변동 곡선으로 나타낸다. 이들 곡선은 12개의 기초펄스에 대해서 각 설정값 진폭을 0, 0.6, 1.2, 1.2, 0.7, 1.2, 1.2, 0.7, 0.6, 0.5, 0.4, 0.3으로 정의한 일련의 제어워드 MA11~MA16 및 MA21~MA26에 의해 얻어진 것으로서, 워드 MA11..MA16은 홀수 기초펄스의 진폭을 정의하고, 워드 MA21..MA26은 짝수 기초펄스의 진폭을 정의한다. 도 22a에 나타낸 변동 곡선은 제어 신호 Cmd+ 와 Cmd- 의 전압 곡선이다. 각 신호 Cmd+, Cmd- 는 동일한 진폭을 갖고 '+'의 구형(사각형) 신호 형태이며 펄스폭이 약 70ps인 6개 펄스 열을 포함한다. 이들 펄스 열에 있어서, 신호 Cmd+ 와 Cmd- 은 반대 위상에 있다.

도 22b에 나타낸 변동 곡선은 신호 E1, E2의 전압이다. 각 신호 E1, E2는 사실상 동일한 진폭을 가지며(10% 편차의 가능성 있음) 반대 위상에 있는 6개의 펄스 열을 포함한다. 신호 E1의 펄스는, 신호 Cmd+ 또는 Cmd- 의 반주기의 편차 가능성을 갖는(이 정도의 지연은 인버터에서의 신호의 전파 시간에 의한 것임) 신호 Cmd+ 의 펄스와 사실상 동기적이다. 신호 E1, E2의 형태는 버퍼 BFF4, BFF5가 있음으로 인해 신호 Cmd+ 와 Cmd- 에 비해 곡선으로 형성된다.

도 22c에 나타낸 변동 곡선은 신호 V1, V2의 전압이다. 각 신호 V1, V2는 순차적인 6개의 전압 단계를 포함하는데, 이 두 신호는, 신호 Cmd+ 또는 Cmd- 의 대략 반주기 만큼 하나가 다른 것에 비해 편위(shift)되어 있다. 도 22d는 가산기 ADD5의 출력 단자에서의 신호 S+ 와 S- 의 형태를 나타낸다. 각 신호 S+ 와 S- 는 다양한 진폭의 '+' 펄스의 열을 포함하며, 신호 Cmd+ 또는 Cmd- 의 반주기 만큼 하나가 다른 것에 비해 편위되어 있다. 도 22e는 신호 R, ON, s(t)를 나타낸다. 신호 ON은 전압 Vdd일 때에 신호 Cmd- 와 Cmd+ 에 펄스가 존재하는 주기를 제외하고는 0 V이다. 신호 R은 신호 ON이 Vdd인 주기 동안에 0 V이며, 신호 ON이 0 V일 때의 특정 펄스폭 동안에 Vdd로 스위칭된다. 신호 s(t)는 신호 S+ 의 펄스의 폭 및 진폭에 해당하는 펄스와 신호 S- 의 펄스의 폭 및 진폭에 해당되지만 뒤바뀌어 있는 펄스를 포함하는 펄스 열을 포함한다.

신호 R이 스위치 IT2를 개방시키고, 신호 ON은 1로 된다. 발진기 OSC가 동작 개시하여 영(0)이 아닌 Cmd+ , Cmd- 신호를 출력하기 시작한다. 기초펄스가 신호 E1, E2에 생성되는 동안에, 이에 병행해서, 시프트 레지스터 RSR1, RSR2는 영(0)이 아닌 전압 V1, V2, V1P, V2P를 출력한다. 12개의 기초펄스가 생성된 후, 카운터 CPT가 카운트 종료 신호 CRY를 출력하면, 신호 ON은 0으로 떨어지고 이에 따라 발진기 OSC가 정지한다. 회로 내에서 펄스가 전파되는 시간에 해당되는 소정 시간이 지난 후에, 신호 R은 1로 되어 스위치 IT2를 제어하여 가산기 ADD5의 H-브릿지의 동작을 종료시킨다.

도 22e에서, 취득된 신호 s(t)는 앞에서 언급한 것과 사실상 동일한 진폭을 가지며 '+'와 '-'로 교번하는 11개의 기초펄스(첫 번째 기초펄스의 설정값 진폭은 0임)를 포함함을 알 수 있다. 설정값 진폭과 취득된 진폭 간에 관찰되는 진폭 차이가 엄밀한 선형은 아니다. 이러한 비선형성은, 생성기가 높은 주파수(3GHz보다 높은)에서 동작한다는 점에서 한층 더 중요하지만, 보다 더 효율적인 집적회로 제조 기술을 이용하여 감소시킬 수 있음을 알 수 있다. 또한, 이러한 비선형을 보상하기 위하여, 생성기의 동작에 책임을 돌리지 않고, 각 기초펄스의 진폭에 작용하는 가능성을 이용할 수 있다. 이러한 가능성은 또한, PVT 변동(회로의 제작 조건, 회로의 전원 전압, 회로의 동작상 주위 온도)로 인한, 생성기 집적회로의 동작 특성의 변동을 보상하기 위해 사용할 수도 있다.

가산기는, 더 많은 분지, 예를 들어 4개 또는 6개, 또는 더 일반화하여 B개의 분지를 포함할 수 있음을 알아야 한다. 가산기가 B개의 분지를 포함하는 경우, 회로 AGN은 B개 세트의 제어워드 MA11..MA1N~MAB1..MABN를 수신하는 B개 세트의 시프트 레지스터를 포함할 수 있으며, 상보 전압 쌍 V1, V1P를 VB, VBp로 출력하는 이에 상응하는 개수의 아날로그-디지털 변환기 CNA11~CNA1B를 포함할 수 있다. 다음에, 발진기 OSC의 주파수는 1/(BㆍTp)로 조정된다. 여기서 Tp는 기초펄스의 펄스폭이다. 발진기는, 발진기의 주기에 걸쳐 균일하게 분포하는 위상을 갖는 B개의 신호 E1~EB를 출력한다.

신호 s(t)에서 양극성 파형을 생성하기 위해, 즉, '+' 및 '-' 기초펄스가 연속적으로 교번적으로 시작되는 파형을 생성하기 위해서, 제1기초펄스가 선택한 바에 따라 가산기 ADD5의 분지 B1 또는 분지 B2에서 생성될 수 있도록 생성기 PGN1을 변경할 수 있다. 이를 위해, 도 23과 같이, 생성기 PGN1은 기초펄스 생성 회로 FFA1을 포함한다. 회로 FFA1은 제어 논리 회로 CMLC와 카운팅 논리 회로 CPLC를 추가로 포함한다는 점에서 회로 FFA와 다르다. 회로 CMLC는 '-' 또는 '+' 파형을 생성할지 여부에 따라 발진기 OSC의 상보 출력 Cmd+ 및 Cmd- 를 상보 출력단 E1과 E1p 또는 E2와 E2p로 안내하도록 구성되어 있다. 생성하고자 하는 파형의 극성은 극성 제어 신호 PB에 의해 정의된다. 회로 CMLC는 다음과 같은 진리표를 구현한다.

PB	E1	E1p	E2	E2p
0	Cmd+	Cmd-	Cmd-	Cmd+
1	Cmd-	Cmd+	Cmd+	Cmd-

여기서, 신호 PB 는 0에서 '+' 파형 s(t)를 생성하고, 1에서 '-' 파형 s(t)를 생성한다.

회로 CMLC는, 버퍼(예를 들어 두 차동형 버퍼 BFF6, BFF7)를 통해, 두 쌍의 상보 신호 E1, E1p와 E2, E2p를 출력한다. 회로 CPLC는 신호 Cmd+ 또는 Cmd- 중에서, 하강단이 카운터 CPT의 카운팅 동작을 트리거하는 신호를 신호 PB의 함수로서 선택할 수 있도록 한다. 따라서 CPLC는 신호 PB가 0인 경우에는 카운터 CPT의 카운팅 입력단에 신호 Cmd- 를 출력하고, 신호 PB가 1인 경우에는 신호 Cmd+ 를 출력한다.

도 24는 가산기 ADD5를 나타내는데, 특히, 이를 회로 FFA1에 연결하는 연결 방식을 도시하고 있다. 가산기 ADD5에 회로 FFA1을 연결하는 연결 방식은, 각 게이트 TG12, TG13의 트랜지스터 M10의 게이트 단자는 신호 E1을 받고, 게이트 TG12, TG13의 트랜지스터 P10의 게이트 단자는 신호 E1p를 받고, 각 게이트 TG22, TG23의 트랜지스터 M10의 게이트 단자는 신호 E2를 받고, 그리고 각 게이트 TG22, TG23의 트랜지스터 P10의 게이트 단자는 신호 E2p를 받는다는 점에서 도 20에 도시된 것과 다르다.

회로 AGN에 연결하기 위한 가산기 ADD5의 연결 방식은 변함없지만(도 20에 도시된 것과), 회로 AGN은 '-' 파형의 생성 동안에 신호 V1, V1p를 신호 V2, V2p로 대체(및 그 반대) 가능케 하는 CMLC 형식의 회로를 포함하도록 변경되었다. 이렇게, 제1 기초펄스의 생성 동안에, 생성되는 파형의 극성에 따라, 신호 E1, E1p는 신호 Cmd+, Cmd- 또는 신호 Cmd-, Cmd+ 중 하나에 해당되며, 신호 E2, E2p와는 반대가 된다. 그 결과로서, 해당 파형의 제1 기초펄스는 '+' 기초펄스를 형성하는 제1분지 또는 '-' 기초펄스를 형성하는 가산기 ADD5의 제2분지 중 하나에 의해서 생성된다. '+' 펄스와 '-' 펄스 사이의 차이를 도입할 수 있는 CMLC 형식의 회로를 구비하는 대신에, 아날로그-디지털 변환기의 입력단에 있는 시프트 레지스터의 수를 2중화(duplicate)하기 위해 '+' 펄스에 대한 레지스터 세트와 '-' 펄스에 대한 레지스터 세트를 구비할 수 있다. 생성하고자 하는 파형의 극성의 함수로서, 두 레지스터 세트 중 하나를 선택하는 스위치를 구비할 수 있다.

생성기 PGN, PGN1은 PVT 변동의 보상을 위해 적용된다. 두 가지 보상 기법을 별도로 또는 결합해서 실시할 수 있다. 첫 번째 기법은 생산 출하시에 교정(calibration)을 행하는 것을 포함한다. 이 교정은 주어진 응용을 위해 생성해야 할 모든 파형의 목록을 작성하는 것과, 각 파형이 생성되도록 하는 제어워드를 결정하는 것을 포함한다.

두 번째 기법은 생성기의 동작 중에 생성기의 동적 교정을 수행하여, 충분한 성능(예를 들어 데이터 전송의 일부분으로서의 비트(TEB)상의 최대 오류율)을 유지하도록 하는 것이다.

도 25는 외부 메모리 EMEM, 내부 메모리 IMEM, 디지털-아날로그 변환기 CNA1, CNA2, … CNAL로 이루어진 세트 CNAS, 파형 생성기 PGN2, 지연열 DLG, 테스트 계산기 TSTC, OR 논리 게이트 OG1을 포함하는 교정 시스템을 도시한다. 생성기 PGN2는 이전에 설명한 실시예들 중 하나에 해당되는 생성기인 PGN또는 PGN1일 수 있다. 생성기 PGN1인 경우에 변환기 CNA1..CNAL은 해당 생성기의 변환기이다. 메모리 EMEM은 메모리 IMEM에 기입(write)할 데이터의 입력단에 연결되는 독출(read) 데이터 출력단을 포함한다. 메모리 IMEM은 변환기 CNA1..CNAL의 각 입력단에 연결되는 독출 데이터 출력단을 포함한다. 각 변환기 CNA1..CNAL은 생성기 PGN2로 진폭 설정값 전압을 출력한다. 생성기 PGN2는 계산기 TSTC로 신호 s(t)를 출력한다. 계산기 TSTC 는 생성기 PGN2로 트리거 신호 Vdec를 출력하고, 테스트가 '+'인지 '-'인지를 나타내는 TNK, TK 신호를 출력한다. 출력단 TNK는 게이트 OG1의 입력과 메모리 IMEM의 소거 신호 입력단 ER에 연결되어 있다. 출력단 TK는 게이트 OG1의 입력단과 메모리 IMEM의 독출 또는 기입 주소 증가(increment) 입력단에 연결되어 있다. 게이트 OG1의 출력단은 지연열 DLG의 입력단 및 메모리 EMEM의 독출 주소 증가 입력단에 연결되어 있다. 메모리 EMEM은, 생성기 PGN2의 구현 형태에 따라, 도 5 또는 도 21에 도시된 것과 같은 제어워드 세트의 모든 가능한 값을 기억하고 있다.

교정 절차에 따르면, 제1 독출 주소에 있는 이들 제어워드의 제1세트의 값들이 메모리 IMEM의 제1주소로 전달된다. 메모리 IMEM으로 전달된 제어워드의 다양한 값들이 변환기 CNA1..CNAL로 전송된다. 변환기에서 출력되는 아날로그 값은 생성기 PGN2의 해당 입력단으로 전송된다. 신호 Vdec에 의해 계산기 TSTC가 생성기 PGN2를 트리거링 한 후에, 생성기 PGN2로부터 신호 s(t)가 계산기 TSTC로 전송되어 TSTC에서 신호 s(t)를 분석한다. 계산기 TSTC는 준수 기준을 적용하여 신호 s(t)의 특징을 이상(ideal) 신호와 비교한다. 이러한 기준은 시간적 또는 스펙트럼 순서로 되어 있을 수 있으며 응용상 요구(예를 들어, 신호 s(t)의 스펙트럼의 표준에 대한 부합성)에 대응될 수 있다. 신호 s(t)가 기준에 부합되지 않는 경우, 신호 TNK가 활성화되어 메모리 IMEM의 독출 주소에서 해당 세트의 제어워드를 소거시킨다. 신호 s(t)가 기준에 부합할 경우 계산기 TSTC는 신호 TK를 활성화하여 메모리 IMEM의 독출 주소를 증가시킨다. 그 결과로, 내부 메모리 IMEM으로 전달된 마지막 세트의 제어워드가 유지된다. 신호 TK 또는 TNK의 활성화에 의해서 메모리 EMEM의 독출 주소 증가가 트리거링됨으로써, 후속 제어워드 세트를 독출하고, 이를 메모리 IMEM의, 해당 신호 s(t)가 부합되지 않은 경우에 소거된 이전 제어워드 세트의 주소, 또는 후속 주소로 전달하며, 그리고 지연열 DLG를 통해 메모리 IMEM이 기입 모드로 들어가게 된다. 교정 절차의 마지막에 메모리 IMEM은 기준에 부합되는 신호 s(t)의 취득을 가능케 하는 모든 제어워드를 저장한다. 최상의 결과를 가져다준 제어워드 세트(예컨대, 가장 강력한 신호를 얻는 것을 가능케한 것)를 선택함으로써, 제어워드의 일 세트의 값들을 교정 절차의 종료시에 보존할 수 있다. 그 다음 메모리 IMEM은 하나의 또는 두 세트의 제어워드를 기억할 수 있는 단일 레지스터로 축소될 수 있다.

또한, 최대의 서비스 품질(QoS)을 보장하기 위하여, 예컨대, 송신기와 수신기 사이에서의 데이터 전송의 일부로서 동적 교정을 수행할 수 있다. 따라서, 도 26은 생성기 PGN2를 구현하는 데이터 전송 시스템을 도시한다. 이 전송 시스템은 두 개의 장치 DEV1, DEV2를 포함하는데, 각각, 데이터 송신기 TX1, TX2와, 다른 장치의 송신기 TX1, TX2에서 송출된 데이터를 수신하도록 구성된 데이터 수신기 RX1, RX2를 포함한다. 송신기 TX1과 수신기 RX1은 안테나 AT에 연결되어 있다. 마찬가지로, 송신기 TX2와 수신기 RX2는 안테나 AT1에 연결되어 있다. 송신기 TX1은 적어도, 안테나 AT에 연결된, 앞에서 설명한 실시예들 중 하나에 따른 생성기 PGN2와, 생성기 PGN의 경우에, 메모리 IMEM과 생성기 PGN2 사이에 연결되는 디지털-아날로그 변환기 세트 CNAS를 포함한다. 변환기 CNAS는 메모리 IMEM에 기억된 제어워드 세트들을 수신하고, 생성기 PGN2로 아날로그 제어 신호를 출력한다. 수신기 RX2는 적어도, 수신된 신호의 서비스 품질(QoS)을 분석하는 회로 QAN에 연결된 수신 회로 REC를 포함하는데, 회로 QAN 는 메모리 MEM1에 연결된다.

교정 단계 동안에, 생성기 PGN2 및 메모리 IMEM은, 메모리 IMEM에서 독출한 제어워드 제1세트로부터 제1신호 s(t)를 생성하고 전송하도록 제어되는데, 송출된신호 s(t)는, 예를 들어, 메모리 IMEM에서 독출한 상기 제어워드 세트의 주소를 포함하는 테스트 프레임에 의해 변조된다. 수신기 RX2는 송출된 신호 s(t)에 해당되는 신호 s'(t)를 수신한다. 수신기 RX2는 신호 s'(t)의 품질을 측정하고, 신호 s'(t)로 전송된 제어워드 세트의 주소를, 측정된 신호 품질과 연계하여 메모리 MEM1에 기억시킨다. 장치 DEV2의 송신기 TX2는 장치 DEV1에 수신확인(acknowledge) 메시지를 보내거나 후속 프레임을 기다린다. 장치 DEV1의 수신기 RX1이 수신확인 메시지를 수신한 후, 또는 장치 DEV2에 의한 처리 및 응답 시간에 해당되는 특정 기간 중에서 일정 시간이 경과한 후, 송신기 TX1은 메모리 IMEM에 있는 후속 제어워드 세트를 액세스하고, 선택된 새로운 제어워드 세트를 통해 제어되는 생성기 PGN2는 새로운 신호 s(t)를 생성한다. 이 신호는 메모리 IMEM의 새로운 독출 주소를 포함하는 테스트 프레임에 의해 변조된다. 장치 DEV2의 수신기 RX2는 이 신호를 수신하고, 수신된 신호의 품질을 새롭게 측정하고, 전송된 주소와 취득한 품질 측정치를 메모리 MEM1에 기억시킨다. 일단 제어워드의 모든 세트가 메모리 IMEM에서 독출되어 테스트 프레임 신호를 생성하는 데 사용되고 나면, 장치 DEV1은 장치 DEV2에 교정 종료 신호를 보낸다. 장치 DEV2는, 교정 종료 신호를 수신하면, 최고 품질의 측정치에 해당되는 주소를 메모리 MEM1에서 검색하고, 이 주소를 교정 엔드 신호에 대한 응답으로서 장치 DEV1에 전송한다. 다음에, 장치 DEV1은 장치 DEV2에 의해 전송된 주소의 메모리 IMEM에 있는 제어워드 세트를 사용할 수 있도록 송신기 TX1을 구성할 수 있다. 장치 DEV2에 의해 측정된 전송 품질이 불충분해지게 되면, 장치 DEV2는 장치 DEV1에 새로운 교정을 개시(트리거링)하는 신호를 보낼 수 있다.

명백히, 좀전에 설명한 송신기 TX1과 수신기 RX2 사이의 교정 절차는 송신기 TX2와 수신기 RX1 사이에서도 수행할 수 있다.

본 발명에 대해 다양한 실시예 및 응용의 여지가 있다는 것은, 발명이 속한 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 특히, 본 발명은 제어형 발진기의 사용에 한정되지 않는다. 여타의 공지된 수단을 사용하여 펄스 열을 생성할 수 있다.

본 발명은 또한, 펄스 신호에 펄스의 진폭 설정값 신호를 결합하는 데 있어서 H-브릿지를 사용하는 것에만 한정되지 않는다.

참고 선행기술 문헌

[1] S. Bourdel, Y. Bachelet, J. Gaubert, R. Vauche, O. Fourquin, N. Dehaese, and H. Barthelemy; "A 9pJ/Pulse 1.42Vpp OOK CMOS UWB Pulse Generator for the 3.1-10.6 GHz FCC Band"; Microwave Theory and Techniques, IEEE Transaction on; January 2010

[2] Wentzloff, D.D.; Chandrakasan, A.P.; "A 47pJ/pulse 3.1-to-5GHz All-Digital UWB Transmitter in 90nm CMOS"; Solid-State Circuits Conference, 2007. ISSCC 2007. Digest of Technical Papers. IEEE International; 11-15 Feb. 2007, Page(s) 118-591.

[3] Sanghoon Sim; Dong-Wook Kim; Songcheol Hong; "A CMOS UWB Pulse Generator for 6-10 GHz Applications"; Microwave and Wireless Components Letters, IEEE; Volume 19, Issue 2, Feb. 2009, Page(s) 83-85.

[4] Bachelet, Y.; Bourdel, S.; Gaubert, J.; Bas, G.; Chalopin, H.; "Fully integrated CMOS UWB pulse generator", Electronics Letters, Volume 42 Issue 22, Oct. 26 2006, Page(s) 1277-1278.

[5] Jeongwoo Han; Cam Nguyen; "Ultra-wideband electronically tunable pulse generators"; Microwave and Wireless Components Letters, IEEE; Volume 14, Issue 3, March 2004, Page(s) 112 -114.

[6] Tuan-Anh Phan; Jeongseon Lee; Krizhanovskii, V.; Seok-Kyun Han; Sang-Gug Lee; "A 18-pJ/Pulse OOK CMOS Transmitter for Multiband UWB Impulse Radio"; Microwave and Wireless Components Letters, IEEE; Volume 17, Issue 9, Sept. 2007, Page(s) 688 -690.

[7] Phan, A. T.; Lee, J.; Krizhanovskii, V.; Le, Q.; Han, S.-K.; Lee, S.-G.; "Energy-Efficient Low-Complexity CMOS Pulse Generator for Multiband UWB Impulse Radio"; Circuits and Systems I: Regular Papers, IEEE Transactions on; Volume 55, Issue 11, Dec. 2008, Page(s) 3552-3563

[8] H. Kim, D. Park, and Y. Joo, "All-Digital Low-Power CMOS Pulse Generator for UWB system", Electronic Letters, vol. 40, no.24, 25 November 2004.

[9] Wentzloff, D.D.; Chandrakasan, A.P.; "A 47pJ/pulse 3.1-to-5GHz AllDigital UWB Transmitter in 90nm CMOS"; Solid-State Circuits Conference, 2007. ISSCC 2007. Digest of Technical Papers. IEEE International; 11-15 Feb. 2007 Page(s) 118-591.

[10]S. Bourdel, Y. Bachelet, J. Gaubert, M. Battista, M. Egels, N. Dehaese, "Low-Cost CMOS Pulse Generator for UWB Systems", Electronic Letters, vol. 43, issue 25, 6 December 2007, pp. 1425-1427.

Claims (15)

1. 연속된 기초펄스를 포함하는 UWB 파형을 생성하는 방법으로서,
   두 개 이상의 펄스 신호(E1, E2)를 생성하는 단계로서, 각각의 신호는 실질적으로 동일한 진폭과 설정값 펄스폭에 상응하는 펄스폭을 갖는 기초펄스(e1, e2, ...)의 열을 포함하고, 상기 기초펄스는 두 펄스 열의 하나 및 다른 하나에 교번적으로 나타나는, 펄스 신호를 생성하는 단계;
   각 기초펄스에 대해서 펄스 신호에 기초펄스가 발현되는 동안에, 기초펄스의 진폭 설정값(Va1, Va2, ...)을 제공하는 진폭 신호(V1, V2)를 각 펄스 신호에 대해서 생성하는 단계; 및
   '+' 및 '-'를 교번하는 증폭된 각 기초펄스를 연속적으로 포함하는 파형(들)을 취득하기 위해 펄스 신호와 진폭 신호를 결합하는 단계로서, 상기 기초펄스는 진폭 신호들 중 하나에 의해 제공되는 기초 펄스의 진폭 설정값에 따라 증폭되는, 펄스 신호와 진폭 신호를 결합하는 단계;를 포함하는 것을 특징으로 하는 UWB 파형 생성 방법.
2. 제1항에 있어서,
   기초펄스는, 설정값 펄스폭(VN)에 상응하는 값으로 주기가 조절될 수 있는 신호(Cmd+, Cmd-)를 출력하는 발진기(OSC)에 의해 생성되는 것을 특징으로 하는 UWB 파형 생성 방법.
3. 제1항에 있어서,
   기초펄스는, 제1 펄스 신호(E1)와 이에 해당되는 진폭 신호(V1)를 수신하는 제1분지(B1) 및 제2 펄스 신호(E2)와 이에 해당되는 진폭 신호(V2)를 수신하는 제2분지(B2)를 적어도 포함하는 H-브릿지 회로(ADD5)에서 증폭 및 결합되는 것을 특징으로 하는 UWB 파형 생성 방법.
4. 제3항에 있어서,
   펄스 신호(E1, E2)는, 분지에 직렬로 장착된 두 개 이상의 트랜지스터(M10, TG12, TG13, TG22, TG23)의 게이트 단자를 통해 H-브릿지 회로(ADD5)의 분지(B1, B2)로 도입되는 것을 특징으로 하는 UWB 파형 생성 방법.
5. 제3항에 있어서,
   진폭 신호(V1, V2) 중 하나는, 분지에 직렬로 장착된 두 개 이상의 트랜지스터(M10, TG12, TG13, TG22, TG23)의 게이트 단자를 통해 H-브릿지 회로(ADD5)의 분지(B1, B2)로 도입되는 것을 특징으로 하는 UWB 파형 생성 방법.
6. 제1항에 있어서,
   '+' 극성의 파형을 생성하고 '-' 극성의 파형을 생성하되, 상기 '-' 극성의 파형은 '+' 극성의 파형과 동일한 수의 기초펄스를 포함하고, 파형들 중 한 파형의 각 기초펄스는 다른 파형의 같은 열에 있는 기초펄스와 동일한 진폭에 반대 극성을 갖는 것을 특징으로 하는 UWB 파형 생성 방법.
7. 제6항에 있어서,
   기초펄스가 H-브릿지 회로(ADD5)에서 증폭 및 결합되되, '+' 극성의 파형은 두 펄스 신호(E1, E2) 중 제1신호를 H-브릿지 회로의 홀수 분지에 도입하고 제2신호를 H-브릿지 회로의 짝수 분지에 도입함으로써 생성되고, '-' 극성의 파형은 제1 펄스 신호(E1)를 H-브릿지 회로의 짝수 분지에 도입하고 제2 펄스 신호(E2)를 H-브릿지 회로의 홀수 분지에 도입함으로써 생성되는 것을 특징으로 하는 UWB 파형 생성 방법.
8. 2진 데이터를 전송하는 방법으로서, 0 또는 1의 2진 데이터를 전송할지 여부에 따라 '+' 또는 '-' 극성의 파형을 생성하고, 생성된 파형을 송출하되, '-' 극성의 파형은 '+' 극성의 파형과 동일한 개수의 기초펄스를 가지며, 파형들 중 한 파형의 각 기초펄스는 다른 파형의 같은 열에 있는 기초펄스와 진폭이 같고 극성이 반대이고, 파형의 생성은 제1항 내지 제7항 중 어느 한 항의 방법에 따라 수행되는 것을 특징으로 하는 2진 데이터 전송 방법.
9. 제8항에 있어서,
   교정메시지의 전송 단계를 복수개 포함하는 교정 절차를 포함하고,
   각각의 교정메시지의 전송 단계는:
   파형 식별자에 의해 식별되며 해당 파형의 기초펄스의 진폭 및/또는 펄스폭에 대해 구별되는 파형을 생성하는 단계;
   파형을 사용하여, 파형 식별자를 포함하는 교정 메시지를 송출하는 단계; 및
   교정 메시지를 수신하여 수신된 교정 메시지로부터 전송 품질 측정값을 결정하는 단계;를 포함하고,
   상기 전송 방법은, 교정 메시지를 전송하는 데 사용된 파형들 중에서 한 파형을, 수신된 전송 품질 측정값의 함수로서 선택하는 최종 단계를 포함하는 것을 특징으로 하는 2진 데이터 전송 방법.
10. 제1항 내지 제7항 중 어느 한 항의 방법을 구현하도록 구성된 펄스 생성기(PGN1)를 포함하는 UWB 파형 생성기.
11. 제10항에 있어서,
    주파수가 설정값 펄스폭의 함수로서 제어되는 출력 신호(Cmd+, Cmd-)를 출력하고 기초펄스의 펄스폭을 정의하는 발진기(OSC)를 포함하는 것을 특징으로 하는 UWB 파형 생성기.
12. 제10항에 있어서,
    가산기(ADD5)는, 제1 펄스 신호(E1)와 제1 펄스 신호의 진폭 신호(V1)를 수신하는 제1분지(B1) 및 제2 펄스 신호(E2)와 제2 펄스 신호의 진폭 신호(V2)를 수신하는 제2분지(B2)를 적어도 포함하는 H-브릿지 회로를 포함하는 것을 특징으로 하는 UWB 파형 생성기.
13. 제12항에 있어서,
    가산기(ADD5)의 각 분지(B1, B2)는, 분지에 직렬로 장착되고 증폭 및 결합하고자 하는 기초펄스(E1, E2)를 게이트 단자에서 수신하는 두 개 이상의 트랜지스터(M10, TG12, TG13, TG22, TG23)를 포함하는 것을 특징으로 하는 UWB 파형 생성기.
14. 제13항에 있어서,
    가산기(ADD5)의 각 분지(B1, B2)는, 분지에 직렬로 장착되고 진폭 신호(V1, V2) 중 하나를 게이트 단자에서 수신하는 두 개 이상의 트랜지스터(M10, TG11, TG14, TG21, TG24)를 포함하는 것을 특징으로 하는 UWB 파형 생성기.
15. 제10항에 따른 UWB 파형 생성기를 포함하는 송신기.

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