KR101856687B1 - High electron mobility transistor and fabrication method thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 238000005530 etching Methods 0.000 claims abstract description 27
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 239000010931 gold Substances 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 17
- 238000000227 grinding Methods 0.000 claims description 16
- 229910052737 gold Inorganic materials 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 9
- 229910002601 GaN Inorganic materials 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 101100060179 Drosophila melanogaster Clk gene Proteins 0.000 description 39
- 101150038023 PEX1 gene Proteins 0.000 description 39
- 101150014555 pas-1 gene Proteins 0.000 description 39
- 230000008569 process Effects 0.000 description 36
- 101100016388 Arabidopsis thaliana PAS2 gene Proteins 0.000 description 14
- 101100297150 Komagataella pastoris PEX3 gene Proteins 0.000 description 14
- 101100315760 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PEX4 gene Proteins 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000006911 nucleation Effects 0.000 description 6
- 238000010899 nucleation Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 239000007767 bonding agent Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000009623 Bosch process Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
- H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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Abstract
고전자이동도 트랜지스터 및 그의 제조방법을 제공한다.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터는, 소스전극배선형성부위가 정의된 기판; 상기 기판 상부에 형성되는 베이스층; 상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되는 소스전극; 상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극; 상기 소스전극과 상기 드레인전극 사이의 상기 베이스층 상부에 형성되는 게이트전극; 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드; 상기 베이스층 상부에 형성되는 제1 절연층; 및 상기 제1 절연층 상부에 형성되는 제2 절연층을 포함하고, 상기 소스전극과 상기 드레인전극은 상기 제1 절연층이 형성된 후에 상기 제1 절연층 일부를 제거하여 노출된 상기 베이스층 상부에 형성되어 상기 소스전극과 상기 드레인전극의 양측이 상기 제1 절연층 상면 일부를 덮는 단차부가 형성되며, 상기 제2 절연층은 상기 소스전극과 상기 드레인전극 각각의 상면 일부를 덮어 상기 제1 절연층과 상기 소스전극배선용 비아패드 사이의 상기 소스전극의 상부에는 요부가 형성되는 것을 특징으로 한다.A high electron mobility transistor and a method of manufacturing the same.
According to an aspect of the present invention, there is provided a high electron mobility transistor including: a substrate defining a source electrode wiring formation region; A base layer formed on the substrate; A source electrode formed on the base layer in the source electrode wiring formation region; A drain electrode spaced apart from the source electrode and formed on the base layer; A gate electrode formed on the base layer between the source electrode and the drain electrode; A via pad for a source electrode wiring formed by etching the base layer and the substrate at a portion where the source electrode wiring is formed to a predetermined depth from the front and filling the conductor; A first insulating layer formed on the base layer; And a second insulating layer formed on the first insulating layer, wherein the source electrode and the drain electrode are formed by removing a part of the first insulating layer after forming the first insulating layer, Wherein a stepped portion is formed on both sides of the source electrode and the drain electrode to cover a part of the upper surface of the first insulating layer and the second insulating layer covers part of the upper surface of each of the source electrode and the drain electrode, And a recess is formed in an upper portion of the source electrode between the via pad for the source electrode wiring and the via pad for the source electrode wiring.
Description
본 발명은 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 소자의 수율 및 소자의 신뢰성을 향상시키는 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것이다.The present invention relates to a high electron mobility transistor and a method of manufacturing the same, and more particularly, to a high electron mobility transistor and a method of manufacturing the same that improve device yield and device reliability.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 최근에 등장한 갈륨나이트라이드계 트랜지스터는 종래의 실리콘계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히 갈륨나이트라이드를 이용한 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 이용함으로써 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.BACKGROUND ART [0002] With the development of information and communication technologies, there is an increasing demand for high-voltage transistors operating in a high-speed switching environment or a high-voltage environment. Recently, the gallium nitride transistor appeared to be capable of high-speed switching operation as compared with the conventional silicon-based transistor, and thus it is not only suitable for ultra-high speed signal processing but also has advantages of being applicable to a high voltage environment through high- It is getting attention. Particularly, in the case of a high electron mobility transistor (HEMT) using gallium nitride, the mobility of electrons can be improved by using a two-dimensional electron gas (2DEG) generated at the interface between different materials mobility), which is advantageous for high-speed signal transmission.
이러한, 고전자이동도 트랜지스터는 크기를 최소화하기 위하여 소스 전극과 전기적으로 연결되는 소스전극배선을 소스 전극 하부에 형성하는 공정에 있어서, 백-그라인딩(backgrinding) 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하여 소스 전극의 하부를 관통하는 소스전극배선용 비아를 형성하고 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성한다.In order to minimize the size of such a high electron mobility transistor, a process of forming a source electrode wiring electrically connected to the source electrode under the source electrode is performed by performing a backgrinding process, The source electrode wiring vias penetrating the lower portion of the source electrode are formed by etching to a depth and a thin metal film is plated on the surface of the source electrode wiring vias to form a source electrode wiring.
그러나 상기 소스전극배선 형성 공정은 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하기 때문에, 백-그라인딩 공정 전의 두꺼운 기판을 식각하는 경우보다 식각속도가 감소되고, 식각 균일도가 저하되며 기판에 크랙(crack)이 발생하여 소자의 수율 및 소자의 신뢰성이 저하되는 문제점이 있다.However, since the back-grinding process is performed to etch the substrate from the back surface of the thinned substrate to a predetermined depth, the etch rate is lowered and the etch uniformity is lowered than when the thick substrate is etched before the back- There is a problem that cracks are generated in the substrate and the yield of the device and the reliability of the device are deteriorated.
또한, 상기 소스전극배선 형성 공정은 상기 SiC 웨이퍼(Wafer) 등으로 이루어진 기판이 비아를 형성하기 어려운 물질 중 하나이기 때문에, 상기 기판의 후면에서부터 소정 깊이로 식각하는 공정에 의한 기판의 온도 상승으로 백-그라인딩 공정 시 저온 접합제를 사용하지 못하고 제거가 어려운 고온 접합제를 사용함에 따라 공정을 매우 어렵게 하여 소자의 수율이 저하되는 문제점이 있다.In addition, since the substrate made of the SiC wafer or the like is one of materials which are difficult to form vias, the source electrode wiring formation process is performed by raising the temperature of the substrate by the process of etching the substrate from the back surface to a predetermined depth, - In the grinding process, since the low-temperature bonding agent can not be used and the high-temperature bonding agent which is difficult to remove is used, the process becomes very difficult and the yield of the device is deteriorated.
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성하기 때문에, 소스전극배선용 비아의 대부분이 비어 있어서 열전도도가 낮아 소자의 열방출이 저하되는 문제점이 있다.Further, in the source electrode wiring forming step, since the source electrode wiring is formed by plating a thin metal film on the surface of the vias for the source electrode wiring, most of the vias for the source electrode wiring are empty and the thermal conductivity is low, .
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아의 대부분이 비어 있기 때문에, 소자의 패키징을 위한 솔더본딩(solder bonding) 시 사용되는 솔더가 비아의 바닥면을 통하여 기판의 전면에 위치될 수 있어 소자의 신뢰성이 저하되고 소자의 수명이 단축될 수 있는 문제점이 있다.In addition, since the source electrode wiring vias are mostly empty, the solder used in the solder bonding for packaging the devices can be positioned on the front surface of the substrate through the bottom surface of the via hole There is a problem that the reliability of the device is lowered and the lifetime of the device can be shortened.
본 발명의 목적은, 소스 전극과 전기적으로 연결되는 소스전극배선을 소스 전극 하부에 형성하여 트랜지스터의 크기를 최소화하고, 소스전극배선 형성을 전면에서 하고 소스전극배선용 비아를 전도체로 충진함으로써 공정이 용이하고 소자의 열방출을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그의 제조방법을 제공하는 것이다.It is an object of the present invention to provide a method of manufacturing a semiconductor device which can minimize the size of a transistor by forming a source electrode wiring electrically connected to a source electrode under the source electrode and filling the source electrode wiring via with a conductor, And capable of improving heat dissipation of the device, and a method of manufacturing the same.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터는, 소스전극배선형성부위가 정의된 기판; 상기 기판 상부에 형성되는 베이스층; 상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되는 소스전극; 상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극; 상기 소스전극과 상기 드레인전극 사이의 상기 베이스층 상부에 형성되는 게이트전극; 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드; 상기 베이스층 상부에 형성되는 제1 절연층; 및 상기 제1 절연층 상부에 형성되는 제2 절연층을 포함하고, 상기 소스전극과 상기 드레인전극은 상기 제1 절연층이 형성된 후에 상기 제1 절연층 일부를 제거하여 노출된 상기 베이스층 상부에 형성되어 상기 소스전극과 상기 드레인전극의 양측이 상기 제1 절연층 상면 일부를 덮는 단차부가 형성되며, 상기 제2 절연층은 상기 소스전극과 상기 드레인전극 각각의 상면 일부를 덮어 상기 제1 절연층과 상기 소스전극배선용 비아패드 사이의 상기 소스전극의 상부에는 요부가 형성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a high electron mobility transistor including: a substrate defining a source electrode wiring formation region; A base layer formed on the substrate; A source electrode formed on the base layer in the source electrode wiring formation region; A drain electrode spaced apart from the source electrode and formed on the base layer; A gate electrode formed on the base layer between the source electrode and the drain electrode; A via pad for a source electrode wiring formed by etching the base layer and the substrate at a portion where the source electrode wiring is formed to a predetermined depth from the front and filling the conductor; A first insulating layer formed on the base layer; And a second insulating layer formed on the first insulating layer, wherein the source electrode and the drain electrode are formed by removing a part of the first insulating layer after forming the first insulating layer, Wherein a stepped portion is formed on both sides of the source electrode and the drain electrode to cover a part of the upper surface of the first insulating layer and the second insulating layer covers part of the upper surface of each of the source electrode and the drain electrode, And a recess is formed in an upper portion of the source electrode between the via pad for the source electrode wiring and the via pad for the source electrode wiring.
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상기 소스전극 상부에 형성되는 소스전극패드 및 상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하고, 상기 소스전극패드와 상기 드레인전극패드는 각각 상기 소스전극과 상기 드레인전극 상부에 형성된 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 형성된다. And a source electrode pad formed on the source electrode and a drain electrode pad formed on the drain electrode, wherein the source electrode pad and the drain electrode pad are electrically connected to the source electrode and the drain electrode, respectively, And is formed on the exposed source electrode and the drain electrode by removing a part of the insulating layer.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터의 변형예에 따르면, 상기 소스전극 상부에 형성되는 소스전극패드; 및 상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하고, 상기 소스전극과 상기 드레인전극이 상기 베이스층 상부에 형성된 후에 상기 제1 절연층이 형성되어 상기 제1 절연층이 상기 소스전극과 드레인전극의 양측 상면 일부를 덮으며, 상기 소스전극패드와 상기 드레인전극패드는 각각 상기 소스전극과 드레인전극 상부의 상기 제1 절연층 및 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극 및 상기 드레인전극 상부에 형성된다. According to a modification of the high electron mobility transistor according to an embodiment of the present invention, a source electrode pad formed on the source electrode; And a drain electrode pad formed on the drain electrode, wherein the first insulating layer is formed after the source electrode and the drain electrode are formed on the base layer, and the first insulating layer is formed on the source electrode and the drain Wherein the source electrode pad and the drain electrode pad partially cover upper surfaces of both sides of the electrode, and the source electrode and the drain electrode pad partially remove the first insulating layer and the second insulating layer on the source electrode and the drain electrode, Drain electrode.
상기 소스전극배선용 비아패드는 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 크다. The via pad for a source electrode wiring is larger than the diameter of a lower portion of the upper side portion in the front side direction, which is the rear side direction.
상기 소스전극배선용 비아패드는 구리, 금 중 어느 하나일 수 있다. 상기 소스전극배선용 비아패드의 상면 면적은, 상기 소스전극의 전체 면적의 50% 이상을 차지한다. 상기 소스전극배선용 비아패드는, 적어도 하나 이상 형성된다. 상기 베이스층은, 갈륨나이트라이드(GaN)층을 포함한다. The via pad for the source electrode wiring may be any one of copper and gold. The upper surface area of the via pad for the source electrode wiring occupies 50% or more of the total area of the source electrode. At least one via pad for the source electrode wiring is formed. The base layer includes a gallium nitride (GaN) layer.
본 발명의 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, According to another aspect of the present invention, there is provided a method of manufacturing a high electron mobility transistor,
소스전극배선형성부위가 정의된 기판상부에 베이스층을 형성하는 단계; 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계; 상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계; 상기 소스전극배선용 비아패드 상부 및 상기 소스전극배선용 비아패드와 인접한 베이스층 상부와, 상기 소스전극배선용 비아패드와 이격된 상기 베이스층 상부에 각각 소스전극 및 드레인전극을 형성하는 단계; 전면에 제1 절연층을 형성하는 단계; 상기 소스전극과 상기 드레인전극 사이 상기 제1 절연층의 일부를 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계;를 포함한다. Forming a base layer on a substrate on which a source electrode wiring formation region is defined; Forming source electrode wiring vias by etching the base layer and the substrate of the source electrode wiring formation region to a predetermined depth from the front surface; Filling the source electrode wiring via with a conductor to form a via pad for a source electrode wiring; Forming a source electrode and a drain electrode on the upper portion of the via pad for the source electrode wiring, the upper portion of the base layer adjacent to the via pad for the source electrode wiring, and the upper portion of the base layer spaced apart from the via pad for the source electrode wiring; Forming a first insulating layer on the front surface; And forming a gate electrode on the exposed base layer by removing a portion of the first insulating layer between the source electrode and the drain electrode.
상기 게이트전극을 형성하는 단계 이후에, 전면에 제2 절연층을 형성하는 단계; 및 상기 소스전극과 상기 드레인전극 상부의 상기 제1절연층 및 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함한다. Forming a second insulating layer on the front surface after the step of forming the gate electrode; And forming a source electrode pad and a drain electrode pad on the exposed source electrode and the drain electrode by removing the first insulating layer and the second insulating layer on the source electrode and the drain electrode, .
본 발명의 또 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 소스전극배선형성부위가 정의된 기판상에 베이스층을 형성하는 단계; 전면에 제1 절연층을 형성하는 단계; 상기 소스전극배선형성부위의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계; 상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계; 상기 소스전극배선용 비아패드 상부 상기 소스전극배선용 비아패드와 인접한 제1 절연층 입루와, 상기 소스전극배선용 비아패드와 이격된 상기 제1 절연층의 일부를 제거하여 노출된 상기 베이스층 상부에 각각 소스전극 및 드레인전극을 형성하는 단계; 상기 소스전극과 상기 드레인전극 사이 상기 제1 절연층의 일부를 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계;를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a high electron mobility transistor, including: forming a base layer on a substrate on which a source electrode wiring formation region is defined; Forming a first insulating layer on the front surface; Forming source electrode wiring vias by etching the first insulating layer, the base layer, and the substrate at the source electrode wiring formation portions to a predetermined depth from the front surface; Filling the source electrode wiring via with a conductor to form a via pad for a source electrode wiring; A first insulating layer interposed between the via pad for the source electrode wiring and the via pad for the source electrode wiring above the via pad for the source electrode wiring and a portion of the first insulating layer spaced apart from the via pad for the source electrode wiring are removed, Forming an electrode and a drain electrode; And forming a gate electrode on the exposed base layer by removing a portion of the first insulating layer between the source electrode and the drain electrode.
상기 게이트전극을 형성하는 단계 이후에, 전면에 제2 절연층을 형성하는 단계; 및 상기 소스전극 및 상기 드레인전극 상부의 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함한다. Forming a second insulating layer on the front surface after the step of forming the gate electrode; And forming a source electrode pad and a drain electrode pad on the exposed source electrode and the drain electrode, respectively, by removing a part of the second insulating layer above the source electrode and the drain electrode.
위 두 실시예에서의 고전자이동도 트랜지스터의 제조방법은, 소스전극패드 및 드레인전극패드를 형성하는 단계 이후에, 상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계; 및 상기 기판의 후면에 노출된 상기 소스전극배선용 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함한다. The manufacturing method of the high electron mobility transistor in the above two embodiments includes back-grinding the back surface of the substrate so that the rear end of the via pad for the source electrode wiring is exposed after the step of forming the source electrode pad and the drain electrode pad ; And forming a back layer connected to the via pad for the source electrode wiring exposed on the back surface of the substrate.
상기 소스전극배선용 비아패드는, 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 크다. 상기 소스전극배선용 비아패드의 상면 면적은, 상기 소스전극의 전체 면적의 50% 이상을 차지한다. 상기 소스전극배선용 비아패드는, 적어도 하나 이상 형성된다. 상기 베이스층은, 갈륨나이트라이드(GaN)층을 포함한다. The via pad for a source electrode wiring is larger than the diameter of a lower portion of the upper side portion in the front side direction, which is the rear side direction. The upper surface area of the via pad for the source electrode wiring occupies 50% or more of the total area of the source electrode. At least one via pad for the source electrode wiring is formed. The base layer includes a gallium nitride (GaN) layer.
본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법은 소스 전극과 전기적으로 연결되는 소스전극배선을 소스 전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시키는 효과를 가진다.A high electron mobility transistor and a method of manufacturing the same according to the present invention are characterized in that in a process of forming a source electrode wiring electrically connected to a source electrode under a source electrode, The etching speed is increased and the etching uniformity is improved and cracks are generated in the substrate by etching the substrate at a predetermined depth from the back surface of the thinned substrate by performing the back-grinding process by forming the via- Thereby improving the yield of the device and the reliability of the device.
또한, 본 발명은 소스전극배선용 비아패드를 형성하고 백-그라인딩 공정을 진행함으로써, 소스전극배선용 비아를 형성하기 위한 기판 식각 공정 없이 백-그라인딩 공정이 진행되기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시키는 효과를 가진다.In addition, since the present invention forms a via pad for a source electrode wiring and performs a back-grinding process, a back-grinding process is performed without a substrate etching process for forming a via for a source electrode wiring, It is possible to use a low-temperature bonding agent which is easier to remove, so that the process is easy and the yield of the device is improved.
또한, 본 발명은 두꺼운 상태의 기판 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소스전극배선용 비아 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아보다 열 전도율이 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시키는 효과를 가진다.In addition, since the via hole for the source electrode wiring is filled by etching and filling the entire surface of the substrate in a thick state from the front surface in the thick state, most of the prior art is filled with the via hole for the source electrode wiring, So that the heat emission of the device is improved to improve the performance of the device.
또한, 본 발명은 두꺼운 상태의 기판 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지하는 효과를 가진다.In addition, since the solder and flux used for solder bonding for device packaging can not be introduced into the substrate by etching and filling the substrate with a predetermined depth from the entire surface of the substrate in a thick state to form a via pad for source electrode wiring, And has an effect of preventing shortening of the lifetime of the device.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.Further, by etching the substrate in a thick state to a predetermined depth from the front surface, the substrate can be etched stably in comparison with the case where the thin substrate is etched to a predetermined depth from the back surface, so that the width of the via pad for source electrode wiring can be made wide So that the electrical conductivity and the thermal conductivity can be improved.
도 1은 제 1실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 소스 전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 3은 도 1의 소스 전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 4a 내지 도 4h는 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 5는 제 2실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 6a 내지 도 6g는 제 2실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.1 is a cross-sectional view of a high electron mobility transistor according to a first embodiment.
FIG. 2 is a plan view showing a plurality of source electrode wiring via pads formed on the source electrode of FIG. 1; FIG.
3 is a plan view showing a via pad for a source electrode wiring formed in the source electrode of FIG.
4A to 4H are cross-sectional views illustrating a method of manufacturing a high electron mobility transistor according to an embodiment.
5 is a cross-sectional view of a high electron mobility transistor according to the second embodiment.
6A to 6G are cross-sectional views illustrating a method of manufacturing a high electron mobility transistor according to a second embodiment.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it should be understood that these elements, components, regions, layers and / Do. These terms do not imply any particular order, top, bottom, or top row, and are used only to distinguish one member, region, or region from another member, region, or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.
제1 1st 실시예Example
도 1은 제1 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터는 소스전극배선형성부위가 정의된 기판(11), 기판(11) 상부에 형성되는 베이스층(10), 소스전극배선형성부위의 베이스층(10) 상부에 형성되는 소스전극(SE), 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성되는 드레인전극(DE), 소스전극(SE)과 드레인전극(DE) 사이의 베이스층(10) 상부에 형성되는 게이트전극(GE) 및 소스전극배선형성부위의 베이스층(10)과 기판(11)을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드(VAP)를 포함한다. 1 is a cross-sectional view of a high electron mobility transistor according to a first embodiment. 1, the high electron mobility transistor according to the first embodiment includes a
여기서, 베이스층(10) 상부에 형성되는 제1 절연층(PAS1), 제1 절연층(PAS1) 상부에 형성되는 제2 절연층(PAS2), 소스전극(SE)과 전기적으로 연결되며 소스전극(SE) 상부에 형성되는 소스전극패드(PSE) 및 드레인전극(DE)과 전기적으로 연결되며 드레인전극(DE) 상부에 형성되는 드레인전극패드(PDE)를 더 포함한다.Here, the first insulating layer PAS1 formed on the
소스전극(SE)과 드레인전극(DE)은 베이스층(10) 상부에 형성된 후에 제1 절연층(PAS1)이 형성되어 제1 절연층(PAS1)이 소스전극(SE)과 드레인전극(DE)의 양측 상면 일부를 덮는다. The source electrode SE and the drain electrode DE are formed on the
또한, 소스전극패드(PSE)와 드레인전극패드(PDE)는 각각 소스전극(SE)과 드레인전극(DE) 상부의 제1 절연층(PAS1) 및 제2 절연층(PAS2) 일부를 제거하여 노출된 소스전극(SE)과 드레인전극(DE) 상부에 형성된다. The source electrode pad PSE and the drain electrode pad PDE are formed by removing a part of the first insulating layer PAS1 and the second insulating layer PAS2 on the source electrode SE and the drain electrode DE, And is formed on the source electrode SE and the drain electrode DE.
기판(11)은 소스전극배선형성부위가 정의되며, 사파이어(Al2O3), 질화 갈륨(GaN), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 이루어질 수 있다. 그리고 베이스층(10)은 기판(11) 상부에 형성되고, 핵형성층(12) 상부에 버퍼층(13)이 형성되고 버퍼층(13) 상부에 배리어층(15)이 형성되어 이루어진다.The
여기서, 핵형성층(12), 버퍼층(13) 및 배리어층(15)은 각각 알루미늄나이트라이드(AlN), 갈륨나이트라이드(GaN) 및 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다.Here, the
소스전극(SE)은 소스전극배선용 비아패드(VAP) 상부에 형성된다. 그리고 드레인전극(DE)은 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성된다.The source electrode SE is formed on the via pad VAP for the source electrode wiring. The drain electrode DE is formed on the
게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이의 베이스층(10) 상부에 형성된다.A gate electrode GE is formed on the
이하, 상기 소스전극배선용 비아패드(VAP)에 대해 상세하게 설명한다.Hereinafter, the source electrode wiring via pad (VAP) will be described in detail.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이고, 도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.FIG. 2 is a plan view of a plurality of source electrode wiring via pads formed on the source electrode of FIG. 1, and FIG. 3 is a plan view of one source electrode wiring via pad formed on the source electrode of FIG.
상기 소스전극배선용 비아패드(VAP)는 기판(11)과 베이스층(10)으로 둘러싸이고, 상기 소스전극배선형성부위를 전면에서부터 소정 깊이로 식각하고 충진하여 형성된다.The via pad VAP for the source electrode wiring is surrounded by the
이때, 소스전극배선용 비아패드(VAP)는 베이스층(10)과 기판(11)을 전면에서부터 소정 깊이로 식각하고 충진하여 형성되기 때문에 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 크게 형성될 수 있다. 이 경우, 후면에서부터 식각하는 종래 기술과 소스전극배선용 비아패드(VAP)의 모양과 반대로 형성된다. 하지만, 보쉬공정(Bosch process) 등으로 상부부위와 하부부위의 직경을 동일하게 식각 할 수도 있다. At this time, since the via pad VAP for source electrode wiring is formed by etching the
그리고 소스전극배선용 비아패드(VAP)는 후술될 소스전극패드(PSE) 및 드레인전극패드(PDE) 형성 이후 백-그라인딩 공정 시, 기판(11)의 후면까지 관통된다. 그렇게 하면 종래 기술에 기판(11) 후면에서 소스전극배선용 비아패드(VAP)를 형성한 것과 같이 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성된다. 따라서 종래 기술에서처럼 후면에서 소스전극배선용 비아패드(VAP)를 형성할 경우 발생하는 문제점들을 해결하면서도 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성되는 것이다. The via pad VAP for the source electrode wiring is penetrated to the back surface of the
여기서, 소스전극배선용 비아패드(VAP)는 트랜지스터의 전기 전도율 및 열 전도율을 향상시키도록, 상기 소스전극배선형성부위를 구리(Cu), 금(Au) 등 전도체로 충진하여 형성된다.Here, the via pad VAP for the source electrode wiring is formed by filling the source electrode wiring formation portion with a conductor such as copper (Cu) or gold (Au) to improve the electrical conductivity and the thermal conductivity of the transistor.
또한, 상기 소스전극배선용 비아패드(VAP)는 도 2에 도시된 바와 같이, 소스전극(SE)에 적어도 하나 이상 형성되거나, 도 3에 도시된 바와 같이, 소스전극(SE)의 전체 면적의 50% 이상을 차지하며 형성될 수 있다. 모두 소스전극배선용 비아패드(VAP)를 통한 전기 전도율 및 열 전도율을 향상시키기 위함이다. As shown in FIG. 2, the via pad VAP for the source electrode wiring may be formed in at least one or more than one of the source electrodes SE, % ≪ / RTI > Both of which are intended to improve the electrical conductivity and thermal conductivity through the via pad (VAP) for the source electrode wiring.
전면에서 소스전극배선용 비아패드(VAP)를 형성할 경우, 그 개수를 적어도 하나 이상으로 형성할 수 있다. 즉, 하나만 형성할 수도 있고, 트랜지스터의 열방출 효율을 향상시키기 위하여 둘 이상의 복수개로 형성할 수 있다. 또한, 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우에도 도 3에 도시된 것처럼 소스전극(SE)의 전체면적의 50% 이상으로 소스전극배선용 비아패드(VAP)를 형성함으로써 전기 전도율 및 열 전도율을 향상시킬 수 있다. 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우 도 3에 도시된 것처럼 그 크기를 소스전극(SE)의 크기와 모양에 근접하게 형성한다면 전기 전도율 및 열 전도율을 향상시킬 수 있다.When the via pad VAP for source electrode wiring is formed on the front surface, the number of the via pads VAP may be at least one. That is, only one transistor may be formed, or a plurality of transistors may be formed to improve the heat emission efficiency of the transistor. In the case of forming only one via pad VAP for the source electrode wiring, as shown in FIG. 3, by forming the via pad VAP for the source electrode wiring to not less than 50% of the total area of the source electrode SE as shown in FIG. 3, The conductivity can be improved. If only one via pad VAP for source electrode wiring is formed, if the size of the via pad VAP is formed close to the size and shape of the source electrode SE as shown in FIG. 3, the electrical conductivity and thermal conductivity can be improved.
본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있으므로 도 2와 도3과 같이 소스전극배선용 비아패드(VAP)를 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.The present invention can stably etch the
이하, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다. Hereinafter, a method of manufacturing the high electron mobility transistor according to the first embodiment will be described in detail.
도 4a 내지 도 4h는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.4A to 4H are cross-sectional views illustrating a method of manufacturing a high electron mobility transistor according to the first embodiment.
고전자이동도 트랜지스터의 제조 방법은, 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 형성하는 단계, 소스전극배선형성부위의 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성하는 단계, 소스전극배선용 비아(VA)를 전도체로 충진하여 소스전극배선용 비아패드(VAP)를 형성하는 단계, 소스전극배선용 비아패드(VAP) 상부 및 소스전극배선용 비아패드(VAP)와 인접한 베이스층(10) 상부와, 소스전극배선용 비아패드(VAP)와 이격된 상기 베이스층(10) 상부에 각각 소스전극(SE) 및 드레인전극(DE)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 및 베이스층(10)의 전면에 제1 절연층(PAS1)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 사이 제1 절연층(PAS1)의 일부를 제거하여 노출된 베이스층(10) 상부에 게이트전극(GE)을 형성하는 단계를 포함한다.A method of manufacturing a high electron mobility transistor includes the steps of forming a
또한, 게이트전극(GE)을 형성하는 단계 이후에, 전면에 제2 절연층(PAS2)을 형성하는 단계, 소스전극(SE) 및 드레인전극(DE) 상부의 제1 절연층(PAS1) 및 제2 절연층(PAS2) 일부를 제거하여 노출된 소스전극(SE)과 드레인전극(DE) 상부에 각각 소스전극패드(PSE) 및 드레인전극패드(PDE)를 형성하는 단계를 더 포함한다.The step of forming the second insulating layer PAS2 on the front surface and the steps of forming the first insulating layer PAS1 on the source electrode SE and the drain electrode DE, 2 insulating layer PAS2 to form a source electrode pad (PSE) and a drain electrode pad (PDE) on the exposed source electrode SE and the drain electrode DE, respectively.
또한, 소스전극패드(PSE) 및 드레인전극패드(PDE)를 형성하는 단계 이후에, 소스전극배선용 비아패드(VAP)의 후단이 노출되도록 기판(11) 후면을 백-그라인딩하는 단계 및 기판(11)의 후면에 노출된 소스전극배선용 비아패드(VAP)와 연결되는 배면층(BSP)을 형성하는 단계를 더 포함한다.Further, after the step of forming the source electrode pad PSE and the drain electrode pad PDE, back-grinding the back surface of the
도 4a에 도시된 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 증착한다. 여기서, 상기 베이스층(10)은 핵형성층(12)과 버퍼층(13) 및 배리어층(15)이 적층되어 이루어질 수 있다. 그리고 핵형성층(12)과 버퍼층(13) 및 배리어층(15)은 각각 알루미늄나이트라이드(AlN)와 갈륨나이트라이드(GaN)와 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다.As shown in FIG. 4A, in the method of manufacturing a high electron mobility transistor according to the first embodiment, a
도 4b에 도시된 바와 같이, 상기 베이스층(10) 상부에 제1 시드(seed)층(SD1)을 증착한다. 여기서, 제1 시드층(SD1)은 스퍼터링(sputtering) 등의 증착 공정을 이용하여 증착되고, Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다.A first seed layer SD1 is deposited on the
그리고 제1 시드층(SD1) 상부에 포토리소그래피(photolithography) 공정을 진행하기 위해 감광막(미도시)을 도포한다. 이후, 상기 소스전극배선형성부위에만 상기 감광막이 잔류되도록, 상기 감광막을 선택적으로 노광 및 현상한다.A photoresist film (not shown) is applied to the top of the first seed layer SD1 to perform a photolithography process. Then, the photoresist film is selectively exposed and developed such that the photoresist film remains only in the source electrode wiring formation region.
그 다음, 상기 잔류된 감광막 양측의 제1 시드층(SD1) 상부에 메탈마스크(19)를 성장시킨다. 이때, 상기 메탈마스크(19)는 약 7~10㎛로 성장시킨다. 여기서, 상기 메탈마스크(19)는 니켈(Ni), 구리(Cu), 금(Au) 등으로 이루어질 수 있다.Then, a
이후, 상기 잔류된 감광막을 제거하여 상기 소스전극배선형성부위의 제1 시드층(SD1)을 노출시킨 다음, 상기 메탈마스크(19)를 마스크로 사용하여 상기 노출된 제1 시드층(SD1)을 식각한다.Thereafter, the remaining photoresist film is removed to expose the first seed layer SD1 at the source electrode wiring formation site, and then the exposed first seed layer SD1 is etched using the
도 4c에 도시된 바와 같이, 상기 메탈마스크(19)를 마스크로 사용하여 상기 소스전극배선형성부위의 베이스층(10)과 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성한다.4C, the
도 4d에 도시된 바와 같이, 소스전극배선용 비아(VA)를 전도체로 채운 소스전극배선용 비아패드(VAP)를 형성한다.As shown in Fig. 4D, a via pad (VAP) for source electrode wiring is formed by filling the source electrode wiring via VA with a conductor.
즉, 상기 메탈마스크(19)와 제1 시드층(SD1)을 제거하고, 소스전극배선용 비아(VA)를 포함한 전면에 제2 시드층(SD2)을 증착한다. 그리고 포토리소그래피 공정을 진행하여 소스전극배선용 비아(VA) 상부의 제2 시드층(SD2)만 노출시킨 다음, 상기 노출된 제2 시드층(SD2) 상부에 전도체를 성장시켜 소스전극배선용 비아패드(VAP)를 형성한다. 그 후, 소스전극배선용 비아패드(VAP) 양측 상기 베이스층(10) 상부의 제2 시드층(SD2)을 제거한다. 도 4d에는 소스전극배선용 비아패드(VAP) 양측 상기 베이스층(10) 상부의 제2 시드층(SD2)이 제거된 모습이 도시된다. 여기서, 제2 시드층(SD2)은 Ti/Cu, Ti/Al, Ti/Ni/Cu, Ti/Au, 등으로 이루어질 수 있다. 그리고 상기 전도체는 구리(Cu), 금(Au) 등으로 이루어질 수 있다.That is, the
도 4e에 도시된 바와 같이, 소스전극배선용 비아패드(VAP) 상부에 소스전극(SE)을 형성하고, 소스전극(SE)과 이격되어 상기 베이스층(10) 상부에 드레인전극(DE)을 형성한다.A source electrode SE is formed on the via pad VAP for the source electrode wiring and a drain electrode DE is formed on the
즉, 포토리소그래피 공정을 진행하여 소스전극(SE)이 형성될 부위의 소스전극배선용 비아패드(VAP)와 상기 베이스층(10) 및 드레인전극(DE)이 형성될 부위의 상기 베이스층(10)만 노출시킨 다음, 전면에 제1 도전층(미도시)을 증착하고, 리프트 오프(lift-off) 공정 등을 진행하여 소스전극(SE) 및 드레인전극(DE)을 형성한다. 여기서, 상기 제1 도전층은 Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등의 오믹 접촉(ohmic contact)용 금속으로 이루어질 수 있다. 또한, 상기 제1 도전층을 증착한 후 열처리하여 오믹 접촉을 형성한다.That is, the photolithography process is performed to form the source electrode wiring via pad VAP at the portion where the source electrode SE is to be formed and the
도 4f에 도시된 바와 같이, 소스전극(SE) 및 드레인전극(DE)을 포함한 전면에 제1 절연층(PAS1)을 증착한다. 그리고 후공정에서 형성될 게이트전극(GE) 하부부위가 형성될 베이스층(10)이 노출되도록, 포토리소그래피 공정을 진행하여 제1 절연층(PAS1)을 선택 식각한다. 여기서, 제1 절연층(PAS1)은 질화규소(silicon nitride) 등으로 이루어진다.The first insulating layer PAS1 is deposited on the entire surface including the source electrode SE and the drain electrode DE, as shown in FIG. 4F. Then, the first insulating layer PAS1 is selectively etched by performing a photolithography process so that the
이후, 게이트전극(GE) 상부부위가 게이트전극(GE)의 하부부위보다 면적이 넓기 때문에, 포토리소그래피 공정을 진행하여 게이트전극(GE)의 상부부위가 안착될 제1 절연층(PAS1)을 노출시킨다. 노출된 제1 절연층(PAS1)부분은 게이트전극(GE)의 하부부위를 위해서 식각된 제1 절연층(PAS1)의 양측부분이다. Since the upper portion of the gate electrode GE is wider than the lower portion of the gate electrode GE, the photolithography process is performed to expose the first insulating layer PAS1 on which the upper portion of the gate electrode GE is to be placed, . The portion of the exposed first insulating layer PAS1 is both sides of the first insulating layer PAS1 etched for the lower portion of the gate electrode GE.
그 다음, 상기 게이트전극(GE)을 형성할 부위가 노출된 전면에 제2 도전층(미도시)을 증착하고 리프트 오프 공정을 진행하여 게이트전극(GE)을 형성한다. 여기서, 상기 제2 도전층은 Ni/Au, Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등으로 이루어질 수 있다. 그리고 게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이에 형성된다.Next, a second conductive layer (not shown) is deposited on the entire exposed surface of the gate electrode GE, and a lift-off process is performed to form the gate electrode GE. The second conductive layer may be formed of Ni / Au, Ti / Al / Ni / Au, Ti / Al / Ti / Ni / The gate electrode GE is formed between the source electrode SE and the drain electrode DE.
도 4g에 도시된 바와 같이, 상기 게이트전극(GE) 상부 및 제1 절연층(PAS1) 상부에 제2 절연층(PAS2)을 증착한다. 여기서, 상기 제2 절연층(PAS2)은 질화규소(silicon nitride) 등으로 이루어진다.As shown in FIG. 4G, a second insulating layer PAS2 is deposited on the gate electrode GE and the first insulating layer PAS1. Here, the second insulating layer PAS2 is made of silicon nitride or the like.
그리고 후공정에서 형성될 소스전극패드(PSE) 하부부위와 접속되도록 소스전극(SE)이 노출되고 드레인전극패드(PDE) 하부부위와 접속될 드레인전극(DE)이 노출되도록, 포토리소그래피 공정을 진행하여 제2 절연층(PAS2)과 제1 절연층(PAS1)을 선택 식각한다.Then, the photolithography process is performed so that the source electrode SE is exposed to be connected to the lower portion of the source electrode pad (PSE) to be formed in the subsequent process, and the drain electrode DE to be connected to the drain electrode pad (PDE) The second insulating layer PAS2 and the first insulating layer PAS1 are selectively etched.
그 후, 상기 제2 절연층(PAS2) 상부, 상기 노출된 소스전극(SE) 상부 및 상기 노출된 드레인전극(DE) 상부에 제3 시드층(SD3)을 증착한다. 여기서, 상기 제3 시드층(SD3)은 Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다.Thereafter, a third seed layer SD3 is deposited on the second insulating layer PAS2, on the exposed source electrode SE, and on the exposed drain electrode DE. The third seed layer SD3 may be formed of Ti / Cu, Ti / Al, Ti / W, Ti / Au, Ti / Ni /
계속해서, 포토리소그래피 공정을 진행하여 상기 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성될 제3 시드층(SD3)만 노출시킨 다음, 노출된 제3 시드층(SD3) 상부에 제3 도전층(미도시)을 성장시켜 소스전극(SE) 상측에 소스전극패드(PSE)를 형성하고, 드레인전극(DE) 상측에 드레인전극패드(PDE)를 형성한다. 그 후, 소스전극패드(PSE) 양측과 드레인전극패드(PDE) 양측 제2 절연층(PAS2) 상부의 제3 시드층(SD3)을 제거한다. 여기서, 상기 소스전극패드(PSE)와 드레인전극패드(PDE) 각각은 구리(Cu), 금(Au) 등으로 이루어진다.Subsequently, a photolithography process is performed to expose only the third seed layer SD3 on which the source electrode pad (PSE) and the drain electrode pad (PDE) are to be formed, and then, on the exposed third seed layer SD3, A conductive layer (not shown) is grown to form a source electrode pad PSE on the source electrode SE and a drain electrode pad PDE on the drain electrode DE. Thereafter, the third seed layer SD3 on both sides of the source electrode pad PSE and the second insulating layer PAS2 on both sides of the drain electrode pad PDE is removed. Here, each of the source electrode pad PSE and the drain electrode pad PDE is made of copper (Cu), gold (Au), or the like.
도 4h에 도시된 바와 같이, 상기 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성된 기판(11)의 전면과 대향하는 기판(11)의 후면을 백-그라인딩 한다. 여기서, 상기 기판(11) 하부의 백-그라인딩 공정으로 소스전극배선용 비아패드(VAP)의 후단이 노출된다. 이때, 소스전극배선용 비아패드(VAP)의 높이는 약 50㎛ ~ 100㎛이다. 그리고 상기 백-그라인딩 공정은 도시하지 않았으나, 저온 접합체, 캐리어 웨이퍼(carrier wafer) 등을 사용하여 진행한다. 이때, 상기 백-그라인딩 공정은 소스전극배선용 비아(VA)를 형성하기 위한 기판 식각 공정 없이 진행되기 때문에, 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있다. 여기서, 상기 백-그라인딩 공정은 저온 접합제로써 저온 왁스(Wax)를 사용하여 진행한다.Grinding the backside of the
그 다음, 소스전극배선용 비아패드(VAP)의 후단이 노출된 기판(11)의 후면에 제4 시드층(SD4)을 증착한 다음, 제4 시드층(SD4)으로부터 제4 도전층(미도시)을 성장시켜 기판(11) 후면의 배면층(BSP)을 형성한다. 여기서, 상기 제4 시드층(SD4)은 Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다. 그리고 상기 배면층(BSP)은 전기 전도율 및 열 전도율을 향상시키도록, 구리(Cu), 금(Au) 등의 전도체로 이루어질 수 있다.Next, a fourth seed layer SD4 is deposited on the rear surface of the
상술한 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극(SE)과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시킬 수 있다.As described above, the high electron mobility transistor according to the first embodiment and the method for manufacturing the same according to the first embodiment are characterized in that in the process of forming the source electrode wiring electrically connected to the source electrode SE below the source electrode, The VAP is formed by etching and filling a predetermined depth from the entire surface of the substrate in the element forming process to form a via pad VAP for source electrode wiring so that the etching is performed at a predetermined depth from the back surface of the thinned substrate by performing the back- The speed is increased, the etching uniformity is improved, cracks on the substrate are suppressed, and the yield of the device and the reliability of the device can be improved.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극배선용 비아패드(VAP)를 형성하고 백-그라인딩 공정을 진행하기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시킬 수 있다.In addition, since the high electron mobility transistor according to the first embodiment and the manufacturing method thereof form the via pad (VAP) for the source electrode wiring and perform the back-grinding process, it is easier to remove than the high temperature bonding material in the back- A low-temperature bonding agent can be used, so that the process can be easily performed and the yield of the device can be improved.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 두꺼운 상태의 기판 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 소스전극배선용 비아(VA) 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아(VA)보다 열 전도율이 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시킬 수 있다.In addition, the high electron mobility transistor according to the first embodiment and the method for fabricating the same according to the present invention are formed by etching and filling a predetermined depth from the front surface of the substrate in a thick state to form a via pad (VAP) Most of the conventional arts have a higher thermal conductivity than the vacant source electrode wiring vias (VA), so that the heat emission of the device can be improved and the performance of the device can be improved.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 상기와 같이 소스전극배선용 비아(VA) 전부가 충진되기 때문에, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지할 수 있다.The high electron mobility transistor according to the first embodiment and the method for manufacturing the same according to the first embodiment are filled with the entirety of the source electrode wiring vias VA as described above so that the solder and flux used for solder bonding for packaging the device The reliability of the device can be improved and the lifetime of the device can be prevented from being shortened.
또한, 본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.In addition, the present invention can stably etch a
제2 실시예Second Embodiment
도 5는 제2 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 그리고 도 6a 내지 도 6g는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.5 is a cross-sectional view of a high electron mobility transistor according to the second embodiment. 6A to 6G are cross-sectional views illustrating a method of manufacturing a high electron mobility transistor according to a second embodiment.
다음은 도 5와 도 6a 내지 도 6g를 참조하여, 본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법의 제2 실시예를 설명한다.Next, a second embodiment of the high electron mobility transistor of the present invention and a method of manufacturing the same will be described with reference to Fig. 5 and Figs. 6A to 6G.
상기 제2 실시예를 설명함에 있어, 제1 실시예와 동일한 구성 및 제조 방법의 설명은 생략하기로 한다.In the description of the second embodiment, description of the same configuration and manufacturing method as in the first embodiment will be omitted.
도 5에 도시된 바와 같이, 제2 실시예에 따른 본 발명의 고전자이동도 트랜지스터는 소스전극배선형성부위가 정의된 기판(11), 기판(11) 상부에 형성되는 베이스층(10), 소스전극배선형성부위의 베이스층(10) 상부에 형성되는 소스전극(SE), 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성되는 드레인전극(DE), 소스전극(SE)과 드레인전극(DE) 사이의 베이스층(10) 상부에 형성되는 게이트전극(GE) 및 소스전극배선형성부위의 베이스층(10)과 기판(11)을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드(VAP)를 포함한다. As shown in FIG. 5, the high electron mobility transistor of the present invention according to the second embodiment includes a
여기서, 상기 소스전극배선용 비아패드(VAP)가 기판(11) 상부에 증착된 베이스층(10) 상부에 제1 절연층(PAS1)이 먼저 증착된 후에 형성되고, 그에 따라 상기 소스전극배선용 비아패드(VAP)와 소스전극(SE)은 제1 실시예의 구성과 상이할 수 있다.The source electrode wiring via pad VAP is formed after the first insulation layer PAS1 is deposited on the
즉, 상기 소스전극배선용 비아패드(VAP)는 기판(11), 상기 베이스층(10) 및 소스전극(SE)으로 둘러싸인다. 그리고 소스전극(SE)과 드레인전극(DE)은 상기 소스전극(SE)과 상기 드레인전극(DE)의 양측이 상기 제1 절연층(PAS1) 상면 일부를 덮는 단차부(S)가 형성된다. 또한, 제1 절연층(PAS1)과 소스전극배선용 비아패드(VAP) 사이의 소스전극(SE)의 상부에는 요부(C)가 형성된다.That is, the via pad VAP for the source electrode wiring is surrounded by the
좀 더 설명하면, 본 발명의 고전자이동도 트랜지스터는 베이스층(10) 상부에 형성되는 제1 절연층(PAS1)을 더 포함하고, 소스전극(SE)과 드레인전극(DE) 및 게이트전극(GE)은 베이스층(10) 상부에 제1 절연층(PAS1)이 형성된 후에 제1 절연층(PAS1)을 제거하고 베이스층(10) 상부에 형성되며, 소스전극(SE), 게이트전극(GE) 및 드레인전극(DE)의 양측이 제1 절연층(PAS1) 상면 일부를 덮는다. The high electron mobility transistor of the present invention further includes a first insulating layer PAS1 formed on the
그리고, 제1 절연층(PAS1) 상부에 형성되는 제2 절연층(PAS2)을 더 포함하고, 제2 절연층(PAS2)은 소스전극(SE)과 드레인전극(DE) 각각의 상면 일부를 덮고, 게이트전극(GE)을 덮는다. The second insulating layer PAS2 further includes a second insulating layer PAS2 formed on the first insulating layer PAS1 so as to cover a part of the upper surface of each of the source electrode SE and the drain electrode DE , And covers the gate electrode GE.
또한, 소스전극(SE) 상부에 형성되는 소스전극패드(PSE)와 드레인전극(DE) 상부에 형성되는 드레인전극패드(PDE)를 더 포함하고, 소스전극패드(PSE)와 드레인전극패드(PDE)는 각각 소스전극(SE)과 드레인전극 (DE) 상부에 형성된 제2 절연층(PAS2) 일부를 제거하고 노출된 소스전극(SE)과 드레인전극 (DE) 상부에 형성된다. The semiconductor device further includes a source electrode pad PSE formed on the source electrode SE and a drain electrode pad PDE formed on the drain electrode DE and a source electrode pad PSE and a drain electrode pad PDE. Are formed on the exposed source electrode SE and the drain electrode DE, respectively, by removing a part of the second insulating layer PAS2 formed on the source electrode SE and the drain electrode DE.
이하, 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다. 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은, 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 형성하는 단계, 베이스층(10)의 상면에 제1 절연층(PAS1)을 형성하는 단계, 소스전극배선형성부위의 제1 절연층(PAS1), 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성하는 단계, 소스전극배선용 비아(VA)를 전도체로 충진하여 소스전극배선용 비아패드(VAP)를 형성하는 단계, 소스전극배선용 비아패드(VAP) 상부 및 소스전극배선용 비아패드(VAP)와 인접한 제1 절연층(PAS1) 일부와, 소스전극배선용 비아패드(VAP)와 이격된 제1 절연층(PAS1)의 일부를 제거하여 노출된 베이스층(10) 상부에 각각 소스전극(SE) 및 드레인전극(DE)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 사이 제1 절연층(PAS1)의 일부를 제거하여 노출된 베이스층(10) 상부에 게이트전극(GE)을 형성하는 단계를 포함한다. Hereinafter, a method of manufacturing the high electron mobility transistor according to the second embodiment will be described in detail. The method for manufacturing a high electron mobility transistor according to the second embodiment includes the steps of forming a
이후에, 전면에 제2 절연층(PAS2)을 형성하고, 소스전극패드(PSE)와 드레인전극패드(PDE)를 형성하는 단계는 제1 실시예에서와 동일하므로 상세한 설명을 생략한다. Hereinafter, the steps of forming the second insulating layer PAS2 on the front surface and forming the source electrode pad PSE and the drain electrode pad PDE are the same as those of the first embodiment, and thus the detailed description thereof will be omitted.
도 6a에 도시된 바와 같이, 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 증착한다. 여기서, 상기 베이스층(10)은 핵형성층(12)과 버퍼층(13) 및 배리어층(15)이 적층되어 이루어질 수 있다.As shown in FIG. 6A, a method of manufacturing a high electron mobility transistor according to the second embodiment deposits a
도 6b에 도시된 바와 같이, 상기 베이스층(10) 상부에 제1 절연층(PAS1)을 증착한다.As shown in FIG. 6B, a first insulation layer PAS1 is deposited on the
도 6c에 도시된 바와 같이, 제1 절연층(PAS1) 상부에 제1 시드층(SD1)을 증착하고 소스전극배선형성부위를 포토레지스터(미도시)로 덮은 뒤 메탈마스크(19)를 제1 시드층(SD1) 상부에 성장시킨다. 그리고 소스전극배선형성부위에 덮힌 포토레지스터를 제거하고 상기 소스전극배선형성부위의 제1 절연층(PAS1)과 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성한다.6C, a first seed layer SD1 is deposited on the first insulating layer PAS1, a portion where the source electrode wiring is formed is covered with a photoresist (not shown) And grown on the seed layer SD1. The first insulating layer PAS1, the
도 6d에 도시된 바와 같이, 메탈마스크(19)와 제1 시드층(SD1)을 스트립(strip) 한 후, 전면에 제2 시드층(SD2)을 형성하고 소스전극배선용 비아(VA) 부분을 제외한 전면을 포토레지스터로 덮은 후 소스전극배선용 비아(VA)를 전도체로 채운 소스전극배선용 비아패드(VAP)를 형성한다.6D, after the
도 6e 내지 도 6f에 도시된 바와 같이, 상기 소스전극배선용 비아패드(VAP)의 둘레 외측 소정부위를 따라 제1 절연층(PAS1)을 식각하여 소스전극형성부위를 정의하고, 소스전극형성부위와 이격된 부위의 제1 절연층(PAS1)을 식각하여 드레인전극형성부위를 정의한다.6E to 6F, a first insulating layer PAS1 is etched along a predetermined outer portion of the via pad VAP for the source electrode wiring to define a source electrode forming portion, The first insulation layer PAS1 at the spaced apart portion is etched to define the drain electrode formation region.
그리고 상기 소스전극배선용 비아패드(VAP) 상면과 상기 소스전극형성부위에 소스전극(SE)을 형성하고, 베이스층(10) 상부의 드레인전극형성부위에 드레인전극(DE)을 형성한다. 여기서, 소스전극(SE)과 드레인전극(DE)은 소스전극(SE)과 드레인전극(DE)의 양측이 상기 제1 절연층(PAS1) 상면 일부를 덮는 단차부(S)가 형성된다. 그리고 제1 절연층(PAS1)과 소스전극배선용 비아패드(VAP) 사이의 소스전극(SE)의 상부에는 요부(C)가 형성된다. 요부(C)는 제1 절연층(PAS1)과 소스전극배선용 비아패드(VAP)사이의 공간 때문에 발생된다. A source electrode SE is formed on the upper surface of the via pad VAP for the source electrode wiring and the source electrode forming portion and a drain electrode DE is formed on the drain electrode forming portion on the
이후 제3 시드층(SD3) 형성과 기판 후면을 백-그라인딩 후 제4 시드층(SD4) 및 배면층(BSP)을 형성하는 후속 공정은 제1 실시예의 공정과 실질적으로 동일하다.The subsequent process of forming the third seed layer SD3 and the fourth seed layer SD4 and the back layer BSP after back-grinding the back surface of the substrate is substantially the same as the process of the first embodiment.
상기 제2 실시예에서의 소스전극배선용 비아패드(VAP)가 상기 기판(11) 전면에서부터 소정의 깊이로 식각하고 충진하여 형성되는 경우의 효과 및 장점도 제1 실시예와 실질적으로 동일할 수 있다.The advantages and advantages of the case where the via pad for a source electrode wiring VAP in the second embodiment is formed by etching and filling a predetermined depth from the front surface of the
이상, 본 발명의 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.Although the embodiments of the high electron mobility transistor and the method of manufacturing the same according to the embodiments of the present invention have been described above, various modifications may be made without departing from the scope of the present invention.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be construed as being limited to the embodiments described, but should be determined by equivalents to the appended claims, as well as the following claims.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It is to be understood that the foregoing embodiments are illustrative and not restrictive in all respects and that the scope of the present invention is indicated by the appended claims rather than the foregoing description, It is intended that all changes and modifications derived from the equivalent concept be included within the scope of the present invention.
10 : 베이스층 11 : 기판
12 : 핵형성층 13 : 버퍼층
15 : 배리어층 19 : 메탈마스크
BSP : 배면층 VA : 소스전극배선용 비아
VAP : 소스전극배선용 비아패드 SE : 소스전극
PSE : 소스전극패드 GE : 게이트전극
DE : 드레인전극 PDE : 드레인전극패드
PAS1 : 제1 절연층 PAS2 : 제2 절연층
SD1 : 제1 시드층 SD2 : 제2 시드층
SD3 : 제3 시드층 SD4 : 제4 시드층
S : 단차부 C : 요부10: base layer 11: substrate
12: nucleation layer 13: buffer layer
15: barrier layer 19: metal mask
BSP: Backing layer VA: Via for source electrode wiring
VAP: via pad for wiring the source electrode SE: source electrode
PSE: source electrode pad GE: gate electrode
DE: drain electrode PDE: drain electrode pad
PAS1: first insulation layer PAS2: second insulation layer
SD1: first seed layer SD2: second seed layer
SD3: Third seed layer SD4: Fourth seed layer
S: stepped portion C: concave portion
Claims (19)
상기 기판 상부에 형성되는 베이스층;
상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되는 소스전극;
상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극;
상기 소스전극과 상기 드레인전극 사이의 상기 베이스층 상부에 형성되는 게이트전극;
상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드;
상기 베이스층 상부에 형성되는 제1 절연층; 및
상기 제1 절연층 상부에 형성되는 제2 절연층을 포함하고,
상기 소스전극과 상기 드레인전극은 상기 제1 절연층이 형성된 후에 상기 제1 절연층 일부를 제거하여 노출된 상기 베이스층 상부에 형성되어 상기 소스전극과 상기 드레인전극의 양측이 상기 제1 절연층 상면 일부를 덮는 단차부가 형성되며, 상기 제2 절연층은 상기 소스전극과 상기 드레인전극 각각의 상면 일부를 덮어 상기 제1 절연층과 상기 소스전극배선용 비아패드 사이의 상기 소스전극의 상부에는 요부가 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.A substrate on which a source electrode wiring formation region is defined;
A base layer formed on the substrate;
A source electrode formed on the base layer in the source electrode wiring formation region;
A drain electrode spaced apart from the source electrode and formed on the base layer;
A gate electrode formed on the base layer between the source electrode and the drain electrode;
A via pad for a source electrode wiring formed by etching the base layer and the substrate at a portion where the source electrode wiring is formed to a predetermined depth from the front and filling the conductor;
A first insulating layer formed on the base layer; And
And a second insulating layer formed on the first insulating layer,
Wherein the source electrode and the drain electrode are formed on the exposed base layer by removing a part of the first insulating layer after the first insulating layer is formed so that both sides of the source electrode and the drain electrode are located on the upper surface of the first insulating layer And the second insulating layer covers a part of the top surface of each of the source electrode and the drain electrode, and a concave portion is formed on the upper portion of the source electrode between the first insulating layer and the via pad for the source electrode wiring Wherein the high-mobility transistor is a high-electron mobility transistor.
상기 소스전극 상부에 형성되는 소스전극패드; 및
상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하고,
상기 소스전극패드와 상기 드레인전극패드는 각각 상기 소스전극과 상기 드레인전극 상부에 형성된 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.The method according to claim 1,
A source electrode pad formed on the source electrode; And
And a drain electrode pad formed on the drain electrode,
Wherein the source electrode pad and the drain electrode pad are formed on the source electrode and the drain electrode exposed by removing the source electrode and a part of the second insulating layer formed on the drain electrode, Also transistors.
전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 큰 고전자이동도 트랜지스터.The semiconductor device according to claim 1, wherein the via-
Wherein a diameter of an upper portion in a front side direction is larger than a diameter of a lower portion in a rear side direction.
구리, 금 중 어느 하나인 고전자이동도 트랜지스터.The semiconductor device according to claim 1, wherein the via-
Copper, and gold.
상기 소스전극의 전체 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터.The semiconductor device according to claim 1, wherein the upper surface area of the via-
Of the total area of the source electrode.
적어도 하나 이상 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.The semiconductor device according to claim 1, wherein the via-
Wherein at least one of the first and second electrodes is formed.
갈륨나이트라이드(GaN)층을 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터.2. The semiconductor device according to claim 1,
Gallium nitride < / RTI > (GaN) layer.
상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계;
상기 소스전극배선용 비아패드 상부 및 상기 소스전극배선용 비아패드와 인접한 상기 베이스층 상부와, 상기 소스전극배선용 비아패드와 이격된 상기 베이스층 상부에 각각 소스전극 및 드레인전극을 형성하는 단계;
전면에 제1 절연층을 형성하는 단계; 및
상기 소스전극과 상기 드레인전극 사이 상기 제1 절연층 일부를 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계를 포함하는 고전자이동도 트랜지스터의 제조방법.Forming a base layer on a substrate on which a source electrode wiring formation region is defined;
Forming source electrode wiring vias by etching the base layer and the substrate of the source electrode wiring formation region to a predetermined depth from the front surface;
Filling the source electrode wiring via with a conductor to form a via pad for a source electrode wiring;
Forming a source electrode and a drain electrode on the upper portion of the via pad for the source electrode wiring, the upper portion of the base layer adjacent to the via pad for the source electrode wiring, and the upper portion of the base layer spaced apart from the via pad for the source electrode wiring, respectively;
Forming a first insulating layer on the front surface; And
And removing a portion of the first insulating layer between the source electrode and the drain electrode to form a gate electrode on the exposed base layer.
전면에 제2 절연층을 형성하는 단계; 및
상기 소스전극과 상기 드레인전극 상부의 상기 제1절연층 및 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.12. The method of claim 11, wherein after forming the gate electrode,
Forming a second insulating layer on the front surface; And
Forming a source electrode pad and a drain electrode pad on the exposed source electrode and the drain electrode by removing a portion of the first insulating layer and the second insulating layer on the source electrode and the drain electrode, Wherein said method comprises the steps of:
전면에 제1 절연층을 형성하는 단계;
상기 소스전극배선형성부위의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계;
상기 소스전극배선용 비아패드 상부 및 상기 소스전극배선용 비아패드와 인접한 상기 제1 절연층 일부와, 상기 소스전극배선용 비아패드와 이격된 상기 제1 절연층의 일부를 제거하여 노출된 상기 베이스층 상부에 각각 소스전극 및 드레인전극을 형성하는 단계; 및
상기 소스전극과 상기 드레인전극 사이 상기 제1 절연층의 일부를 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계를 포함하는 고전자이동도 트랜지스터의 제조방법.Forming a base layer on a substrate on which a source electrode wiring formation region is defined;
Forming a first insulating layer on the front surface;
Forming source electrode wiring vias by etching the first insulating layer, the base layer, and the substrate at the source electrode wiring formation portions to a predetermined depth from the front surface;
Filling the source electrode wiring via with a conductor to form a via pad for a source electrode wiring;
A portion of the first insulating layer adjacent to the via pad for the source electrode wiring and the via pad for the source electrode wiring and a portion of the first insulating layer spaced apart from the via pad for the source electrode wiring are removed, Forming a source electrode and a drain electrode, respectively; And
And forming a gate electrode on the exposed base layer by removing a portion of the first insulating layer between the source electrode and the drain electrode.
전면에 제2 절연층을 형성하는 단계; 및
상기 소스전극 및 상기 드레인전극 상부의 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극과 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.14. The method of claim 13, wherein after forming the gate electrode,
Forming a second insulating layer on the front surface; And
Further comprising forming a source electrode pad and a drain electrode pad on the exposed source electrode and the drain electrode by removing a portion of the second insulating layer above the source electrode and the drain electrode, ≪ / RTI >
상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계; 및
상기 기판의 후면에 노출된 상기 소스전극배선용 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.The method as claimed in claim 12 or 14, wherein, after forming the source electrode pad and the drain electrode pad,
Back-grinding the back surface of the substrate so that a rear end of the via pad for source electrode wiring is exposed; And
And forming a back layer connected to the via pads for source electrode wiring exposed on the back surface of the substrate.
전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 큰 고전자이동도 트랜지스터의 제조방법.14. The semiconductor device according to claim 11 or 13, wherein the via-
Wherein the diameter of the upper portion in the front side direction is larger than the diameter of the lower portion in the rear side direction.
상기 소스전극의 전체 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.14. The semiconductor device according to claim 11 or 13, wherein the upper surface area of the via-
Of the total area of the source electrode. The method of claim < RTI ID = 0.0 > 1, < / RTI >
적어도 하나 이상 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.14. The semiconductor device according to claim 11 or 13, wherein the via-
Wherein at least one of the first electrode and the second electrode is formed.
갈륨나이트라이드(GaN)층을 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.14. The method of claim 11 or 13,
Gallium nitride < / RTI > (GaN) layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/KR2016/011534 WO2017069460A2 (en) | 2015-10-23 | 2016-10-14 | High electron mobility transistor and manufacturing method therefor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20150147655 | 2015-10-23 | ||
| KR1020150147655 | 2015-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170048124A KR20170048124A (en) | 2017-05-08 |
| KR101856687B1 true KR101856687B1 (en) | 2018-05-14 |
Family
ID=60163747
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047552A KR101841631B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
| KR1020160047555A KR101841632B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
| KR1020160047549A KR101856687B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
| KR1020160047550A KR101856688B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047552A KR101841631B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
| KR1020160047555A KR101841632B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160047550A KR101856688B1 (en) | 2015-10-23 | 2016-04-19 | High electron mobility transistor and fabrication method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (4) | KR101841631B1 (en) |
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- 2016-04-19 KR KR1020160047555A patent/KR101841632B1/en active IP Right Grant
- 2016-04-19 KR KR1020160047549A patent/KR101856687B1/en active IP Right Grant
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| KR20170048127A (en) | 2017-05-08 |
| KR101841632B1 (en) | 2018-03-23 |
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