KR20230061224A - Transistor and method for manufacturing the same - Google Patents

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Abstract

본 발명은 트랜지스터에 관한 것으로서, 상부에 에피층이 형성된 기판을 배치하는 단계, 상기 에피층의 일부 영역이 노출되도록 절연층을 형성하는 단계, 상기 에피층에서 상기 절연층으로부터 노출된 일부 영역을 관통하는 플러그를 형성하는 단계, 상기 플러그 및 상기 노출된 에피층 상부에 도전층을 형성하는 단계, 상기 플러그의 하부면이 노출되도록 상기 기판에 비아홀을 형성하는 단계, 및 상기 기판의 하부를 덮는 금속층을 형성하는 단계를 포함한다.The present invention relates to a transistor, comprising the steps of disposing a substrate having an epitaxial layer formed thereon, forming an insulating layer such that a partial region of the epitaxial layer is exposed, and penetrating a partial region exposed from the insulating layer in the epitaxial layer. forming a plug, forming a conductive layer on top of the plug and the exposed epitaxial layer, forming a via hole in the substrate so that the lower surface of the plug is exposed, and forming a metal layer covering the lower portion of the substrate It includes forming

Description

트랜지스터 및 이의 제조 방법{TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}Transistor and its manufacturing method {TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 트랜지스터 및 이의 제조 방법에 관한 것으로, 보다 자세하게는 그 크기가 소형화된 트랜지스터와 이의 제조 방법에 관한 것이다.The present invention relates to a transistor and a method for manufacturing the same, and more particularly, to a transistor having a reduced size and a method for manufacturing the same.

5G 통신 서비스가 확대 구축됨에 따라, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 필요성이 증가하고 있다. 이러한 필요성에 응답하여, 최근에 등장한 질화갈륨(GaN)계 트랜지스터는 종래의 실리콘(Si)계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 안정적으로 적용할 수 있어 큰 주목을 받고 있다.As 5G communication services expand and build, the need for high-voltage transistors operating in high-speed switching environments or high-voltage environments is increasing. In response to this need, the recently introduced gallium nitride (GaN)-based transistor is capable of high-speed switching operation compared to conventional silicon (Si)-based transistors and is suitable for ultra-high-speed signal processing, as well as high voltage through the high withstand voltage characteristics of the material itself. It is attracting great attention because it can be applied stably to the environment.

질화갈륨(GaN)를 이용한 고전자 이동도 트랜지스터(HEMT, High Electron Mobility Transistor)는 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG, 2-Dimensional Electron Gas)를 이용함으로써, 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.A High Electron Mobility Transistor (HEMT) using gallium nitride (GaN) uses a 2-Dimensional Electron Gas (2DEG) generated at the interface between dissimilar materials, thereby increasing the mobility of electrons ( mobility), which is suitable for high-speed signal transmission.

이러한 고전자 이동도 트랜지스터는 실리콘카바이드(SiC) 기판과 같이 비아홀(via-hole) 식각이 매우 어려운 기판 위에 만들어진다. 구체적으로, 기판에 비아홀을 형성하기 위해서는, 백-그라인딩(back-grinding) 공정을 통해 기판을 100㎛ 이하로 얇게 가공한 뒤, 기판의 후면에 마스크 패턴을 형성하여 플라즈마 식각을 수행하게 된다.These high electron mobility transistors are made on a substrate on which via-hole etching is very difficult, such as a silicon carbide (SiC) substrate. Specifically, in order to form a via hole in the substrate, the substrate is processed into a thickness of 100 μm or less through a back-grinding process, and then a mask pattern is formed on the rear surface of the substrate to perform plasma etching.

플라즈마 식각이 진행되는 동안, 기판 전면에 형성된 구조물을 파괴할 수 있기 때문에, 표면의 구조물이 드러나게 되면 식각을 멈추어야 한다.Since structures formed on the front surface of the substrate may be destroyed while plasma etching is in progress, etching should be stopped when structures on the surface are exposed.

그에 따라, 종래에는 에피층 상부에 식각을 정지시킬 수 있는 식각 정지층으로서 Ni층을 배치시킨 상태에서, 기판과 에피층을 식각하는 방식으로 진행되고 있다.Accordingly, conventionally, a substrate and an epitaxial layer are etched in a state in which a Ni layer is disposed as an etch stop layer capable of stopping etching on an upper portion of the epitaxial layer.

그러나 종래 방식은 기판과 에피층을 식각하기 위하여 식각공정이 복잡할 뿐만 아니라, 식각 정지층으로 인해서 트랜지스터의 크기가 커지고, 과소한 혹은 과도한 식각에 의한 불량품이 발생하는 문제가 존재한다.However, in the conventional method, not only the etching process is complicated to etch the substrate and the epitaxial layer, but also the size of the transistor increases due to the etch stop layer, and there are problems in that defective products are generated due to under or excessive etching.

발명의 배경이 되는 기술은 본 발명에 대한 이해를 보다 용이하게 하기 위해 작성되었다. 발명의 배경이 되는 기술에 기재된 사항들이 선행기술로 존재한다고 인정하는 것으로 이해되어서는 안 된다.The background description of the invention has been prepared to facilitate understanding of the present invention. It should not be construed as an admission that matters described in the background art of the invention exist as prior art.

JP2013-05298559B2JP2013-05298559B2

본 발명은 트랜지스터의 전면에 플러그를 형성한 뒤, 기판의 후면에서 플러그의 표면이 노출될 때까지만 비아홀을 식각함으로써, 플러그가 소스 전극과 비아홀에 형성된 금속층을 전기적으로 연결하는 방법 및 이를 통해 제작된 트랜지스터를 제공하는데 그 목적이 있다.The present invention provides a method for electrically connecting a plug to a source electrode and a metal layer formed in a via hole by forming a plug on the front surface of a transistor and etching the via hole only until the surface of the plug is exposed on the rear surface of the substrate, and fabricated through the method Its purpose is to provide a transistor.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.The tasks of the present invention are not limited to the tasks mentioned above, and other tasks not mentioned will be clearly understood from the description below.

본 발명의 실시예에 따른 트랜지스터의 제조 방법은, 상부에 에피층이 형성된 기판을 배치하는 단계와 에피층의 일부 영역이 노출되도록 절연층을 형성하는 단계와 에피층에서 절연층으로부터 노출된 일부 영역을 관통하는 플러그를 형성하는 단계와 플러그 및 노출된 에피층 상부에 도전층을 형성하는 단계와 플러그의 하부면이 노출되도록 기판에 비아홀을 형성하는 단계 및 기판의 하부를 덮는 금속층을 형성하는 단계를 포함한다.A method of manufacturing a transistor according to an embodiment of the present invention includes disposing a substrate having an epitaxial layer formed thereon, forming an insulating layer such that a partial region of the epitaxial layer is exposed, and a partial region exposed from the insulating layer in the epitaxial layer. Forming a plug passing through the plug, forming a conductive layer on top of the plug and the exposed epitaxial layer, forming a via hole in the substrate so that the lower surface of the plug is exposed, and forming a metal layer covering the lower portion of the substrate. include

실시예에 따르면, 플러그를 형성하는 단계는, 에피층을 식각하여 트렌치 구조를 형성하고, 트렌치 구조에 플러그를 형성하는 것을 특징으로 한다.According to an embodiment, the forming of the plug may include forming a trench structure by etching the epitaxial layer and forming a plug in the trench structure.

실시예에 따르면, 트렌치 구조는, 에피층을 지나 기판의 일부까지 관통하도록 형성되는 것을 특징으로 한다.According to an embodiment, the trench structure is characterized in that it is formed to pass through the epitaxial layer to a part of the substrate.

실시예에 따르면, 플러그를 형성하는 단계 이후에, 기판의 두께가 감소되도록 기판의 하부면을 가공하는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment, after the step of forming the plug, the step of processing the lower surface of the substrate to reduce the thickness of the substrate is characterized in that it further comprises.

실시예에 따르면, 플러그 및 비아홀은, 측면 방향에서 비아홀의 폭이 플러그의 폭보다 큰 것을 특징으로 한다.According to the embodiment, the plug and the via hole are characterized in that the width of the via hole is greater than that of the plug in the lateral direction.

실시예에 따르면, 비아홀은, 플러그 하부면과 맞닿는 상부 폭이, 맞닿지 않는 하부 폭보다 작거나 같은 것을 특징으로 한다.According to an embodiment, the via hole is characterized in that the width of the upper part of the via hole that contacts the lower surface of the plug is smaller than or equal to the width of the lower part of the via hole that does not contact the lower surface of the plug.

실시예에 따르면, 비아홀을 형성하는 단계는, 기판을 지나 에피층의 일부를 식각하여 비아홀을 형성하여 플러그의 하부 영역을 노출시키는 것을 특징으로 한다.According to an embodiment, the forming of the via hole is characterized in that a lower region of the plug is exposed by forming the via hole by etching a portion of the epitaxial layer through the substrate.

실시예에 따르면, 기판을 배치하는 단계 이후에, 에피층의 적어도 일부에 n형 도펀트를 주입하여 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.According to an embodiment, the method may further include forming an ion implantation layer by implanting an n-type dopant into at least a portion of the epitaxial layer after the step of disposing the substrate.

실시예에 따르면, 에피층은, 기판 상부에 순차적으로 배치되는 완충층 및 배리어층을 포함하는 것을 특징으로 한다.According to an embodiment, the epitaxial layer is characterized by including a buffer layer and a barrier layer sequentially disposed on the substrate.

실시예에 따르면, 배리어층은, 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성되는 것을 특징으로 한다.According to an embodiment, the barrier layer is a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, an Al x In y N (x = y = 1) layer, and an Al x In y Ga z It is characterized in that it is formed of two or more multi-layers of N (x + y + z = 1) layers.

실시예에 따르면, 금속층을 형성하는 단계는, 비아홀 내부를 충진시키는 것을 특징으로 한다.According to an embodiment, the forming of the metal layer is characterized by filling the inside of the via hole.

본 발명의 실시예에 따른 트랜지스터는, 상부에 에피층이 형성된 기판과 에피층 상부에 배치되며, 에피층의 일부 영역이 노출된 절연층과 절연층으로부터 노출된 에피층의 일부 영역을 관통하는 플러그와 플러그 및 노출된 에피층 상부에 배치되며, 플러그와 접촉하는 도전층 및 기판의 하부에 배치되며, 기판으로부터 노출된 플러그와 접촉하고, 플러그를 통해 도전층과 전기적으로 연결되는 금속층을 포함한다.A transistor according to an embodiment of the present invention includes a substrate having an epitaxial layer formed thereon, an insulating layer disposed on an upper portion of the epitaxial layer, and a partial region of the epitaxial layer exposed, and a plug penetrating a partial region of the epitaxial layer exposed from the insulating layer. and a conductive layer disposed above the plug and the exposed epitaxial layer and in contact with the plug, and a metal layer disposed below the substrate, in contact with the plug exposed from the substrate, and electrically connected to the conductive layer through the plug.

실시예에 따르면, 기판은, 플러그가 배치된 위치에 형성된 비아홀을 포함한다.According to an embodiment, the substrate includes a via hole formed at a position where a plug is disposed.

실시예에 따르면, 비아홀은, 플러그 하부면과 맞닿는 상부 폭이, 맞닿지 않은 하부 폭보다 작거나 같은 것을 특징으로 한다.According to an embodiment, the via hole is characterized in that the upper width of the via hole is smaller than or equal to the width of the lower part of the via hole that is in contact with the lower surface of the plug.

실시예에 따르면, 에피층은, 기판 상부에 순차적으로 배치되는 완충층 및 배리어층을 포함하는 것을 특징으로 한다.According to an embodiment, the epitaxial layer is characterized by including a buffer layer and a barrier layer sequentially disposed on the substrate.

실시예에 따르면, 배리어층은, 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성되는 것을 특징으로 한다.According to an embodiment, the barrier layer is a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, an Al x In y N (x = y = 1) layer, and an Al x In y Ga z It is characterized in that it is formed of two or more multi-layers of N (x + y + z = 1) layers.

실시예에 따르면, 플러그는, 에피층을 지나 기판의 일부까지 관통하며, 금속층은, 기판으로부터 노출된 플러그의 하부 영역을 감싸는 것을 특징으로 한다.According to the embodiment, the plug penetrates through the epitaxial layer to a portion of the substrate, and the metal layer surrounds a lower region of the plug exposed from the substrate.

실시예에 따르면, 도전층의 하부에 위치한 에피층의 상부에 배치되는 이온 주입층을 더 포함하는 것을 특징으로 한다.According to the embodiment, it is characterized in that it further comprises an ion implantation layer disposed on the upper portion of the epitaxial layer located on the lower portion of the conductive layer.

실시예에 따르면, 이온 주입층의 끝 단은, 절연층의 노출되지 않은 영역에서 중첩되는 것을 특징으로 한다.According to the embodiment, the end of the ion implantation layer overlaps the non-exposed region of the insulating layer.

실시예에 따르면, 금속층은, 비아홀 내부가 충진되도록 형성되는 것을 특징으로 한다.According to the embodiment, the metal layer is formed to fill the inside of the via hole.

실시예에 따르면, 플러그는, T자 형상으로 형성되는 것을 특징으로 한다.According to the embodiment, the plug is characterized in that it is formed in a T-shape.

실시예에 따르면, 플러그는, 적어도 일부에 서로 다른 금속이 다층으로 형성되는 것을 특징으로 한다. According to an embodiment, the plug is characterized in that different metals are formed in multiple layers on at least a portion thereof.

실시예에 따르면, 플러그는, 비아홀과 맞닿는 하부 폭이, 플러그와 맞닿지 않은 비아홀의 상부 폭 보다 작게 형성되며, 도전층과 중첩되는 상부 폭이, 비아홀의 상부 폭 보다 작게 형성되는 것을 특징으로 한다. According to the embodiment, the plug is characterized in that the lower width of the plug is smaller than the upper width of the via hole that is not in contact with the plug, and the upper width overlapping the conductive layer is smaller than the upper width of the via hole. .

실시예에 따르면, 플러그는 금속층과 하부면에서 접촉하거나 하부 영역에서 접촉하는 것을 특징으로 한다. According to an embodiment, the plug is characterized in that it contacts the metal layer at its lower surface or in its lower region.

실시예에 따르면, 트랜지스터는, 소스 전극, 드레인 전극 및 게이트 전극을 포함한다.According to an embodiment, a transistor includes a source electrode, a drain electrode and a gate electrode.

실시예에 따르면, 플러그 및 비아홀은, 소스 전극의 하부에 형성되는 것을 특징으로 한다.According to the embodiment, the plug and the via hole are formed below the source electrode.

본 발명은 트랜지스터의 전면에 플러그를 형성한 뒤, 기판의 후면에서 플러그의 표면이 노출될 때까지만 비아홀을 식각함으로써, 식각 시간을 절약하고 식각과정을 단순화할 수 있다.After forming the plug on the front surface of the transistor, the via hole is etched only until the surface of the plug is exposed on the rear surface of the substrate, thereby saving etching time and simplifying the etching process.

또한, 본 발명은 완충층이 식각 정지층과 같은 역할을 하는 바, 별도의 식각 정지층을 생략할 수 있다.In addition, in the present invention, since the buffer layer serves as the etch stop layer, a separate etch stop layer may be omitted.

또한, 본 발명은 완충층을 관통하지 않아서 종래보다 상대적으로 작은 폭을 가지므로 소스 전극의 최소 크기가 종래보다 상대적으로 작아 트랜지스터의 크기를 획기적으로 줄여 소형화될 수 있다.In addition, since the present invention does not penetrate the buffer layer and has a relatively smaller width than the prior art, the minimum size of the source electrode is relatively smaller than that of the prior art, so that the transistor can be miniaturized by dramatically reducing the size.

또한, 본 발명은 두꺼운 완충층에 의하여 식각이 정지되기 때문에 비아홀의 과소한 혹은 과도한 식각으로 인해 불량품이 발생하는 문제를 해결할 수 있다.In addition, since the etching is stopped by the thick buffer layer, the problem of defective products due to insufficient or excessive etching of via holes can be solved.

또한, 본 발명의 완충층이 비아홀에 관통되지 않고 남아 있어 종래의 기술에 비하여 기계적인 안정성이 우수하여 트랜지스터의 온도변화에 따른 기계적인 문제로 인한 고장의 발생을 낮출 수 있다.In addition, since the buffer layer of the present invention remains without penetrating through the via hole, mechanical stability is excellent compared to the prior art, and thus the occurrence of failure due to mechanical problems caused by temperature change of the transistor can be reduced.

또한, 본 발명은 비아홀 내부를 금속으로 충진함으로써 열전도율이 높아져 방열 특성을 개선할 수 있다.In addition, by filling the inside of the via hole with metal, the thermal conductivity of the present invention can be increased, thereby improving heat dissipation characteristics.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various beneficial advantages and effects of the present invention are not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view showing a transistor according to an exemplary embodiment of the present invention.
2A to 2K are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
3 is a cross-sectional view showing a transistor according to another embodiment of the present invention.

이하, 첨부도면을 참조하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention.

본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

도 1은 본 발명의 일 실시예에 따른 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view showing a transistor according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 트랜지스터(10)는 기판(110), 에피층(120), 이온 주입층(130), 절연층(140), 도전층(150) 및 금속층(160)을 포함할 수 있다.As shown in FIG. 1 , the transistor 10 according to an embodiment of the present invention includes a substrate 110, an epitaxial layer 120, an ion implantation layer 130, an insulating layer 140, and a conductive layer 150. and a metal layer 160 .

기판(110)은 상부에 에피층(120)이 형성될 수 있다. 기판(110)은 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 사파이어 기판일 수 있다. 실리콘카바이드 기판 및 실리콘 기판의 경우, 기판(110)은 트랜지스터(10)의 누설 전류를 줄일 수 있는 고순도 단결정 형태(High Purity Semi-Insulating, HPSI) 또는 바나듐이 도핑된(Vanadium doped) 고저항(High-resistance)의 기판(110)으로 이루어질 수 있다.The substrate 110 may have an epitaxial layer 120 formed thereon. The substrate 110 may be a silicon carbide (SiC) substrate, a silicon (Si) substrate, or a sapphire substrate. In the case of a silicon carbide substrate and a silicon substrate, the substrate 110 is a high purity single crystal form (High Purity Semi-Insulating, HPSI) or vanadium doped high resistance (Vanadium doped) that can reduce the leakage current of the transistor 10 It may be made of a substrate 110 of -resistance.

에피층(120)은 기판(110)의 상부에 순차적으로 배치되는 완충층(121) 및 배리어층(123)을 포함할 수 있다. 에피층(120)은 질화물계 반도체층으로, 배리어층(123)은 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성될 수 있다. 예를 들어, 에피층(120)의 완충층(121)은 질화갈륨(GaN)층으로 이루어지고, 배리어층은(123)은 질화갈륨(GaN)층 및 질화알루미늄갈륨(AlxGayN)층으로 이루어질 수 있다.The epitaxial layer 120 may include a buffer layer 121 and a barrier layer 123 sequentially disposed on the substrate 110 . The epitaxial layer 120 is a nitride-based semiconductor layer, and the barrier layer 123 is a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, and an Al x In y N (x = y = 1 ) layer and an Al x In y Ga z N (x+y+z=1) layer. For example, the buffer layer 121 of the epitaxial layer 120 is made of a gallium nitride (GaN) layer, and the barrier layer 123 is a gallium nitride (GaN) layer and an aluminum gallium nitride (Al x Ga y N) layer. can be made with

이온 주입층(130)은 도전층(150)의 하부 에피층(120)에 배치될 수 있으며, 구체적으로 소스 전극(150)(SE) 또는 드레인 전극(150)(DE) 영역과 대응되는 위치에 배치될 수 있다. 이온 주입층(130)은 n형 도펀트를 이용하여 형성되며, 배리어층(123)을 지나 완충층(121)까지 형성되어 배치될 수 있다.The ion implantation layer 130 may be disposed on the lower epitaxial layer 120 of the conductive layer 150, specifically at a position corresponding to the source electrode 150 (SE) or drain electrode 150 (DE) region. can be placed. The ion implantation layer 130 is formed using an n-type dopant, and may be formed and disposed up to the buffer layer 121 after passing through the barrier layer 123 .

이와 같이, 이온 주입층(130)을 도전층(150)의 하부에 위치한 에피층(120)의 상부에 배치시킬 경우, 금속인 도전층(150)과 에피층(120) 사이의 접촉 저항을 낮출 수 있다.In this way, when the ion implantation layer 130 is placed on top of the epitaxial layer 120 located below the conductive layer 150, the contact resistance between the metal conductive layer 150 and the epitaxial layer 120 is reduced. can

절연층(140)은 에피층(120)의 상부에 배치될 수 있다. 또한, 절연층(140)은 이온 주입층(130)의 전면을 덮지 않고, 이온 주입층(130)의 일부 영역이 노출되도록 배치될 수 있으며, 이온 주입층(130)의 노출된 부분에 도전층(150)이 접촉될 수 있다. 그에 따라, 이온 주입층(130)의 끝 단은 절연층(140)으로 인하여 노출되지 않은 영역에서 절연층(140) 및 도전층(150)과 중첩될 수 있다.The insulating layer 140 may be disposed on top of the epitaxial layer 120 . In addition, the insulating layer 140 may be disposed such that a partial region of the ion implantation layer 130 is exposed without covering the entire surface of the ion implantation layer 130, and a conductive layer is formed on the exposed portion of the ion implantation layer 130. (150) can be contacted. Accordingly, an end of the ion implantation layer 130 may overlap the insulating layer 140 and the conductive layer 150 in a region that is not exposed due to the insulating layer 140 .

절연층(140)은 예를 들어, SiN, SiO2, AlN 과 같은 질화물 또는 산화물로 이루어질 수 있다. 이 외에도, 절연층(140)은 에피층(120)을 노출시키지 않고, 에피층(120)의 표면 트랩을 저감시킬 수 있는 다양한 물질로 이루어질 수 있다.The insulating layer 140 may be formed of, for example, nitride or oxide such as SiN, SiO 2 , or AlN. In addition, the insulating layer 140 may be made of various materials capable of reducing surface traps of the epitaxial layer 120 without exposing the epitaxial layer 120 .

플러그(P)는 절연층(140)으로부터 노출된 이온 주입층(130)의 일부 영역을 관통하여 배치될 수 있다. 구체적으로, 플러그(P)는 일 단이 기판(110)과 에피층(120)의 경계면 위치할 수 있도록, 이온 주입층(130)과 에피층(120)을 관통하여 배치될 수 있다. 플러그(P)는 내식각성을 가진 금속 물질로 이루어질 수 있으며, 이온 주입층(130)을 기준으로 T자 형상으로 형성될 수 있다.The plug P may be disposed through a partial region of the ion implantation layer 130 exposed from the insulating layer 140 . Specifically, the plug P may be disposed penetrating the ion implantation layer 130 and the epitaxial layer 120 so that one end may be positioned at the interface between the substrate 110 and the epitaxial layer 120 . The plug P may be made of a metal material having corrosion resistance, and may be formed in a T shape with respect to the ion implantation layer 130 .

도전층(150)은 플러그(P) 및 노출된 이온 주입층(130)의 상부에 배치될 수 있으며, 플러그(P)와 접촉할 수 있다. 도 1에 서로 이격되어 배치된 도전층(150)은 각각 소스 전극(150)(SE) 및 드레인 전극(150)(DE)에 대응될 수 있으며, 니켈(Ni), 구리(Cu), 금(Au), 알루미늄(Al), 실리콘(Si), 티타늄(Ti) 등의 물질로 이루어질 수 있다.The conductive layer 150 may be disposed on the plug P and the exposed ion implantation layer 130 and may contact the plug P. The conductive layers 150 disposed apart from each other in FIG. 1 may correspond to the source electrode 150 (SE) and the drain electrode 150 (DE), respectively, and include nickel (Ni), copper (Cu), gold ( Au), aluminum (Al), silicon (Si), it may be made of a material such as titanium (Ti).

금속층(160)은 기판(110)의 하부에 배치될 수 있다. 예를 들어, 금속층(160)은 접착력을 높이고 금속층(160)의 확산을 막기위한 티타늄(Ti), 질화티타늄(TiN), 니켈(Ni), 탄탈륨(Ta), 질화탄탈륨(TaN)등의 물질과 전기 및 열 전도성을 높이기 위한 구리(Cu), 금(Au) 등의 물질이 다층으로 이루어질 수 있다. 금속층(160)은 기판(110)으로부터 노출된 플러그(P)와 접촉하고, 플러그(P)를 통해 도전층(150)과 전기적으로 연결될 수 있다. 예를 들어, 금속층(160)은 기판(110)으로부터 노출된 플러그(P)의 하부면에서 접촉하여 전기적으로 연결되거나, 기판(110)으로부터 노출된 플러그(P)의 하부 영역에서 접촉하여 전기적으로 연결될 수 있다. The metal layer 160 may be disposed under the substrate 110 . For example, the metal layer 160 may be formed of a material such as titanium (Ti), titanium nitride (TiN), nickel (Ni), tantalum (Ta), or tantalum nitride (TaN) to increase adhesion and prevent diffusion of the metal layer 160. A material such as copper (Cu) or gold (Au) may be formed in multiple layers to increase electrical and thermal conductivity. The metal layer 160 may contact the plug P exposed from the substrate 110 and be electrically connected to the conductive layer 150 through the plug P. For example, the metal layer 160 is electrically connected by contacting the lower surface of the plug P exposed from the substrate 110, or electrically connected by contacting the lower surface of the plug P exposed from the substrate 110. can be connected

금속층(160)이 플러그(P)를 통해 도전층(150)과 전기적으로 연결될 수 있도록, 기판(110)에는 플러그(P)가 배치된 위치와 대응되는 위치에서 비아홀(H)을 포함할 수 있다. In order for the metal layer 160 to be electrically connected to the conductive layer 150 through the plug P, the substrate 110 may include a via hole H at a position corresponding to the position where the plug P is disposed. .

본 발명에서, 완충층(121)이 종래의 식각 정지층과 같은 역할을 하는 바, 기판(110)을 완충층(121)까지 식각하여 플러그(P)의 하부면을 노출시킬 수 있는 비아홀(H)이 형성될 수 있다.In the present invention, the buffer layer 121 serves as a conventional etch stop layer, and the substrate 110 is etched to the buffer layer 121 to expose the lower surface of the plug P. can be formed

비아홀(H)과 맞닿는 플러그(P) 하부 폭(W3)은 플러그(P)와 맞닿는 비아홀(H)의 상부 폭(W1) 보다 작게 형성될 수 있다. 또한, 소스 전극(150)(SE)과 중첩되는 플러그(P)의 상부 폭(W4)은 비아홀(H)의 상부 폭(W1) 보다 크게 형성될 수 있다. 즉, 플러그(P)의 상부 폭(W4)이 소스 전극(150)(SE)의 최소 크기를 결정할 수 있다.A lower width W3 of the plug P in contact with the via hole H may be smaller than an upper width W1 of the via hole H in contact with the plug P. Also, the upper width W4 of the plug P overlapping the source electrode 150 (SE) may be formed to be larger than the upper width W1 of the via hole H. That is, the upper width W4 of the plug P may determine the minimum size of the source electrode 150 (SE).

또한, 플러그(P)의 하부 폭(W3)을 비아홀(H)의 상부폭(W1)보다 작게 형성함으로써, 플러그(P)와 금속층(160)의 전기적 연결성을 향상시킬 수 있다. 이와 같이, 기판(110)의 상부에 플러그(P)를 배치시키고, 기판(110)에 형성된 비아홀(H)을 통해 기판(110)의 하부에 배치된 금속층(160)과 플러그(P)를 전기적으로 연결시킴으로써, 종래의 기판을 식각하기 위한 별도의 식각 정지층을 생략할 수 있다.In addition, by making the lower width W3 of the plug P smaller than the upper width W1 of the via hole H, electrical connectivity between the plug P and the metal layer 160 may be improved. As such, the plug P is disposed on the top of the substrate 110, and the metal layer 160 disposed on the bottom of the substrate 110 and the plug P are electrically connected through the via hole H formed in the substrate 110. By connecting to, it is possible to omit a separate etch stop layer for etching a conventional substrate.

한편, 기판(110)에 비아홀(H)을 형성하는 경우, 비아홀(H)의 식각 깊이가 깊어질수록 식각 폭은 커져야 한다. 종래의 비아홀이 기판과 에피층을 모두 관통하도록 식각하기 위해서는 종래의 비아홀이 기판과 에피층에 대응되는 폭으로 형성되었다. 즉, 종래의 비아홀의 폭이 소스 전극의 최소 크기를 결정하고, 나아가 트랜지스터의 최소 크기를 결정하지만, 본 발명에서의 비아홀(H)은 완충층(121)을 관통하지 않아서 종래보다 적은 깊이로 식각되어 형성됨으로써, 비아홀(H)이 종래의 비아홀보다 상대적으로 작은 폭을 가지므로 소스 전극(150)(SE)의 최소 크기도 역시, 종래보다 상대적으로 작아질 수 있으며, 그에 따라 트랜지스터(10)의 크기를 획기적으로 줄여 소형화될 수 있다.Meanwhile, in the case of forming the via hole H in the substrate 110, the etching width should increase as the etching depth of the via hole H increases. In order to etch a conventional via hole to pass through both the substrate and the epitaxial layer, the conventional via hole is formed with a width corresponding to the substrate and the epitaxial layer. That is, the width of the conventional via hole determines the minimum size of the source electrode and furthermore the minimum size of the transistor, but the via hole H in the present invention does not penetrate the buffer layer 121 and is etched to a smaller depth than in the prior art. By being formed, since the via hole H has a relatively smaller width than the conventional via hole, the minimum size of the source electrode 150 (SE) can also be relatively smaller than the conventional one, and accordingly the size of the transistor 10 can be miniaturized by drastically reducing

예를 들어, 실리콘 카바이드(SiC) 기판에 비아홀(H)을 형성하는 경우, 비아홀(H)의 식각 깊이가 깊어질수록 식각 폭은 커져야 한다. 비아홀(H)의 식각 폭과 식각 깊이의 비인 종횡비(Aspect Ratio)는 식각 장비의 성능, 식각용 마스크 패턴의 재질 등에 따라 달라질 수 있으나 실리콘 카바이드(SiC) 기판의 경우 약 3:1~4:1 정도의 종횡비를 가진다. 따라서, 종래의 방식대로 100㎛ 깊이로 비아홀을 식각할 경우에 식각 폭은 약 30㎛ 이상이 된다. 반면, 본 발명은 플러그의 하부면이 노출되는 5㎛ 깊이로 비아홀(H)을 식각할 경우, 식각 폭은 약 2㎛ 이하가 된다. For example, when a via hole H is formed on a silicon carbide (SiC) substrate, the etching width should increase as the etching depth of the via hole H increases. The aspect ratio, which is the ratio between the etching width and the etching depth of the via hole (H), may vary depending on the performance of the etching equipment and the material of the etching mask pattern, but in the case of a silicon carbide (SiC) substrate, it is about 3:1 to 4:1 It has a certain aspect ratio. Therefore, when the via hole is etched to a depth of 100 μm in the conventional manner, the etching width becomes about 30 μm or more. On the other hand, in the present invention, when the via hole H is etched to a depth of 5 μm exposing the lower surface of the plug, the etching width is about 2 μm or less.

이때, 종래의 소스 전극의 크기는 비아홀의 폭보다 넓은 식각 정지층보다도 넓어야 하므로 소스 전극이 최소 30㎛ 이상이 되어야 하지만, 본 발명의 비아홀(H)이 종래보다 상대적으로 작은 폭을 가지므로 본 발명의 소스 전극(150)(SE)의 크기는 종래보다 작아질 수 있다. 예를 들어, 비아홀(H)의 폭을 대신하여 플러그(P)의 폭이 소스 전극(150)(SE)의 최소 크기를 결정하므로 소스 전극(150)(SE)이 10㎛ 이하의 폭도 가질 수 있다.At this time, since the size of the conventional source electrode should be wider than the etch stop layer, which is wider than the width of the via hole, the source electrode should be at least 30 μm, but since the via hole (H) of the present invention has a relatively smaller width than the conventional one, the present invention The size of the source electrode 150 (SE) of may be smaller than in the prior art. For example, since the width of the plug P instead of the width of the via hole H determines the minimum size of the source electrode 150 (SE), the source electrode 150 (SE) may have a width of 10 μm or less. there is.

이와 같이, 본 발명은 비아홀(H)의 종횡비를 고려했을 때, 비아홀(H)이 종래보다 상대적으로 작은 폭을 가지므로 소스 전극(150)(SE)의 최소 크기가 종래보다 상대적으로 작아 트랜지스터(10)의 크기를 획기적으로 줄여 소형화될 수 있다.As such, when the aspect ratio of the via hole H is considered, the minimum size of the source electrode 150 (SE) is relatively smaller than the prior art because the via hole H has a relatively smaller width than the conventional transistor ( 10) can be miniaturized by drastically reducing the size.

아울러, 도 1에서 기판(110)에 형성된 비아홀(H) 내부를 금속층(160)으로 충진되는 것으로 도시하였으나, 후술하게 될 도 2k에 도시된 바와 같이, 금속층(160)은 기판(110)의 표면과 동일한 형태로 배치될 수 있다. 즉, 금속층(160)은 비아홀(H)을 모두 채우지 않고, 비아홀(H)의 내측면을 덮는 형태로 배치될 수도 있다.In addition, although the inside of the via hole H formed in the substrate 110 in FIG. 1 is shown as being filled with the metal layer 160, as shown in FIG. 2K to be described later, the metal layer 160 is the surface of the substrate 110 It can be arranged in the same form as That is, the metal layer 160 may be disposed to cover the inner surface of the via hole H without completely filling the via hole H.

한편, 소스 전극 패드(PSE), 드레인 전극 패드(PDE) 및 게이트 전극(GE)은 에피층(120) 및 금속층(160)의 상부에 배치될 수 있다. 소스 전극 패드(PSE)와 드레인 전극 패드(PDE)는 각각 소스 전극(150)(SE) 및 드레인 전극(150)(DE) 상부에 배치될 수 있으며, 게이트 전극(GE)은 노출된 에피층(120)의 상부, 즉, 소스 전극(150)(SE)과 드레인 전극(150)(DE) 사이에 배치될 수 있다.Meanwhile, the source electrode pad PSE, the drain electrode pad PDE, and the gate electrode GE may be disposed on the epitaxial layer 120 and the metal layer 160 . The source electrode pad PSE and the drain electrode pad PDE may be disposed on the source electrode 150 (SE) and the drain electrode 150 (DE), respectively, and the gate electrode GE is an exposed epitaxial layer ( 120, that is, between the source electrode 150 (SE) and the drain electrode 150 (DE).

아울러, 게이트 전극(GE) 상부에는 추가 절연층(미도시)이 배치될 수 있으며, 소스 전극(150)(SE)과 추가 절연층으로 덮인 게이트 전극(GE) 상부에는 소스 연결 필드 플레이트(Source Connected Field Plate, SCFP; 미도시)가 배치될 수 있다.In addition, an additional insulating layer (not shown) may be disposed on the gate electrode GE, and a source connection field plate (Source Connected Field Plate, SCFP; not shown) may be disposed.

또한, 플러그(P)는 양측이 각각 소스 전극(150)(SE)과 금속층(160)에 접촉되므로, 트랜지스터(10)가 금속선 접합(wire bonding) 등 별도의 전기적 연결 없이도 금속층(160)을 통하여 소스 전극(150)(SE)과 전기적 연결이 이루어질 수 있다.In addition, since both sides of the plug P are in contact with the source electrode 150 (SE) and the metal layer 160, the transistor 10 passes through the metal layer 160 without a separate electrical connection such as wire bonding. An electrical connection may be made to the source electrode 150 (SE).

이하에서는, 상술한 본 발명의 일 실시예에 따른 트랜지스터(10)의 제조 방법에 대하여 보다 구체적으로 설명하도록 한다.Hereinafter, a method of manufacturing the transistor 10 according to an embodiment of the present invention described above will be described in more detail.

도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.2A to 2K are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 트랜지스터(10)의 제조 방법은, 상부에 에피층(120)이 형성된 기판(110)을 배치하는 단계, 상기 에피층(120)의 일부 영역이 노출되도록 절연층(140)을 형성하는 단계, 에피층(120)에서 절연층(140)으로부터 노출된 일부 영역을 관통하는 플러그(P)를 형성하는 단계, 플러그(P) 및 노출된 에피층(120) 상부에 도전층(150)을 형성하는 단계, 플러그(P)의 하부면이 노출되도록 기판(110)에 비아홀(H)을 형성하는 단계 및 기판의 하부를 덮는 금속층(160)을 형성하는 단계를 포함할 수 있다.A method of manufacturing a transistor 10 according to an embodiment of the present invention includes disposing a substrate 110 on which an epitaxial layer 120 is formed, an insulating layer such that a partial region of the epitaxial layer 120 is exposed ( 140), forming a plug P penetrating a partial region exposed from the insulating layer 140 in the epitaxial layer 120, conducting on the plug P and the exposed epitaxial layer 120 It may include forming a layer 150, forming a via hole H in the substrate 110 to expose the lower surface of the plug P, and forming a metal layer 160 covering the lower portion of the substrate. there is.

먼저, 도 2a에 도시된 바와 같이, 본 발명의 일 실시예에 따른 트랜지스터(10)의 제조 방법은 상부에 에피층(120) 형성된 기판(110)을 배치할 수 있다. 여기서, 기판(110)은 실리콘 카바이드(SiC) 기판, 실리콘(Si) 기판, 사파이어 기판일 수 있다. 실리콘 카바이드 기판 및 실리콘 기판의 경우, 기판(110)은 트랜지스터(10)의 누설 전류를 줄일 수 있는 고순도 단결정 형태(High Purity Semi-Insulating, HPSI) 또는 바나듐 도핑된(Vanadium doped) 고저항(High-resistance)의 기판(110)으로 이루어질 수 있다.First, as shown in FIG. 2A , in the method of manufacturing the transistor 10 according to an embodiment of the present invention, a substrate 110 having an epitaxial layer 120 formed thereon may be disposed. Here, the substrate 110 may be a silicon carbide (SiC) substrate, a silicon (Si) substrate, or a sapphire substrate. In the case of the silicon carbide substrate and the silicon substrate, the substrate 110 is a high-purity single-crystal form (High Purity Semi-Insulating, HPSI) or vanadium-doped high-resistance (Vanadium doped) that can reduce the leakage current of the transistor 10. resistance) of the substrate 110.

에피층(120)은 기판(110)의 상부에 성장시킬 수 있는 질화물계 반도체층으로, 순차적으로 배치되는 완충층(121) 및 배리어층(123)을 포함할 수 있다. 배리어층(123)은 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성될 수 있다. 예를 들어, 에피층(120)의 완충층(121)은 질화갈륨(GaN)층으로 이루어지고, 배리어층은(123)은 질화갈륨(GaN)층 및 질화알루미늄갈륨(AlxGayN)층으로 이루어질 수 있다.The epitaxial layer 120 is a nitride-based semiconductor layer that can be grown on the substrate 110 and may include a buffer layer 121 and a barrier layer 123 that are sequentially disposed. The barrier layer 123 includes a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, an Al x In y N (x = y = 1) layer, and an Al x In y Ga z N (x +y + z = 1) may be formed of two or more multi-layers. For example, the buffer layer 121 of the epitaxial layer 120 is made of a gallium nitride (GaN) layer, and the barrier layer 123 is a gallium nitride (GaN) layer and an aluminum gallium nitride (Al x Ga y N) layer. can be made with

아울러, MOCVD, MBE 또는 HVPE 등 공지된 다양한 방식을 이용하여 기판(110) 상부에 에피층(120)을 성장시킬 수 있으며, 에피층(120)의 성장 높이는 약 0.5~5㎛ 일 수 있다.In addition, the epitaxial layer 120 may be grown on the substrate 110 using various known methods such as MOCVD, MBE, or HVPE, and the growth height of the epitaxial layer 120 may be about 0.5 to 5 μm.

다음으로, 도 2b에 도시된 바와 같이, 에피층(120)의 적어도 일부에 n형 도펀트를 주입하여 이온 주입층(130)을 형성할 수 있다. 예를 들어, 에피층(120)의 상부에 이온 주입 마스크 패턴을 형성하여, 에피층(120)의 일부 영역을 노출시킨 후, Si+의 이온을 주입할 수 있다.Next, as shown in FIG. 2B , an ion implantation layer 130 may be formed by implanting an n-type dopant into at least a portion of the epitaxial layer 120 . For example, an ion implantation mask pattern may be formed on the epitaxial layer 120 to expose a partial region of the epitaxial layer 120, and then Si+ ions may be implanted.

이러한 과정을 통해, 배리어층(123) 및 완충층(121) 영역에 이온 주입층(130)을 형성할 수 있다.Through this process, the ion implantation layer 130 may be formed in the regions of the barrier layer 123 and the buffer layer 121 .

다음으로, 도 2c에 도시된 바와 같이, 이온 주입층(130) 상부에 절연층(140)을 형성할 수 있다. 예를 들어, 이온 주입층(130) 상부 전면에 SiN, SiO2, AlN 과 같은 질화물 또는 산화물로 이루어진 절연층(140)을 증착시킬 수 있다. 이 외에도, 절연층(140)은 이온 주입층(130) 상부에 에피층(120)을 노출시키지 않고, 에피층(120) 및 이온 주입층(130)의 표면 트랩을 저감시키고, 온도변화에 따른 열충격을 저감시킬 수 있는 다양한 물질일 수 있다. Next, as shown in FIG. 2C , an insulating layer 140 may be formed on the ion implantation layer 130 . For example, an insulating layer 140 made of a nitride or oxide such as SiN, SiO 2 , or AlN may be deposited on the entire upper surface of the ion implantation layer 130 . In addition, the insulating layer 140 does not expose the epitaxial layer 120 on top of the ion implantation layer 130, reduces surface traps of the epitaxial layer 120 and the ion implantation layer 130, and It may be a variety of materials capable of reducing thermal shock.

한편, 절연층(140)은 이온 주입층(130)이 형성되기 이전에 형성되거나 이온 주입층(130)이 형성된 이후에 형성될 수도 있다.Meanwhile, the insulating layer 140 may be formed before the ion implantation layer 130 is formed or may be formed after the ion implantation layer 130 is formed.

다음으로, 도 2d에 도시된 바와 같이, 절연층(140)의 일부를 제거하여, 에피층(120)의 일부 영역을 노출시킬 수 있다. 구체적으로, 에피층(120) 및 이온 주입층(130)의 상부 전면에 증착된 절연층(140) 중 소스 전극(150)(SE), 드레인 전극(150)(DE)이 형성될 영역을 제거하여, 에피층(120) 뿐만 아니라, 이온 주입층(130)의 상부 일부를 노출시킬 수 있다. Next, as shown in FIG. 2D , a portion of the insulating layer 140 may be removed to expose a portion of the epitaxial layer 120 . Specifically, the region where the source electrode 150 (SE) and the drain electrode 150 (DE) are to be formed is removed from the insulating layer 140 deposited on the entire upper surface of the epitaxial layer 120 and the ion implantation layer 130 Thus, not only the epitaxial layer 120 but also an upper portion of the ion implantation layer 130 may be exposed.

한편, 절연층(140)을 제거할 때 배리어층(123)도 함께 제거함으로써, 오믹 접촉저항을 추가적으로 저감시킬 수도 있다.Meanwhile, when the insulating layer 140 is removed, the ohmic contact resistance may be further reduced by removing the barrier layer 123 together.

다음으로, 도 2e에 도시된 바와 같이, 에피층(120)에서 절연층(140)으로부터 노출된 일부 영역을 관통하는 플러그(P)를 형성할 수 있다. 구체적으로, 소스 전극(150)(SE)이 형성될 에피층(120) 및 이온 주입층(130) 상부를 기판(110)의 상부면이 드러날 때까지 식각하여, 트렌치 구조를 형성할 수 있다. 예를 들어, 플러그(P)를 형성하기 위해 에피층(120)의 두께에 따라 약 0.5~5㎛를 식각할 수 있다. 또한, 비아홀(H)의 크기와 상관없이 플러그(P)의 크기에 의해서 소스 전극(150)(SE)의 크기를 결정할 수 있으며, 이에 소스 전극(150)(SE)의 크기를 최소화할 수 있다. 이의 상세한 설명은 후술한다.Next, as shown in FIG. 2E , a plug P penetrating a partial region exposed from the insulating layer 140 in the epitaxial layer 120 may be formed. Specifically, the upper portions of the epitaxial layer 120 and the ion implantation layer 130 where the source electrode 150 (SE) is to be formed may be etched until the upper surface of the substrate 110 is exposed to form a trench structure. For example, about 0.5 to 5 μm may be etched according to the thickness of the epitaxial layer 120 to form the plug P. In addition, regardless of the size of the via hole H, the size of the source electrode 150 (SE) can be determined by the size of the plug P, and thus the size of the source electrode 150 (SE) can be minimized. . A detailed description thereof will be described later.

식각을 수행한 뒤, 내식각성을 가지는 금속을 채워 T자 형상의 플러그(P)를 형성할 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 금(Au) 등의 물질을 트렌치 식각된 영역에 채워 플러그(P)를 형성할 수 있다. After performing the etching, the T-shaped plug P may be formed by filling the metal having corrosion resistance. For example, the plug P may be formed by filling the trench etched region with a material such as nickel (Ni), copper (Cu), or gold (Au).

또한, 티타늄(Ti), 탄탈륨(Ta), 질화탄탈륨(TaN), 텅스텐(W), 백금(Pt) 등의 금속막(미도시)을 플러그(P)와 이온 주입층(130) 사이에 형성하여, 플러그(P)와 이온 주입층(130) 사이의 접촉 특성을 개선하고 확산을 방지할 수 있다. 즉, 플러그(P)의 적어도 일부는 서로 다른 금속이 다층으로 형성될 수 있다.In addition, a metal film (not shown) such as titanium (Ti), tantalum (Ta), tantalum nitride (TaN), tungsten (W), or platinum (Pt) is formed between the plug P and the ion implantation layer 130 Thus, contact characteristics between the plug P and the ion implantation layer 130 may be improved and diffusion may be prevented. That is, at least a portion of the plug P may be formed of multiple layers of different metals.

다음으로, 도 2f에 도시된 바와 같이, 플러그(P) 및 노출된 에피층(120) 상부에 소스 전극(150)(SE), 드레인 전극(150)(DE)에 대응되는 도전층(150)을 형성할 수 있다. 예를 들어, 플러그(P) 및 노출된 에피층(120) 상부에 니켈(Ni), 구리(Cu), 금(Au), 알루미늄(Al), 실리콘(Si), 티타늄(Ti) 등의 물질을 증착하여 도전층(150)을 형성할 수 있다. 이때, 도전층(150)과 이온 주입층(130)의 전기적 접촉 저항을 저감하기 위하여 빠른 열처리(Rapid Thermal Annealing)공정과 같은 열처리를 수행할 수 있다.Next, as shown in FIG. 2F, a conductive layer 150 corresponding to the source electrode 150 (SE) and the drain electrode 150 (DE) on the plug P and the exposed epitaxial layer 120 can form For example, a material such as nickel (Ni), copper (Cu), gold (Au), aluminum (Al), silicon (Si), or titanium (Ti) is placed on the plug P and the exposed epitaxial layer 120. may be deposited to form the conductive layer 150 . At this time, heat treatment such as a rapid thermal annealing process may be performed to reduce electrical contact resistance between the conductive layer 150 and the ion implantation layer 130 .

다음으로, 도 2g에 도시된 바와 같이, 소스 전극(150)(SE)과 드레인 전극(150)(DE)에 대응되는 양 단의 도전층(150) 사이에 게이트 전극(GE)을 형성할 수 있다. 구체적으로, 소스 전극(150)(SE)과 드레인 전극(150)(DE) 사이 절연층(140)의 일부를 제거하고, 노출된 에피층(120) 상부에 예를 들어, 니켈(Ni) 등의 물질을 증착하여 게이트 전극(GE)을 형성할 수 있다.Next, as shown in FIG. 2G , gate electrodes GE may be formed between the conductive layers 150 at both ends corresponding to the source electrode 150 (SE) and the drain electrode 150 (DE). there is. Specifically, a portion of the insulating layer 140 between the source electrode 150 (SE) and the drain electrode 150 (DE) is removed, and on top of the exposed epitaxial layer 120, for example, nickel (Ni), etc. A material may be deposited to form the gate electrode GE.

다음으로, 도 2h에 도시된 바와 같이, 기판(110)의 두께가 감소되도록 기판(110)의 하부면을 가공할 수 있다. 예를 들어, 기판(110)의 두께(D)가 약 85㎛가 되도록 실리콘 카바이드(SiC) 기판(110)의 하부면을 연마할 수 있으며, 연마 방식은 기계적, 화학적 처리 방식이 사용될 수 있다.Next, as shown in FIG. 2H , the lower surface of the substrate 110 may be processed to reduce the thickness of the substrate 110 . For example, the lower surface of the silicon carbide (SiC) substrate 110 may be polished so that the thickness D of the substrate 110 is about 85 μm, and a mechanical or chemical treatment method may be used as the polishing method.

다음으로, 도 2i에 도시된 바와 같이, 플러그(P)의 하부면이 노출되도록 기판(110)에 비아홀(H)을 형성할 수 있다. 예를 들어, 플러그(P)와 대응되는 영역만을 제외한 기판(110)의 하부면 영역에 마스크 패턴을 성장시키고, 마스크 패턴으로부터 노출된 영역을 식각한 뒤, 마스크 패턴을 제거할 수 있다. 여기서, 마스크 패턴은 니켈(Ni)로 이루어질 수 있다.Next, as shown in FIG. 2I , a via hole H may be formed in the substrate 110 to expose a lower surface of the plug P. For example, a mask pattern may be grown on an area of the lower surface of the substrate 110 except for an area corresponding to the plug P, and after etching an area exposed from the mask pattern, the mask pattern may be removed. Here, the mask pattern may be made of nickel (Ni).

즉, 기판(110)의 하부면에서부터 소정의 깊이로 식각하여 비아홀(H)을 형성할 수 있으며, 이렇게 형성된 비아홀(H)은 플러그(P)와 맞닿는 상부 폭(W1)이, 맞닿지 않는 하부 폭(W2) 보다 작거나 같을 수 있다. 만약, 비아홀(H)의 상부 폭(W1)이 하부 폭(W2)보다 크게 되면, 금속층(160)을 형성할 때 금속층(160)이 연속적이지 않고 끊어진 형태로 형성되거나 금속층(160)에 빈 공간(void)이 형성되어 트랜지스터(10)의 성능 혹은 신뢰성을 저하하는 원인이 될 수 있다.That is, the via hole H may be formed by etching from the lower surface of the substrate 110 to a predetermined depth. It may be smaller than or equal to the width W2. If the upper width W1 of the via hole H is greater than the lower width W2, the metal layer 160 is not continuous but is formed in a broken form when forming the metal layer 160, or an empty space in the metal layer 160 A void is formed, which may cause deterioration in performance or reliability of the transistor 10 .

또한, 비아홀(H)의 상부 폭(W1)이 하부 폭(W2) 보다 작게 형성함으로써, 비아홀(H) 내부에 금속층(160)을 보다 쉽게 형성할 수 있다.Also, since the upper width W1 of the via hole H is smaller than the lower width W2 , the metal layer 160 may be more easily formed inside the via hole H.

한편, 비아홀(H)을 식각하는 과정에서, 기판(110)을 지나 에피층(120)의 일부를 식각할 수 있다. A 영역을 살펴보면, 비아홀(H)이 에피층(120)의 일부 영역까지 확장 형성됨에 따라, 플러그(P)의 하부 영역이 노출될 수 있다. 즉, 플러그(P)의 하부면 외에도 플러그(P)의 하측면을 포함한 플러그(P)의 하부 영역이 노출되는 것으로, 금속층(160)은 기판(110)으로부터 노출된 플러그(P)의 하부 영역을 감쌀 수 있다. 이를 통해 금속층(160)과 플러그(P)의 접촉면이 증가함으로써 금속층(160)과 플러그(P)의 전기적인 연결성을 보다 개선할 수 있다.Meanwhile, in the process of etching the via hole H, a portion of the epitaxial layer 120 may be etched through the substrate 110 . Looking at area A, as the via hole H extends to a partial area of the epitaxial layer 120, the lower area of the plug P may be exposed. That is, in addition to the lower surface of the plug P, the lower region of the plug P including the lower surface of the plug P is exposed, and the metal layer 160 is the lower region of the plug P exposed from the substrate 110. can wrap Through this, as the contact surface between the metal layer 160 and the plug P increases, electrical connectivity between the metal layer 160 and the plug P can be further improved.

다음으로, 도 2j에 도시된 바와 같이, 기판(110)의 하부를 덮는 금속층(160)을 형성할 수 있다. 금속층(160)은 비아홀(H)의 내측면을 따라 기판(110)에 형성된 두께와 동일한 두께로 얇게 형성되거나, 도 1에 도시된 바와 같이, 충진 도금공정을 이용하여 비아홀(H)의 내부를 금속으로 충진시켜 평평한 형태로 형성될 수 있다. Next, as shown in FIG. 2J , a metal layer 160 covering a lower portion of the substrate 110 may be formed. The metal layer 160 is thinly formed along the inner surface of the via hole H to the same thickness as the thickness formed on the substrate 110, or as shown in FIG. 1, the inside of the via hole H is formed using a filling plating process. It can be formed into a flat shape by filling it with metal.

금속층(160)은 접착력을 높이고 금속층(160)의 확산을 막기 위하여 티타늄(Ti), 질화티타늄(TiN), 니켈(Ni), 탄탈륨(Ta), 질화탄탈륨(TaN) 등의 물질과 전기 및 열 전도성을 높이기 위하여 구리(Cu), 금(Au) 등의 물질이 다층으로 이루어질 수 있다. 금속층(160)은 기판(110)으로부터 노출된 플러그(P)와 접촉하고, 플러그(P)를 통해 소스 전극(150)(SE)과 전기적으로 연결될 수 있다.The metal layer 160 is formed of materials such as titanium (Ti), titanium nitride (TiN), nickel (Ni), tantalum (Ta), tantalum nitride (TaN), and electricity and heat to increase adhesion and prevent diffusion of the metal layer 160. In order to increase conductivity, materials such as copper (Cu) and gold (Au) may be formed in multiple layers. The metal layer 160 may contact the plug P exposed from the substrate 110 and be electrically connected to the source electrode 150 (SE) through the plug P.

아울러, 금속층(160)이 형성된 이후에는 기계적 또는 화학적 방식으로 금속층(160)의 표면을 폴리싱(polishing)할 수 있다.In addition, after the metal layer 160 is formed, the surface of the metal layer 160 may be polished mechanically or chemically.

다음으로, 도 2k에 도시된 바와 같이, 도전층(150)의 소스 전극(150)(SE)과 드레인 전극(150)(DE)에 해당하는 상부 영역에 소스 전극 패드(PSE)와 드레인 전극 패드(PDE)를 형성할 수 있다. 소스 전극 패드(PSE)와 드레인 전극 패드(PDE)는 구리(Cu), 금(Au), 알루미늄(Al) 등의 물질로 형성될 수 있다.Next, as shown in FIG. 2K , a source electrode pad PSE and a drain electrode pad are formed in an upper region corresponding to the source electrode 150 (SE) and the drain electrode 150 (DE) of the conductive layer 150. (PDE) can be formed. The source electrode pad PSE and the drain electrode pad PDE may be formed of a material such as copper (Cu), gold (Au), or aluminum (Al).

지금까지 본 발명의 일 실시예에 따른 트랜지스터(10)의 제조 방법에 대하여 설명하였다. 본 발명에 따르면, 플러그(P)를 기판(110)의 전면에 형성하고, 기판(110)의 후면에서 완충층(121)을 관통하지 않도록 비아홀(H)을 형성함으로써, 종래의 식각 정지층을 사용하여 기판과 에피층을 모두 관통하도록 식각할 경우에 발생할 수 있는 과소한 혹은 과도한 식각에 의한 불량품이 발생하는 문제를 해결할 수 있다. 즉, 완충층(121)이 식각 정지층과 같은 역할을 하기 때문에, 별도의 식각 정지층 구성을 생략시키고, 비아홀(H)의 식각 공정을 간소화시킬 수 있으며, 두꺼운 완충층(121)에 의하여 식각이 정지되기 때문에 과소하게 혹은 과도하게 식각되는 우려없이 비아홀을 식각할 수 있다.So far, the manufacturing method of the transistor 10 according to an embodiment of the present invention has been described. According to the present invention, the plug P is formed on the front surface of the substrate 110, and the via hole H is formed on the rear surface of the substrate 110 so as not to penetrate the buffer layer 121, using a conventional etch stop layer. Thus, it is possible to solve the problem of defective products due to insufficient or excessive etching that may occur when etching penetrates both the substrate and the epitaxial layer. That is, since the buffer layer 121 serves as an etch stop layer, a separate etch stop layer configuration can be omitted, the etching process of the via hole H can be simplified, and etching is stopped by the thick buffer layer 121 Because of this, the via hole can be etched without fear of being under- or over-etched.

또한, 본 발명의 완충층(121)이 비아홀(H)에 관통되지 않고 남아 있어 종래의 기술에 비하여 기계적인 안정성이 우수하여 트랜지스터(10)의 온도변화에 따른 기계적인 문제로 인한 고장의 발생을 낮출 수 있다.In addition, since the buffer layer 121 of the present invention remains without penetrating the via hole H, it has excellent mechanical stability compared to the prior art, thereby reducing the occurrence of failure due to mechanical problems due to temperature change of the transistor 10 can

또한, 본 발명은 비아홀(H) 내부를 금속층(160)으로 충진함으로써, 열전도율이 높아져 방열 특성을 개선할 수 있다.In addition, in the present invention, by filling the inside of the via hole H with the metal layer 160, the thermal conductivity can be increased and the heat dissipation characteristics can be improved.

도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 나타낸 단면도이다.3 is a cross-sectional view showing a transistor according to another embodiment of the present invention.

도 3의 다른 실시예를 설명함에 있어, 앞서 설명한 일 실시예와 동일한 구성의 설명은 생략하도록 한다.In describing another embodiment of FIG. 3 , description of the same configuration as that of the previous embodiment will be omitted.

도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터(10)는 기판(110), 에피층(120), 이온 주입층(130), 절연층(140), 도전층(150) 및 금속층(160)을 포함할 수 있다.As shown in FIG. 3 , the transistor 10 according to another embodiment of the present invention includes a substrate 110, an epitaxial layer 120, an ion implantation layer 130, an insulating layer 140, and a conductive layer 150. and a metal layer 160 .

도 1의 일 실시예에서, 플러그(P)가 에피층(120)을 관통하여 바닥면만으로 금속층(160)과 접촉하였다면, 도 3의 다른 실시예에서의 플러그(P)는 절연층(140)으로부터 노출된 에피층(120)을 지나 기판(110)의 일부까지 관통하여 배치될 수 있다.In one embodiment of FIG. 1, if the plug P penetrates the epitaxial layer 120 and contacts the metal layer 160 only with the bottom surface, the plug P in the other embodiment of FIG. 3 is the insulating layer 140 It may pass through the epitaxial layer 120 exposed from and pass through to a part of the substrate 110.

즉, 도 2i와 유사하게 플러그(P)의 하부면 외에도 플러그(P)의 하부 영역이 노출되는 것으로, 금속층(160)은 기판(110)으로부터 노출된 플러그(P)의 하부 영역을 감쌀 수 있다. 이를 통해 금속층(160)과 플러그(P)의 접촉면이 증가함으로써 금속층(160)과 플러그(P)의 전기적인 연결성을 보다 개선할 수 있다.That is, similar to FIG. 2I, the lower region of the plug P is exposed in addition to the lower surface of the plug P, and the metal layer 160 may cover the lower region of the plug P exposed from the substrate 110. . Through this, as the contact surface between the metal layer 160 and the plug P increases, electrical connectivity between the metal layer 160 and the plug P can be further improved.

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 청구범위 내에서 다양하게 실시될 수 있다.Above, the present invention has been described in detail through preferred embodiments, but the present invention is not limited thereto and may be variously practiced within the scope of the claims.

10: 트랜지스터 110: 기판
120: 에피층 121: 완충층
123: 배리어층 130: 이온 주입층
140: 절연층 150: 도전층
160: 금속층 H: 비아홀
P: 플러그 SE: 소스 전극
DE: 드레인 전극 PSE: 소스 전극 패드
PDE: 드레인 전극 패드 GE: 게이트 전극10: transistor 110: substrate
120: epitaxial layer 121: buffer layer
123: barrier layer 130: ion implantation layer
140: insulating layer 150: conductive layer
160: metal layer H: via hole
P: plug SE: source electrode
DE: drain electrode PSE: source electrode pad
PDE: Drain electrode pad GE: Gate electrode

Claims (22)

상부에 에피층이 형성된 기판을 배치하는 단계;
상기 에피층의 일부 영역이 노출되도록 절연층을 형성하는 단계;
상기 에피층에서 상기 절연층으로부터 노출된 일부 영역을 관통하는 플러그를 형성하는 단계;
상기 플러그 및 상기 노출된 에피층 상부에 도전층을 형성하는 단계;
상기 플러그의 하부면이 노출되도록 상기 기판에 비아홀을 형성하는 단계; 및
상기 기판의 하부를 덮는 금속층을 형성하는 단계; 를 포함하는,
트랜지스터의 제조 방법.disposing a substrate having an epitaxial layer formed thereon;
forming an insulating layer to expose a portion of the epitaxial layer;
forming a plug penetrating a partial region exposed from the insulating layer in the epitaxial layer;
forming a conductive layer on top of the plug and the exposed epitaxial layer;
forming a via hole in the substrate to expose a lower surface of the plug; and
forming a metal layer covering a lower portion of the substrate; including,
How to make a transistor. 제1항에 있어서,
상기 플러그를 형성하는 단계는,
상기 에피층을 식각하여 트렌치 구조를 형성하고, 상기 트렌치 구조에 플러그를 형성하는 것을 특징으로 하는,
트랜지스터의 제조 방법.According to claim 1,
Forming the plug,
Characterized in that the epitaxial layer is etched to form a trench structure, and a plug is formed in the trench structure.
How to make a transistor. 제2항에 있어서,
상기 트렌치 구조는,
상기 에피층을 지나 상기 기판의 일부까지 관통하도록 형성되는 것을 특징으로 하는,
트랜지스터의 제조 방법.According to claim 2,
The trench structure,
Characterized in that it is formed to pass through the epitaxial layer to a part of the substrate,
How to make a transistor. 제1항에 있어서,
상기 플러그를 형성하는 단계 이후에,
상기 기판의 두께가 감소되도록 상기 기판의 하부면을 가공하는 단계; 를 더 포함하는 트랜지스터의 제조 방법.According to claim 1,
After the step of forming the plug,
processing the lower surface of the substrate to reduce the thickness of the substrate; Method of manufacturing a transistor further comprising a. 제1항에 있어서,
상기 플러그 및 상기 비아홀은,
측면 방향에서 상기 비아홀의 폭이 상기 플러그의 폭보다 큰 것을 특징으로 하는, 트랜지스터의 제조 방법.According to claim 1,
The plug and the via hole,
The method of manufacturing a transistor, characterized in that the width of the via hole in the lateral direction is larger than the width of the plug. 제1항에 있어서,
상기 비아홀은,
상기 플러그 하부면과 맞닿는 상부 폭이, 맞닿지 않는 하부 폭보다 작거나 같은 것을 특징으로 하는, 트랜지스터의 제조 방법.According to claim 1,
The via hole,
A method of manufacturing a transistor, characterized in that the width of the upper portion in contact with the lower surface of the plug is smaller than or equal to the width of the lower portion not in contact with the lower surface of the plug. 제1항에 있어서,
상기 비아홀을 형성하는 단계는,
상기 기판을 지나 상기 에피층의 일부를 식각하여 상기 비아홀을 형성하여 상기 플러그의 하부 영역을 노출시키는 것을 특징으로 하는, 트랜지스터의 제조 방법.According to claim 1,
Forming the via hole,
A method of manufacturing a transistor according to claim 1 , wherein a portion of the epitaxial layer is etched through the substrate to form the via hole to expose a lower region of the plug. 제1항에 있어서,
상기 기판을 배치하는 단계 이후에,
상기 에피층의 적어도 일부에 n형 도펀트를 주입하여 이온 주입층을 형성하는 단계; 를 더 포함하는 트랜지스터의 제조 방법.According to claim 1,
After the step of disposing the substrate,
forming an ion implantation layer by implanting an n-type dopant into at least a portion of the epitaxial layer; Method of manufacturing a transistor further comprising a. 제1항에 있어서,
상기 에피층은, 상기 기판 상부에 순차적으로 배치되는 상기 완충층 및 배리어층을 포함하며,
상기 배리어층은, 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성되는 것을 특징으로 하는 트랜지스터의 제조 방법.According to claim 1,
The epitaxial layer includes the buffer layer and the barrier layer sequentially disposed on the substrate,
The barrier layer is a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, an Al x In y N (x = y = 1) layer, and an Al x In y Ga z N (x + y + z = 1) a method of manufacturing a transistor characterized in that it is formed of two or more multi-layers. 제1항에 있어서,
상기 금속층을 형성하는 단계는,
상기 비아홀 내부를 충진시키는 것을 특징으로 하는, 트랜지스터의 제조 방법.According to claim 1,
Forming the metal layer,
Characterized in that filling the inside of the via hole, a method of manufacturing a transistor. 상부에 에피층이 형성된 기판;
상기 에피층 상부에 배치되며, 상기 에피층의 일부 영역이 노출된 절연층;
상기 절연층으로부터 노출된 상기 에피층의 일부 영역을 관통하는 플러그;
상기 플러그 및 상기 노출된 에피층 상부에 배치되며, 상기 플러그와 접촉하는 도전층; 및
상기 기판의 하부에 배치되며, 상기 기판으로부터 노출된 상기 플러그와 접촉하고, 상기 플러그를 통해 상기 도전층과 전기적으로 연결되는 금속층; 을 포함하고,
상기 기판은,
상기 플러그가 배치된 위치에 형성된 비아홀을 포함하는,
트랜지스터.a substrate having an epitaxial layer formed thereon;
an insulating layer disposed on the epitaxial layer and exposing a partial region of the epitaxial layer;
a plug penetrating a portion of the epitaxial layer exposed from the insulating layer;
a conductive layer disposed on the plug and the exposed epitaxial layer and in contact with the plug; and
a metal layer disposed under the substrate, in contact with the plug exposed from the substrate, and electrically connected to the conductive layer through the plug; including,
the substrate,
Including a via hole formed at a position where the plug is disposed,
transistor. 제11항에 있어서,
상기 비아홀은,
상기 플러그 하부면과 맞닿는 상부 폭이, 맞닿지 않은 하부 폭보다 작거나 같은 것을 특징으로 하는, 트랜지스터.According to claim 11,
The via hole,
A transistor, characterized in that the width of the upper part contacting the lower surface of the plug is smaller than or equal to the width of the lower part not contacting. 제11항에 있어서,
상기 에피층은, 상기 기판 상부에 순차적으로 배치되는 완충층 및 배리어층을 포함하며,
상기 배리어층은, 질화갈륨(GaN)층, AlxGayN(x+y=1)층, AlxInyN(x=y=1)층 및 AlxInyGazN(x+y+z=1)층 중 둘 이상의 다층으로 형성되는 것을 특징으로 하는 트랜지스터.According to claim 11,
The epitaxial layer includes a buffer layer and a barrier layer sequentially disposed on the substrate,
The barrier layer is a gallium nitride (GaN) layer, an Al x Ga y N (x + y = 1) layer, an Al x In y N (x = y = 1) layer, and an Al x In y Ga z N (x + A transistor characterized in that it is formed of two or more multi-layers of y + z = 1) layers. 제12항에 있어서,
상기 플러그는, 상기 에피층을 지나 상기 기판의 일부까지 관통하며,
상기 금속층은, 상기 기판으로부터 노출된 상기 플러그의 하부 영역을 감싸는 것을 특징으로 하는 트랜지스터.According to claim 12,
The plug penetrates through the epitaxial layer to a part of the substrate,
The transistor, characterized in that the metal layer surrounds a lower region of the plug exposed from the substrate. 제11항에 있어서,
상기 도전층의 하부에 위치한 상기 에피층의 상부에 배치되는 이온 주입층; 을 더 포함하는 것을 특징으로 하는 트랜지스터.According to claim 11,
an ion implantation layer disposed on an upper portion of the epitaxial layer disposed on a lower portion of the conductive layer; A transistor characterized in that it further comprises. 제15항에 있어서,
상기 이온 주입층의 끝 단은,
상기 절연층의 노출되지 않은 영역에서 중첩되는 것을 특징으로 하는 트랜지스터.According to claim 15,
At the end of the ion implantation layer,
Transistor, characterized in that overlapping in the non-exposed region of the insulating layer. 제11항에 있어서,
상기 금속층은,
상기 비아홀 내부가 충진되도록 형성되는 것을 특징으로 하는 트랜지스터.According to claim 11,
The metal layer,
The transistor characterized in that formed to fill the inside of the via hole. 제11항에 있어서,
상기 플러그는,
T자 형상으로 형성되는 것을 특징으로 하는, 트랜지스터.According to claim 11,
the plug,
A transistor characterized in that it is formed in a T-shape. 제11항에 있어서,
상기 플러그는,
적어도 일부에 서로 다른 금속이 다층으로 형성되는 것을 특징으로 하는, 트랜지스터.According to claim 11,
the plug,
A transistor characterized in that different metals are formed in multiple layers on at least a portion thereof. 제11항에 있어서,
상기 플러그는,
상기 비아홀과 맞닿는 하부 폭이 상기 플러그와 맞닿는 상기 비아홀의 상부 폭 보다 작게 형성되며,
상기 도전층과 중첩되는 상부 폭이 상기 비아홀의 상부 폭 보다 작게 형성되는 것을 특징으로 하는, 트랜지스터.According to claim 11,
the plug,
A width of a lower part contacting the via hole is smaller than a width of an upper part of the via hole contacting the plug;
A transistor, characterized in that an upper width overlapping the conductive layer is formed smaller than an upper width of the via hole. 제11항에 있어서,
상기 플러그는,
상기 금속층과 하부면에서 접촉하거나 하부 영역에서 접촉하는 것을 특징으로 하는, 트랜지스터.According to claim 11,
the plug,
The transistor, characterized in that in contact with the metal layer at the lower surface or in contact with the lower region. 제11항에 있어서,
상기 트랜지스터는,
소스 전극, 드레인 전극 및 게이트 전극을 포함하고,
상기 플러그 및 상기 비아홀은,
상기 소스 전극의 하부에 형성되는 것을 특징으로 하는, 트랜지스터.According to claim 11,
the transistor,
including a source electrode, a drain electrode and a gate electrode;
The plug and the via hole,
Characterized in that formed below the source electrode, the transistor.
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Citations (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5117698B2 (en) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 Semiconductor device
US8003525B2 (en) * 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP2012038885A (en) * 2010-08-06 2012-02-23 Panasonic Corp Semiconductor device and method of manufacturing the same
KR101841632B1 (en) * 2015-10-23 2018-03-23 (주)웨이비스 High electron mobility transistor and fabrication method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5298559B2 (en) 2007-06-29 2013-09-25 富士通株式会社 Semiconductor device and manufacturing method thereof

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