KR101855745B1 - 발광소자, 발광 소자 제조방법 및 조명 시스템 - Google Patents

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Abstract

실시예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하며, 질화물 기반의 제1발광 구조층; 상기 제1발광 구조층 위에 제1전극; 상기 제1발광 구조층의 측면 및 상면에 배치되며 상기 제1전극과 연결된 연결 전극; 상기 제1발광 구조층과 상기 연결 전극의 사이에 제1절연층; 상기 제1발광 구조층의 아래에 전도층 및 상기 전도층 아래에 반사 전극층을 포함하는 제2전극층;상기 제2전극층 아래에 지지 부재; 및 상기 지지 부재와 상기 제1발광 구조층 사이에 배치되며, 산화 아연 기반의 제2발광 구조층을 포함한다.

Description

발광소자, 발광 소자 제조방법 및 조명 시스템{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME, AND LIGHTING SYSTEM}
실시예는 발광소자, 발광소자 제조방법, 및 조명 시스템에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키 패드 발광부, 표시 장치, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 질화물 기반의 제1발광 구조층과 산화아연 기반의 제2발광 구조층을 포함하는 발광 소자 및 발광 소자 제조방법을 제공한다.
실시 예는 제1발광 구조층의 적어도 일측에 제2발광 구조층을 포함하는 발광 소자 및 발광 소자 제조방법을 제공한다.
실시 예는 제1발광 구조층과 지지부재 사이에 제2발광 구조층을 포함하는 발광 소자 및 발광 소자 제조방법을 제공한다.
실시 예는 제1발광 구조층과 제2발광 구조층을 병렬로 연결한 발광 소자 및 발광 소자 제조방법을 제공한다.
실시예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하며, 질화물 기반의 제1발광 구조층; 상기 제1발광 구조층 위에 제1전극; 상기 제1발광 구조층의 측면 및 상면에 배치되며 상기 제1전극과 연결된 연결 제1전극; 상기 제1발광 구조층과 상기 연결 전극의 사이에 제1절연층; 상기 제1발광 구조층의 아래에 전도층 및 상기 전도층 아래에 반사 전극층을 포함하는 제2전극층;상기 제2전극층 아래에 지지 부재; 및 상기 지지 부재와 상기 제1발광 구조층 사이에 배치되며, 산화 아연 기반의 제2발광 구조층을 포함한다.
실시 예에 따른 발광 소자 제조방법은, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하는 질화물 기반의 제1발광 구조층을 형성하는 단계; 상기 제1발광 구조층의 상면 둘레에 산화 아연 기반의 제2발광 구조층을 형성하는 단계; 상기 제2발광 구조층의 둘레에 제1절연층을 형성하는 단계; 상기 제1발광 구조층의 상면에 전도층 및 상기 전도층 위에 반사 전극층을 포함하는 제2전극층을 형성하며, 상기 제2전극층의 일부를 상기 제2발광 구조층에 연결시키는 단계; 상기 제2전극층 위에 지지 부재를 형성하는 단계; 상기 제1발광 구조층의 둘레를 에칭하여 상기 제2발광 구조층의 일부를 노출시키는 단계; 상기 제1발광 구조층의 측면에 제2절연층을 형성하는 단계; 및 상기 제1발광 구조층 위에 제1전극을 형성하며, 상기 제1전극의 일부를 상기 제2발광 구조층의 일부에 연결시키는 단계를 포함한다.
실시 예는 발광 소자의 광 출력을 개선시켜 줄 수 있다.
실시 예는 서로 동일한 피크 파장 또는 서로 다른 피크 파장을 발광하는 복수의 발광 구조층을 갖는 발광 소자를 제공할 수 있다.
실시 예는 발광 소자에 공급되는 전류를 분산시켜 주어, 전류 주입 효율을 개선시켜 줄 수 있다.
실시 예는 발광 소자, 이를 구비한 발광 소자 패키지, 조명 장치, 및 표시 장치의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 발광 소자의 개략적인 평면도이다.
도 3은 도 1의 발광 소자의 A-A 측 단면도이다.
도 4는 도 1의 발광 소자의 A-A 측 단면도의 다른 예이다.
도 5 내지 도 13는 도 1의 발광 소자의 제조 과정을 나타낸 도면이다.
도 14는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 15는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 16은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 17은 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 18은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 19는 도 1의 발광 소자의 회로 구성도이다.
도 20은 실시 예의 발광 소자를 구비한 발광소자 패키지를 나타낸 도면이다.
도 21은 도 20의 발광 소자 패키지를 구비한 표시 장치를 나타낸 도면이다.
도 22은 도 20의 발광 소자 패키지를 구비한 표시 장치의 다른 예를 나타낸 도면이다.
도 23은 도 20의 발광 소자 패키지를 구비한 조명장치를 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이며 도 2는 도 1의 발광 소자의 개략적인 평면도이며, 도 3은 도 1의 발광 소자의 A-A 측 단면도이다.
도 1 내지 도 3을 참조하면, 발광소자(100)는 복수의 화합물 반도체층(110,120,130)을 갖는 제1발광 구조층(135), 연결 전극(116,117)을 갖는 제1전극(115), 전도층(148), 반사 전극층(152), 베리어층(154), 접합층(156), 지지부재(170), 및 산화아연 기반의 제2발광 구조층(180)을 포함한다.
상기 발광소자(100)는 화합물 반도체 예컨대, Ⅱ족 내지 Ⅵ족 원소의 화합물 반도체를 포함하는 LED(Light emitting diode)이다. 상기 발광소자(100)는 예를 들면, Ⅲ-Ⅴ족 원소의 화합물 반도체를 포함하는 제1발광 구조층(135)과, Ⅱ-Ⅵ족 원소의 화합물 반도체를 포함하는 제2발광 구조층(180)을 포함한다. 상기 발광 소자는 적어도 2개의 파장 대역의 광을 방출할 수 있으며, 상기 제1발광 구조층(135)은 V족 반도체 기반 예컨대, 질화물(nitride) 기반이며, 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 가시 광선 대역 또는 자외선 대역을 광을 방출하며, 상기 제2발광 구조층(180)은 산화 아연 기반으로서 청색, 녹색과 UV 광을 발광할 수 있으며, 상기 제1및 제2발광 구조층(135, 180)은 서로 다른 대역의 피크 광을 방출할 수 있다.
상기 제1발광 구조층(135)과 상기 제2발광 구조층(180)은 서로 다른 밴드 갭을 가지는 반도체층 또는 소정의 밴드 갭 차이 예컨대, 0.02eV의 밴드 갭 차이를 가지는 반도체층으로 형성될 수 있다.
상기 제1발광 구조층(135)은 약 3.39eV의 밴드 갭을 가지는 Ⅲ-Ⅴ족 화합물 반도체층을 포함하며, 상기 제2발광 구조층(180)은 약 3.37eV의 밴드 갭을 가지는 Ⅱ-Ⅵ족 화합물 반도체를 포함한다. 상기 제1 및 제2발광 구조층(135,180)의 밴드 갭을 동일한 밴드 갭으로 조절할 수 있으며, 이 경우 서로 동일한 피크 파장을 발광할 수 있다.
상기 제1발광 구조층(135)의 측면 및 상면에는 제1절연층(190)이 형성될 수 있으며, 상기 제1절연층(190)은 Ⅲ-Ⅴ족 원소의 화합물 반도체층의 굴절률보다는 낮은 굴절률을 갖는 층이며, 예들 들어 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택될 수 있다.
상기 제1전극(115)는 상기 제 1도전형 반도체층(110) 위에 형성될 수 있다. 상기 제1전극(115)은 패드이거나, 상기 패드에 연결된 분기 구조의 전극 패턴(51,52)을 포함할 수 있다. 상기 제1전극(115)은 그 상면에 요철 형태의 러프니스가 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(115)의 하면은 상기 광 추출 구조(112)에 의해 요철 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(115)은 상기 제1도전형 반도체층(110)의 상면에 오믹 접촉되고, 예를 들어 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성할 수 있다. 상기 제1전극(115)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다. 상기 제1전극(115)의 패드는 단일 개 또는 복수로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(115)은 연결 전극(116,117)을 포함하거나, 연결 전극(116,117)과 연결될 수 있다.
상기 제1절연층(190)의 상부에는 제1연결 전극(116) 및 제2연결 전극(117)이 배치된다. 상기 제1연결 전극(116)은 상기 제1도전형 반도체층(110) 상에 배치되고 상기 제1전극(115)와 분기 패턴(51)에 의해 연결되며, 일부(116A)가 상기 제1발광 구조층(135)의 제1측면에 배치된 제1절연층(190)을 따라 상기 제2발광 구조층(180)의 제3도전형 반도체층(81)에 연결된다. 상기 제2연결 전극(117)은 상기 제1도전형 반도체층(110) 상에 배치되고 상기 제1전극(115)와 분기 패턴(51)에 의해 연결되며, 일부(117A)가 상기 제1발광 구조층(135)의 제1측면의 다른 측면 예컨대, 반대측 제2측면에 배치된 제1절연층(190)을 따라 상기 제2발광 구조층(180)의 제3도전형 반도체층(81)에 연결된다.
상기 제1연결 전극(116) 및 제2연결 전극(117)은 상기 제1전극(115)을 기준으로 서로 반대측에 배치되어, 상기 제2발광 구조층(180)의 서로 다른 영역과 접촉되어 전원을 효율적으로 공급할 수 있다. 상기 제1연결 전극(116) 및 제2연결 전극(117)은 상기 제1발광 구조층(135)의 서로 다른 모서리 영역에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1발광 구조층(135)은 제 1도전형 반도체층(110), 제1활성층(120), 및 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함할 수 있다. 상기 제1도전형 반도체층(110)이 n형 반도체층이며, 제1도전형의 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)의 상면은 광 추출 효율을 위해 광 추출 구조(112)와 같은 러프니스 또는 패턴이 형성될 수 있으며, 또한 전류 확산과 광 추출을 위해 투명 전극층이 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자우물 구조, 양자 선(Quantum-wire) 구조, 또는 양자 점(Quantum dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 상기 제1활성층(120)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 또는 InGaN 우물층/InGaN 장벽층의 주기로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 제1활성층(120)의 위 또는/및 아래에는 제1클래드층 또는/및 제2클래드층이 형성될 수도 있으며, 상기 제1 및 제2클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 제1활성층(120)의 장벽층의 밴드 갭보다 넓게 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 제1활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 III-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함할 수 있다. 상기 제2도전형 반도체층(130)은 p형 반도체층이며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1발광 구조층(135)의 측면은 그 하면에 대해 수직하거나 경사지게 형성될 수 있다. 여기서, 상기 제1발광 구조층(135)의 상면 너비는 하면 너비보다 넓게 형성될 수 있으며, 이러한 너비 차이는 상기 제1발광 구조층(135)의 측면을 경사진 구조로 형성시켜 줄 수 있다.
상기 제1발광 구조층(135)은 상기 제 2도전형 반도체층(130) 아래에 제1도전형의 반도체층을 더 포함할 수 있으며, 상기 제1도전형의 반도체층은 상기 제2도전형 반도체층과 반대의 극성을 가질 수 있다. 또한 상기 제 1도전형 반도체층(110)이 p형 반도체층이고, 상기 제 2도전형 반도체층(130)이 n형 반도체층으로 구현될 수도 있다. 이에 따라 상기 제1발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하, 설명의 편의를 위해 상기 제1발광 구조층(135)의 최 하층은 제2도전형 반도체층이 배치된 예로 설명하기로 한다.
상기 제2도전형 반도체층(130)의 아래에는 제2발광 구조층(180), 제2전극층(160), 지지 부재(170)가 배치된다.
상기 제2발광 구조층(180)은 상기 제2도전형 반도체층(130)의 아래 둘레에 배치된다. 상기 제2발광 구조층(180)의 내측부는 상기 제1발광 구조층(135)의 아래에 배치되며 상기 제2도전형 반도체층(130)의 하면에 접촉될 수 있다. 상기 제2발광 구조층(180)의 외측부는 상기 제1발광 구조층(135)의 측면보다 더 외측에 배치될 수 있다. 상기 제2발광 구조층(180)의 외측부는 상기 제2도전형 반도체층(130)의 측면보다 더 외측 영역인 채널 영역(105) 아래에 배치되어, 상기 제1발광 구조층(135)의 측면을 보호할 수 있다. 상기 채널 영역은 상기 제1발광 구조층(135)과 제2전극층(160) 사이의 단차진 구조로서, 발광 소자(100)의 상부의 둘레 영역이 될 수 있다.
도 2 및 도 3과 같이, 상기 제2발광 구조층(180)은 상기 제2도전형 반도체층(130)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상으로 형성될 수 있다. 또한 상기 제2발광 구조층(180)은 연속적인 패턴 형상으로 형성될 수 있다.
상기 제2발광 구조층(180)은 상기 제1발광 구조층(135)의 굴절률(약 2.4) 보다 낮은 굴절률(약 1.9~2.1)을 갖는 물질로 형성됨으로써, 광의 추출 효율은 개선될 수 있다.
상기 제2발광 구조층(180)은 산화 아연기반으로서, 제3도전형 반도체층(81), 제2활성층(82) 및 제4도전형 반도체층(83)을 포함한다. 상기 제3도전형 반도체층(81)은 산화아연(ZnO)기반이거나 마그네슘(Mg)과 베릴륨(Be) 중 적어도 어느 하나가 첨가된 산화아연(ZnO) 기반의 반도체층으로 형성될 수 있다. 상기 제3도전형 반도체층(81)이 n형 반도체층인 경우, n형 도펀트(dopant)는 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 포함할 수 있다. 다만, 상기 도펀트 물질은 상기에 한정되는 것은 아니며 도너(donor) 레벨을 형성할 수 있는 물질은 어느 것이나 가능하다.
상기 제4도전형 반도체층(83)은 산화아연(ZnO)기반이거나 마그네슘(Mg)과 베릴륨(Be) 중 적어도 어느 하나가 첨가된 산화아연(ZnO) 기반의 반도체층으로 형성될 수 있다. 상기 제4도전형 반도체층(83)이 p형 반도체층인 경우, p형 도펀트(dopant)는 인(P), 리튬(Li), 나트륨(Na), 칼륨(K), 세슘(Cs), 안티모니(Sb), 질소(N) 및 납(Pb)중 적어도 하나를 포함할 수 있다.
상기 제3도전형 반도체층(81)과 상기 제4도전형 반도체층(83) 사이에는 제2활성층(82)이 배치되며, 상기 제2활성층(82)는 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제2활성층(82)은 밴드갭이 큰 물질로 이루어진 장벽(barrier)층과 밴드갭이 작은 물질로 이루어진 우물(well) 층이 교대로 적층된 형태를 가질 수 있다. 상기 장벽층은 MgxZn1 - xO (0≤x≤1), BexZn1-xO (0≤x≤1), BexMgyZn1 -x- yO (0≤x, y≤1, 0≤x+y≤1) 중 선택된 1 이상의 물질이 될 수 있다. 상기 우물층은 MgxZn1 - xO (0≤x≤1), BexZn1 - xO (0≤x≤1), BexMgyZn1 -x- yO (0≤x,y≤1, 0≤x+y≤1), CdxZn1 - xO (0≤x≤1), ZnO 중 선택된 1 이상의 물질이 될 수 있다. 상기 장벽층과 우물층에 사용되는 물질이 동일한 경우 x 또는 y가 큰 쪽이 밴드갭이 증가하게 되어 장벽층의 물질로 사용된다.
상기 제2발광 구조층(180)의 외 측면에는 제2절연층(194) 및 내 측면에는 제3절연층(195)이 배치되며, 상기 제2 및 제3절연층(194,195)은 상기 제2발광 구조층(180)의 양측에 배치되고, 일부는 상기 제2발광 구조층(180)의 하면 둘레에 배치될 수 있다. 상기 제2발광 구조층(180)의 상면 및 하면은 개방된 구조로 형성될 수 있으며, 상기 제3도전형 반도체층(81)은 상기 제1 및 제2연결 전극(116,117)의 일부(116A,117A)에 연결된다. 상기 제3도전형 반도체층(81)은 상기 제2도전형 반도체층(130)의 하면에 접촉되더라도, 전류가 거의 흐르지 않게 되며, 대부분의 전류가 연결 전극(116)으로 흐르게 된다.
상기 제4도전형 반도체층(83)은 제2전극층(160)의 적어도 한 층과 연결된다. 상기 제2 및 제3절연층(194,195)은 Ⅲ-Ⅴ족 원소의 화합물 반도체층의 굴절률보다는 낮은 굴절률을 갖는 층이며, 예들 들어 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택될 수 있다.
상기 제2발광 구조층(180)의 내측부는 상기 제1발광 구조층(135)과 두께 방향으로 대응되며, 그 대응되는 영역의 너비는 수 ~ 수 십㎛ 이내일 수 있다. 상기 제3도전형 반도체층(81), 제2활성층(82) 및 제4도전형 반도체층(83)은 동일한 너비로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2발광 구조층(180)의 양측에 배치된 제2 및 제3절연층(194,195)은 상기 제2발광 구조층(180)의 측면을 보호하게 된다. 또한 제1 내지 제3절연층(190,194,195)는 발광 소자(100)의 측면으로부터 침투되는 습기를 차단할 수 있다.
상기 제2발광 구조층(180)은 상기 제1발광 구조층(135)의 각 층(110,120,130)의 외벽과 상기 베리어층(154) 사이의 간격을 이격시켜 줄 수 있다.
상기 제1발광 구조층(135)의 하면의 둘레 영역인 채널 영역(105)에서 상기 제1발광 구조층(135)와 금속을 서로 이격시켜 주고, 레이저에 의한 손해를 방지하기 위해 투광성 절연 물질을 배치하게 된다. 이러한 경우, 상기 투광성 절연 물질의 면적은 상기 제1발광 구조층(135)의 하면 둘레를 커버하게 되며 개별 칩의 20% 정도 이상을 차지하게 된다. 이러한 투광성 절연 물질은 전류 분산 효과가 없을 뿐만 아니라, 광 효율의 개선에 도움이 되지 않게 된다. 실시 예는 제1발광 구조층(135)의 하면 둘레에 제2발광 구조층(180)을 더 배치하여, 전류 개선 효과를 줄 뿐만 아니라, 다른 피크의 광을 방출시켜 줌으로써, 광 효율과 색 재현성을 개선시켜 줄 수 있다.상기 제2발광 구조층(180)의 면적은 제1발광 구조층(135)의 하면 면적의 20% 이상으로 형성될 수 있다.
상기 제2전극층(160)은 전도층(148), 반사 전극층(152), 베리어층(154) 및 접합층(156)을 포함한다.
상기 전도층(148)은 제1발광 구조층(135)의 내측 영역 아래에 배치되며, 상기 제2도전형 반도체층(130)의 하면에 접촉된다. 상기 전도층(148)의 너비(A1)는 서로 대응되는 제3절연층(195)의 내측면 사이의 간격과 동일할 수 있다.
상기 전도층(148)은 상기 제2도전형 반도체층(130)과 반사 전극층(152) 사이에 배치되어, 상기 제2도전형 반도체층(130)의 하면에 오믹 접촉될 수 있다.
상기 전도층(148)은 20~50nm의 두께로 형성될 수 있으며, 그 물질은 전도성 산화물, 전도성 질화물을 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중 적어도 하나를 포함할 수 있다.
상기 전도층(148)의 아래에는 반사 전극층(152)이 형성되며, 상기 반사 전극층(152)은 상기 전도층(148)의 하면 전체 또는 하면 일부에 형성될 수 있다.
상기 반사 전극층(152)은 상기 전도층(148)과 전기적으로 연결되며, 전원을 공급하게 된다. 상기 반사 전극층(152)의 너비는 상기 제1발광 구조층(135)의 너비와 동일하거나 다른 너비로 형성될 수 있다. 상기 반사 전극층(152)의 너비가 상기 전도층(148)보다 넓게 할 경우, 입사되는 광을 효과적으로 반사시켜 줄 수 있다. 이에 따라 광 추출 효율은 개선될 수 있다.
상기 반사 전극층(152)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질을 선택적으로 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 반사 전극층(152)은 상기의 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 상기 반사 전극층(152)의 두께는 150~300nm의 두께로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 베리어층(154)은 상기 반사 전극층(152)의 아래에 형성되고, 상기 제1발광 구조층(135)의 아래에 배치된 전도층(148)과 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 베리어층(154)은 베리어 금속으로서, 예를 들어 Ni, V, Fe, Mo, Ti, W, Pt, Pd, Rh, Ir 중 적어도 하나를 포함할 수 있으며, 상기 접합층(156)으로부터 상기 반사 전극층(152)에 영향을 주는 것을 차단해 주게 된다. 상기 베리어층(154)의 두께는 300~500nm로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 베리어층(154)은 상기 제2발광 구조층(180)의 제4도전형 반도체층(83)에 오믹 접촉될 수 있으며, 전원을 공급하게 된다. 상기 제2발광 구조층(180)은 상기 제1발광 구조층(135)와 병렬로 연결될 수 있다.
상기 베리어층(154) 아래에는 접합층(156)이 형성되며, 상기 접합층(156)은 상기 지지부재(170)를 상기 베리어층(154)에 접합시켜 준다.
상기 접합층(156)은 본딩 금속 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있다. 상기 접합층(156)은 예컨대, 본딩층으로 기능하며, 그 아래에 지지부재(170)가 접합된다. 상기 접합층(156) 및 상기 베리어층(154)를 형성하지 않고, 상기 반사 전극층(152) 아래에 상기 지지부재(170)를 도금이나 전도성 시트로 부착시켜 줄 수도 있다. 상기 접합층(156)의 두께는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(156)의 아래에는 지지부재(170)가 형성되며, 상기 지지부재(170)는 전도성 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나로 구현될 수 있다. 또한 상기 지지부재(170)는 캐리어 웨이퍼로 구현될 수 있다. 상기 캐리어 웨이퍼는 Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등 중에서 적어도 하나를 포함할 수 있다. 또한 상기 지지부재(170)는 형성하지 않거나, 전도성 시트로 구현될 수 있다. 상기 지지 부재(170)는 50~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 4는 도 1의 발광 소자의 A-A측 단면도의 다른 예이다.
도 4를 참조하면, 제2발광 구조층(180A,180B)은 서로 분할된 구조로 배치될 수 있다. 분할된 제2발광 구조층(180A,180B) 사이의 간격(D2)은 상기 발광 구조층(135)의 너비(D1)보다 더 좁을 수 있다. 여기서, 제1발광 구조층(180A,180B)의 제3도전형 반도체층(81)은 연결 전극의 일부(116A,117A)에 각각 연결되어, 전원을 공급받을 수 있다. 제2발광 구조층(180A,180B)은 2개 또는 그 이상의 개수로 분할될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2 및 제3절연층(194,195)은 서로 연결될 수 있으며, 이에 대해 한정하지는 않는다.
도 4 내지 도 13은 도 1의 발광 소자의 제조과정을 나타낸 도면이다.
도 4 및 도 5를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 절연성, 투광성, 또는 전도성의 재질의 기판 중에서 선택될 수 있으며, 예컨대 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 구조가 형성될 수 있다. 또한 상기 기판(101)과 제1발광 구조층(135) 사이에는 Ⅱ족 내지 Ⅵ족 원소의 화합물 반도체를 갖는 반도체층(102)이 배치되며, 상기 반도체층(102)은 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 하나를 포함할 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 III-V족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과 화합물 반도체와의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 질화물계 반도체로 형성될 수 있다. 상기 언도프드 반도체층은 제1도전형 반도체층(110)보다 저 전도성으로 형성되며, 상기 제1도전형 반도체층(110)의 결정성을 개선시켜 줄 수 있다.
상기 반도체층(102) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 제1활성층(120)이 형성되며, 상기 제1활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 III-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 n형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 제1활성층(120)이 형성되며, 상기 제1활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제1활성층(120)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드갭보다 넓게 형성될 수 있다.
상기 제1활성층(120)의 위 또는/및 아래에는 제1클래드층 또는/및 제2클래드층이 형성될 수 있으며, 상기 제1 및 제2 클래드층은 질화물계 반도체로 형성될 수 있다. 상기 제1 및 제2 클래드층은 상기 장벽층의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 제1활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 p형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 제1활성층(120) 및 상기 제2도전형 반도체층(130)은 제1발광 구조층(135)으로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제2도전형과 반대의 극성을 갖는 제1도전형의 반도체층 예컨대, n형 반도체층이 더 형성될 수 있다. 이에 따라 상기 제1발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다.
도 5 및 도 6을 참조하면, 단위 칩 사이즈(T1)의 경계 영역에는 제2발광 구조층(180)이 형성된다. 상기 제2발광 구조층(180)은 Wurzite(Hexagonal) 구조의 II-VI족 화합물 반도체로서 MBE, CVD, PLD, 스퍼터링, 유기금속 화학기상 증착법 등 다양한 방법을 통해 성장시켜 줄 수 있다. 또한 상기 제2발광 구조층(180)은 별도로 성장한 다음, 부착시켜 줄 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2발광 구조층(180)은 상기 칩 사이즈(T1)의 경계 영역을 따라 링 형상, 루프 형상, 또는 프레임 형상의 패턴을 갖고 연속적인 패턴 형상 또는 불연속적인 패턴 형상으로 형성될 수 있다. 상기 제2발광 구조층(180)은 보호 영역에 대해 마스크층으로 보호한 후 형성하거나, 제2발광 구조층(180)을 형성한 다음 에칭할 영역을 제거할 수 있다. 상기 제2발광 구조층(180)은 산화 아연 기반의 반도체층으로 형성될 수 있으며, 제1발광 구조층(135)의 반도체의 굴절률(예: 약 2.4)보다 굴절률이 낮은 물질이거나, 상기 제1발광 구조층(135)의 반도체의 밴드 갭보다 더 좁은 밴드 갭(예: 약 3.37eV)을 갖는 물질로 형성될 수 있다. 상기 제2발광 구조층(180)의 Ⅱ-Ⅵ족 화합물 반도체로 형성될 수 있다.
상기 제2발광 구조층(180)은 상기 제1발광 구조층(135)의 상면 둘레에 배치된 제3도전형 반도체층(81), 상기 제3도전형 반도체층(81) 위에 제2활성층(82) 및 상기 제2활성층(82) 위에 제4도전형 반도체층(83)을 포함한다.
상기 제3도전형 반도체층(81)은 산화아연(ZnO)기반이거나 마그네슘(Mg)과 베릴륨(Be) 중 적어도 어느 하나가 첨가된 산화아연(ZnO) 기반의 반도체층으로 형성될 수 있다. 상기 제3도전형 반도체층(81)이 n형 반도체층인 경우, n형 도펀트(dopant)는 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나를 포함할 수 있다. 다만, 상기 도펀트 물질은 상기에 한정되는 것은 아니며 도너(donor) 레벨을 형성할 수 있는 물질은 어느 것이나 가능하다.
상기 제4도전형 반도체층(83)은 산화아연(ZnO)기반이거나 마그네슘(Mg)과 베릴륨(Be) 중 적어도 어느 하나가 첨가된 산화아연(ZnO) 기반의 반도체층으로 형성될 수 있다. 상기 제4도전형 반도체층(83)이 p형 반도체층인 경우, p형 도펀트(dopant)는 인(P), 리튬(Li), 나트륨(Na), 칼륨(K), 세슘(Cs), 안티모니(Sb), 질소(N) 및 납(Pb)중 적어도 하나를 포함할 수 있다.
상기 제3도전형 반도체층(81)과 상기 제4도전형 반도체층(83) 사이에 배치된 제2활성층(82)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 제2활성층(82)은 밴드갭이 넓은 물질로 이루어진 장벽(barrier)층과 밴드갭이 상기 장벽층보다 더 좁은 물질로 이루어진 우물(well) 층이 교대로 적층된 형태를 가질 수 있다. 상기 장벽층은 MgxZn1 - xO (0≤x≤1), BexZn1 - xO (0≤x≤1), BexMgyZn1 -x- yO (0≤x, y≤1, 0≤x+y≤1) 중 선택된 1 이상의 물질이 될 수 있다. 상기 우물층은 MgxZn1 -xO (0≤x≤1), BexZn1 - xO (0≤x≤1), BexMgyZn1 -x- yO (0≤x,y≤1, 0≤x+y≤1), CdxZn1 - xO (0≤x≤1), ZnO 중 선택된 1 이상의 물질이 될 수 있다. 상기 장벽층과 우물층에 사용되는 물질이 동일한 경우 x 또는 y가 큰 쪽이 밴드갭이 증가하게 되어 장벽층의 물질로 사용된다.
상기 제2발광 구조층(180)의 둘레에는 제2 및 제3절연층(194,195)이 배치된다. 상기 제2절연층(194)은 상기 제2발광 구조층(180)의 외 측면 및 상면 일부에 배치되며, 상기 제3절연층(195)은 상기 제2발광 구조층(180)의 내 측면 및 상면 일부에 배치된다. 상기 제2발광 구조층(180)의 상부(85)는 상기 제2 및 제3절연층(194,195) 사이로부터 개방된 영역이 된다.
도 7 및 도 8을 참조하면, 상기 제2발광 구조층(180)의 상면에는 전도층(148)이 형성되며, 상기 전도층(148) 위에는 반사 전극층(152)이 형성된다. 상기 전도층(148)은 상기 제3절연층(195) 사이의 간격에 대응되는 너비(A1)를 갖고, 상기 제2도전형 반도체층(130)의 상면에 오믹 접촉될 수 있다.
상기 전도층(148)은 스퍼터 또는 증착 방식으로 형성될 수 있다. 상기 전도층(148)은 투광성의 전도성 산화물 또는 전도성 질화물 중 어느 하나를 포함하며, 이에 대해 한정하지는 않는다.
상기 전도층(148) 위에는 반사 전극층(152)이 형성되며, 상기 반사 전극층(152)은 E-beam(electron beam) 방식으로 증착하거나 스퍼터링 방식 또는 도금 방식으로 형성할 수 있다. 상기 반사 전극층(152)은 반사 특성이 70%이상인 금속 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 합금으로 구성된 물질 중에서 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한 상기 반사 전극층(152)은 상기의 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 반사 전극층(152) 위에는 베리어층(154)이 형성되며, 상기 베리어층(154)은 스퍼터 또는 증착 방식으로 형성될 수 있다.
도 8 및 도 9를 참조하면, 상기 반사 전극층(152) 위에는 베리어층(154)이 형성되며, 상기 베리어층(154) 위에는 접합층(156)이 형성되며, 상기 접합층(156)위에는 지지 부재(170)이 배치된다.
상기 베리어층(154)은 베리어 금속으로서, Ni, V, Fe, Mo, Ti, W, Pt, Pd, Rh, Ir 중 적어도 하나를 포함할 수 있다. 상기 베리어층(154)은 상기 전도층(148)의 상면에도 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 베리어층(154) 위에는 접합층(156)이 형성된다. 상기 접합층(156)은 스퍼터 또는 증착 방식으로 형성될 수 있으며, 그 물질은 금속으로서 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 접합층(156)은 본딩층으로서, 그 위에 지지부재(170)가 접합될 수 있다. 상기 지지부재(170)는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga2O3, GaN 등) 등으로 구현될 수 있다. 상기 지지부재(170)는 상기 접합층(156)에 본딩되거나, 도금층으로 형성되거나, 또는 전도성 시트 형태로 부착될 수 있다. 실시 예에서 상기 접합층(156) 및 베리어층(154)은 형성하지 않을 수 있으며, 이 경우 상기 반사 전극층(152) 위에 상기 전도성의 지지부재(170)가 형성될 수 있다.
도 10 및 도 11을 참조하면, 상기 지지부재(170)를 베이스에 위치시키고, 상기 기판(101)을 최 상측에 위치시키게 된다. 이후, 상기 제1발광 구조층(135) 위에 배치된 상기 기판(101)을 제거하게 된다.
상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거할 수 있다. 상기 레이저 리프트 오프 방식은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하여 분리시키는 방식이다. 여기서, 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(102)이나 에어 갭이 있는 경우, 습식 식각 액을 이용하여 상기 기판을 분리할 수도 있으며, 이러한 기판 제거 방법에 대해 한정하지는 않는다. 상기 반도체층(102)은 습식 에칭이나 폴리싱 방법으로 제거될 수 있다.
도 11 및 도 12를 참조하면, 제1발광 구조층(135)의 외측 둘레는 아이솔레이션 에칭에 의해 칩 사이즈(T1)의 경계 영역에서 제거되며, 상기의 에칭 영역은 채널 영역(105)이 된다. 즉, 칩과 칩 경계 영역에 대해 아이솔레이션 에칭을 수행하여, 상기 제2발광 구조층(180)의 상부가 노출될 수 있으며, 상기 제1발광 구조층(135)의 측면은 경사지거나 수직하게 형성될 수 있다.
상기 제2발광 구조층(180)이 투광성 물질인 경우 상기 아이솔레이션 에칭이나 레이저 스크라이빙 공정에서 조사되는 레이저가 투과하게 됨으로써, 그 아래의 금속 재료 예컨대, 베리어층(154), 접합층(156), 지지부재(170)의 재료가 레이저가 조사되는 방향으로 돌출되거나 파편이 발생되는 것을 억제할 수 있다.
여기서, 상기 제2발광 구조층(180)은 상기 레이저의 광이 투과됨으로써, 채널 영역(105)에서 레이저에 의한 금속 파편 발생을 방지하고, 제1발광 구조층(135)의 각 층의 외벽을 보호할 수 있다.
상기 제1발광 구조층(135)의 측면과 상기 지지 부재(170)의 측면의 가상 선상과의 간격(D3)은 70㎛ 이상 이격될 수 있다.
그리고, 상기 제1도전형 반도체층(110)의 상면에 대해 에칭을 수행하여, 광 추출 구조(112)로 형성되며, 상기 광 추출 구조(112)는 러프니스 또는 요철 패턴으로 형성됨으로써 광 추출 효율을 개선시켜 줄 수 있다.
도 12 및 도 13를 참조하면, 상기 제1발광 구조층(135)의 측면 및 상면에 제1절연층(190)을 형성하게 되며, 상기 제1절연층(190)은 스퍼터, 스크린 프린트 방식, 증착 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1절연층(190)은 전극 접촉 영역을 제외한 영역에 형성될 수 있도록 마스크 패턴을 형성한 다음, 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1전극(115) 및 연결 전극(116,117)을 형성하게 된다. 상기 제1전극(115)은 상기 제1도전형 반도체층(110) 위에 접촉되며, 상기 연결 전극(116,117)은 상기 제1도전형 반도체층(110)의 위에 배치된 제1절연층(190)의 상에 배치된다. 상기 제1전극(115) 및 연결 전극(116,117)은 증착 방식, 스퍼터 방식 또는 도금 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(115)의 개수는 하나 이상으로 형성될 수 있다. 상기 제1전극(115)은 도 2와 같이 소정 형상의 분기형 패턴(51,52)에 의해 연결 전극(116,1170와 연결될 수 있다. 상기 제1전극(115)은 패드를 포함할 수 있다. 상기 제1전극(115)의 형성 과정은 칩 분리 전 또는 후에 수행될 수 있으며, 이에 대해 한정하지는 않는다.
상기 연결 전극(116,117)의 일부(116A,117A)는 상기 발광 구조층(135)의 측면에 배치된 제1절연층(190)을 따라 상기 제2발광 구조층(180)의 제3도전형 반도체층(81)에 접촉된다. 상기의 접촉 방식은 오믹 접촉을 포함한다.
상기 제2발광 구조층(180)은 상기 제1발광 구조층(135)와 병렬로 연결되어, 동시에 온/오프하게 된다. 상기 제1발광 구조층(135)은 제1전극(115) 및 제2전극층(160)으로부터 제1극성 및 제2극성의 전원을 공급받고, 상기 제2발광 구조층(180)은 연결 전극(116,117)에 의해 제1극성의 전원을 공급받고, 제2전극층(160)에 의해 제2극성의 전원을 공급받아 동작하게 된다.
상기 제3도전형 반도체층(81)은 상기 제2도전형 반도체층(130)의 하면에 접촉되더라도, 전류가 거의 흐르지 않게 되며, 대부분의 전류가 연결 전극(116)으로 흐르게 된다.
실시 예는 제1발광 구조층(135)의 하면 둘레에 절연 물질이 아닌 제2발광 구조층(180)을 배치함으로써, 제1발광 구조층(135)의 하면 면적의 20%를 차지하는 영역에 제2발광 구조층(180)에 의한 광 효율을 증대시켜 줄 수 있다. 또한 제2발광 구조층(180)에 의해 전류 분산 효과를 줄 수 있다.
도 14는 제2실시 예를 나타낸 측 단면도이다.
도 14를 참조하면, 발광 소자(100A)는 제1발광 구조층(135)와 제2발광 구조층(180) 사이에 제4절연층(196)을 배치하여, 반도체층 간의 접촉을 차단하게 된다.
상기 제4절연층(196)은 제2절연층(194), 제3절연층(195), 제2발광 구조층(180)의 상면에 형성된다. 상기 제3절연층(196)은 상기 제2발광 구조층(180)의 제3도전형 반도체층(81)과 제1발광 구조층(135)의 제2도전형 반도체층(130) 사이에 배치되어, 두 반도체층 간의 접촉을 차단하게 된다. 또한 상기 제2 및 제4절연층(194,196)은 상기 제2발광 구조층(180)의 외측 표면을 커버하여 다른 층과의 접촉을 차단하게 된다.
또한 제1발광 구조층(135)의 하부에는 전류 차단층(144)이 배치되며, 상기 전류 차단층(144)은 상기 제1전극(115)과 상기 제1발광 구조층(135)의 두께 방향으로 대응되게 배치된다. 상기 전류 차단층(144)은 상기 반사 전극층(152)과 상기 제2도전형 반도체층(130)의 사이에 배치될 수 있다. 상기 전류 차단층(144)은 상기 반사 전극층(152) 보다 전기 전도성이 낮은 비금속 물질로 형성되어, 공급되는 전류를 차단하여 다른 영역으로 확산시켜 준다. 상기 전류 차단층(144)의 형태는 상기 제1전극(115) 및 이에 연결된 분기 패턴과 동일한 형태로 형성될 수 있다.
상기 전류 차단층(144)은 투광성의 금속 산화물, 또는 금속 질화물을 포함하며, 예컨대 SiO2, TiO2, Si3N4 및 Al2O3와 같은 유전체층으로 형성될 수 있다. 상기 전류 차단층(144)은 적어도 2층이 교대로 배치된 구조를 포함하며,
상기 전도층(148)은 상기 전류 차단층(144)의 아래에 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 15를 참조하면, 발광 소자는 전도층(148)의 일부(148A)가 상기 제2발광 구조층(180)의 제4도전형 반도체층(83)의 하면까지 연장되어, 전도층(148)의 일부(148A)가 상기 제4도전형 반도체층(83)의 하면에 접촉될 수 있다.
상기 전도층(148)의 일부(148A)는 상기 제2발광 구조층(180)의 제4도전형 반도체층(83)의 하면에 오믹 접촉될 수 있다. 상기 전도층(148)의 일부(148A)는 상기 발광 소자의 측면에 노출되거나, 노출되지 않을 수 있다.
상기 반사 전극층(152)의 일부(152A)는 상기 전도층(148)의 일부(148A) 아래에 배치되어, 입사되는 광을 효율적으로 반사시켜 줄 수 있다.
도 16은 제4실시 예에 따른 발광 소자의 측 단면도이다.
도 16을 참조하면, 발광 소자는 제4절연층(196)의 너비를 상기 연결 전극(116,117)의 아래까지 더 연장하여 배치할 수 있다. 상기 제4절연층(196)의 내측부는 상기 제2도전형 반도체층(130)에 접촉되는 영역(D4)과 대응되게 형성될 수 있다. 상기 제4절연층(196)은 상기 연결 전극(116,117)의 아래 부분에서 연장하여 배치될 수 있다. 상기 제4절연층(196)은 상기 제2절연층(194)와 제3절연층(195)의 폭보다 더 길게 할 수 있다. 또한, 상기 제4절연층(196)의 내측부는 상기 제2도전형 반도체층(130) 아래에 배치될 수 있다.
상기 반사 전극층(152)의 일부(152A)는 상기 제2발광 구조층(180)의 제4도전형 반도체층(83)의 하면에 접촉되며, 상기 제2발광 구조층(180)에 전원을 공급하게 된다. 상기 반사 전극층(152)의 일부(152A)는 발광 소자의 측면에 노출되거나, 노출되지 않을 수 있으며, 이에 대해 한정하지는 않는다.
도 17은 제5실시 예에 따른 발광 소자의 측 단면도이다.
도 17을 참조하면, 발광 소자는 제2발광 구조층(180)의 외측부에 배치된 제2절연층을 제거하여, 제2발광 구조층(180)의 면적을 더 증가시켜 준 구조이다.
도 18은 제6실시 예에 따른 발광 소자의 측 단면도이다.
도 18을 참조하면, 발광 소자는 상기 제1발광 구조층(135)의 아래에 배치되고 제1전극(115)와 중첩되는 위치에 상기 제3발광 구조층(180C)를 더 배치한 구성이다. 상기 제3발광 구조층(180C)의 제3도전형 반도체층(81)은 상기 제1전극(115)과 비아 구조로 연결되거나, 및 연결 전극(116,117) 중 적어도 하나와 분기 패턴에 의해 물리적으로 연결될 수 있으며, 이러한 연결 구조는 변경될 수 있다.
또한 상기 제3발광 구조층(180C)의 각 층은 상기 제2발광 구조층(180)의 일부로서, 상기 제2발광 구조층(180)의 각 층과 동일한 층으로 형성되어, 별도의 전극 연결을 위한 분기 패턴을 형성하지 않을 수 있다.
상기 제3발광 구조층(180C)의 둘레는 제5절연층(197)이 배치될 수 있다. 상기 제3발광 구조층(180C) 및 제5절연층(197)은 전류를 차단하는 역할을 수행하게 된다.
도 19는 실시 예에 따른 발광 소자의 회로 구성도이다.
도 19를 참조하면, 발광 소자는 제1발광 구조층을 갖는 제1발광부(D1)와 제2발광 구조층을 갖는 제2발광부(D2)를 포함한다. 상기 제1발광부(D1)와 제2발광부 (D2)는 양단(P1,P2)이 서로 연결되어, 병렬로 연결될 수 있다.
도 20은 실시 예에 따른 발광소자 패키지를 나타낸 도면이다.
도 20을 참조하면, 실시예에 따른 발광 소자 패키지(30)는 몸체(31)와, 상기 몸체(31)에 설치된 제1 리드전극(32) 및 제2 리드전극(33)과, 상기 몸체(31)에 설치되어 상기 제1 리드전극(32) 및 제2 리드전극(33)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(37)를 포함한다.
상기 몸체(31)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면을 가지는 캐비티가 형성될 수 있다.
상기 제1 리드 전극(32) 및 제2 리드전극(33)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(32) 및 제2 리드전극(33)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체(31) 상에 설치되거나 상기 제1 리드전극(32) 또는 제2 리드전극(33) 상에 설치될 수 있다.
상기 발광 소자(100)는 상기 제1 리드전극(32)위에 탑재되며 제2 리드전극(33)과 와이어(36)로 연결될 수 있으며, 다른 예로서 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
상기 몰딩부재(37)는 상기 발광 소자(100)를 포위하여 보호할 수 있다. 또한, 상기 몰딩부재(37)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 몰딩 부재(37) 위에는 투광성 렌즈가 더 배치될 수 있으며, 상기 렌즈는 오목 렌즈, 볼록 렌즈, 오목과 볼록이 혼합로 배치된 렌즈를 포함할 수 있다.
실시예에 따른 도 1의 발광 소자 또는 도 20의 발광 소자 패키지는 조명 시스템에 적용될 수 있다. 상기 조명 시스템은은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 21 및 도 22에 도시된 표시 장치, 도 23에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 21은 실시 예에 따른 표시 장치의 분해 사시도이다.
도 21을 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(30)를 포함하며, 상기 발광 소자 패키지(30)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 기판은 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 기판(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자 패키지(30)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.
상기 복수의 발광 소자 패키지(30)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 22는 실시 예에 따른 발광 소자 패키지를 갖는 표시 장치를 나타낸 도면이다.
도 22을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(30)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1120)과 상기 발광 소자 패키지(30)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛(미도시)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 23은 실시 예에 따른 조명 장치의 사시도이다.
도 23을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(30)를 포함할 수 있다. 상기 발광 소자 패키지(30)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532) 상에는 적어도 하나의 발광 소자 패키지(30)가 탑재될 수 있다. 상기 발광 소자 패키지(30) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(30)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자, 110: 제1도전형 반도체층, 120: 제1활성층, 130: 제2도전형 반도체층, 115: 제1전극, 116,117: 연결 전극, 135: 제1발광 구조층, 144: 전류 차단층, 148: 전도층, 152: 반사 전극층, 154: 베리어층, 156:접합층, 170:지지 부재, 180,180A,180B: 제2발광 구조층

Claims (25)

  1. 지지부재;
    상기 지지부재 상에 배치된 제2전극층;
    상기 제2전극층 상에 배치되는 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하는 질화물 기반의 제1발광 구조층;
    상기 제1발광 구조층 위에 제1전극;
    상기 제1발광 구조층의 측면 및 상면에 배치되며 상기 제1전극과 연결된 연결 전극;
    상기 제1발광 구조층과 상기 연결 전극의 사이에 제1절연층; 및
    상기 지지 부재와 상기 제1발광 구조층 사이에 배치된 산화 아연 기반의 제2발광 구조층을 포함하고,
    상기 제2발광구조층은 상기 연결 전극에 연결된 제3도전형 반도체층과 상기 제3도전형 반도체층 아래에 제2활성층과 상기 제2활성층 아래에 상기 제2전극층과 연결된 제4도전형 반도체층을 포함하고,
    상기 제2발광구조층의 제3도전형 반도체층과 제4도전형 반도체층 중 적어도 하나는 산화 아연, 마그네슘 및 베릴륨 중 적어도 하나를 갖는 발광 소자.
  2. 제1항에 있어서,
    상기 제2발광구조층의 외측면에 배치되는 제2절연층과 상기 제2발광구조층의 내측면과 상기 제2전극층 사이에 배치되는 제3절연층을 포함하는 발광 소자.
  3. 제1항에 있어서, 상기 제2발광 구조층은 상기 제1발광 구조층의 하면 둘레에 연속적인 형상 또는 불연속적인 형상으로 형성되는 발광 소자.
  4. 삭제
  5. 삭제
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3도전형 반도체층은 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나의 도펀트를 포함하며,
    상기 제4도전형 반도체층은 인(P), 리튬(Li), 나트륨(Na), 칼륨(K), 세슘(Cs), 안티모니(Sb), 질소(N) 및 납(Pb) 중 적어도 하나의 도펀트를 포함하는 발광 소자.
  7. 지지부재;
    상기 지지부재 상에 배치된 제2전극층;
    상기 제2전극층 상에 배치되는 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하는 질화물 기반의 제1발광구조층;
    상기 제1발광구조층 위에 제1전극;
    상기 지지부재와 상기 제1발광구조층 사이에 배치된 제2발광구조층;
    상기 제1발광구조층의 측면에 배치되며 상기 제1전극과 연결된 연결전극;
    상기 제1발광구조층과 상기 연결전극 사이에 제1절연층; 및
    상기 제2전극층과 상기 제2발광구조층의 내측면 사이에 배치된 제3절연층을 포함하고,
    상기 제2전극층은 상기 제1발광구조층 및 상기 제2발광구조층과 접촉하는 발광 소자.
  8. 제2항 또는 제7항에 있어서,
    상기 제2전극층은 상기 지지부재 상에 배치된 접합층, 상기 접합층 상에 배치된 베리어층, 상기 베리어층 상에 배치된 반사전극층을 포함하고,
    상기 반사전극층, 상기 베리어층 및 상기 접합층 중 적어도 하나는 상기 제2발광구조층의 하면에 접촉되는 발광 소자.
  9. 제1항 또는 제7항에 있어서,
    상기 제2발광 구조층의 물질은 상기 제1발광 구조층의 물질보다 굴절률이 낮은 물질을 포함하는 발광 소자.
  10. 제1항 또는 제7항에 있어서,
    상기 제2발광 구조층을 구성하는 반도체층의 밴드 갭은 상기 제1발광 구조층을 구성하는 반도체층의 밴드 갭보다 좁은 밴드 갭을 갖는 발광 소자.
  11. 제7항에 있어서,
    상기 제2발광구조층의 외측면에 배치된 제2절연층을 포함하는 발광 소자.
  12. 제2항 또는 제7항에 있어서,
    상기 제1발광 구조층과 상기 제2발광 구조층 사이에 제4절연층을 더 포함하는 발광 소자.
  13. 제8항에 있어서,
    상기 제3절연층은 상기 반사전극층 및 상기 베리어층의 측면과 상기 제2발광구조층의 내측면과 접촉하는 발광 소자.
  14. 삭제
  15. 제2항 또는 제11항에 있어서, 상기 제2절연층의 일부는 상기 제2발광 구조층의 하면 둘레에 더 배치되는 발광 소자.
  16. 제2항 또는 제7항에 있어서, 상기 제2발광 구조층의 외 측면은 상기 제1발광 구조층의 측면보다 더 외측에 배치되는 발광 소자.
  17. 제1항 또는 제7항에 있어서, 상기 제1발광 구조층 아래에 배치되고, 제1전극과 중첩되는 위치에 제3발광 구조층을 더 포함하는 발광 소자.
  18. 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 제1활성층을 포함하는 질화물 기반의 제1발광 구조층을 형성하는 단계;
    상기 제1발광 구조층의 상면 둘레에 산화 아연 기반의 제2발광 구조층을 형성하는 단계;
    상기 제2발광 구조층의 둘레에 제1절연층을 형성하는 단계;
    상기 제1발광 구조층의 상면에 전도층 및 상기 전도층 위에 반사 전극층을 포함하는 제2전극층을 형성하며, 상기 제2전극층의 일부를 상기 제2발광 구조층에 연결시키는 단계;
    상기 제2전극층 위에 지지 부재를 형성하는 단계;
    상기 제1발광 구조층의 둘레를 에칭하여 상기 제2발광 구조층의 일부를 노출시키는 단계;
    상기 제1발광 구조층의 측면에 제2절연층을 형성하는 단계; 및
    상기 제1발광 구조층 위에 제1전극을 형성하며, 상기 제1전극의 일부를 상기 제2발광 구조층의 일부에 연결시키는 단계를 포함하며, 상기 제2발광 구조층은 상기 제1전극에 연결된 제3도전형 반도체층; 상기 제3도전형 반도체층 아래에 제2활성층; 및 상기 제2활성층 아래에 상기 제2전극층과 연결된 제4도전형 반도체층을 포함하며,
    상기 제2발광 구조층의 제3 및 제4도전형 반도체층은 산화 아연, 또는 마그네슘과 베릴륨 중 적어도 하나를 갖는 발광 소자 제조방법.

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