KR101847901B1 - 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판 - Google Patents

반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판 Download PDF

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Abstract

본 발명이 이루고자 하는 기술적 과제는 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판으로서, 보다 구체적으로는 외부로 노출된 솔더 범프의 크기를 유지하면서 에칭 깊이를 깊게 실시하고, 미세 패턴의 회로층을 가진 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판을 제공하기 위한 것이다.
본 발명에서 제공하는 수단으로서, 본 발명은 반도체 패키지 기판의 제조 방법에 있어서, (a) 전도성 소재의 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭하는 단계; (c) 상기 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하는 단계; 및 (d) 상기 베이스 기판의 타 면에 소정의 패턴을 갖는 회로층이 형성되도록 선택적으로 에칭하는 단계; 를 포함하되, 상기 하프 에칭은, 아졸계 화합물을 포함한 에칭 용액에 의한 습식 에칭인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지 기판은 그 두께를 두껍게 유지하면서도 솔더 범프를 구비할 수 있고, 외부로 노출된 솔더 범프의 표면 크기를 크게 유지하여 솔더와의 접합 강도를 향상시킬 수 있으며, 일 면에 60㎛ 피치급 이하의 미세한 회로 패턴을 갖는 회로층을 포함할 수 있다.

Description

반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE SUBSTRATE USING THE SAME METHOD}
본 발명은 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판으로서, 보다 구체적으로는 금속성의 소재의 기판을 에칭하여 두께가 150㎛ 이상인 반도체 패키지 기판을 제조하는 방법 및 그 방법에 의해 제조된 반도체 패키지 기판에 관한 것이다.
최근 전자 산업이 급속히 발전함에 따라서 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품의 경박단소(輕薄短小)화 추세에 따라 반도체 칩을 기판(Substrate)에 직접 실장하는 형태가 증가하고 있다.
이러한 반도체 패키지 기판을 제조하는 방법에 대해 간략하게 살펴본다.
도 1a 및 도 1b는 종래 반도체 패키지 기판을 제조하는 방법을 순서에 따라 측단면도로 나타낸 도면이다.
도 1a(a)에 도시한 바와 같이, 우선, 수지에 유리 섬유 등이 함침된 프리프레그(2)의 적어도 일 면에 동박(1)이 라미네이션(Lamination)된 CCL(Copper Clad Laminate)과 같은 기판을 준비한다.
이후, 도 1a(c)에 도시한 바와 같이, CCL의 양 면에 형성된 회로층(6, 6-1) 간의 전기적인 연결을 형성하기 위해, 드릴 등을 통하여 구멍을 형성하고, 무전해 및 전해 도금을 통해 관통홀(4) 및 도금층(5)을 형성한다.
이렇게 형성된 도금층(5)에 대하여, 도 1a(d)에 도시한 바와 같이, 에칭을 통해 적어도 일 면에 회로 패턴이 형성된 회로층(6, 6-1)을 형성한다.
이후, 도 1a(e)에 도시한 바와 같이, 감광성의 PSR(Photoimageable Solder Resist) 잉크를 도포하고, 노광, 현상 및 식각을 통한 포토 리소그래피(Photo Lithography) 공정을 통해 패터닝된 솔더 레지스트(Solder Resist)층(7)을 형성한 후에, OSP(Organic Solderability Preservative)와 같은 표면처리를 통해 솔더층(8)을 형성함으로써, 반도체 패키지 기판을 제조하게 된다.
참고로, 상기 솔더층(8)에 솔더볼(Solder Ball)과 같은 솔더(9)가 부착된 도면을 도 1a(f)에 도시하였다.
이와 같은 종래 기술은 제조 공정이 복잡하고, 고가의 CCL(3) 소재의 사용에 따른 가격 경쟁력이 없고, 또한 도금에 의해 관통 홀(4)을 형성함에 따라, 제조 수율이 감소하고, 인덕턴스(Inductance) 증가에 따라 전기적 특성이 저하되어, 고속의 응답 특성이 요구되는 반도체 패키지에 이와 같은 기판은 적합하지 못하다.
이와 같은 문제점을 극복하기 위해 종래에는 국내공개특허번호 제10-2011-0021407호 등에서 개시된 바와 같이, 도 1b에 도시한 순서에 따른 제조방법에 의해 반도체 패키지 기판을 제조하였다.
이에 대해 간략하게 살펴보면, 도 1b(a)에 도시한 바와 같이 전도성 소재의 베이스 기판(10)을 준비하고, 이후에 도 1b(b)에 도시한 바와 같이, 베이스 기판(10)의 일 면에 대해 솔더 범프(Solder Bump)(11) 패턴에 대응하여 선택적으로 제거하는 하프 에칭을 하며, 이후에 도1b(c)에 도시한 바와 같이, 솔더 범프(11)가 형성된 면에 솔더 범프(11)간의 절연을 위한 수지를 충진하여 수지층(20)을 형성하고, 이후에 도1b(d)에 도시한 바와 같이, 솔더 범프(11)가 형성되지 않은 베이스 기판(10)의 타 면에 대해 회로층(12) 패턴에 대응하여 선택적으로 제거하는 에칭을 함으로써 반도체 패키지 기판을 제조하게 된다. 참고로, 이에 따른 제조방법에 의해 제조된 반도체 패키지 기판에 솔더(13)가 부착된 도면을 도 1b(f)에 도시하였다.
이와 같은 제조방법의 경우, 종래 도 1a에 도시한 바와 같은 제조방법에 의해 발생하는 문제점을 해결할 수 있으나, 솔더 범프(10)를 형성하기 위해 실시되는 하프 에칭시, 솔더(13)와의 접합 강도를 유지하기 위한 외부로 노출된 솔더 범프(11)의 표면 크기가 장경(長徑)을 기준으로 300㎛ 이상이어야 하나, 하프 에칭의 기술적 한계로 인해 하프 에칭의 깊이가 깊지 못하여, 반도체 패키지 기판의 두께가 150㎛ 이상인 경우에는 종래의 하프 에칭을 적용할 수 없는 문제가 있다. 또한, 이러한 하프 에칭의 경우에는 얕은 하프 에칭 깊이로 인해 하프 에칭 이후 잔존한 베이스 기판(10)의 두께가 두꺼워서, 하프 에칭을 실시하지 않은 반대 면에 미세 패턴을 형성하는 데에는 한계가 있었다.
따라서, 상기와 같은 종래 문제를 해결하기 위한 반도체 패키지 기판을 제조하는 방법 및 그에 따른 반도체 패키지 기판이 절실히 요구되는 상황이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판으로서, 보다 구체적으로는 외부로 노출된 솔더 범프의 크기를 유지하면서 에칭 깊이를 깊게 실시하고, 미세 패턴의 회로층을 가진 반도체 패키지 기판의 제조 방법 및 그 방법에 의해 제조된 반도체 패키지 기판을 제공하기 위한 것이다.
전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명은 반도체 패키지 기판의 제조 방법에 있어서, (a) 전도성 소재의 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭하는 단계; (c) 상기 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하는 단계; 및 (d) 상기 베이스 기판의 타 면에 소정의 패턴을 갖는 회로층이 형성되도록 선택적으로 에칭하는 단계; 를 포함하되, 상기 하프 에칭은, 아졸계 화합물을 포함한 에칭 용액에 의한 습식 에칭인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명에서 상기 하프 에칭은 스프레이식 습식 에칭인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명에서 상기 하프 에칭은 상기 베이스 기판의 두께 방향으로 150㎛ 이상 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명에서 상기 하프 에칭은 외부로 노출된 상기 솔더 범프의 표면 장경이 300㎛ 이상 유지되면서 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명에서 상기 베이스 기판의 두께는 200㎛ 이상인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명은 상기 (b) 단계와 상기 (c) 단계 사이에, 상기 베이스 기판의 타 면을 전면 에칭하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명은 상기 (c) 단계와 상기 (d) 단계 사이에, 상기 베이스 기판의 타 면을 전면 에칭하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명에서 상기 전면 에칭하는 단계는, 상기 솔더 범프의 높이를 뺀 상기 베이스 기판의 두께가 10㎛ 내지 50㎛가 되도록 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법을 제공한다.
또한, 본 발명은 회로층; 상기 회로층 상에 형성된 다수의 솔더 범프; 및 상기 솔더 범프 간을 절연하되, 상기 솔더 범프의 상부 표면이 외부로 노출되도록 형성된 수지층; 을 포함하되, 상기 솔더 범프의 높이는 150㎛ 이상인 것을 특징으로 하는 반도체 패키지 기판을 제공한다.
또한, 본 발명에서 상기 솔더 범프는 외부로 노출된 표면 장경이 300㎛ 이상인 것을 특징으로 하는 반도체 패키지 기판을 제공한다.
또한, 본 발명에서 상기 회로층의 두께는 10㎛ 내지 50㎛인 것을 특징으로 하는 반도체 패키지 기판을 제공한다.
이상의 본 발명에 따른 반도체 패키지 기판의 제조 방법에 의해 제조된 반도체 패키지 기판은 외부로 노출된 솔더 범프의 표면 크기를 장경을 기준으로 300㎛ 이상을 갖는 솔더 범프를 형성할 수 있어, 솔더와의 접합시 접합 강도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지 기판의 제조 방법에 의해 제조된 반도체 패키지 기판은 150㎛ 이상의 높이를 갖는 솔더 범프를 포함하여, 두꺼운 두께를 갖음으로써 반도체 패키지 기판에 대한 기계적인 신뢰성을 확보할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지 기판의 제조 방법에 의해 제조된 반도체 패키지 기판은 일 면에 60㎛ 피치급 이하의 미세한 회로 패턴으로 형성된 회로층을 형성할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래 반도체 패키지 기판을 제조하는 방법을 순서에 따라 측 단면도로 나타낸 도면이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 제조하는 방법을 순서에 따라 측 단면도로 나타낸 도면이다.
도 2b는 도 2a에 도시한 제조 방법을 블록 다이어그램으로 도시한 도면이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판을 제조하는 방법을 순서에 따라 측 단면도로 나타낸 도면이다.
도 3b는 도 3a에 도시한 제조 방법을 블록 다이어그램으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 하프 에칭 과정을 모식화한 도면이다.
아래에는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구성될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙여 설명하기로 한다.
이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하고도 명확하게 설명하기로 한다.
제1 실시예
도 2b는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 제조하는 방법을 블록 다이어그램으로 도시한 도면이다.
도 2b에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 기판을 제조하는 방법은 전도성 소재의 베이스 기판을 준비하는 단계(S100), 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭하는 단계(S200), 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하는 단계(S300) 및 베이스 기판의 타 면에 소정의 패턴을 갖는 회로층이 형성되도록 선택적으로 에칭하는 단계(S400)를 포함한다.
이때, 하프 에칭에 의해 선택적으로 제거된 영역 즉 베이스 기판의 일 면에 수지를 충진한(S300) 이후에 베이스 기판의 타 면에 대해 전면 에칭하는 단계(S301)를 더 포함할 수 있고, 에칭에 의해 회로층을 형성한(S400) 이후에 반도체 패키지 기판의 적어도 일 면에 솔더 레지스트층을 형성하는 단계(S500)를 더 포함할 수 있다.
이하에서는 각 단계에 대하여 도 2a를 참조하여 자세히 설명하기로 한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 제조하는 방법을 순서에 따라 측 단면도로 나타낸 도면이다.
우선, 도 2a(a)에 도시한 바와 같이, 전도성 소재의 베이스 기판(100)을 준비한다(S100).
베이스 기판(100)은 전기 전도성을 가진 소재로 이루어진 판(坂) 형의 기판인 것이 바람직하며, 그 소재는 일 예로서, 철(Fe) 및 Fe-Ni, Fe-Ni-Co 등의 철 합금, 구리(Cu) 및 Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등의 구리 합금 등으로 이루어질 수 있다.
이때, 본 발명의 일 실시예에 따른 베이스 기판(100)의 두께(도 2a(a)에 x로 도시한 길이)는, 종래 하프 에칭(Half Etching)시 기술적 한계로 인하여 에칭 깊이가 깊지 못해 반도체 패키지 기판의 두께가 150㎛ 이상으로 할 수 없었던 것과 달리, 그 이상의 두께도 가능하다. 다만, 150㎛ 이상의 높이(도 2a(b)에 d로 도시한 길이)를 갖는 솔더 범프(110)를 형성하고자 하는 경우에는 베이스 기판(100)의 두께는 200㎛ 이상으로 이루어진 것이 바람직하다.
이후, 도 2a(b)에 도시한 바와 같이, 베이스 기판(100)의 일 면에 솔더 범프가 형성되도록 하프 에칭한다(S200).
베이스 기판(100)의 일 면에 하프 에칭을 하기 위해 패터닝된 마스크(101)(도 4 참조)를 부착할 수 있고, 상기 패터닝된 마스크(101)는 DFR(Dry Film Resist)과 같은 감광성 소재의 레지스트층을 라미네이션(Lamination)하고, 포토 리소그래피(Photo Lithography) 과정을 거침으로써 형성될 수 있다.
본 발명의 일 실시예에 따라 상기 베이스 기판(100)의 일 면에 상기 마스크(101)를 이용하여 하프 에칭에 의해 소정의 패턴으로 돌출된 다수의 솔더 범프(110)를 형성할 때, 에칭 용액을 이용한 습식 에칭(Wet Etching)으로 하프 에칭하는 경우, 에칭 용액은 일반적으로 사용되는 염화철(FeCl3) 또는 염화동(CuCl2) 등의 용액에 아졸계 화합물을 포함하는 것이 바람직하다.
본 발명의 일 실시예에서의 아졸계 화합물은 질소를 원소로 함유하고, 적어도 하나 이상의 비탄소 원자를 고리 속에 갖추고 있는 5원 헤테로고리를 포함하는 화합물을 말하며, 이러한 아졸계 화합물은 1,2,3-트리아졸, 벤조트리아졸, 이미다졸, 티아졸, 피라졸, 테트라졸, 5-아미노테트라졸, 5-히드록시테트라졸, 테트라졸-5-티올 또는 이들의 혼합물을 포함할 수 있으나, 바람직하게는 5-아미노테트라졸, 벤조트리아졸, 이미다졸 또는 이들의 혼합물인 것이 바람직하고, 상기의 아졸계 화합물은 에칭 용액의 중량 대비 0.01 중량% 내지 2 중량%를 차지하는 것이 바람직하다.
이러한 아졸계 화합물은 에칭을 억제하는 작용을 하여 본 발명의 일 실시예에 따라 베이스 기판(100)의 일 면에 대한 하프 에칭시 측면 에칭을 최소화하고 깊이 방향으로의 에칭을 촉진시켜 깊은 이방성의 에칭이 가능하게 한다.
또한, 하프 에칭시 에칭 용액을 사용하는 습식 에칭에 의하는 경우, 그 방식은 애칭 용액을 채운 용기 내에 담구어 부식이 이루어지도록 하는 딥(Dip)식 또는 에칭 용액을 스프레이식으로 내뿜는 스프레이(Spray)식 등에 의할 수 있으나, 노즐을 통해 에칭 용액을 분사하는 스프레이식에 의한 에칭을 하는 것이 바람직하다.
즉, 스프레이식에 의한 습식 에칭이 이루어지는 경우, 에칭되는 측면에는 아졸계 화합물이 표면에 흡착되어 에칭을 억제하나, 깊이 방향으로는 에칭 용액이 노즐을 통해 분사되어, 분사압에 의해 에칭 용액에 첨가된 아졸계 화합물이 깊이 방향으로는 에칭하려는 표면에 흡착하지 못해 에칭을 억제할 수 없어 결국 불균일한 에칭이 이루어지게 된다.
즉, 이와 같은 과정을 도 4를 참조하여 자세히 살펴보면, 도 4는 본 발명의 일 실시예에 따른 하프 에칭 과정을 모식화한 도면으로서, 도 4에 도시한 바와 같이 패터닝된 마스크(101)를 통해 외부로 노출된 베이스 기판(100)의 일 면에 대해 하프 에칭하는 경우, 에칭 용액이 닿는 베이스 기판(100)의 내 측면에는 아졸계 화합물과 같은 에칭 억제제(105)가 흡착된 것으로 모식화할 수 있고, 깊이 방향으로는 에칭 억제제(105)가 흡착되지 않은 것으로 모식화할 수 있다. 이로 인하여, 하프 에칭시 측면 에칭은 최소화하여, 깊이 방향으로의 에칭을 촉진시켜 깊이 방향으로 깊게 에칭된 이방성의 에칭이 이루어지도록 한다.
이때, 하프 에칭은 상기의 하프 에칭 방식에 의해 베이스 기판(100)의 두께 방향으로 150㎛ 이상 에칭함으로써, 하프 에칭에 의해 형성되는 솔더 범프(110)의 높이(도 2a(b)에 d로 도시한 길이)가 150㎛ 이상 되는 높은 솔더 범프(110)를 형성할 수 있고, 아울러, 깊이 에칭하더라도 솔더 범프(110)의 상부 표면(도 2a(b)에 w로 도시한 길이)은 장경 기준으로 300㎛ 이상 유지되도록 할 수 있다.
즉, 본 발명의 일 실시예에 따른 하프 에칭에 의해 솔더(300)와 접합 강도를 유지하기 위한 솔더 범프(110) 상부 표면의 크기를 크게 유지하면서 높은 솔더 범프(110) 내지 두꺼운 반도체 패키지 기판을 형성할 수 있게 된다.
단, 하프 에칭 후, 하프 에칭에 의해 제거되고 남은 베이스 기판(100)의 두께(도 2a(c)에 y로 도시한 길이)가 10㎛ 이상 남도록 하는 것이 바람직하다. 베이스 기판(100)의 타 면의 길이가 10㎛ 이상이 되지 않으면 제조 과정에서 베이스 기판(100)의 변형이 쉽게 이루어질 수 있고, 심각한 경우 찢어질 수도 있기 때문이다.
이후, 도 2a(c)에 도시한 바와 같이, 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하여 수지층(200)을 형성한다(S300).
베이스 기판(100) 일 면 즉, 하프 에칭한 면에 대해 수지를 충진함으로써, 반도체 패키지 기판에 대하여 강성(Stiffness)를 부여하고, 솔더 범프(110) 간에 전기적으로 개방되도록 한다.
수지를 충진하는 방법은 하프 에칭에 의해 선택적으로 제거된 영역에 대하여 액상의 수지를 도포하고, 도포된 액상의 수지를 스퀴지(Squeegee)하여 솔더 범프(110) 간에 수지를 충진할 수 있고, 반경화 상태의 필름(Film) 형상의 수지를 압착하여 충진할 수도 있으며, 액상의 수지가 과도포되지 않도록 도포한 후에 반경화 상태의 필름 형상의 수지를 압착하여 수지 충진을 할 수도 있다.
이때, 수지는 열 경화성 수지로, 에폭시(Epoxy) 수지, 폴리이미드(Polyimide) 수지, BT(Bismaleimide Triazine) 수지 또는 테프론(Teflon) 수지 등의 절연성 소재를 포함할 수 수 있다.
이후, 수지가 열 경화성 수지인 경우에는 포스트 큐어(Post Cure) 등과 같은 열처리 공정을 거치도록 하여, 고분자화된 경화된 수지가 되도록 완전 경화시킬 수 있고, 수지가 과도포되어 솔더 범프(110)의 상부 표면이 노출되지 않는 경우에는, 과도포된 수지에 대하여 브러쉬를 이용한 연삭, 연마제를 이용한 연마 또는 샌드 블라스트(Sand Blasting) 등과 같은 기계적 가공에 의하거나, 주로 황산, 질산, 인산, 불산, 염산, 수산화나트륨, 불연황산 및 불연질산 등의 화학물질 중 어느 하나 또는 이들의 조합으로 이루어진 에칭 용액을 이용한 화학적 식각을 함으로써, 솔더 범프(110)의 상부 표면이 노출되도록 할 수 있다.
다음으로, 도 2a(d)에 도시한 바와 같이, 베이스 기판(100) 타 면에 대해 전면(全面) 에칭할 수 있다(S301).
베이스 기판(100)에 하프 에칭하지 않은 면에 회로 패턴을 갖는 회로층(120)을 형성하기 위해 적당한 두께가 남도록 전면에 대하여 에칭할 수 있다.
즉, 하프 에칭에 의해, 베이스 기판(100) 타 면의 두께(도 2a(c)에서 y로 도시한 길이)가 50㎛이상 남은 경우, 그 두께 즉, 솔더 범프(110)의 높이를 뺀 남은 베이스 기판(100)의 두께(도 2a(d)에서 y’으로 도시한 길이)를 바람직하게는 10㎛ 내지 50㎛의 두께로 조절하기 위해 베이스 기판(100) 타 면에 대하여 전면 에칭할 수 있다.
만약, 베이스 기판(100) 타 면의 두께(도 2a(d)에서 y’으로 도시한 길이)가 50㎛ 이상이 되면, 회로층(120)의 회로 패턴을 60㎛ 피치급 이하로 미세하게 형성하도록 하는 데 문제가 될 수 있기 때문이다.
이때, 외부로 노출된 솔더 범프(110)을 에칭으로부터 보호하기 위하여, 베이스 기판(100)의 일 면 즉, 솔더 범프(110)가 외부로 노출된 수지층 상면에 대해 DFR과 같은 레지스트층을 전면에 라미네이션 할 수 있음은 물론이다.
이후, 도 2a(e)에 도시한 바와 같이, 베이스 기판(100)의 타 면에 소정의 패턴을 갖는 회로층(120)을 형성한다(S400).
베이스 기판(100)의 타 면에 회로 패턴이 형성되는 부분을 제외한 나머지 부분을 에칭하여 회로를 형성하는 서브트렉티브(Subtractive)법에 의하여 회로를 형성할 수 있다.
즉, 다수의 솔더 범프(110)를 형성하는 방법과 유사한 방법인 텐팅(Tenting)법에 또는 기타 패널/패턴(Panel/Pattern)법 등에 의해 패터닝된 회로층(120)을 형성할 수도 있다.
마지막으로, 도 2a(f)에 도시한 바와 같이, 회로층(120)의 상면 및 외부로 노출된 솔더 범프(110)의 상면 중 적어도 일 면에 솔더 레지스트층을 형성할 수 있다(S500).
회로층(120)과 수지층(200)을 구비한 베이스 기판(100)의 적어도 일 면에 대하여 기판의 표면을 보호하고, 회로 패턴 간에 의도하지 않은 전기적인 단락을 방지하기 위하여 패터닝된 솔더 레지스트층(130)을 형성할 수 있다.
이러한 솔더 레지스트층(130)은 감광성의 PSR(Photo-imageable Solder Resist) 잉크를 도포하고, 노광(Exposing), 현상(Developing) 및 에칭(Etching) 과정을 순차적으로 거쳐 패터닝된 솔더 레지스트층을 형성할 수 있다.
아울러, 외부로 노출된 솔더 범프(110)의 표면을 보호하기 위해 솔더층(140)을 형성할 수 있다.
솔더층(140)은 OSP(Organic Solderability Preservative)를 도포하여 형성될 수 있고, 상기의 솔더층(140)은 솔더 범프(110)가 외부 공기와의 접촉에 의해 산화되는 것을 방지하고, 솔더(300) 또는 반도체 칩과의 접착력을 우수하게 한다.
참고로, 솔더층(140)에 부착된 솔더(300)를 도 3a(g)에 도시하였다.
제2 실시예
도 3b는 본 발명의 또 다른 실시예에 따른 반도체 패키지 기판을 제조하는 방법을 블록 다이어그램으로 도시한 도면이다.
도 3b에 도시한 바와 같이, 본 실시예에 따른 반도체 패키지 기판을 제조하는 방법은 전도성 소재의 베이스 기판을 준비하는 단계(S100)(도 3a(a) 참조), 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭하는 단계(S200)(도 3a(b) 참조), 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하여 수지층을 형성하는 단계(S300)(도 3a(d) 참조) 및 베이스 기판의 타 면에 소정의 패턴을 갖는 회로층이 형성되도록 선택적으로 에칭하는 단계(S400)(도 3a(e) 참조)를 포함한다.
이때, 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭한(S200) 이후에 베이스 기판의 타 면에 대해 전면 에칭하는 단계(S201)(도 3a(c) 참조)를 더 포함할 수 있고, 에칭에 의해 회로층을 형성한(S400) 이후에 반도체 패키지 기판의 적어도 일 면에 솔더 레지스트층을 형성하는 단계(S500)(도 3a(f) 참조)를 더 포함할 수 있다.
각 단계에 대해서는 앞선 제1 실시예에서 설명한 것과 동일하나, 본 실시예에서는 베이스 기판(100)의 타 면에 대해 전면 에칭하는 단계(S201)는 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭한(S200) 이후에 하는 점에서 차이가 있다.
즉, 앞선 제1 실시예에서는 도 2a(c) 및 도 2a(d)에 도시한 바와 같이, 하프 에칭에 의해 제거된 영역에 대해 수지를 충진하여 수지층(200)을 형성한 이후에 베이스 기판의 타 면에 대하여 전면 에칭하였으나, 이와 같은 경우에는, 외부로 노출된 솔더 범프의 표면을 에칭 용액에 의해 부식되는 것을 방지하기 위해 DFR과 같은 레지스트층(미도시)을 라미네이션하는 과정이 더 포함될 수 있었다.
이와 달리, 본 실시예에서는 도 3a(c)에 도시한 바와 같이, 수지를 충진하여 수지층(200)을 형성(S300)하기 이전에 베이스 기판(100)의 타 면의 두께 즉, 솔더 범프(110)의 높이를 뺀 베이스 기판(100)의 두께가 바람직하게는 10㎛ 내지 50㎛가 될 수 있도록, 베이스 기판(100)의 타 면에 대해 전면 에칭할 수 있다.
이때, 베이스 기판(100)의 일 면 즉, 하프 에칭한 면에 대해 내약품성을 갖는 수지층(200)이 형성되어 있지 않아, 솔더 범프(110)에 대한 표면 보호 필요성이 낮아지므로 레지스트층을 형성하지 않고 베이스 기판(100)의 양 면에 대해 전면 에칭하여도 무방하기 때문이다.
반도체 패키지 기판
도 2a(f) 및 도 3a(f)에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 기판은 회로층(120), 회로층 상에 형성된 다수의 솔더 범프(110) 및 솔더 범프(110) 간을 절연하되, 솔더 범프(110)의 상부 표면이 외부로 노출되도록 형성된 수지층(200)을 포함한다.
앞선 실시예에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 기판은 바람직하게 솔더 범프(110)의 외부로 노출된 상부 표면이 장경을 기준으로 300㎛ 이상으로 형성될 수 있고, 또한 솔더 범프(110)의 높이는 150㎛ 이상으로 형성될 수 있으며, 또한 회로층(120)의 두께는 10㎛ 내지 50㎛으로 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 패키지 기판은 일 면에 60㎛ 피치급 이하의 미세 패턴을 가진 회로층(120)을 구비하되, 솔더 범프(110)를 함께 구비하고, 상기 솔더 범프(110)는 외부로 노출된 표면 크기가 장경 기준으로 300㎛ 이상 형성됨으로써 솔더와의 접합 강도를 유지할 수 있고, 이러한 솔더 범프(110)를 구비한 반도체 패키지 기판의 전체 두께를 두껍게 유지하게 됨으로써 반도체 패키지 기판 및 반도체 칩이 실장된 반도체 패키지에 대하여 기계적인 신뢰성을 확보할 수 있게 된다.
이상에서 설명한 본 발명의 바람직한 실시예들은 기술적 과제를 해결하기 위해 개시된 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)라면 본 발명의 사상 및 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
1: 동박 2: 프리프레그
3: CCL 4: 관통홀
5: 도금층 6, 6-1, 12, 120: 회로층
7, 130: 솔더 레지스트층 8, 140: 솔더층
9, 13, 300: 솔더 10, 100: 베이스 기판
101: 마스크 105: 에칭 억제제
11, 110: 솔더 범프 20, 200: 수지층

Claims (11)

  1. 반도체 패키지 기판의 제조 방법에 있어서,
    (a) 전도성 소재의 베이스 기판을 준비하는 단계;
    (b) 상기 베이스 기판의 일 면에 솔더 범프가 형성되도록 하프 에칭하는 단계;
    (c) 상기 하프 에칭에 의해 선택적으로 제거된 영역에 수지를 충진하는 단계; 및
    (d) 상기 베이스 기판의 타 면에 소정의 패턴을 갖는 회로층이 형성되도록 선택적으로 에칭하는 단계;
    를 포함하되,
    상기 하프 에칭은, 아졸계 화합물을 포함한 에칭 용액을 이용하여 스프레이식 습식 에칭으로 수행함으로써 상기 에칭 용액이 닿는 상기 베이스 기판의 내측면에는 상기 아졸계 화합물의 에칭 억제제가 흡착되고, 상기 베이스 기판의 깊이 방향으로는 상기 에칭 억제제가 흡착되지 않도록 수행되고,
    상기 (b) 단계와 상기 (c) 단계 사이에, 상기 회로층의 패턴을 미세화하기 위해 상기 베이스 기판의 두께가 감소하도록 부분 제거하는 상기 베이스 기판의 타 면을 전면 에칭하는 단계;를 더 포함하는 것을 특징으로 하는,
    반도체 패키지 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하프 에칭은 스프레이식 습식 에칭인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하프 에칭은 상기 베이스 기판의 두께 방향으로 150㎛ 이상 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 하프 에칭은 외부로 노출된 상기 솔더 범프의 표면 장경이 300㎛ 이상 유지되면서 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 베이스 기판의 두께는 200㎛ 이상인 것을 특징으로 하는 반도체 패키지 기판의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 전면 에칭하는 단계는,
    상기 솔더 범프의 높이를 뺀 상기 베이스 기판의 두께가 10㎛ 내지 50㎛가 되도록 에칭하는 것을 특징으로 하는 반도체 패키지 기판의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
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