KR101844814B1 - 적층 집적 회로 패키지에서의 비아의 수동 구성 요소 - Google Patents

적층 집적 회로 패키지에서의 비아의 수동 구성 요소 Download PDF

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KR101844814B1
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Abstract

적층 집적 회로 패키지에서의 통합된 수동 디바이스가 설명된다. 일 실시예에서, 장치는 기판과, 기판 위에서 기판에 결합되고 전력을 수신하도록 기판에 결합된 전력 공급 회로를 포함하는 제 1 다이와, 처리 코어를 가지고 기판 위에서 기판에 결합되는 제 2 다이 - 제 1 다이는 처리 코어에 전력을 공급하기 위해 전력 공급 회로에 결합됨 - 와, 제 1 다이를 관통하는 비아와, 제 1 다이의 비아 내에 형성되고 전력 공급 회로에 결합되는 수동 디바이스를 갖는다.

Description

적층 집적 회로 패키지에서의 비아의 수동 구성 요소{PASSIVE COMPONENTS IN VIAS IN A STACKED INTEGRATED CIRCUIT PACKAGE}
본 발명은 적층된 프로세서 패키지에서의 다이의 비아(via)의 수동 구성 요소를 통합하는 분야에 관한 것으로서, 특히 전력 전달을 위해 구성 요소를 통합하는 것에 관한 것이다.
고 전력 프로세서 패키지는 많은 처리 코어 및 상이한 타입의 처리 코어를 구비하도록 발전하고 있다. 이러한 코어는 외부 전력 공급 장치로부터의 전력 전달을 필요로 한다. 많은 경우에 통합된 전압 조정기는 처리 코어의 일부로서 다이 상에 포함된다. 전압 조정기는 몇몇 외부 위치에 배치되는 인덕터 및 캐패시터와 같은 대형 수동 구성 요소를 필요로 한다. 코어가 많이 사용됨에 따라, 많은 외부 수동 구성 요소가 필요하다.
다른 예에서, 전압 조정기는 (I/O, 메모리 제어기 및 전력 제어 유닛과 같은) 언코어 회로를 포함하는 별도의 다이에 존재하고, 다이 위에서 각각의 코어에 대한 전압 조정기를 가진 프로세서 코어에 적층된 다이와 패키징된다. 이것은 마이크로 프로세서 코어를 가진 다이에서 더 많은 공간이 이용 가능하게 형성되도록 하고, 코어 처리 회로로부터 전력 회로를 분리한다. 여전히 전압 조정기에 대한 대형 수동 인덕터 및 캐패시터는 비어, 연결 범프 또는 몇몇 다른 수단을 통해 도달되는 몇몇 외부 위치에 배치된다. 수동 구성 요소는 고속 디지털 회로 및 고밀도 상호 연결 그리드로부터 분리될 때 높은 Q 팩터를 제공한다. 이것은 또한 처리 다이 또는 심지어 전압 조정기 다이의 구성 요소에 비해 크게될 때 높은 Q 팩터를 제공한다. 또한, 수동 구성 요소는 코어 처리 회로 근처에 위치될 때 더 양호하게 수행한다.
본 발명의 실시예는 동일한 참조 부호가 유사한 요소를 나타내는 첨부 도면에서 제한이 아닌 예로서 도시된다.
도 1은 실시예에 따라 제 1 및 제 2 다이 상에 전력 전달 구성 요소를 가진 3D 적층된 면 대 후면 패키지(face to back package)의 측 단면도이다.
도 2는 실시예에 따른 대안적 적층된 면 대 후면 패키지의 측 단면도이다.
도 3은 실시예에 따른 적층된 면 대 면(face-to-face) 패키지의 측 단면도이다.
도 4는 실시예에 따른 대안적 적층된 면 대 면 패키지의 측 단면도이다.
도 5는 실시예에 따른 다이의 오목부에 형성된 자기 코어 인덕터의 측 단면도이다.
도 6은 실시예에 따른 각진(angled) 측벽을 가진 다이의 오목부에 형성된 자기 코어 인덕터의 측 단면도이다.
도 7은 실시예에 따른 다이의 기공(pore) 내에 형성된 자기 코어 캐패시터의 측 단면도이다.
도 8은 실시예에 따라 기판에 설치되는 적층된 면 대 후면 패키지의 측 단면도이다.
도 9는 실시예에 따라 수동 구성 요소와 패키지를 통합하는 컴퓨팅 디바이스의 블록도이다.
도 10은 실시예에 따라 실리콘 비아의 수동 디바이스를 가진 실리콘 다이의 후면 측의 부분 단면도이다.
도 11은 실시예에 따라 비아와 오버몰딩된 다이의 측 단면도이다.
도 12는 실시예에 따라 단일 오버몰드를 가진 다수의 다이의 측 단면도이다.
실시예에서, 또한 자기 코어 인덕터(magnetic core inductor(MCI))로서 알려진 자성체 인덕터가 3D 적층 프로세서의 하부(언코어) 다이 상에 통합된다. 적층된 프로세서는 특히 FIVR(완전 통합된 전압 조정기)을 다이에 통합하는 데 적절한 토폴로지로 되어 있다. 언코어 다이는 입력/출력 회로, 메모리 제어기, 전력 제어 유닛 등과 같은 언코어 회로를 포함한다. 일부 실시예는 또한 상부(코어) 다이 상의 다층 MIM(금속 절연체 금속) 캐패시터에 대한 대안으로서 또는 이에 추가하여 하부(언코어) 다이의 후면 상에 고밀도 캐패시터를 포함할 수 있다. 이러한 접근 방식은 패키지가 적은 층 및 적은 설계 제한을 필요로 하기 때문에 패키지 설계를 단순화한다. 이러한 접근 방식은 또한 효과적인 VIN(입력 전압) 디커플링 캐패시터용 패키지 상에 더 많은 공간을 제공한다. 하부(언코어) 다이는 인덕터의 추가에 의해 더욱 복잡하게 형성되지만, 그것은 FIVR 회로와 패키지의 인덕터 사이의 하부 다이를 관통하는 연결을 제거함으로써 단순화된다.
자기 코어 인덕터는 언코어(하부) 다이의 후면 또는 전면에 통합될 수 있다. 이것은 패키지 내의 인덕터에 연결하기 위해 FIVR 출력이 상부 또는 하부 다이로부터 패키지로 다시 진행하는 것을 방지한다. 그것은 또한 언코어(하부) 다이 상의 연결 범프의 수를 감소시킨다. 하부 다이 상의 MCI는 패키지 내의 ACI에 비해 20배 또는 30배 높은 인덕턴스 밀도 및 상당히 작은 체적 및 두께를 제공할 수 있으며, 이는 코어 영역 스케일링의 영향을 완화시킨다. 상부 다이 상의 코어에 전력을 공급하기 위해 하부 다이에 위치된 FIVR 설계의 경우, 인덕터에 대한 최상의 위치는 동일한 하부 다이에 있다. 고밀도 3D MIM 캐패시터 및 평면형 MIM 캐패시터는 또한 상부 다이 상에서 다층 MIM 캐패시터를 제조하는 비용 및 복잡성을 피하기 위해 하부(언코어) 다이의 후면 또는 전면에 추가될 수 있다. 게다가, FIVR과 동일한 다이에 MCI를 포함함으로써, FIVR은 패키지 어셈블리와 관계없이 테스트될 수 있다.
도 1은 3D 적층된 서버 구성 패키지(102)의 측 단면도이다. 패키지 기판(104), 또는 직접 또는 소켓을 통해 회로 기판에 결합되는 기판이 존재한다. 기판의 상부 표면(132,136) 및 하부 표면(130,134)에 연결 패드를 제공할 뿐만 아니라 기판 상 또는 내의 상부 및 하부 및 몇몇 회로 구성 요소 사이의 연결 라우팅을 제공하기 위해 기판은 세라믹, 실리콘, 빌드업 층 또는 임의의 다른 재료로 형성될 수 있다. 언코어 다이(106)는 기판에 연결되고 기판 위에 위치된다. 코어 다이(108)는 언코어 다이에 결합되고 언코어 다이 위에 위치된다. 언코어 다이는 전형적으로 전력 관리, 입력/출력 신호 및 다른 기능을 코어 다이에 제공한다. 하부 다이는 본 명세서에서 언코어 다이로 지칭되지만, 유사한 기능을 수행하는 임의의 다른 타입의 지지 다이가 사용될 수도 있으며, 이러한 다이는 다른 이름으로 지칭될 수도 있다. 언코어 다이는 또한 처리 자원, 라디오, 증폭기, 또는 예를 들어 칩(SOC)상의 시스템에 사용되는 다른 타입의 회로를 포함할 수 있다.
코어 다이는 다이로 통합된 하나 이상의 처리 코어를 사용하여 고속 계산 및 처리 기능을 제공한다. 코어 다이는 회로(122)가 기판에 대면하도록 부착되며, 이는 히트 싱크(124)가 코어 다이의 후면에 부착되도록 허용한다. 범용 컴퓨팅, 디지털 신호 처리 및 그래픽 처리 코어를 포함하는 다양한 기능에 최적화되는 상이한 타입의 코어가 있을 수 있다. 다이의 특정 기능은 다양한 응용에 적합하도록 적응될 수 있다. 많은 코어 다이가 있을 수 있고, 언코어 위에 메모리, 입력/출력 신호, 공동 처리 등과 같은 다른 기능을 위한 추가적인 다이가 있을 수 있다.
언코어(하부) 다이의 (도시되지 않은) 각각의 랜딩 슬롯 상에는 그 바로 위에 위치된 코어에 전력을 공급하는 (도시되지 않은) FIVR 블록이 존재한다. 또한 언코어 다이 자체에 전력을 공급하는 FIVR 블록이 존재한다. 본 명세서에 제시된 기술은 급전되는 구성 요소와 관계없이 FIVR 구성 요소에 대한 통합된 LC 필터 구성 요소에 적용될 수 있다. 게다가, 본 명세서에서의 설명이 일반적으로 FIVR에 대한 것이지만, 설명된 구조 및 기술은 다른 타입의 전압 조정기 또는 전압 변환기에 적응될 수 있다. 전압 조정기는 (일반적 벅 전압 조정기로 알려진) 스위칭 전압 조정기, 스위칭된 캐패시터 전압 조정기, 충전 펌프, 로우 드롭아웃(low drop-out) 전압 조정기, 선형 전압 조정기 또는 조합된 하이브리드 스위치 캐패시터와 같은 이러한 타입의 전압 조정기의 조합일 수 있다. 이러한 타입의 전압 조정기의 모두가 인덕터를 사용하지 않지만, 캐패시터는 전형적으로 회로 스위칭으로부터 노이즈를 감소시키기 위해 모든 전압 조정기에 사용된다. 수동 디바이스의 특정 선택은 대응하는 전력 공급 회로에 적합하도록 적응될 수 있다. 용어 "FIVR"의 사용은 임의의 특정 전압 조정기 회로, 연결부 또는 구성 요소를 필요로 하도록 의도되지 않는다.
언코어 다이(106)는 다이의 전면이 기판을 향하도록 기판에 부착된다. 이것은 다이의 전면의 회로(120)가 메이팅(mating) 연결 패드(132,136)를 통해 기판에 직접 결합되도록 한다. 상술한 바와 같이, 이러한 회로는 특정 응용에 따라 전력, 클럭, 입력/출력 및 다른 회로를 포함할 수 있다. 코어 다이는 유사하게는 코어 다이의 전면이 언코어 다이의 후면을 향하도록 언코어 다이에 부착된다. 이것은 F2B(전면 대 후면 또는 면 대 후면) 구성으로 지칭될 수 있다. 코어 다이의 회로(122)는 언코어 다이의 후면에 직접 결합되고, TSV(Through-Silicon Vias) 또는 다양한 다른 기술 중 어느 하나를 이용하여 언코어 다이의 회로에 연결될 수 있다.
자기 코어 인덕터(110)는 언코어 다이의 후면 상에 통합되지만, 고밀도 MIM 캐패시터(112)는 상부 다이에 통합된다. 캐패시터는 다층 평면 설계를 포함하는 다양한 서로 다른 기술 중 어느 하나를 이용하여 형성될 수 있다. 외부 소스로부터의 입력 전압 VIN은 전형적으로 반드시 회로 기판 상에서는 아니지만 패드(134)를 통해 기판(104)에 결합되고, 기판 연결부(136)를 통해 FIVR과 같은 전압 조정기 회로(114)에 결합된다. 전압 조정기는 전력을 MCI(110)에 결합하고 나서 캐패시터(112)를 통해 코어 다이의 적어도 일부분에 전력을 공급하도록 한다. 코어 다이로부터의 전류에 대한 귀환 경로 및 캐패시터에 대한 연결부는 기판을 관통하는 기판 연결부(132)를 통해 언코어 다이 및 기판을 통한 접지 연결부(GND)(130)로 루프백된다.
전압 조정 회로는 코어 다이(108)에 공급되는 전력의 펄스 폭 변조(PWM)를 제시하기 위해 트랜지스터(114)로 표현된다. 일부 실시예에서, 조정된 전력 공급 장치는 입력 전압의 제어 가능한 듀티 사이클을 생성하기 위해 하나 이상의 스위칭된 전력 트랜지스터를 기반으로 할 것이다. 스위칭 전력 트랜지스터의 동작은 트랜지스터 게이트를 구동하기 위해 제어 신호를 수신하는 (도시되지 않은) 전력 조정 회로에 의해 제어된다. 그 후, 전력 공급 펄스는 일정한 전압 레벨로 펄스 전력을 균등하게 하도록 인덕터(110) 및 캐패시터(112)에 공급된다. 다른 타입의 전력 공급 장치가 특정 코어에 적합한 대안으로 사용될 수 있다.
본 발명은 FIVR 또는 다른 타입의 전압 조정기와 관련하여 제공되지만, 설명된 구성 및 실시예는 다양한 서로 다른 전력 공급 회로 및 시스템과 임의의 이러한 시스템에 대한 수동 구성 요소에 적용될 수 있다. 전력 공급 회로(114)는 설명된 전압 조정기, 전압 변환기 또는 임의의 다른 타입의 전력 공급 회로일 수 있다. 마찬가지로, 인덕터(110) 및 캐패시터(112)가 모두 도시되지만, 수동 구성 요소의 수 및 타입과 회로와의 이의 연결부는 특정 전력 공급 회로에 적합하도록 적응될 수 있다. 하나의 전압 조정기만이 도시되지만, 코어 다이의 각각의 처리 코어에 대한 하나 이상의 전압 조정기가 있을 수 있다. 또한 언코어 다이의 구성 요소에 전력을 공급하기 위한 전압 조정기가 있을 수 있다. 코어 다이는 유사하거나 상이한 타입의 둘 이상의 처리 코어를 가질 수 있다. 일 실시예에서, 단일 코어 다이 내에 포함되는 고속, 저전력, 그래픽, 가속기 및 FPGA(필드 프로그램 가능한 게이트 어레이)를 포함하는 36개의 코어가 있을 수 있다. 다른 추가적인 코어는 특정 구현에 따라 사용될 수 있다.
도 1 및 다른 실시예 중 어느 하나의 패키지는 덮개, 히트 스프레더 또는 몇몇 다른 또는 추가적인 구성 요소를 추가함으로써 완성될 수 있다. 대안으로, 언코어 다이의 주변에 본딩 와이어를 사용하여 패키지에 대한 연결이 행해질 수 있다. 다이는 보호와 안정성을 위해 몰딩 조성물에 씌워질 수 있다. 증폭기, 고주파 성분 및 디지털 신호 프로세서와 같은 추가적인 부품은 또한 패키지 상에 추가되거나 패키지 내에 추가될 수 있다.
도 2는 캐패시터(212)가 코어 다이(208)로부터 언코어(하부) 다이(206)의 후면으로 이동된 대안적인 적층된 서버 구성 패키지(202)의 측 단면도이다. 캐패시터는 인덕터와 같은 공간 내에 형성될 수 있다. 패키지는 패키지 기판(204) 또는, 기판(204)을 향하고 기판(204)에 결합되는 언코어 다이의 전면의 회로(220)를 가진 기판을 갖는다. 코어 다이(208)의 전면의 회로(222)는 언코어 다이의 후면에 결합된다.
기판은 VIN 커넥터(234)에 직접 또는 소켓을 통해 결합된다. VIN은 전압 조정기(214)를 통해 언코어 다이의 후면 상에서 인덕터(210)에 적응된다. 이러한 인덕터는 도 1의 인덕터(110)와 유사하게 구성되고 위치된다. 인덕터(210)는 코어 다이에 전력을 보내도록 이제 언코어 다이의 후면 상에서 캐패시터(212)에 결합되고, 궁극적으로 언코어 다이(206) 및 기판(204)을 통해 GND 연결부(230)에 루프백된다. 언코어 다이 상의 캐패시터(212)의 위치 결정은 코어의 구성을 더 단순화하고, 언코어 다이와 코어 다이 사이의 연결을 더 단순화한다. 캐패시터(212)는 평면 MIM 캐패시터 또는 3D MIM 캐패시터일 수 있다.
도 3은 F2F(면 대 면) 적층에 적합한 패키지의 대안적 구현의 유사한 측 단면도이다. 본 실시예에서, 패키지(302)는 전력, VIN, GND, 및 예를 들어 데이터 및 제어를 위한 다른 외부 연결부를 가진 기판(304)을 갖는다. 언코어 다이(306)는 이의 후면을 통해 기판에 결합된다. 관통 실리콘 비아(through-silicon via)(338)는 다이의 전면 상에서 다이의 후면을 관통하여 기판을 전압 조정기(314)에 기판을 연결한다. 대안으로, 언코어 다이(306)의 주변에서 회로(320)에 연결된 본딩 와이어는 기판에 연결하는데 사용될 수 있다. 언코어 다이의 전면은 코어 다이(308)의 전면을 향한다. 두 다이는 예를 들어 솔더 볼 그리드 또는 마이크로 범프 솔더 그리드(340)를 사용하여 연결된다. 인덕터(310)는 솔더 범프 사이의 언코어 다이의 전면에 형성되고 전압 조정기에 결합된다. 캐패시터(312)는 코어 다이의 전면에 형성되고 하나 이상의 솔더 볼 연결부를 통해 인덕터에 결합된다. 그 다음, 캐패시터는 처리 코어를 형성하는 다이의 전면의 회로에 결합된다.
이러한 예에서, 제 1 다이(306)의 전면은 포토리소그래피 및 다른 프로세스를 통해 다이 상에 형성된 회로(320)를 포함하는 면으로 식별된다. 마찬가지로, 제 2 다이(308)의 전면은 제 2 다이 상에 형성된 회로(322)를 포함하는 면으로 식별된다.
인덕터(310)는 예를 들어 MCI(자기 코어 인덕터 또는 자성체 인덕터)로서 자성체로 형성될 수 있으며, 캐패시터는 MIM(금속 절연체 금속) 캡으로 형성될 수 있다. 양자는 언코어 다이의 전면 또는 상부, 트랜지스터와 같은 측면 상에 제조될 수 있다. 도 3 및 도 4의 실시예에서, VIN에 대한 TSV(338)를 관통하는 전류는 전압 조정기와 인덕터 및 캐패시터 사이에서 전류를 운반하는 TSV에 비해 감소된다. 전압 조정기에 앞선 전력은 더 높은 전압과 더 낮은 전류를 갖는다. 결과적으로, 기판 내의 인덕터를 가진 시스템과 비교할 때, 더 적은 TSV가 필요하고, 다이 사이의 신호는 이동하기 위해 짧은 거리를 갖는다. 다이간 신호 거리를 감소시키는 것은 보다 낮은 비용으로 성능을 향상시키는데, 이는 다이간 신호가 더욱 적은 버퍼링 및 보다 낮은 증폭을 가질 가능성이 높고 보다 수가 많을 가능성이 높기 때문이다.
도 4는 캐패시터(412)가 코어 다이(408)의 전면으로부터 언코어 다이(406)의 전면으로 이동된 도 3과 유사한 측 단면도이다. 게다가, 3D 고밀도 캐패시터는 전압 조정기에 의해 사용하기 위한 언코어 다이의 전면 및 디커플링을 위한 전압 조정기로의 입력 VCC을 위한 언코어 다이의 후면에 통합될 수 있다.
도 4에서, 도 3의 동일한 F2F 구성이 사용된다. 패키지(402)는 기판(404) 위에서 기판(404)에 결합된 제 1 다이(406)를 갖는다. 제 2 다이(408)는 제 1 다이의 회로(420)가 제 2 다이의 회로(422)를 향하도록 F2F 구성에서 제 1 다이에 결합된다. 제 1 다이는 FIVR와 같은 전압 조정기(414), 하나 이상의 인덕터(410), 및 전압 조정기에 결합된 하나 이상의 캐패시터(412)를 포함한다. 인덕터 및 캐패시터는 제 1 다이 및 제 2 다이를 서로 연결하는 솔더 범프 사이의 제 1 다이의 전면에 형성된다. 도 3의 예에서와 같이 본 실시예에서, 외부 전력에 대한 비아(338)는 기판에 연결하기 위해 제 1 다이를 관통하는 제 1 다이의 후면으로 실행한다. 추가적인 비아(348)는 솔더 범프를 통해 외부 전력 공급 장치에 연결하기 위해 기판을 통해 실행한다. 결과적으로, 전압 조정기와 대응하는 처리 코어 사이의 연결부는 짧고, 임의의 관통 실리콘 비아를 필요로 하지 않는다. 외부 전력에 대한 연결부는 비교적 길다. 대안으로, 본딩 와이어는 기판에 전기적으로 연결하기 위해 언코어 다이의 주변을 따라 사용될 수 있다.
도 1-4에서, 인덕터 및 캐패시터는 언코어 다이와 코어 다이 사이의 갭에 배치된다. 이러한 공간의 수직 높이는 전형적으로 2개의 다이 사이의 연결부의 높이에 의해 결정된다. 이러한 연결부는 구리-구리, 금-금, 또는 다른 금속 또는 전도성 중합체, 또는 테이프 및 릴(tape-and-reel) 프로세스를 이용하여 금속 마이크로 범프 연결부, 솔더 범프, 몰딩된 스터드(molded stud), 열 음파 또는 열 압착 본드일 수 있다. 예를 들어 열 음파 본딩 또는 웨지 본드를 이용하는 와이어 본드는 또한 언코어 다이를 기판에 연결하는 데 사용될 수 있다. 일부 실시예에서, 금속 대 금속 접촉이 없는 작은 공간은 언코어 다이와 기판 사이의 본딩으로부터 생성된다. 전기적 절연 접착제는 이러한 공간에서 언더필(underfill)로서 사용될 수 있다. 언더필은 더욱 강한 기계적 연결부를 제공하고, 열 브리지를 제공하며, 솔더 접합이 칩의 시차 가열(differential heating)로 인해 확실히 변형되지 않도록 한다. 언더필은 또한 칩 사이의 열팽창 불일치를 분배한다.
인덕터 및 캐패시터의 구성과 필요한 L, C 및 다른 값에 따라, L 및 C 성분의 높이는 마이크로 범프 연결부에 의해 생성된 수직 갭보다 클 수 있다. L 및 C 성분을 위한 더 많은 공간을 제공하기 위해, 오목부가 적절한 다이의 대응하는 표면상에 형성될 수 있다. 그 후에, L 및 C 성분은 이러한 오목부 내에 형성되거나 그 내에 위치될 수 있다.
도 5는 다이의 오목부 내에 형성된 자기 코어 인덕터의 일례를 도시한다. 동일한 접근 방식이 캐패시터 및 다른 타입의 인덕터에 적용될 수 있다. 다이(502)는 단면으로 도시된다. 노치(504)는 수직 벽(512) 및 하부 층(510)을 가진 다이에서 절단되었다. 노치는 에칭, 드릴링, 레이저 가공, 또는 오목부 또는 자국(indentation)을 형성하기 위해 다이로부터 물질을 제거하는 다른 프로세스에 의해 오목부 또는 자국부(indent)로 형성된다. 노치는 상부 다이로부터 언코어 다이의 노치의 하부 층까지의 거리를 증가시킨다. 통합된 수동 구성 요소는 패키지 구성에 따라 하부 다이의 후면 또는 심지어 전면에서 하나 이상의 서로 다른 노치에 내장될 수 있다.
도시된 바와 같이, 자기 코어 인덕터(508)는 노치에 형성되거나 위치된다. 인덕터는 자기 코어 재료(514)에 의해 둘러싸인 구리 권선(516)을 갖는다. 인덕터는 다양한 서로 다른 방식 중 어느 하나로 형성될 수 있다. 인덕터 장치는 스트라이프 인덕터, 나선형 인덕터, 솔레노이드 인덕터, 토러스 인덕터, 실리콘으로 에칭된 V 홈에 형성된 인덕터일 수 있거나 결합된 인덕터 또는 변압기일 수 있다. 일부 실시예에서, 자성체의 하위 절반부는 먼저 증착된다. 구리 도체는 하위 절반부 위에 형성된 후에 상위 절반부가 증착된다. 절연체는 자성체로부터 구리 와이어를 분리하는 데 사용될 수 있다. 인덕터는 노치로부터 언코어 다이의 적절한 배선 또는 솔더 범프로 횡단하는 (도시되지 않은) 배선 트레이스에 결합된다. 이러한 배선은 인덕터가 일측에서는 전압 조정기에 결합되고 다른 측에서는 하나 이상의 캐패시터에 결합되거나, 구현에 따라 바람직할 수 있는 임의의 다른 구성 요소에 결합되도록 한다.
도 6은 실리콘 다이(602)에서의 노치(604)가 인덕터의 품질 계수를 향상시키는 인덕터(608)의 자성체(614)의 스텝 커버리지(step coverage)를 개선하기 위해 테이퍼(taper)될 수 있는 추가적 변형의 측 단면도이다. 노치는 하부 층(610) 및 측벽(612)을 갖지만, 이 경우에 측벽은 벽이 노치의 층을 향해 테이퍼되도록 비스듬히 형성된다. 그 후, 자기 코어 재료(614)는 코어 재료를 노치의 하부 층 바로 위에 증착하고 노치의 각진 측벽에 증착함으로써 하위 절반부에 대해 형성될 수 있다. 이것은 자속에 대한 양호한 경로를 제공함으로써 스텝 커버리지 및 인덕터의 성능을 향상시킬 것이다. 구리 권선(616)은 코어의 하위 절반부 위에 형성되고, 그 다음 인덕터의 상위 절반부는 구리 권선 위에 형성된다. 도시된 바와 같이, 각각의 노치는 단일 인덕터를 수신하기 위한 크기로 형성될 수 있다. 노치를 형성하는 프로세스는 인덕터의 크기를 제어하는 데 사용될 수 있다. 도 5의 예에서와 같이, 배선 트레이스는 인덕터를 다른 구성 요소에 연결하기 위해 임의의 다른 방식으로 증착되거나 형성될 수 있다.
고밀도 캐패시터는 또한 실리콘 다이의 표면에 형성될 수 있다. 도 7은 실리콘 다이(702)를 도시한다. 구멍(pore)(704)이 일련의 병렬 채널 또는 홈을 보여주도록 도시된 바와 같이 언코어 다이(702)의 전면 또는 후면에 에칭될 수 있다. 그 후, 채널은 TiN, TaN, Cu, 또는 임의의 다른 원하는 재료와 같은 제 1 도체 층(708)으로 라이닝(lining)될 수 있다. 그 후, 제 1 도체 층은 Al2O3, HfO2, SiN, SiO2, 또는 임의의 다른 원하는 유전체와 같은 유전체 층(710)으로 피복될 수 있다. 그리고 나서, 유전체는 제 1 층(708)과 같은 동일하거나 상이한 재료의 제 2 도전 층(712)으로 피복될 수 있다. 도 7의 예에서, 구멍은 제 2 도체 층으로 완전히 채워진다. 이러한 층을 3D 트렌치 또는 평면 표면에 형성하기 위한 증착 기술은 원자 층 증착(ALD), 전기 도금, 무전해 도금, 화학 증착(CVD) 스퍼터링 및 증발을 포함한다.
생성된 MIM 캐패시터는 이의 재료의 대부분이 다이로 절단된 구멍에 삽입되기 때문에 다이 사이에 수직 공간이 거의 없게 한다. 금속 및 절연체의 교대 층(alternating layer)은 특정 커패시턴스를 생성하도록 형성될 수 있다. 이러한 캐패시터는 도 2 및 도 4에서와 같이 언코어 다이 상에 형성되거나 도 1 및 도 3에서와 같이 코어 다이 상에 형성될 수 있다. 이것은 전압 조정기 출력을 위해 사용될 수 있다. 이것은 또한 디커플링 캐패시터로서 마이크로 칩의 입력 전압 VIN을 위해 사용될 수 있다. 유전체의 두께는 출력 전압과는 별도로 입력 전압에 대해 보다 높은 전압을 수신하도록 조정될 수 있다.
도 8은 자기 코어 인덕터(810)와, 면 대 후면 적층을 이용하여 3D 적층 시스템에 통합된 3D MIM 캐패시터(812)를 포함하는 3D 적층 F2B 패키지(802)의 부분의 측 단면도이다. 인덕터 및 캐패시터는 모두 하부 다이(806)의 후면에 포함되어, 하부 다이의 회로 층(816)에서의 FIVR 회로로부터 상부 다이의 회로 층(818)에서의 부하까지 자연 경로(natural path)를 가능하게 한다.
재배선 층(822)은 하부 다이(806) 상의 TSV(820)와 상부 다이(808) 상의 마이크로 범프(824) 사이에 인덕터 및 캐패시터를 연결하기 위해 다이의 후면 상에 형성될 수 있다. TSV는 인덕터 및 캐패시터를 하부 다이의 전면 상의 전압 조정기에 연결한다. 특정 라우팅 층(826)은 인덕터(810)를 캐패시터(812)에 연결하는 데 사용될 수 있다. 하부 다이는 또한 외부 구성 요소에 연결하기 위해 기판(804)에 결합된다. 재배선 층(822)은 또한 언코어 다이에 의해 발생된 열을 제거하기 위해 열 확산기로서 사용될 수 있다. (도시되지 않은) 히트 싱크는 언코어 다이의 주변과의 접촉을 위해 추가될 수 있다. 언코어 다이는 언코어 다이와의 단순한 물리적 접촉을 제공하기 위해 코어 다이보다 크게 될 수 있다.
본 명세서에 설명된 적층 패키지는 상당한 이점을 제공한다. 일례로서, 하나의 코어의 풋프린트(footprint)에 맞추어야 하는 FIVR LC 필터 구성 요소에 대한 영역 스케일링의 염려가 경감된다. 하부 다이 상이나 내에 LC 필터 구성 요소를 형성하거나 위치시킴으로써, 보다 단순한 기판 상에서 고정밀도를 강제하지 않으면서 또한 고속 고밀도 제작 기술 처리 코어에 방대한 공간을 소비하지 않으면서 높은 Q 인자가 획득될 수 있다.
기판으로부터 LC 구성 요소를 제거함으로써, 기판의 비용 및 복잡성은 감소된다. 게다가, FIVR 지지대를 지지하기 위해 언코어 다이 상에는 더 적은 연결 범프가 필요하다. 범프를 사용하여 기판 내의 LC 수동 구성 요소에 연결하는 대신에, FIVR은 상부 코어 내의 TSV 및 재배선 층을 사용하여 LC 구성 요소에 직접 연결한다. 상부 다이의 기판에 대한 연결 범프는 더 이상 필요하지 않다.
도 9는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(100)를 도시한다. 컴퓨팅 디바이스(100)는 시스템 기판(2)를 하우징한다. 기판(2)는 프로세서(4) 및 적어도 하나의 통신 패키지(6)를 포함하지만 이에 제한되지 않는 다수의 구성 요소를 포함할 수 있다. 통신 패키지는 하나 이상의 안테나(16)에 결합된다. 프로세서(4)는 물리적 및 전기적으로 기판(2)에 결합된다.
응용에 따라, 컴퓨팅 디바이스(100)는 기판(2)에 물리적 및 전기적으로 결합될 수 있거나 결합될 수 없는 다른 구성 요소를 포함할 수 있다. 이러한 다른 구성 요소는 휘발성 메모리(예를 들어, DRAM)(8), 비휘발성 메모리(예를 들어, ROM)(9), (도시되지 않은) 플래시 메모리, 그래픽 프로세서(12), (도시되지 않은) 디지털 신호 프로세서, (도시되지 않은) 크립토 프로세서, 칩셋(14), 안테나(16), 터치 스크린 디스플레이와 같은 디스플레이(18), 터치 스크린 제어기(20), 배터리(22), (도시되지 않은) 오디오 코덱, (도시되지 않은) 비디오 코덱, 전력 증폭기(24), 위성 위치 확인 시스템(GPS) 장치(26), 나침반(28), (도시되지 않은) 가속도계, (도시되지 않은) 자이로스코프, 스피커(30), 카메라(32), 및 (하드 디스크 드라이브와 같은) 대용량 저장 장치(10), (도시되지 않은) 콤팩트 디스크(CD), (도시되지 않은) 디지털 다기능 디스크(DVD) 등을 포함하지만, 이에 제한되지 않는다. 이러한 구성 요소는 시스템 기판(2)에 연결되고, 시스템 기판에 설치되거나 다른 구성 요소 중 어느 하나와 조합될 수 있다.
통신 패키지(6)는 컴퓨팅 디바이스(100)로 및 컴퓨팅 디바이스(100)로부터 데이터의 전송을 위한 무선 및/또는 유선 통신을 가능하게 한다. 용어 "무선" 및 이의 파생어는 비고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널을 설명하기 위해 사용될 수 있다. 이러한 용어는 일부 실시예에서는 아닐 수 있지만 관련된 장치가 임의의 유선을 포함하지 않는다는 것을 의미하는 것은 아니다. 통신 패키지(6)는 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이의 이더넷 파생 기술뿐만 아니라, 3G, 4G, 5G 그 이상으로 지정되는 임의의 다른 무선 및 유선 프로토콜을 포함하지만, 이에 제한되지 않는 다수의 유선 또는 무선 표준 또는 프로토콜 중 어느 하나를 구현할 수 있다. 컴퓨팅 디바이스(100)는 복수의 패키지를 포함할 수 있다. 예를 들면, 제 1 통신 패키지(6)는 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제 2 통신 패키지(6)는 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
칩 중 임의의 하나 이상은 본 명세서에서 설명된 바와 같이 패키징될 수 있거나 칩의 몇몇은 설명된 바와 같이 전력 전달을 위한 수동 구성 요소를 사용하여 단일 패키지로 조합될 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(100)는 서버, 워크스테이션, 랩톱, 넷북, 노트북, 울트라북, 스마트 폰, 태블릿, 개인 휴대 정보 단말기(PDA), 울트라 모바일 PC, 휴대 전화, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더 또는 사물 인터넷(IoT)이라 하는 장치일 수 있다. 추가의 구현에서, 컴퓨팅 디바이스(100)는 펜, 지갑, 손목 시계, 또는 데이터를 처리하는 기기와 같은 임의의 다른 전자 장치일 수 있다.
실시예는 마더 보드, 주문형 집적 회로(ASIC) 및/또는 필드 프로그램 가능한 게이트 어레이(FPGA)를 사용하여 상호 연결되는 하나 이상의 메모리 칩, 제어기, CPU(중앙 처리 유닛), 마이크로 칩 또는 집적 회로의 일부로서 구현될 수 있다.
다른 실시예에서, 비아 제 1 접근 방식(via-first approach)은 저가의 관통 실리콘 비아(through-silicon via)(TSV)를 생성하는 데 사용될 수 있다. 그 후, TSV는 HSG Poly 또는 Ta2O5와 같은 하이 k 유전체로 라이닝된다. 전극은 칩 드 캡(chip de-cap)을 위해 사용될 수 있는 고밀도 캐패시터를 형성하도록 각각의 라이닝된 비아에 삽입된다.
이것이 비아 제 1 프로세스이므로, 더 높은 증착 온도는 유전체 막을 증착하기 위해 사용될 수 있으며, 이는 전형적으로 높은 온도에서 증착되는 하이 k 유전체 산화물을 사용할 수 있도록 해준다. TSV는 대안으로 표준 상호 연결 프로세스를 이용하여 오른쪽 회로 위치에 연결될 수 있는 인덕터를 생성하기 위하여 자성체와 라이닝될 수 있다. 비아는 재배선 층 또는 구리 트레이스를 사용하여 결합되는 캐패시터 및 인덕터 모두를 제공하는 데 사용될 수 있다. 이것은 언코어 다이의 실리콘의 비아 내의 통합 수동 회로에 대한 경로를 제공한다.
도 10은 관통 실리콘 비아(904)를 가진 언코어 다이와 같은 실리콘 다이(902)의 후면의 부분 단면도이다. 비아는 수동 구성 요소를 형성하기 위해 충진되고, 그 후 구리 트레이스와 같은 패터닝된 도전 층(906)은 수동 디바이스를 서로 연결하고, 임의의 원하는 연결부를 지지하기 위해 다른 회로에 연결하도록 형성된다. 추가적인 패터닝된 층(908)은 비아(904)를 통해 재배선 층을 형성하도록 유전체 층 위에 형성된다.
연결 패드(910)는 비아의 수동 디바이스가 다른 구성 요소에 결합되도록 하고,ㄷ다른 연결부를 다른 비아 또는 다른 회로에 연결하기 위해 재배선 층 위에 형성될 수 있다. 상술한 바와 같이, 수동 디바이스는 전력 공급 회로와 언코어 다이 사이에 결합될 수 있다. 전력 공급 회로 및 언코어 다이는 모두 재배선 층을 이용하거나 와이어 본드를 포함하는 다른 방식으로 연결될 수 있다. 비아를 가진 언코어 다이(902)는 도 1 내지 도 4에 도시된 바와 같이 수동 디바이스의 일부 또는 전부를 제공하는 데 사용될 수 있다. 관통 실리콘 비아에 수동 디바이스를 형성함으로써, 수동 디바이스는 상술한 바와 같이 다이의 외부 표면 상에 임의의 공간을 필요로 하지 않는다.
캐패시터와 같은 수동 디바이스는 다양한 서로 다른 방식으로 형성될 수 있다. 일례에서, 깊은 홀(deep hole)은 먼저 깊은 반응성 이온 에칭에 의해 에칭된다. 그 후, 이산화 실리콘과 같은 유전체 패시베이션 층은 깊은 홀에 증착될 수 있다. 금속-절연체-금속의 구조는 패시베이션 층 위에 형성될 수 있다. TiN은 금속 유기 화학 증착, 산화 알루미늄과 같은 유전체 및 다른 금속의 층의 순서로 증착될 수 있다. 비아 제 1 프로세스는 더 높은 유전체 값 재료가 장치의 커패시턴스를 증가시키는 데 사용되도록 허용할 수 있다.
그 후, 패터닝된 플라즈마 에칭은 실리콘 다이의 상부를 클리어(clear)하게 하고 하부 금속층의 부분를 드러내기 위해 사용될 수 있다. 이것은 상부측 전극이 비아 위에 부착되도록 허용한다. 비아는 상부 금속층을 분리하기 위해 유전체로 더 충진될 수 있다. 인덕터는 M-I-M 구조를 이용하여 유사한 방식으로 형성될 수 있다.
일부 실시예에서, 실리콘 다이는 취급이 용이하고 강도를 더욱 크게 하기 위해 박형화 전에 몰딩될 수 있다. 도 11은 전면 회로와, C4, BGA 또는 다양한 다른 연결 시스템 중 어느 하나를 이용하여 기판(928)에 결합된 연결 층(926)을 가진 다이(922)의 측면 단면도이다. 기판은 또한 BGA, 표면 실장, 또는 마더보드 또는 심지어 다른 다이와 같은 외부 장치에 부착하기 위한 임의의 다른 타입과 같은 큰 피치 연결 어레이(930)를 갖는다. 이러한 다이는 본 명세서에 설명된 바와 같이 언코어 다이 또는 코어 다이일 수 있다.
다이(922)는 본 명세서에 형성되고, 다른 장치의 연결을 허용할 수 있고, 수동 디바이스를 포함할 수 있는 TSV(924)를 갖는다. 다이 및 기판은 또한 몰드 화합물 또는 인캡슐런트(encapsulant)(932)로 오버몰딩된다. 몰드 화합물은 충진된 에폭시 수지 또는 다양한 다른 중합체 중 어느 하나 및 다른 재료일 수 있다. 몰드 화합물(932)은 장착된 다이 위에 도포되고, 그 후, 도 11의 상부에 다이의 후면은 박형화될 수 있다. 이것은 도 1-4의 다양한 적층된 구성이 높아지지 않도록 해준다. 다이(922)의 성질에 따라 도시된 바와 같이 그것은 코어 다이 위에 적층되거나 언코어 다이를 그 위에 적층되도록 준비된다.
도 1은 기판(948)에 부착된 3개의 다이(942, 944, 946)가 있는 대안적 구성의 측 단면도이다. 다이는 모두 도 10에서와 동일한 방식으로 기판에 부착되지만, 실시예는 이에 제한되지 않는다. 다이는 다이 중 하나 또는 모두에 TSV(954,956)를 포함하고, 다이는 인캡슐런트(958)로 오버몰딩된다. 이것은 모두 3개의 다이가 동시에 단일 동작으로 인캡슐런트로 박형화되도록 한다. 상술한 바와 같이, 도 1-4의 적층된 다이는 적층의 각 레벨에서 둘 이상의 다이를 가질 수 있다. 도 11의 실시예는 다이가 적층 다이 패키지의 하부 또는 상부 층으로 사용하기 위해 인캡슐런트에 의해 확실하게 제자리에 유지되도록 한다.
"일 실시예", "실시예", "예시적인 실시예", "다양한 실시예"등에 대한 언급은 설명된 본 발명의 실시예가 특정한 특징, 구조 또는 특성을 포함할 수 있지만 모든 실시예가 반드시 특정한 특징, 구조 또는 특성을 포함하는 것은 아니라는 것을 나타낸다. 더욱이, 일부 실시예는 다른 실시예에 대해 설명된 특징의 일부 및 모두를 가질 수 있거나 전혀 갖지 않을 수 있다.
다음의 설명 및 청구 범위에서, 용어 "결합된(coupled)"는 이의 파생어와 함께 사용될 수 있다. "결합된"은 둘 이상의 요소가 서로 협력하거나 상호 작용하지만 이러한 요소 사이에 물리적 또는 전기적 구성 요소를 개재하거나 개재하지 않을 수 있다는 것을 나타내기 위해 사용된다.
청구 범위에 사용된 바와 같이, 달리 명시되지 않으면, 공통 요소를 설명하기 위해 서수 형용사 "제 1(first)", "제 2(second)", "제 3(third)" 등의 사용은 단순히 동일한 요소의 서로 다른 사례가 언급되는 것을 나타내고, 설명된 요소가 시간적, 공간적 순위 또는 임의의 다른 방식으로 주어진 시퀀스에 있어야 함을 의미하도록 의도되지 않는다.
도면 및 상술한 설명은 실시예의 예를 제공한다. 당업자는 설명된 요소 중 하나 이상이 단일 기능 요소로 조합될 수 있다는 것을 이해할 것이다. 대안으로, 어떤 요소는 다수의 기능 요소로 분할될 수 있다. 일 실시예로부터의 요소는 다른 실시예에 추가될 수 있다. 예를 들면, 본 명세서에 설명된 프로세스의 순서는 변경될 수 있고, 본 명세서에 설명된 방식으로 제한되지 않는다. 더욱이, 임의의 흐름도의 동작은 도시된 순서로 구현될 필요가 없고; 동작의 모두가 반드시 수행될 필요도 없다. 또한, 다른 동작에 의존하지 않는 이러한 동작은 다른 동작과 병행하여 수행될 수 있다. 실시예의 범위는 이러한 특정 실시예에 의해 결코 제한되지 않는다. 명세서에 명시적으로 주어지든 아니든 구조, 치수 및 재료의 사용의 차이와 같은 많은 변형이 가능하다. 실시예의 범위는 다음의 청구 범위에 의해 주어진 만큼 적어도 광범위하다.
다음의 예는 추가적인 실시예와 관련된다. 서로 다른 실시예의 다양한 특징은 다양한 서로 다른 응용에 적합하도록 포함된 일부 특징과 배제된 특징과 다양하게 조합될 수 있다. 일부 실시예는 기판과, 기판 위에서 기판에 결합되고 전력을 수신하도록 기판에 결합된 전력 공급 회로를 포함하는 제 1 다이와, 처리 코어를 가지고 기판 위에서 기판에 결합되는 제 2 다이와 - 제 1 다이는 처리 코어에 전력을 공급하기 위해 전력 공급 회로에 결합됨 -, 제 1 다이를 관통하는 비아와, 제 1 다이의 비아 내에 형성되고 전력 공급 회로에 결합되는 수동 디바이스를 갖는 실시예에 관련된다.
일부 실시예에서, 제 1 다이는 기판에 대면하는 회로를 포함하는 전면과 제 2 다이에 대면하는 후면을 구비하고, 수동 디바이스는 후면 상의 관통 실리콘 비아 내에 위치된다.
일부 실시예에서, 제 1 다이의 전면은 제 1 다이를 관통하는 추가적인 관통 실리콘 결합 비아를 이용하여 제 2 다이에 결합된다.
일부 실시예에서, 제 1 다이의 후면은 본딩 와이어를 이용하여 기판에 결합된다.
일부 실시예에서, 수동 디바이스는 비아를 라이닝하는 하이 k 유전체 및 라이닝 내의 전극에 의해 형성되어 캐패시터를 형성한다.
일부 실시예에서, 수동 디바이스는 비아를 라이닝하는 자기 인덕터 재료 및 라이닝 내의 전극에 의해 형성되어 인덕터를 형성한다.
일부 실시예에서, 수동 디바이스는 인덕터에 결합된 캐패시터를 포함하고, 캐패시터 및 인덕터는 제 1 다이의 비아에 형성된다.
일부 실시예에서, 제 1 다이는 실리콘 다이이고, 캐패시터는 금속-절연체-금속 캐패시터이다.
일부 실시예에서, 수동 디바이스는 3D 금속-절연체-금속 캐패시터, 평면 금속-절연체-금속 캐패시터, 자기 코어 인덕터, 스트라이프 인덕터, 나선형 인덕터, 솔레노이드 인덕터, 또는 토러스 인덕터를 포함한다.
일부 실시예에서, 전력 공급 회로는 전압 변환기, 스위칭된 캐패시터 전압 변환기, 전압 조정기 또는 완전 통합 전압 조정기를 포함한다.
일부 실시예에서, 수동 디바이스는 전력 공급 회로가 형성되기 전에 비아 내에 형성된다.
추가적인 실시예는 다이를 물리적으로 분리하고 보호하는 제 1 및 제 2 다이 위의 몰딩 화합물을 포함한다.
일부 실시예는 적층 다이 패키지와 관련되며, 적층 다이 패키지는 복수의 처리 코어를 갖는 코어 다이와, 각각의 처리 코어를 위한 전력 공급 회로를 갖는 언코어 다이와 - 각각의 전력 공급 회로는 전력을 각각의 처리 코어에 공급하기 위해 각각의 처리 코어에 독립적으로 결합됨 -, 외부 소스로부터 전력을 수신하고 전력을 언코어 다이의 전력 공급 회로에 제공하기 위해 언코어 다이에 결합되는 패키지 기판과, 코어 다이로부터 패키지 기판으로 데이터 신호를 전달하기 위해 언코어 다이를 관통하는 복수의 제 1 관통 실리콘 비아와, 수동 디바이스가 형성되는 언코어 다이를 관통하는 복수의 제 2 관통 실리콘 비아 - 수동 디바이스는 전력 공급 회로에 결합됨 -를 포함한다.
일부 실시예에서, 복수의 수동 디바이스는 각각의 비아 내의 유전체 라이닝 및 라이닝 내의 전극에 의해 언코어 다이의 전면 내에 형성되어 부착된 캐패시터이다.
일부 실시예는 시스템 보드, 시스템 보드에 연결된 통신 패키지, 및 프로세서 패키지를 포함하는 컴퓨팅 디바이스와 관련되며, 프로세서 패키지는 기판과, 기판 위에서 기판에 결합되고 전력을 수신하도록 기판에 결합된 전력 공급 회로를 포함하는 언코어 다이와, 처리 코어를 가지고 언코어 다이 위에서 언코어 다이에 결합되는 코어 다이와 - 언코어 다이가 처리 코어에 전력을 공급하기 위해 전력 공급 회로에 결합됨 -, 제 1 다이를 관통하는 비아와, 제 1 다이의 비아 내에 형성되고 전력 공급 회로에 결합되는 수동 디바이스를 갖는다.
일부 실시예에서, 언코어 다이는 코어 다이에 대면하는 회로를 포함하는 전면과 기판에 대면하는 후면을 구비하고, 비아는 언코어 다이의 전면 내에 형성된다.
일부 실시예에서, 수동 디바이스는 인덕터에 결합된 캐패시터를 포함하고, 캐패시터 및 인덕터는 제 1 다이의 비아에 형성된다.
일부 실시예는 실리콘 웨이퍼 내에 복수의 비아를 형성하는 단계와, 복수의 비아의 일부 내에 수동 디바이스를 형성하는 단계와, 수동 디바이스를 형성한 후에 웨이퍼 상에 전력 공급 회로를 형성하는 단계와, 각각 전력 공급 회로를 갖는 복수의 언코어 다이를 생성하기 위해 웨이퍼를 다이싱(dicing)하는 단계와, 복수의 언코어 다이 중 하나를 기판에 부착하는 단계와, 처리 코어를 가진 코어 다이를 언코어 다이 위에서 언코어 다이에 부착하는 단계 - 코어 다이는 처리 코어에 전력을 공급하기 위해 언코어 다이의 수동 디바이스를 통해 전력 공급 회로에 결합됨-를 포함하는 방법과 관련된다.
일부 실시예는 기판과, 기판 위에서 기판에 결합되고 전력을 수신하도록 기판에 결합된 전력 공급 회로를 포함하는 제 1 다이와, 박형화 중에 제 1 다이를 물리적으로 분리하고 보호하는 제 1 다이 위의 몰딩 화합물과, 처리 코어를 가지고 몰딩 화합물을 통해 제 1 다이 위에서 제 1 다이에 결합된 제 2 다이와 - 제 1 다이가 처리 코어에 전력을 공급하기 위해 전력 공급 회로에 결합됨 -, 제 1 다이에 부착되고 전력 공급 회로에 결합되는 수동 디바이스를 포함하는 장치와 관련된다.
추가적인 실시예는 제 1 다이를 관통하는 비아와, 제 1 다이의 비아 내에 형성되고 전력 공급 회로에 결합되는 수동 디바이스를 포함한다.

Claims (20)

  1. 적층 패키지로서,
    기판과,
    상기 기판 위에서 상기 기판에 결합된 제 1 다이 - 상기 제 1 다이는 전면과 후면을 가지며, 상기 전면은 상기 기판을 향하는 회로를 포함하고, 상기 제1 다이는 전력을 수신하도록 상기 기판에 결합된 전력 공급 회로를 포함함 - 와,
    상기 제 1 다이의 상기 후면 상의 제 1 관통 실리콘 비아(TSV) 내에 위치하는 인덕터와,
    상기 제 1 다이의 상기 후면 상의 제 2 관통 실리콘 비아 내에 위치하며, 상기 인덕터 및 상기 전력 공급 회로에 결합되어 LC 필터를 형성하는 캐패시터와,
    처리 코어를 가지며, 상기 제 1 다이의 상기 후면 위에서 상기 제 1 다이에 결합된 제 2 다이 - 상기 제 2 다이는, 상기 처리 코어에 전력을 공급하도록, 상기 LC 필터를 통해 상기 전력 공급 회로에 결합됨 - 를 포함하는
    적층 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 다이의 상기 전면은 상기 제 1 다이를 관통하는 추가적인 관통 실리콘 결합 비아를 이용하여 상기 제 2 다이에 결합되는
    적층 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 다이의 상기 후면은 본딩 와이어를 이용하여 상기 기판에 결합되는
    적층 패키지.
  5. 제 1 항에 있어서,
    상기 캐패시터는 상기 제 2 관통 실리콘 비아를 라이닝하는 하이 k 유전체 재료 및 상기 라이닝 내의 전극에 의해 형성되는
    적층 패키지.
  6. 제 1 항에 있어서,
    상기 인덕터는 상기 제 1 관통 실리콘 비아를 라이닝하는 자기 인덕터 재료 및 상기 라이닝 내의 전극에 의해 형성되는
    적층 패키지.
  7. 제 1 항에 있어서,
    추가적인 인덕터에 결합된 추가적인 캐패시터를 더 포함하고, 이들 캐패시터 및 인덕터는 상기 제 1 다이의 추가적인 비아들 내에 형성되는
    적층 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 다이는 실리콘 다이이며, 상기 캐패시터는 금속-절연체-금속 캐패시터인
    적층 패키지.
  9. 제 7 항에 있어서,
    상기 추가적인 인덕터는 자기 코어 인덕터, 스트라이프 인덕터(stripe inductors), 나선형 인덕터(sprial inductors), 솔레노이드 인덕터(solenoid inductors), 또는 토러스 인덕터(torus inductors)를 포함하는
    적층 패키지.
  10. 제 9 항에 있어서,
    상기 전력 공급 회로는 전압 변환기, 스위칭된 캐패시터 전압 변환기, 전압 조정기 또는 완전 통합 전압 조정기를 포함하는
    적층 패키지.
  11. 제 1 항에 있어서,
    상기 인덕터는 상기 전력 공급 회로가 형성되기 전에 상기 제 1 관통 실리콘 비아 내에 형성되는
    적층 패키지.
  12. 제 1 항에 있어서,
    상기 제 1 다이와 상기 제 2 다이를 물리적으로 분리하고 보호하기 위해 상기 제 1 다이 및 상기 제 2 다이 위에 몰딩 화합물을 더 포함하는
    적층 패키지.
  13. 적층 다이 패키지로서,
    복수의 처리 코어를 갖는 코어 다이와,
    전면 및 상기 코어 다이를 향하는 후면을 갖는 언코어 다이 - 상기 언코어 다이는 상기 전면에 각각의 처리 코어를 위한 전력 공급 회로를 가지며, 각각의 전력 공급 회로는 전력을 상기 각각의 처리 코어에 공급하기 위해 각각의 처리 코어에 독립적으로 결합됨 - 와,
    상기 언코어 다이의 전면과 마주보도록 상기 언코어 다이에 결합되어, 외부 소스로부터 전력을 수신하고 상기 전력이 상기 언코어 다이의 상기 전력 공급 회로에 공급되게 하는 패키지 기판과,
    상기 코어 다이로부터 상기 패키지 기판으로 데이터 신호를 전달하기 위해 상기 언코어 다이를 관통하는 복수의 제 1 관통 실리콘 비아와,
    인덕터가 형성되어 있는 상기 언코어 다이의 상기 후면을 관통하는 복수의 제 2 관통 실리콘 비아와,
    캐패시터가 형성되어 있는 상기 언코어 다이의 상기 후면을 관통하는 복수의 제 3 관통 실리콘 비아 - 상기 캐패시터는 상기 인덕터에 결합되어 각각의 처리 코어를 위한 LC 필터를 형성하고, 각각의 처리 코어를 위한 상기 전력 공급 회로는 각각의 LC 필터를 통해 상기 각각의 처리 코어에 결합됨 -
    를 포함하는 적층 다이 패키지.
  14. 제 13 항에 있어서,
    상기 캐패시터는 각각의 비아 내의 유전체 라이닝 및 상기 라이닝 내의 전극에 의해 상기 언코어 다이의 상기 전면에 형성되는
    적층 다이 패키지.
  15. 컴퓨팅 디바이스로서,
    시스템 보드와,
    상기 시스템 보드에 연결된 통신 패키지와,
    프로세서 패키지를 포함하되,
    상기 프로세서 패키지는
    기판과,
    상기 기판 위에서 상기 기판에 결합된 언코어 다이 - 상기 언코어 다이는 전면과 후면을 가지며, 상기 전면은 상기 기판을 향하는 회로를 포함하고, 상기 언코어 다이는 전력을 수신하도록 상기 기판에 결합된 전력 공급 회로를 포함함 - 와,
    처리 코어를 가지며 상기 언코어 다이의 상기 후면 위에서 상기 언코어 다이에 결합된 코어 다이 - 상기 코어 다이는, 상기 처리 코어에 전력을 공급하도록, 상기 언코어 다이를 통해 상기 전력 공급 회로에 결합됨 - 와,
    상기 언코어 다이 내 제 1 후면 비아 내에 위치하는 인덕터와,
    상기 언코어 다이 내 제 2 후면 내에 위치하며 상기 인덕터에 결합되어 LC 필터를 형성하는 캐패시터를 포함하고,
    상기 처리 코어는 상기 LC 필터를 통해 상기 언코어 다이의 상기 전력 공급 회로에 결합되는
    컴퓨팅 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 적층 패키지로서,
    기판과,
    상기 기판 위에서 상기 기판에 결합된 제 1 다이 - 상기 제 1 다이는 전면과 후면을 가지며, 상기 전면은 상기 기판을 향하는 회로를 포함하고, 상기 제 1 다이는 또한 전력을 수신하도록 상기 기판에 결합된 전력 공급 회로를 포함함 - 와,
    박형화 중에 상기 제 1 다이를 물리적으로 분리하고 보호하는 상기 제 1 다이 위의 몰딩 화합물과,
    처리 코어를 가지며, 상기 제 1 다이의 상기 후면 및 상기 몰딩 화합물 위에서 상기 제 1 다이에 결합된 제 2 다이 - 상기 제 2 다이는, 상기 처리 코어에 전력을 공급하도록, 상기 제 1 다이의 상기 전력 공급 회로에 결합됨 - 와,
    상기 제 1 다이의 상기 후면 상의 비아 내에 위치하는 인덕터와,
    상기 제 1 다이의 상기 후면 상의 제 2 비아 내에 형성되어 있으며 상기 인덕터에 결합되어 LC 필터를 형성하는 캐패시터 - 상기 제 2 다이의 상기 처리 코어는 상기 LC 필터를 통해 상기 전력 공급 회로에 결합됨 - 를 포함하는,
    적층 패키지.
  20. 제 19 항에 있어서,
    상기 제 1 다이의 표면에 형성되어 상기 인덕터 및 상기 전력 공급 회로에 결합되는 복수의 수동 디바이스를 더 포함하는
    적층 패키지.
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